Ю. А. СМИРНОВ,
С. В. СОКОЛОВ,
Е. В. ТИТОВ

ОСНОВЫ
МИКРОЭЛЕКТРОНИКИ
И МИКРОПРОЦЕССОРНОЙ
ТЕХНИКИ
УЧЕБНОЕ ПОСОБИЕ

САНКТ-ПЕТЕРБУРГ • МОСКВА • КРАСНОДАР
2024

УДК УДК 621.3
ББК 32.85я723
C 50

Смирнов Ю. А. Основы микроэлектроники и микропроцессорной
техники : учебное пособие для СПО / Ю. А. Смирнов, С. В. Соколов,
Е. В. Титов. — Санкт-Петербург : Лань, 2024. — 496 с. : ил. — Текст :
непосредственный.
ISBN 978-5-507-49425-5
В книге изложены историческая справка становления и развития микроэлектроники,
технологические и схемотехнические основы построения элементной базы микроэлектронных приборов, устройств и микропроцессорной техники, их математического синтеза. Пособие содержит контрольные вопросы, задачи с решениями и рекомендуемую литературу
для углубленного изучения материала.
Предназначено для студентов средних профессиональных учреждений, обучающихся
по специальностям направления подготовки: «Информатика и вычислительная техника»,
«Информационная безопасность», «Электроника, радиотехника и системы связи». Соответствует современным требованиям Федерального государственного образовательного
стандарта среднего профессионального образования и профессиональным квалификационным требованиям.

УДК 621.3
ББК 32.85я723
Рецензенты:
Д. А. БЕЗУГЛОВ — доктор технических наук, профессор,
проректор по научно-методической работе
Ростовского технологического института сервиса и туризма (филиал)
Южно-Российского государственного университета экономики и сервиса,
заслуженный деятель науки РФ;
В. А. ПОГОРЕЛОВ — доктор технических наук,
ведущий научный сотрудник Ростовского-на-Дону
научно-исследовательского института радиосвязи.

Обложка
П. И. ПОЛЯКОВА

© Издательство «Лань», 2024
© Ю. А. Смирнов, С. В. Соколов, Е. В. Титов, 2024
© Издательство «Лань», художественное оформление, 2024

ПРЕДИСЛОВИЕ

Г

осударственный образовательный стандарт дисциплины ОПД.Ф.02.02
«Электроника» направления подготовки студентов 654400 по специальнос
тям: 200900 — Сети связи и системы коммутации; 201000 — Многоканаль
ные телекоммуникационные системы; 220100 — Вычислительные машины,
комплексы, системы и сети; 201200 — Средства связи с подвижными объек
тами, — включает в себя частично или полностью различные разделы элек
троники. В основном, Госстандартом дисциплины «Электроника», охваче
ны следующие разделы электроники: полупроводниковая электроника и
микроэлектроника, физические основы которых приведены в Госстандарте
дисциплины «Физические основы электроники».
В Госстандарт дисциплины «Физические основы электроники» не вош
ли разделы электроники: вакуумная и плазменная электроника; квантовая
и оптическая электроника.
Учебное пособие написано по материалам лекций дисциплин «Электро
ника» и «Физические основы электроники», прочитанных авторами в раз
ные годы в Московском техническом университете связи и информатики и
РостовскойнаДону государственной академии сельскохозяйственного ма
шиностроения. Авторы методически объединили материалы лекций указан
ных дисциплин, что органически представляло основы микроэлектроники и
микропроцессорной техники, которые вошли в содержание настоящего учеб
ного пособия «Основы микроэлектроники и микропроцессорной техники».
При этом основной акцент был сделан на технологических и схемотехничес
ких основах построения и функционирования элементной базы приборов и
устройств микроэлектроники и микропроцессорной техники, их математи
ческого синтеза. Авторы обязаны замечательным учебникам и учебным по
собиям Щуки А. А., Степаненко И. П., Бойко В. И. и др., Герасимова В. Г.
и др., Ефимова Е. И. и др., а также других замечательных отечественных
ученых и преподавателей, методические находки которых были использо
ваны в учебном процессе и процитированы в учебном пособии. Задачи и
упражнения авторами адаптированы из популярных задачников Гольден
берга Л. М., Левитского С. М., Линча П., Терехова В. А., Успенского А. В.
и других крупных методистов.

4

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Учебное пособие включает в себя три главы. В конце каждого раздела
предлагаются задачи которые снабжены решениями. Эти классические, ра
нее апробированные задачи могут использоваться для проведения индиви
дуальных занятий, а также для самостоятельной работы студентов. Знако
мясь с решением задач, студент может самообразовываться, самостоятельно
разбираться в отдельных вопросах курса лекций. Также в конце каждого
раздела учебного пособия приведены контрольные вопросы и рекомендуе
мая литература. Контрольные вопросы должны быть применены студентами
для закрепления лекционного материала и могут также использоваться пре
подавателями при составлении экзаменационных билетов, а рекомендуемая
литература — для углубленного изучения рассматриваемых и возникающих
проблем и вопросов.
Работа по написанию учебного пособия была распределена между автора
ми следующим образом: введение, глава 1, написаны кандидатом техниче
ских наук доцентом Ю. А. Смирновым; предисловие, глава 2 — доктором тех
нических наук профессором С. В. Соколовым; глава 3 — кандидатом техни
ческих наук доцентом Титовым Е. В. Компьютерный набор учебного пособия
провел Ю. А. Смирнов, а общее редактирование — С. В. Соколов.
Авторы выражают благодарность рецензентам за полезные критические
замечания, сделанные ими при просмотре электронного варианта пособия.
Все замечания и пожелания по содержанию учебного пособия просим вас
направлять на электронный адрес (email): smirnoff.iura@yandex.ru.
Авторы

ВВЕДЕНИЕ

Б

ТРЕТЬЯ ТРАНЗИСТОРНАЯ РЕВОЛЮЦИЯ —
РОЖДЕНИЕ МИКРОЭЛЕКТРОНИКИ

урное развитие дискретной полупроводниковой техники, возможность ав
томатизации производства таких структур привели к идее интеграции, ко
торая, в сущности, не нова. Еще до Второй мировой войны были попытки
изготовления интегрального устройства, объединяющего резистор с конден
сатором для катодной цепи электровакуумной лампы. Идея не была реали
зована потому, что выход годных резисторов и конденсаторов был слишком
низким. Ситуация в корне изменилась при интеграции полупроводниковых
приборов.
И тут уместно вспомнить любопытный факт. В начале 50х годов, когда
транзисторы были еще модной игрушкой в лабораториях ученых, а промыш
ленная техника изготовлялась на электровакуумных лампах, инженер из
Великобритании Дж. Даммер предложил изготовлять электронное оборудо
вание в виде твердого блока из полупроводникового материала. В таком бло
ке отсутствуют соединительные провода, он включает в себя слои изолирую
щих, проводящих, усиливающих, выпрямляющих структур, которые в це
лом надежно выполняют заданные функции. Эта мысль звучала как анекдот
даже в аудитории инженеровэлектриков. Мало кого интересовали тогда тран
зисторы вообще, а проблема их надежности вовсе никого не волновала. Это
выступление потонуло в море информационных сообщений. Его «раскопа
ли», но не инженеры, а историки науки лишь через 25 лет(!). Идея интегра
ции в полупроводниковом производстве пришла с другой стороны — со сто
роны технологии в электронном материаловедении.
В 1959 году было предложение использовать транзисторные структуры,
соединенные проводниками в пределах одной пластины. Такие транзисторы
получили название интегральных, а кристаллы стали называть интеграль,
ными схемами (ИС). Заслуга изобретения интегральных схем принадле
жит двум исследователям, каждый их которых сделал это независимо друг
от друга. Причем оба ничего не знали об идее Даммера, даже не слышали о
нем. Это были Джек Сент Клер Килби из фирмы Texas Instruments и Ро
берт Н. Нойс из фирмы Fairchild semiconductor.

6

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Килби предлагал коммутировать дискретные полупроводниковые эле
менты тонкой золотой проволокой. С этой целью он изготовил резисторы,
положив в основу омические свойства тела полупроводника, а в качестве
конденсаторов использовал обратно смещенные pnпереходы, вырезанные
из полупроводника. Из одной диффузионной области путем фотогравировки
изготавливался мезатранзистор. Так была создана первая твердая схема.
При всем очевидном прогрессе эта схема не позволяла оптимизировать
параметры элементов, выход годных составлял около 10%, неэкономичность
производства и невозможность доработки схемы поставили вопрос об ее вне
дрении в производство.
В схеме Нойса была внедрена идея изоляции отдельных элементов с по
мощью обратно смещенных pnпереходов, а коммутация элементов осуще
ствлялась через отверстия в окисле с помощью напыляемых металлических
токоведущих дорожек.
Это изобретение в 2000 году было отмечено Нобелевской премией, кото
рую получил Ж. Килби. К сожалению, Р. Нойс до этого дня не дожил.
С усложнением схем резко возросла стоимость межсоединений дискрет
ных элементов. Нужно было решить две проблемы. Вопервых, разработать
пассивные компоненты (резисторы и конденсаторы), а вовторых, преодо
леть ограничения, связанные с интеграцией, — оптимизировать параметры
индивидуальных компонентов в схеме, преодолеть синдром невысокого про
цента выхода годных структур, получить возможность изменять функции
дорогой и трудоемкой схемы.
Первая проблема решалась довольно просто, ключом к ее решению стала
технология, с помощью которой удалось получить участки кремния с раз
личной проводимостью и тем самым изготовить сопротивления в определен
ных областях транзисторной структуры. В основу конструирования микро
электронной емкости были положены обратно смещенные pnпереходы тран
зисторных структур.
Что касается второй проблемы, то многие годы удавалось преодолевать
ограничения, связанные с интеграцией. Удавалось до определенного време
ни, пока новые разработанные технологические процессы позволяли полу
чать выход годных структур, близкий к 100%.
Прежде всего, фирме Fairchild удалось пассивировать поверхность крем
ния его же окислом. Там же был разработан процесс создания базы в коллек
торе методом диффузии. Это позволило соединить все три области транзис
тора путем напыления на окисел токоведущих дорожек.
На фирме Bell Telephone Labs в 1960 году разработали эпитаксиальный
метод наращивания слоев на монокристаллическом кремнии. Именно этот
процесс позволил создавать транзисторные структуры с воспроизводимыми
параметрами, повысить выход годных, снизить стоимость. Таким способом
удалось на прочной толстой подложке создать транзисторы с тонкой базой.
Открывалась возможность разработки высокочастотных транзисторов боль
шой мощности.
Таким образом, наряду с дискретной полупроводниковой электроникой
появилась интегральная электроника (ИЭ). Этот термин отражает идею

ВВЕДЕНИЕ

7

интеграции элементов. Позже за этим направлением в электронике прочно
закрепилось название микроэлектроника. Этот термин отражает идею мик
роминиатюризации.
Интегральные транзисторы стали основными изделиями микроэлектро
ники. Сначала успешно развивались биполярные транзисторы. Наряду с тра
диционными структурами для дискретной полупроводниковой электрони
ки, в семействе интегральных транзисторов появились уникальные. Речь
идет о многоэмиттерных и многоколлекторных транзисторах, транзисторах
с барьером Шоттки и др. Именно с их помощью удалось создать эффектив
ные схемные решения.
В последние годы проявился интерес к униполярным транзисторам. Тех
нология их изготовления более простая. К этому типу относятся nМОП и
pМОП транзисторы, имеющие структуру «металл — окисел — полупровод
ник». Особенно перспективны комплементарные или взаимодополняющие
транзисторы (КМОП). В этих структурах используются одновременно два
транзистора с каналами проводимости p и nтипов, они отличаются высо
кой экономичностью и надежностью.
Однако на пути развития традиционных транзисторных структур стоят
физические, технологические, экономические и другие ограничения. При
мерно те же, о которых волновались еще в 60е годы.
А что у нас в стране?
В 1962 году в НИИ35 (НИИ «Пульсар») приступили к разработке первой
серии интегральных кремниевых схем ТС100. Руководителем разработки
были Б. В. Малин (начальник отдела) и А. Ф. Трутко (директор института).
Цикл планарной технологии включал более 300 операций, который был ос
воен самостоятельно с нулевого уровня. Были созданы опытный цех, науч
нотехнологический отдел, ставший полигоном для обучения специалистов
в области планарной технологии. Были сконструированы автоматизирован
ные агрегаты пооперационной обработки кремниевых пластин, разработано
специальное технологическое оборудование. Работа по серии ТС100 дли
лась до 1965 года, а затем еще два года шло освоение заводского производ
ства с военной приемкой.
Для ведущей мировой державы, какой был СССР, масштабы производ
ства ИС были явно недостаточны.
8 августа 1962 года было подписано Постановление ЦК КПСС и СМ СССР
о создании Научного центра микроэлектроники в подмосковном городе Крю
кове. В соответствии с ним в состав центра вошли вновь созданные НИИ
теоретических основ микроэлектроники, НИИ микросхемотехники, НИИ
технологии микроэлектроники, НИИ машиностроения, НИИ специальных
материалов и три опытных завода при этих институтах. Началось интен
сивное строительство центра и города со сложной инфраструктурой, об
служивающей центр. Сегодня этот город носит название Зеленоград, ныне
ставший районом Москвы и являющийся аналогом Кремниевой Долины
(США).
Научный центр должен был охватывать все аспекты микроэлектроники,
весь цикл «исследование — производство». Постановление было документом

8

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

деюре. Дефакто все сложилось подругому, более масштабно. И это толь
ко благодаря усилиям министра электронной промышленности А. И. Шо
кина.
В 1962 году был основан НИИ микроприборов (директор И. Н. Букреев) с
опытным заводом «Компонент» и институт по разработке специального тех
нологического оборудования — НИИ точного машиностроения (директор
Е. Х. Иванов) с заводом электронного машиностроения «Элион».
В 1963 году был организован НИИ точной технологии (директор В. С. Сер
геев), которому через некоторое время был придан завод «Ангстрем», НИИ
материаловедения (директор А. Ю. Малинин) с заводом «Элма». Год спустя
вошел в строй НИИ молекулярной электроники (и. о. директора И. А. Гуре
ев) с заводом «Микрон». Одновременно было организовано Центральное бюро
применения интегральных схем (ЦБПИМС). Поисковыми исследованиями
должен был заниматься НИИ физических проблем (директор Ф. В. Лукин).
Было решено готовить кадры на месте, в зоне Научного центра. В 1965 году
был образован институт электронной техники (МИЭТ), которому был при
дан собственный опытный завод.
А пока кадры подрастали, целые коллективы воспитывались в Моск
ве. Так коллектив будущего НИИ МЭ воспитывался в отделе Б. В. Мали
нина в НИИ «Пульсар». К этому времени в НИИ «Пульсар» было развито
не только полупроводниковое производство, но и реально разрабатывались
первые ИС. В 1965 году НИИ МЭ возглавил К. А. Валиев, ныне академик,
директор физикотехнологического института РАН. На основе технологии,
близкой к технологии производства планарных транзисторов «Плоскость»,
коллективом НИИ МЭ под руководством К. А. Валиева уже в 1966 году были
разработаны ИС типов «Иртыш», «Микроватт», «Логика», диоднотран
зисторные логические схемы. К концу года их было выпущено около
100 тыс. шт.
Структура предприятий Научного центра менялась в соответствии с за
дачами промышленности. Со временем на базе НИИ микроприборов и завода
«Компонент» было создано научнопроизводственное объединение «Элас»,
тесно связанное с космической отраслью. С момента зарождения квантовой
электроники возникли предприятия этого профиля: НПО «Зенит», КБ высо
коинтенсивных источников света с заводом «Фотон».
Параллельно с развитием Научного центра в Зеленограде полупроводни
ковое и микроэлектронное производство развивалось в подмосковном Томи
лино и Воронеже на заводах полупроводниковых приборов, в Ленинграде на
НПО «Светлана», в Минске на заводе полупроводниковых приборов (впос
ледствии НПО «Интеграл»), в Вильнюсе в НИИ «Вента», в Кишиневе на
заводе «Мезон», в Тбилиси в НИИ «Мион», в Баку на заводе «Азон», а также
в Риге, Новосибирске, Павловском Посаде, Фрязино. Это позволило уже к
1970 году выпустить 3,6 млн ИС 69й серии.
В США также вырастали новые фирмы. Только в Кремниевой долине в
1966–1967 годах были созданы три новые фирмы, в 1968 — тринадцать, в
1969 — восемь. Росла номенклатура микроэлектронных приборов и интег
ральных схем на основе использования различных технологических процес

9

ВВЕДЕНИЕ

сов. Появились запоминающие устройства (ЗУ) с произвольной выборкой,
перепрограммирумые ЗУ, разработаны ИС с инжекционной и эмиттерносвя
занной логикой, приборы с зарядовой связью, комплементарные МОПпри
боры. Микроэлектронная технология позволяла создать ЗУ на цилиндри
ческих магнитных доменах.
В 70х годах прошлого века ежегодный объем продаж полупроводнико
вых приборов и ИС превысил 6 млрд долларов.
Началась эра сверхбольших интегральных схем (СБИС).
В 1973 году появились первые микропроцессоры, представляющие собой
интегральные схемы с функциями вычислительных устройств. Начался но
вый виток развития микроэлектроники. В США фирма Intel захватила ми
ровое лидерство, которое удерживает до сегодняшнего дня.
В Советском Союзе с 1975 года разрабатывались микропроцессоры в Зе
леноградском Научном центре (НИИ ТТ, НИИ МЭ), в Воронеже (ВЗПП, позже
объединение «Электроника»), в Ленинграде (НПО «Светлана»). В 1976 году
предприятия МЭП выпустили 300 млн интегральных схем, среди которых
были микропроцессоры и микропроцессорные комплекты. Американская
пресса в те годы писала, что отставание уровня развития советской электро
ники резко сократилось с 10 до 2–3 лет. К концу 70х по всей стране выпус
калось 700 млн ИС.
Это позволило наладить выпуск компьютеров отечественного производ
ства, обеспечить бортовыми ЭВМ все военные объекты от космических аппа
ратов до подводных лодок.
Отечественная электроника и микроэлектроника были практически
уничтожены экономическими реформами, начатыми в 1991 году. Ныне
уровень развития отечественной микроэлектроники отстает уже не на год
и не два. Коегде предприятия сохранились, и наметилась тенденция к их
возрождению в новых экономических и политических условиях. И как пи
сал бывший начальник Главного научнотехнического управления МЭП
СССР В. М. Пролейко: «Неужели нужно событие, аналогичное Отечествен
ной войне, чтобы руководители страны наконецто осознали, что значит
электроника сегодня? Или чтобы те, кто не хочет это осознать, не могли быть
руководителями».

ГРЯДЕТ ЛИ НОВАЯ
ТРАНЗИСТОРНАЯ РЕВОЛЮЦИЯ?
А жизнь в микроэлектронике продолжается. За 40 лет развития ИС плот
ность размещения транзисторов на кристалле ежегодно увеличивается при
мерно на 50%. Это первым заметил Г. Мур, один из основателей фирмы Intel,
основного разработчика серий микропроцессоров. За четыре десятилетия
степень интеграции возросла в 10 000 раз(!).
Сегодня разработчики интегральных схем считают, что экспоненциаль
ный рост степени интеграции будет сопровождаться экспоненциальным рос
том потребляемой энергии. Масштабирование элементов транзистора, вы
ход на субмикронные размеры порождает ряд трудно решаемых проблем.

10

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Например, металлические токоведущие дорожки могут потерять свойство
проводников и превратиться в емкостные и индуктивные элементы.
И масштабированные транзисторы уже не просто транзисторы. Так, по
мере уменьшения длины каналов МОП транзисторов уменьшается толщина
затворного окисла, а значит, и уменьшается пороговое напряжение. Чем мень
ше пороговое напряжение транзистора, тем больший ток требуется для пере
ключения транзистора. Растут и токи утечки транзисторных структур. Под
считано, что КМОП ИС с 0,09 мкм элементами и напряжением питания 1,2 В
потребляет ток на два порядка больше, чем МОП микросхема с 0,25 мкм и
напряжением питания 2,5 В.
Были предложены новые конструкции транзисторов, использующие бал
листические электроны в полупроводниках. В такой конструкции полево
го транзистора исток и сток располагаются один над другим на небольшом
расстоянии. Эмиттируемые из истока электроны благодаря своим волно,
вым свойствам проходят межэлектродное расстояние в кристаллической
структуре по баллистическим траекториям без рассеяния. Если сделать
расстояние между истоком и стоком или канал проводимости коротким, то
быстродействие транзистора станет очень высоким. Разработаны транзисто
ры на баллистических электронах, использующие в качестве инжекторов
электронов туннельный барьер. Конструктивно такой инжектор выполнен в
виде тонкого слоя нелегированного твердого раствора AlGaAs, который рас
полагается между уже легированными областями GaAs. Эти области имеют
высокую плотность электронов. Такая конструкция была известна еще под
названием вертикальный транзистор.
Заметим, что это полупроводниковые приборы на горячих электронах.
Другими словами, электроны хотя и претерпевают много столкновений, тем не
менее обладают высокой скоростью, а следовательно, высокой энергией. Пер
вый такой транзистор был изготовлен из легированного кремния в 1979 году
Дж. Шенноном из фирмы Philips. Спустя два года, в 1981 году в Корнель
ском университете был разработан транзистор на арсениде галлия. Прибор
имел два барьера с легированной плоскостью, где происходит перенос горя
чих электронов.
Масштабы миниатюризации электронных схем, достигнутые сегодня,
поражают воображение специалистов даже больше, чем непосвященных в
тайны микротехники.
Выдающийся физик современности, лауреат Нобелевской премии 2000 года
академик Ж. И. Алферов разработал теорию низкоразмерных электронных
явлений, а также технологию производства гетероструктур. Эти приборы и
устройства широко используются в системах телекоммуникаций, передаче
сложных изображений.
А что будет завтра? Каким станет транзистор хотя бы в ближайшие 10 лет?
Прогнозируется, что через 10 лет минимальные топологические нормы
составят 0,01 мкм. Исследователи найдут новые технологические решения,
позволяющие объединить цифровые и аналоговые методы обработки инфор
мации.
Конец начала или начало конца микроэлектроники?

11

ВВЕДЕНИЕ

ЛИНИИ РАЗВИТИЯ,
ПАРАЛЛЕЛЬНЫЕ ТРАНЗИСТОРУ
Исследование транзистора, поиск его оптимальных конструкций зани
мали умы многих исследователей в мире. Транзисторы и другие полупровод
никовые приборы стали основой многих исследовательских программ. Изоб
ретательский дух и творческая атмосфера, которые способствовали созда
нию транзистора, выдвинули электронную промышленность в ряды самых
динамичных отраслей. В полупроводниковой электронике, как в фокусе,
сконцентрировались достижения физики твердого тела, квантовой механи
ки, кристаллографии, материаловедения и других областей фундаменталь
ных и прикладных наук. Если в 30–40е годы 90% объема продажи изделий
ламповой электроники концентрировались в основном вокруг радиотехни
ческих устройств, то уже в 50е годы на радиооборудование приходилось не
более 20%. Исследования и разработки новых изделий полупроводниковой
электроники все время возрастают, оказывая существенное влияние на про
гресс в смежных областях науки и техники. Электронные предприятия еже
годно расширяли номенклатуру своей продукции, рос приток инженеров как
в электронную промышленность, так и в исследовательские центры по элек
тронике. Широкий фронт исследований в современной полупроводниковой
электронике позволил придать многим теоретическим изысканиям большую
практическую направленность.
В 1930 году советский ученый Я. И. Френкель высказал идею, согласно
которой при поглощении излучения в кристалле возникают два типа воз
буждения: фотоактивный и нефотоактивный. При этом электрон связы
вался с образованной им дыркой в единую нейтральную систему, которую
Я. И. Френкель назвал экситоном. В 1952 году было экспериментально
доказано существование экситона — квазичастицы, соответствующей
электронному возбуждению кристаллов полупроводника или диэлектрика.
Выяснилось, что экситон способен мигрировать по кристаллу без переноса
электрического заряда и массы.
Было отмечено существование в инерционной поляризующейся среде осо
бого квантового стационарного состояния электрона — полярона. На это впер
вые указали советские физики Л. Д. Ландау (1933 год) и Я. И. Френкель
(1936 год). Концепция поляронов существенно повлияла на развитие теории
полупроводников.
Интересные результаты были получены при изучении воздействия кор
пускулярного облучения на физические свойства полупроводников, пред
восхитившие разработку метода ионного легирования и травления в микро
электронике.
Группа исследователей, используя введенный У. Шокли принцип тран
зистора с ловушкой в коллекторе, в середине 50х годов предложила конст
рукцию твердотельного тиратрона путем добавления к транзисторной струк
туре еще одного pnперехода. Такая транзисторная конструкция, получен
ная на основе pnpn или npnpструктур и названная тиристором,
обладала бистабильными характеристиками и способностью переключиться

12

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

из одного состояния в другое. В зависимости от способа включения pnпере
ходов различали тиристоры диодные (динисторы) и триодные (тринисто,
ры). Благодаря двум устойчивым состояниям и низкой мощности рассеяния
в этих состояниях тиристоры нашли широкое применение в устройствах для
регулирования мощности, в электропреобразовательных высоковольтных
устройствах и т. п.
Пожалуй, наиболее интересным случаем, когда фундаментальные иссле
дования привели к появлению полупроводникового прибора, явилось созда
ние туннельного диода. Многообразие функций, которые он мог выполнять
(генерирование и усиление электромагнитных колебаний, переключение,
преобразование частоты и т. д.), по технической значимости поставило со
здание туннельного диода вровень с открытием транзистора. Работа туннель
ного диода основана на туннельном эффекте, в соответствии с которым час
тицы могли с определенной вероятностью проникать через высокопотенци
альный барьер. Этот эффект был предсказан в 1939 году русским ученым
Г. А. Гаммовым. Диод на его основе был создан в 1958 году японским физи
ком Л. Эсаки. Он сумел сформировать чрезвычайно резкий переход между
очень сильно легированными p и nобластями в германии так, чтобы обед
ненная область в диоде была очень тонкой. Прилагая напряжение смещения
в прямом направлении, Эсаки обнаружил возрастание суммарного туннель
ного тока в этом направлении. При увеличении напряжения смещения сверх
некоторого значения ток в прямом направлении убывал вследствие умень
шения числа состояний электронов, доступных для туннелирования. Этот
эффект эквивалентен возникновению отрицательного сопротивления, ко
торое можно использовать для создания высокочастотных усилителей,
генераторов, переключателей. Уже в 1959 году были разработаны тун
нельные диоды, работавшие на частотах свыше 1 ГГц. В ходе дальней
ших исследований Эсаки открыл явление сильного возрастания магнито
сопротивления при определенном значении электрического поля (эффект
Эсаки), а в 1966 году обнаружил сверхпроводящую энергетическую щель в
полупроводниках.
В 1959 году советский ученый А. С. Тапер с сотрудниками открыл явле
ние генерации и усиления СВЧколебаний при лавинном пробое полупровод
никовых диодов. В этом случае происходит лавинное умножение носителей
заряда путем образования пар подвижных носителей при ударной ионизации
атомов кристаллической решетки полупроводника подвижными электрона
ми, ускоренными внешним электрическим полем. На основе этого открытия
был создан лавинно,пролетный диод (ЛПД), представляющий собой полу
проводниковый диод с отрицательным сопротивлением в СВЧдиапазоне.
Идея создания ЛПД принадлежит американскому физику У. Риду (1958 год),
генерацию колебаний впервые осуществил А. С. Тагер с группой сотрудни
ков (1959 год). В НИИ «Пульсар» под руководством В. М. ВальдПерлова раз
работано 40 типономиналов арсенидгаллиевых ЛПД, работающих в диапа
зоне от 8 до 37 ГГц.
Различают несколько режимов работы ЛПД. Пролетный режим работы
основан на использовании лавинного пробоя и пролетного эффекта носите

ВВЕДЕНИЕ

13

лей в обедненной области различных полупроводниковых структур. Этот ре
жим назвали также режимом IMPATT (ударная ионизация и пролетное вре
мя), а диоды, работающие в этом режиме, — IMPATTдиодами. Аномальный
режим работы ЛПД с захваченной плазмой назвали режимом TRAPPAT (зах
ваченная плазма, пробег области лавинного умножения), соответственно это
му диоды, работающие в этом режиме, — TRAPPATTдиодами. ЛПД приме
няли для генерации и усиления в СВЧдиапазоне на частотах от 10 до 100 ГГц
с КПД до 50%.
На базе полупроводниковых параметрических усилительных диодов были
созданы усилители сигнала, обладающие температурой шума в пределах 50–
60 К без охлаждения и 25 К и ниже при охлаждении. Они нашли широкое
применение в устройствах дальней связи, радиоастрономии, в системах спут
никовой связи.
Одним из крупнейших научных достижений физики полупроводников
стало создание советским академиком Н. Г. Басовым с сотрудниками полу
проводниковых лазеров оптического и ближнего инфракрасного диапазо
нов. Они нашли широкое применение в оптических системах записи, хра
нения и обработки информации, в системах связи. Весьма перспективным
явилось применение полупроводниковых лазеров в волоконнооптических
линиях связи.
В 1963 году американский физик Дж. Ганн обнаружил в кристалле арсе
нида галлия и фосфида индия с электронной проводимостью эффект генера
ции высокочастотных колебаний тока в сильных электрических полях. Об
разец полупроводника обладал Nобразной вольтамперной характеристи
кой, имевшей участок с отрицательным дифференциальным сопротивлением.
Этот эффект вызван периодическим появлением и перемещением в образце
области сильного электрического поля — так называемого домена Ганна.
На основе этого эффекта СВЧгенераторы фунционировали в диапазоне час
тот 0,3–2,0 ГГц. Для этой цели использовались полупроводники электрон
ного типа GaAs, SnP, CdTe, ZnS, InSb, InAs, а также германий с дырочной
проводимостью. Эффект Ганна используется в диодах Ганна для создания
генераторов СВЧдиапазона.
Проблему преобразования световой энергии в электрическую с помощью
полупроводников одним из первых поставил советский академик А. Ф. Иоф
фе. Основополагающими в области фотоэлектрических свойств полупро
водников были работы советских ученых Б. И. Давыдова, И. В. Курчатова,
В. Е. Лошкарева, Ю. М. Кушнира, В. М. Тучкевича, Ж. И. Алферова и др.
В 50е годы был создан германиевый фотоэлемент, работавший в диодном
режиме и управляющийся светом. Разработанные в США и СССР фотодиоды
с pnпереходом позволили существенно повысить КПД фотопреобразовате
лей. Благодаря освоению технологии выращивания монокристаллов крем
ния были созданы кремниевые вентильные фотоэлементы большой пло
щади со сравнительно большими КПД. Эти приборы нашли широкое приме
нение в наземных и бортовых устройствах непосредственного преобразования
солнечной энергии в электрическую.
КПД преобразования кремниевых элементов достиг 10–18%.

14

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Дорогие арсенидгаллиевые приборы выгодно использовать при высокой
концентрации света. В таком случае в процессе фотоэлектрического и фото
термического преобразований КПД достиг значений 25%. Современной нау
кой поставлена задача создания установок, способных сделать фотоэлектри
ческие источники конкурентоспособными по отношению к другим видам
генераторов.
С 50х годов стала разрабатываться идея использования pnпереходов для
преобразования ядерной энергии в электрическую. При прохождении через
кристалл проводника ионизирующие частицы вдоль своей траектории гене
рировали электроннодырочные пары. Эти пары создавали напряжение на
pnпереходе. Созданная на основе этого явления экспериментальная атомная
батарея позволяла непосредственно осуществлять преобразование энергии ра
диоактивного излучения в электрическую энергию. Одновременно были созда
ны фотопреобразователи на основе сернистого кадмия, чувствительные к рент
геновским лучам и корпускулярному излучению. Они широко использовались
в качестве дозиметров рентгеновского излучения и счетчиков a и bчастиц.
Одним из применений полупроводников явилось детектирование инфра
красного излучения. По своим техникоэкономическим характеристикам
полупроводниковые детекторы инфракрасного излучения на основе PbS,
PbSe, PbTe, InSb существенно превосходили ранее использовавшиеся детек
торы теплового излучения. Термовизоры на базе полупроводниковых детек
торов инфракрасного излучения, которые начали разрабатываться в 60х го
дах, нашли применение в различных областях науки и техники. По мере
обработки отдельных узлов улучшились технические характеристики уст
ройств. Применение системы на базе прецизионной оптики и полупроводни
ковых детекторов излучения со встроенным микропроцессором позволило
измерять температуру в диапазоне от 30 до 2000°C с разрешающей способно
стью 0,1°C. Можно получить термальное изображение объекта на экране те
левизора, используя естественное инфракрасное излучение этого объекта.
Высокоскоростная цифровая память позволила хранить и обрабатывать ин
формацию об измеренных значениях температур, выполнить сканирование
термически неоднородных поверхностей. В последние годы основными при
емниками инфракрасного и субмиллиметрового излучения в диапазоне длин
волн от 6 до 500 мкм стали примесные фотоэлектрические приемники на
основе кремния, германия, эпитаксиальных пленок арсенида галлия, анти
монида индия. Созданы приемники излучения с разогревом носителей тока
в полупроводниках. Все они нашли применение для наблюдения источников
космического излучения, излучения Земли, для изучения распределения
яркости Солнца по диску и т. д.
Полупроводники обладают повышенной чувствительностью к воздей
ствию внешних факторов. Температурные, электрические, магнитные, элек
тромагнитные поля, механические деформации зачастую приводят к изме
нению свойств полупроводниковых приборов за счет изменения их электри
ческих параметров. Эти свойства полупроводников были использованы для
создания различных датчиков и приборов на их основе. Разработаны и про
изводятся полупроводниковые резисторы, использующие зависимость элек

ВВЕДЕНИЕ

15

трического сопротивления от внешних факторов: термисторы, фоторезис,
торы, варисторы, тензорезисторы. Промышленные образцы термисторов,
меняющих электросопротивление под действием тепловых полей, изготов
лены из композиции полупроводников, которые подобраны так, чтобы ко
эффициент температурной зависимости сопротивления был максимально
большим. Термисторы с положительным значением температурного коэф
фициента получили название позисторы, их разработка велась в начале 60х
годов. Термисторы, предназначенные для измерения мощности электромаг
нитного излучения в видимой, инфракрасной области спектра, а также в
СВЧдиапазоне, названы болометрами.
В ЛФТИ под руководством академика Ж. И. Алферова в 1970х годах
были широко развернуты работы по созданию новых полупроводниковых
материалов типа А3В5. Именно эти материалы позволили создать так назы
ваемые гетеропереходы — полупроводниковый переход между двумя разно
родными по химическому составу полупроводниками. В гетеропереходах про
исходит скачкообразное изменение ширины запрещенной зоны, подвижно
сти носителей, их эффективной массы, энергии электронного сродства.
Нынешние высокие информационные технологии базируются на трех
китах:
· на классической кремниевой технологии;
· на технологии полупроводниковых гетероструктур;
· на квантовых полупроводниковых приборах.
Советский физик Ж. И. Алферов с сотрудниками Ленинградского фи
зикотехнического института и американский физик Г. Кремер в начале
1963 года начали научное соревнование, целью которого было создание иде
альных гетероструктур. На основе этих гетероструктур были созданы лазе
ры, которые могли работать в непрерывном режиме при комнатной темпера
туре. На их основе были созданы волоконнооптические системы связи. Эти
гетероструктуры легли в основу бортовых и не только солнечных батарей с
высоким КПД. Гетеробиполярные транзисторы на основе гетеропереходов
вошли в состав связной портативной аппаратуры.
Успехи ЛФТИ были тесно связаны с предприятиями электронной про
мышленности. Это и предопределило успех в таком соревновании. За фунда
ментальные работы по созданию гетероструктурной электроники академик
Ж. И. Алферов получил Нобелевскую премию в 2000 году.
На стыке научных направлений физики полупроводников появились
интересные работы. Особенно интересны работы по акустоэлектронике. Здесь
был предсказан и экспериментально обнаружен новый тип поверхностных
акустических волн — волны Гуляева — Блюстейна. Пионером этого направ
ления стал академик Ю. В. Гуляев и его сотрудники. Он провел фундамен
тальные теоретические и экспериментальные исследования явлений увлече
ния электронов акустическими волнами, открыл акустоэлектрический и
акустомагнетоэлектрический эффекты, поперечный акустоэлектрический
эффект. Эти разработки на стыке полупроводниковой электроники и акусто
электроники были широко использованы при создании акустоэлектронных
устройств для систем связи и обработки информации.

16

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Реальные пути стыковки дискретных полупроводниковых приборов с тра
диционными элементами связи открыла оптоэлектроника, представляющая
особый раздел науки и техники, посвященной вопросам генерации и приема, а
также преобразования и хранения информации на основе сочетания электри
ческих и оптических методов и средств. Оптоэлектроника стала развиваться с
60х годов на основе достижений квантовой электроники, полупроводниковой
электроники, электрооптики, голографии, инфракрасной техники и т. д.
Но на развитии полупроводниковой и микроэлектроники точку ставить
нельзя. Впереди впечатляющие достижения в наноэлектронике, одноэлект
ронике, молекулярной электронике.
Но это уже другая история.

МЕСТО МИКРОЭЛЕКТРОНИКИ
В СФЕРЕ ВЫСОКИХ ТЕХНОЛОГИЙ
В ведущих странах мира приоритетное внимание уделяется развитию
электроники. В 2000 году объем продаж в этой области составил триллион
долларов. Правительства динамично развивающихся стран (США, Франция,
Германия) значительные усилия направляют на развитие конкурентоспо
собной электронной техники.
Другая группа стран, поставивших себе цель занять лидирующие пози
ции в экономическом росте и росте ВВП (Китай, Малайзия, Испания, Ин
дия), предпринимают коллосальные усилия по созданию собственной элект
ронной промышленности.
С этой целью разрабатываются национальные программы развития элек
троники. Предусматривается не только прямое государственное финансиро
вание, но также и приоритетная поддержка в виде налоговых льгот, льгот
ных кредитов на закупку технологических линий, государственных гаран
тий инвесторам, правовой защиты внутреннего рынка от импорта и т. д.
Реальная экономическая ситуация такова, что на рубеже веков роль элек
троники стала решающей не только в техническом плане, но и в интеллекту
альном и, главное, в макроэкономическом аспекте.
Приведем несколько цифр. Экспорт отечественной продукции состоит
практически из сырья и оценивается в 36 млрд долларов в год. Из них
14,5 млрд долларов приносит экспорт газа, 14 млрд долларов — экспорт сы
рой нефти, 4 млрд долларов — металл и 3,5 млрд долларов — военная техни
ка. Прибыль обычно составляет четверть объема экспорта.
А вот другие цифры.
Годовые обороты американских электронных фирм, выпускающих изде
лия микроэлектроники, составляют порядка 200 млрд долларов. Это в 7 раз
больше российского экспорта сырьевых энергоресурсов. Суммарный объем
продаж электронных приборов и систем на порядок больше.
Мировое потребление электронной продукции растет и увеличивается на
15% в год, а в странах Азии и Тихоокеанского региона на 19% в год.
В 2003 году объем мирового производства полупроводниковой промыш
ленности достигает рубежа 300 млрд долларов. За три года в три раза!

ВВЕДЕНИЕ

17

Технологический уровень современного микроэлектронного производства
определяется несколькими основными параметрами:
· классом чистоты технологических помещений;
· диаметром обрабатываемых пластин;
· топологическими параметрами.
Мировой уровень сегодня таков, что класс чистоты технологических по
мещений близок к 1, диаметр обрабатываемых кремниевых пластин 200–
300 мм, а топологические нормы на уровне 0,35 мкм.
В России такого производства нет. И отечественное электронное маши
ностроение отсутствует.
Можно купить готовый завод стоимостью 1,2–2,0 млрд долларов, позво
ляющий создавать интегральные схемы с топологическими параметрами
0,35–0,25 мкм, мощностью 20–25 тыс. 8дюймовых пластин в месяц. Но на
такой завод нет денег.
Текущие заказы российских заводов не превышают 20 млн долларов в
год — десятая доля экономически выгодного производства. А развитие бы
товой электроники... Все можно выгодно купить за рубежом! Так считают
те, кто реформирует страну.
Так ли это?
Опыт восточных стран, ныне преуспевающих в микроэлектронном про
изводстве, показал, что выпуск на первых порах неконкурентноспособной
продукции позволяет развить собственное производство, отработать техно
логию и превзойти конкурентов. Современная микроэлектроника находит
ся на переломном этапе технологического развития и дорог каждый день.
Речь идет о тенденции дезинтеграции интегральной электроники (мик
роэлектроники). Все годы интенсивного развития микроэлектроники в мире
доминировали фирмы, опирающиеся на полный цикл производства продук
ции: разработка, производство и продажа. Такая экономикотехнологичес
кая модель позволила корпорациям Intel, IBM, Motorola, Texas Instruments,
NEC, Toshiba, Samsung и другим наладить массовое производство полупро
водниковых приборов для товаров массового потребления.
Интегральные схемы специального применения традиционно проекти
ровались так называемыми fablesфирмами, а изготавливались на кремние
вых заводах других компаний. Fablesфирмы способны разработать слож
ные интегральные схемы в интересах любого заказчика.
Таким образом, возникла новая экономикотехнологическая модель, раз
работанная интеллектуальная собственность в виде IPблока, которая про
двигается до конечного потребителя за несколько этапов через кремниевое и
приборное производство изделий и систем.
Сегодня успешно работает такая экономикотехнологическая модель,
как fablesфирма — кремниевый завод. Так 50% ИС под торговым знаком
Motorola производится на тайваньских кремниевых заводах.
Фирмой Intel, микропроцессоры которой широко используются во всем
мире, создано новое отделение Intel Microelectronics Services. Ее основной
задачей является разработка стандартных специализированных ИС с топо
логическими нормами 0,25 и 0,13 мкм.

18

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Виду того, что собственное производство Intel загружено микропроцессо
рами и другими стандартными изделиями, производство продукции fables
фирмы Intel будет проводиться на другом кремниевом заводе. Это либо завод
с ненагруженными мощностями крупной фирмы, либо «чистый» завод, по
строенный специально для реализации интеллектуальной собственности
фирмразработчиков интегральных схем.
Наметилась тенденция увеличения как числа «чистых» кремниевых за
водов, так и увеличения числа fablesфирм.
Для России это шанс встать в ряд технологически и интеллектуально
развитых стран, создать национальный банк интеллектуальной собственно
сти IPблоков, получить значительный экономический эффект от реализа
ции изделий микроэлектроники и электронной компонентной базы и, нако
нец, достигнуть технологической независимости от иностранных государств.
Без интенсивных усилий по созданию собственного электронного произ
водства Россия:
· не сможет увеличить потребление изделий электроники, в том числе
средств вычислительной техники;
· не сможет рассчитывать на увеличение экспорта дорогостоящей высоко
технологичной продукции вместо сырья;
· не сделает экономику страны эффективной;
· не решит проблемы информатизации страны.
В основах политики РФ в области развития электронной компонентной
базы (ЭКБ) в электронных системах, имеющих стратегическое значение для
национальной безопасности, предусмотрено использовать только те, кото
рые спроектированы в России и изготовлены на зарубежных технологичес
ких линиях только по отечественным фотошаблонам. В соответствии с феде
ральной целевой программой «Исследования и разработки по приоритетным
направлениям развития научнотехнологического комплекса России на
2007–2012 годы» предусмотрен переход к сквозному технологическому цик
лу отечественной разработки и производства отечественной ЭКБ на техноло
гическом уровне не хуже 0,1 мкм.
Вот тогда и понадобятся молодые специалисты в области микроэлектро
ники и микропроцессорной техники.

ГЛАВА ПЕРВАЯ

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

1.1.
ОБЩИЕ ПОНЯТИЯ И ОПРЕДЕЛЕНИЯ
МИКРОЭЛЕКТРОНИКИ

Микроэлектроника — раздел электроники, охватывающий проблемы ис

следования, конструирования, изготовления и применения микроэлектрон
ных изделий, под которыми понимают электронное устройство с высокой
степенью интеграции. Микроэлектроника позволяет существенно повысить
надежность электронной аппаратуры, значительно уменьшить ее габариты,
массу, потребляемую энергию и стоимость. В микроэлектронике отказыва
ются от применения дискретных радиокомпонентов. Используя достижения
физики твердого тела, металлургии сверхчистых материалов и электронно
го машиностроения на основе качественно новой технологии, в микрообъек
тах твердого тела формируют сложные электронные узлы — интегральные
микросхемы.
Интегральной микросхемой называют микроэлектронное изделие, вы
полняющее определенную функцию преобразования и обработки сигнала
(или накопления информации) и имеющее высокую плотность упаковки элек
трически соединенных элементов (или элементов и компонентов) и (или)
кристаллов, которые с точки зрения требований к испытаниям, приемке,
поставке и эксплуатации рассматриваются как единое целое. Плотность упа
ковки элементов (степень интеграции) в микросхеме может достигать свыше
миллиона элементов в одном кристалле.
Наряду с термином «интегральная микросхема» (ИМС) используют тер
мин «микросхема». Интегральная микросхема содержит элементы и компо
ненты.
Элементом интегральной микросхемы называется часть ИМС, реализу
ющая функцию какоголибо электрорадиоэлемента (например, транзисто
ра, диода, резистора, конденсатора). Эту часть выполняют нераздельно от
кристалла ИМС (или ее подложки). Элемент не может быть отделен от ИМС
как самостоятельное изделие, поэтому его нельзя испытать, упаковать и эк
сплуатировать.
Компонентом интегральной микросхемы также называется часть ИМС,
реализующая функции какоголибо электрорадиоэлемента. Однако эта часть
перед монтажом является самостоятельным изделием в специальной упаковке

20

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

(комплектующее изделие). Компонент в принципе может быть отделен от
изготовленной ИМС.
Аппаратуру, в которой используются в основном изделия микроэлектро
ники, называют микроэлектронной. Повышение надежности микроэлек
тронной аппаратуры объясняется использованием при изготовлении интег
ральных микросхем специальной технологии, применением особо чистых
материалов, когда весь процесс изготовления протекает в условиях, исклю
чающих возможность загрязнения. Кроме того, внутренние соединения ин
тегральных микросхем герметичны и защищены прочным покрытием, а их
малые габариты позволяют создавать прочные и компактные узлы и блоки
аппаратуры, способные выдерживать большие механические нагрузки. Вы
сокая надежность интегральных микросхем обусловлена также меньшим
числом соединений.
Применение интегральных микросхем позволяет уменьшить габариты и
массу аппаратуры в несколько раз, а микропроцессоров — в десятки и сотни
раз. Это объясняется тем, что размеры элементов интегральных микросхем
составляют единицы и десятые доли микрометра. Малые габариты интег
ральных микросхем и малое потребление ими электрической энергии позво
ляют осуществить комплексную микроминиатюризацию всех компонентов
электронной аппаратуры. Разработаны и применяются миниатюрные транс
форматоры, переключатели, разъемы, провода и кабели, индуктивные ка
тушки и другие радиодетали.
На современном этапе развития микроэлектроники используют два ос
новных метода создания интегральных микросхем:
1) метод локального воздействия на микроучастки полупроводникового
кристалла (твердого тела) и придания им свойств, соответствующих функ
циям микроэлемента и их соединений (полупроводниковые интегральные
микросхемы, часто неправильно называемые твердыми);
2) метод образования микросхем в твердом теле посредством послойного
нанесения тонких пленок различных материалов на общее основание (под
ложку) с одновременным формированием из них микроэлементов и их со
единений (пленочные интегральные микросхемы).
Эти два различных технологических метода являются не конкурирую
щими, а дополняющими друг друга. Их комбинирование привело к разра
ботке схем нового типа — гибридных интегральных микросхем, в которых
используются микроминиатюрные дискретные активные элементы (транзи
сторы, диоды и их сборки). Применение дискретных активных элементов
объясняется отсутствием в настоящее время эксплуатационно устойчивых
пленочных транзисторов и диодов. Разработка таких активных элементов
позволит создать тонкопленочные интегральные микросхемы.
Быстрое развитие интегральной электроники в значительной степени
объясняется успехами полупроводниковой и пленочной технологии, достиг
нутыми в конце 50х и в начале 60х годов XX века. На смену мезатранзисто
ру (сплавному) пришел кремниевый планарный транзистор, а обычные дис
кретные компоненты были заменены диффузионными или тонкопленочны
ми элементами, которые одновременно (групповой метод) изготовляются на

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

21

одной монолитной кремниевой пластине. Последнее не только оказало ог
ромное влияние на промышленное производство радиодеталей и электрон
ных компонентов, но и обусловило появление новых методов в схемотехни
ке. Обычные полупроводниковые соединения между различными компо
нентами схемы были заменены системой межсоединений, которую путем
напыления наносят непосредственно на подложку. При изготовлении интег
ральных микросхем наряду с материалами, процессами и технологическими
приемами, хорошо изученными и применяемыми в электронной и других
отраслях промышленности, используют и материалы с совершенно новыми
свойствами.
Полупроводниковая интегральная микросхема обычно представляет со
бой кристалл кремния, в поверхностном слое которого с помощью методов
полупроводниковой технологии сформированы области, эквивалентные эле
ментам электрической схемы, и соединения между ними. Так как кремний
является полупроводником, для изоляции элементов друг от друга принима
ют специальные меры.
Применяемые при изготовлении полупроводниковых интегральных мик
росхем технологические процессы имеют групповой характер, т. е. одновре
менно изготавливается большое число микросхем. Например, в кремниевой
монокристаллической пластине диаметром 76 мм (применяемой в настоя
щее время для изготовления микросхем) размещается до 5000 электронных
схем, каждая из которых содержит от 10 до 20 000 и более электронных
приборов. Многие технологические операции допускают обработку одновре
менно 10–200 пластин, что позволяет одновременно изготавливать свыше
миллиона электронных приборов. Даже при сравнительно небольшом про
центе выхода годных приборов очевидна высокая экономичность изготовле
ния интегральных микросхем. Поэтому интегральные микросхемы, изго
тавливаемые методами групповой технологии, при массовом производстве
оказываются значительно более дешевыми, чем эквивалентные им схемы,
собранные из дискретных компонентов.
В пленочных интегральных микросхемах все элементы и соединения
между ними формируются в виде пленок из различных материалов, которые
в определенной последовательности и конфигурации наносятся на пассив
ную изоляционную подложку. Различают два вида пленочных интеграль
ных микросхем: тонкопленочные и толстопленочные. Тонкие пленки мик
росхем обычно изготавливают методами осаждения в вакууме, а толстые —
методами сеткографии (нанесение специальных паст через трафареты).
Толстопленочные микросхемы имеют преимущество перед тонкопленочны
ми благодаря меньшей стоимости оборудования для их изготовления и мень
шим затратам при массовом производстве.
При изготовлении транзисторов осуществляется технологическая интег
рация транзисторов, которая обусловлена групповым методом их изготовле
ния. Групповой метод состоит в том, что на пластине из полупроводникового
материала (кремния или германия) диаметром 25–80 мм и более одновре
менно изготавливают большое число транзисторов, расположенных на повер
хности пластины. Затем пластину разрезают (скрайбируют) по вертикали и го

22

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

ризонтали на сотни отдельных кристаллов, содержащих по одному транзис
тору. Кристаллы помещают в корпуса с внешними выводами и в таком виде
они используются разработчиками аппаратуры.
Если на исходной пластине изготавливают групповым методом вместо
отдельных транзисторов комплекс элементов функционального узла — тран
зисторы, диоды, резисторы и т. д., то после разрезания получаются отдель
ные кристаллы интегральных микросхем. Элементы микросхемы соединя
ются друг с другом по заданной схеме короткими тонкими металлическими
полосками, напыляемыми на поверхность пластины. После разрезания на
отдельные кристаллы их помещают в специальный корпус. Разработчики ап
паратуры получают готовый функциональный узел в виде конструктивно еди
ного электронного прибора. Рассмотренным способом изготавливают полупро
водниковые интегральные микросхемы. Следовательно, полупроводниковой
интегральной микросхемой называется ИМС, все элементы и межэлемент,
ные соединения выполнены в объеме и (или) на поверхности полупроводника.
Иногда полупроводниковую интегральную микросхему неправильно на
зывают твердой или твердотельной. Этот термин не допускается к использо
ванию в технической документации.
В зависимости от технологии изготовления интегральные микросхемы,
кроме полупроводниковых, могут быть пленочными или гибридными. Пле,
ночной интегральной микросхемой называется ИМС, все элементы и ме,
жэлементные соединения которой выполнены в виде пленок.
Вариантами технического исполнения пленочных интегральных микро
схем являются тонкопленочные и толстопленочные ИМС. Различие между
тонкопленочными и толстопленочными ИМС может быть количественным
и качественным. К тонкопленочным условно относят интегральные микро
схемы с толщиной пленок до 1 мкм, а к толстопленочным — ИМС с толщи
ной пленок более 1 мкм. Качественные различия определяются технологией
изготовления пленок. Элементы тонкопленочных ИМС наносятся на под
ложку, как правило, с помощью термовакуумного осаждения и катодного
распыления, а элементы толстопленочных ИМС изготавливаются преиму
щественно методом сеткографии с последующим вжиганием.
Гибридной интегральной микросхемой называется ИМС, в составе ко,
торой имеются пленочные элементы и компоненты.
В составе гибридных микросхем, кроме простых, могут быть и сложные
компоненты (например, кристаллы полупроводниковых ИМС). Частным слу
чаем гибридной ИМС является многокристальная ИМС, представляющая со
бой совокупность нескольких бескорпусных ИМС на одной подложке. В пер
вой половине 1960х годов широкое распространение получили гибридные
интегральные микросхемы. В дальнейшем, по мере совершенствования тех
нологии, быстрыми темпами росло производство полупроводниковых мик
росхем, изготовление которых оказалось более экономичным. Основной тен
денцией развития интегральных микросхем является увеличение числа эле
ментов на одном кристалле.
Развитие современной микроэлектроники характеризуется разработкой
большого числа типов интегральных микросхем и, в первую очередь, созда

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

23

нием больших и сверхбольших интегральных схем и микропроцессоров, а
также систем на одном кристалле. При этом будет продолжаться массовый
выпуск интегральных микросхем среднего уровня интеграции для всех ви
дов радиоэлектронной аппаратуры. Наиболее широко выпускаются полупро
водниковые ИМС. Гибридные ИМС и микросборки находят все большее при
менение в аналоговой аппаратуре и аппаратуре бытового назначения.
Характерным для всех типов ИМС является возрастание степени интег
рации. Полупроводниковые ИМС имеют ряд принципиальных ограничений:
предельное минимальное значение мощности, способной обеспечить функ
ционирование прибора при 300°С, составляет 1 мкВт; предельное значение
показателя качества (произведение времени срабатывания на мощность вклю
чения прибора) — 10–14 Дж, что определяет ограничение по плотности упа
ковки приборов и их быстродействию. Поэтому возникли новые направле
ния развития микроэлектроники, которые определяются функциональной
электроникой.

1.2.
КЛАССИФИКАЦИЯ ИМС
И СИСТЕМА УСЛОВНЫХ ОБОЗНАЧЕНИЙ
Из всех изделий микроэлектроники наибольшее распространение полу
чили интегральные микросхемы. Именно они характеризуют современный
уровень развития микроэлектроники. Техника изготовления интегральных
микросхем основана на обобщении как ранее используемых в полупроводни
ковом производстве и при получении пленочных покрытий групповых техно
логических приемов, так и новых технологических процессов. Это и опреде
лило два главных направления в создании интегральных микросхем: полу
проводниковое и пленочное. Однако совершенствование полупроводниковой
и пленочной технологии, а также возможность их комбинирования, позво
лило выделить целый ряд новых самостоятельных направлений, по кото
рым можно классифицировать интегральные микросхемы.
Для классификации интегральных микросхем можно использовать раз
личные критерии: степень интеграции, физический принцип работы актив
ных элементов, выполняемую функцию, быстродействие, потребляемую
мощность, применяемость в аппаратуре и др. Наиболее распространена клас
сификация по конструктивнотехнологическим принципам, поскольку при
этом в названии микросхемы содержится общая информация о ее конструк
ции и технологии изготовления.
Одним из основных критериев оценки технологического уровня произ
водства и отработанности конструкции интегральной микросхемы является
степень интеграции.
Важным конструктивным признаком интегральной микросхемы явля
ется тип подложки. По этому признаку все известные интегральные микро
схемы можно подразделять на два класса:
1) микросхемы с активной подложкой;
2) микросхемы с пассивной подложкой.

24

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

К первому классу относят микросхемы, элементы которых полностью или
частично выполнены внутри самой подложки, представляющей собой плас
тину из полупроводникового материала, а ко второму — элементы которых
размещены на поверхности подложки, выполненной из диэлектрического
материала. Тип подложки определяется технологией изготовления интег
ральной микросхемы. Для полупроводниковых ИМС используют активные
и пассивные подложки, для пленочных и гибридных ИМС, как правило, —
пассивные, для БИС — активные и пассивные, для СВЧ и пьезокерамичес
ких микросхем — пассивные подложки.
На рисунке 1.1 приведена классификация интегральных микросхем по
конструктивнотехнологическим принципам и физическому принципу ра
боты элементов.
Для интегральных микросхем любого типа основными и наиболее слож
ными элементами являются транзисторы, которые по физическому принци
пу подразделяются на биполярные и униполярные (на МДПструктурах).
В гибридных интегральных микросхемах используют бескорпусные диск
ретные биполярные и МДПтранзисторы, изготавливаемые на основе крем

Рис. 1.1

Классификация интегральных микросхем
по конструктивнотехнологическим признакам

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

25

ния по планарноэпитаксиальной технологии, диоды, бескорпусные микро
схемы (иногда называемые чипами). В полупроводниковых интегральных
микросхемах применяют биполярные и МДПтранзисторы, изготавливае
мые в основном по планарной технологии.
Все интегральные микросхемы подвергаются герметизации с целью за
щиты их от внешних воздействий. По конструктивнотехнологическим при
знакам герметизации интегральные микросхемы делят на корпусные и бес,
корпусные. Для первых применяют вакуумную герметизацию в специальных
корпусах или опрессовку в пластмассу, для вторых — покрытие эпоксид
ным или другими лаками.
По функциональному назначению различают цифровые, аналоговые (ли
нейные) и аналого,цифровые интегральные микросхемы, а по применяемос
ти в аппаратуре — изделия широкого и специального применения (по заказу
потребителя).
Интегральные микросхемы стали основой элементной базы для всех ви
дов электронной аппаратуры. Для построения различной аппаратуры (циф
ровой, аналоговой и комбинированной — аналогоцифровой) необходимы не
отдельные микросхемы, а функционально полные системы (серии) микро
схем. Поэтому элементную базу микроэлектронной аппаратуры составляют
серии интегральных микросхем — совокупность микросхем, выполняющих
различные функции, имеющих единую конструктивнотехнологическую ос
нову и предназначенных для совместного применения в аппаратуре.
Под типономиналом интегральной микросхемы понимают ИМС, имею
щую конкретное функциональное назначение и свое условное обозначение,
а под типом интегральной микросхемы — совокупность типономиналов
ИМС, имеющих конкретное функциональное назначение и свое условное обо
значение.
Состав серии определяется в основном функциональной полнотой отдель
ных микросхем, удобством построения сложных устройств и систем и типом
стандартного корпуса. В зависимости от функционального назначения и об
ластей применения серии могут содержать от трехчетырех до нескольких
десятков различных типов микросхем. С течением времени состав перспек
тивных серий расширяется.
Все выпускаемые интегральные микросхемы в соответствии с принятой
системой условных обозначений по конструктивнотехнологическому испол
нению делятся на три группы: полупроводниковые, гибридные и прочие.
К последней группе относят пленочные ИМС, которые в настоящее время
выпускаются в ограниченном количестве, а также вакуумные, керамиче
ские и др. Этим группам в системе условных обозначений присвоены следу
ющие цифры: 1, 5, 7 — ИМС полупроводниковые (7 — бескорпусные полу
проводниковые ИМС); 2, 4, 6, 8 — ИМС гибридные; 3 — ИМС прочие.
По характеру выполняемых функций в радиоэлектронной аппаратуре
ИМС подразделяются на подгруппы (например, генераторы, усилители, мо
дуляторы, триггеры) и виды (например, преобразователи частоты, фазы, на
пряжения). Классификация интегральных микросхем по функциональному
назначению приведена в таблице 1.1.

26

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1234456573859 5

1 2 3 4 5 6 2 7 8987

32  574   6 785 32  5 373

3
35 
3 5

7 

 3 
5

196932
53

+99 
53
+

)655
&6 
%7562
69
94

/

2

)5
53
)

0253
69496
5
0

395
32!52
97

35

123456789

1

/544
253
7 "87

5



7

3 5

7625

7 

 3 
5

7

 3 
5 5
5 323



1

34556 7625  54 87 9 25
592969 4773253 5 76
9693253 7 3

1

11

769 65 7!496"#7  7625



1

7625 $9%7265 &534

'

1'

(42

)

1)

35879



1

*4$769

*

+*

,4$ 69

,

+,

-2 569



+

'2!59

'

+'

35879



+

.5 2

.

/.

02$31967

0

/0

35879



/

*62559

*

2*

37&359



2

/54767352669

/

2/

35879



2

*4$769

*

)*

-2 569



)

'2!59

'

)'

,4$ 69

,

),

35879



)

+755

+

0+

.326!7 535

.

0.

49!7 535

4

04

/5696 2535

5

05

/54767352669

/

0/

35879



0

-2 5





'2!

'

'

+7965 7

+

+

27

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

12343567897
1234567789
8 9
28 9

39

69
29229
8 9

8

28 9

1234567895

69
29229
8 9

5 
629
2289
 9 729
2 889

1

1

4 85  2 279





   282 





82    





  







!

8 9

4 97
$&7 
 49'
8&
9 89'
 
(74 '
392895
$&7 
#27469

345 979
47 "42# 279
!

)

!

$2"99#2 4 8234567895

1

!1

$2"99#2 4  2

%

!%

4 97

!

2987

)

987



4 97
$&7 
77-99
9 42'
87895

 39*87 *4 89 982 
$




$

+2 87

$

$$

,2# 7

,

$,
$

%932 ./



%932 01



%932 2
%

%

%932 3

%

%%

4982 9797

4

%4

5 92

6

%6





"9894 2887 93  237 013 9 48

  9 2 
4


%
%

4 97
99'
79

$

47 7887

4 97
%4974

)
)

76* 8 9 2 

%
%









19# 9 2 

1

1

: 3*;8& 982 

:

:

!

!

6

6

 4979
$92895 9  34 9#77895

28

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

12343567897
1234567789
8 9
28 9

39

69
29229
8 9

8

8

28 9

1234567448
8

69
29229
8 9

8

98

8

8

8

8

8

8

2486  8

8

8

4 2486  8

8

8

"8

"8

674 2284834274628



!8

# 5 28

#8

#8

8

 8

1$% !8$ % 2 &8 $8' 3%(48
$%4!4)6 *8) 542+26 8
483,-8

.8

/.8

1$% !8 7462 &8 $8

8

/8

/3 28 5 !8' $4 !64826+8
248448 5 !-8

/8

//8

#60328 5 !8' $4 !64826+8
248448 5 !-8

#8

/#8

8

/ 8

8

8

2 8

98

#98

2 8

8

#8

8

# 8

"8

#"8

2 8 8 $6$48%6!24848 8 32 +8
562$8 6$$4 !624$8

8

#8

2 8 8 $6$48%6!24848 8$2  +8
562$8 6$$4 !624$8

#8

##8

/2 8 8 $6$48%6!248

/8

#/8

8

# 8

 48
 $4+8
 !648

/8

 48
3$2+8
806 +8
$4264+8
(48
%  & !8

9647+265 4418

2 8 8 $6$48%6!248
#8

2 8'$6 2-8 8 $6$48%6!248

 48
3$2+8
864+8
$4+8
548
4834+8
528
%  & !8

#4 8

#8

1#8

5%$$6 8

98

198

68

168

54548

"8

1"8

746 8

8

18

846 8

8

18

9 $)424 !6228

98

198

8

1 8

% %$$6 8
18

629
2289
 9 729
2 889

98

 22  8 568
 48

48

5 

 48

29

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

По принятой системе обозначение ИМС состоит из четырех элементов.
Первый элемент — цифра, соответствующая конструктивнотехнологи
ческой группе.
Второй элемент — дветри цифры, присвоенные данной серии ИМС как
порядковый номер разработки. Таким образом, первые два элемента состав
ляют тричетыре цифры, характеризующие полный номер серии ИМС.
Третий элемент — две буквы, соответствующие подгруппе и виду ИМС
(табл. 1.1).
Четвертый элемент — порядковый номер разработки ИМС в данной
серии, в которой может быть несколько одинаковых по функционально
му признаку ИМС. Он может состоять как из одной, так и из нескольких
цифр.
На рисунке 1.2 приведен пример обозначения интегрального полупро
водникового операционного усилителя с порядковым номером разработки
серии 40, порядковым номером разработки данной микросхемы в серии по
функциональному признаку 11.
Иногда в конце условного обозначения добавляют букву, определяющую
технологический разброс электрических параметров данного типономина
ла. Конкретное значение электрических параметров и отличие каждого ти
пономинала друг от друга приводятся в технической документации (напри
мер, ИМС 133ЛА1А отличается от ИМС 133ЛА1Б).
В некоторых сериях (это также оговаривается в технической документа
ции) буква в конце условного обозначения ИМС определяет тип корпуса, в
котором выпускается данный типономинал. Например, буква П обозначает
пластиковый корпус, а буква М — керамический. Для микросхем широкого
применения в начале условного обозначения указывается буква К. Обозна
чение принимает вид К140УД11. Если после буквы К перед номером серии
указывается еще буква М, то это означает, что данная серия вся выпускается
в керамическом корпусе (например, КМ155ЛА1).

Рис. 1.2

Пример условного обозначения
полупроводниковой ИМС по ГОСТ 1868273

30

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для серии в бескорпусном варианте, без присоединения выводов к кри
сталлу микросхемы, ставят букву Б перед обозначением серии (например,
КБ524РП1А4).
Для бескорпусных ИМС в состав сокращенного обозначения через дефис
вводится цифра, характеризующая соответствующую модификацию конст
руктивного исполнения (например, 703ЛБ12): с гибкими выводами — 1;
с ленточными (паучковыми) выводами, в том числе на полимидной плен
ке, — 2; с жесткими выводами — 3; на общей пластине (неразделенные) — 4;
разделенные без потери ориентации (например, наклеенные на пленку) — 5;
с контактными площадками без выводов (кристалл) — 6.
Следует заметить, что до введения ГОСТ 1868273 присвоение условных
обозначений проводилось в соответствии с нормативнотехнической доку
ментацией, действующей в то время. Однако для определенного числа ИМС,
на которые не было выпущено новой технической документации, старые ус
ловные обозначения сохранились. Старые и новые условные обозначения
различаются буквенными обозначениями подгрупп и видов.

1.3.
КОНСТРУКТИВНО"ТЕХНОЛОГИЧЕСКИЕ
ОСОБЕННОСТИ ИНТЕГРАЛЬНЫХ
МИКРОСХЕМ
1.3.1.
ПОЛУПРОВОДНИКОВЫЕ ИМС

Полупроводниковые ИМС получили широкое применение в основном из
за массового их использования в вычислительной технике. Все элементы и
межэлементные соединения выполнены в объеме и на поверхности полупро
водника.
Полупроводниковые ИМС изготавливают на основе планарной техноло
гии полупроводниковых приборов. Все элементы полупроводниковых ИМС
(транзисторы, диоды, резисторы, конденсаторы и др.) формируют в едином
технологическом потоке в тонком поверхностном слое полупроводниковой пла
стины (подложки) диаметром 40–150 мм и толщиной 0,2–0,4 мм. На одной
подложке диаметром 40–75 мм одновременно изготавливают до 1000 микро
схем (рис. 1.3а), после чего ее разрезают алмазным резцом или другими спо
собами на прямоугольные пластины — отдельные кристаллы микросхемы.
Кристалл микросхемы крепят к основанию корпуса (рис. 1.3б) и, выпол
нив необходимые электрические соединения с внешними выводами, герме
тизируют. Различают четыре типа полупроводниковых интегральных мик
росхем:
· планарнодиффузионные (однокристальные) на биполярных структурах;
· совмещенные (с тонкопленочными пассивными элементами);
· на МДПструктурах (металл — диэлектрик — полупроводник);
· многокристальные.
В планарно,диффузионных микросхемах элементы представляют собой
области с различным типом электропроводности внутри монокристалличес

31

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

а

б

Рис. 1.3

Полупроводниковые интегральные микросхемы:
а — подложка с ИМС; б — соединение ИМС с внешними выводами корпуса.

а

б

в

Рис. 1.4

Структуры полупроводниковых ИМС:
а — планарнодиффузионная; б — совмещенная; в — их электрическая схема.

кой полупроводниковой подложки (рис. 1.4а). Эти элементы изолированы
друг от друга либо обратносмещенным pnпереходом (рис. 1.4а), либо слоем
диэлектрического материала, например, окиси кремния. Цифры участков
структуры рисунке 1.4а соответствуют обозначениям электрической схемы
рисунка 1.4в.
Совмещенные микросхемы — это сочетание полупроводниковой микро
схемы с тонкопленочными элементами на подложке из кремния. Осаждение
тонких пленок производят непосредственно и после выполнения всех диф
фузионных операций (рис. 1.4б). С помощью тонкопленочной технологии
создают резисторы и конденсаторы. Эти элементы в микросхеме могут быть
выполнены более точными по номинальным значениям, по сравнению с диф
фузионным, методом. Поэтому совмещенную технологию используют в ос
новном для создания аналогичных (линейных) микросхем.
Микросхемы на МДП,структурах выполняют на основе полевого тран
зистора с изолированным затвором, структура которого показана на рисун
ке 1.5а, а электрическая схема логического элемента — на рисунке 1.5б.

32

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 1.5

Полевой транзистор с изолированным затвором:
а — структура: 1 — исток, 2 — канал, 3 — сток, 4 — затвор; б — электрическая схема.

а

б

Рис. 1.6

Многокристальная микросхема (а) и ее электрическая схема (б)

В интегральных микросхемах эти транзисторы используются в качестве
как активных, так и пассивных элементов (нагрузочных резисторов), что
обеспечивает максимальную повторяемость и технологичность при изготов
лении микросхем. Микросхемы на МДПструктурах имеют более высокую
степень интеграции по сравнению с другими типами полупроводниковых
микросхем.
Многокристальные микросхемы состоят из отдельных компонентов, рас
положенных на общей подложке и соединенных между собой тонкопленоч
ными проводниками и проволочными выводами (рис. 1.6а, б). С целью гер
метизации общую подложку размещают в корпусе. Изготовление многокри
стальных микросхем требует меньшего числа технологических операций,
поскольку все компоненты выполняются отдельно. Однако эти микросхемы
в условиях массового производства несколько дороже, поскольку в них трудно
автоматизировать сборочные операции.
Многокристальные микросхемы обладают лучшими рабочими характе
ристиками, так как влияние паразитных связей в них меньше, чем в одно
кристальных ИМС.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

33

1.3.2.
ПЛЕНОЧНЫЕ И ГИБРИДНЫЕ ИМС

В пленочных интегральных микросхемах элементы реализуются в виде
пленок различной конфигурации из разных материалов. В зависимости от
толщины используемых пленок и способа их нанесения различают тонко,
пленочные и толстопленочные ИМС.
Все элементы пленочной ИМС и соединения между ними наносят в опре
деленной последовательности и требуемой конфигурации через трафареты
на нагретую до соответствующей температуры полированную подложку
(обычно из керамики). ИМС, в которых
пассивные элементы (резисторы, кон
денсаторы) выполнены в виде пленок,
а активными являются полупроводни
ковые приборы или кристаллы микро
схем, называют гибридными (рис. 1.7).
При изготовлении тонкопленочных
резисторов в качестве материалов при
меняют хром, нихром, тантал, метал
локерамические смеси; при изготовле
Рис. 1.7
нии тонкопленочных конденсаторов —
Структура гибридной ИМС
моноокись кремния и германия, окись
тантала, а также органические пленки. Для получения проводников и кон
тактных площадок используют медь, алюминий, золото, никель и другие
материалы.
В настоящее время не существует стабильных пленочных активных эле
ментов (диодов и транзисторов), так как возникают большие трудности при
изготовлении качественных монокристаллических полупроводниковых пле
нок. Так, получаемые напылением в вакууме монокристаллические полу
проводниковые пленки на изолирующей подложке, несмотря на принимае
мые меры, содержат нежелательные примеси, приводящие к нестабильнос
ти и малому сроку службы активных элементов.
При изготовлении гибридных ИМС активные элементы размещают на
плате с пассивными элементами, представляющей собой тонкопленочную
либо толстопленочную ИМС. В качестве активных элементов в гибрид
ных ИМС применяют дискретные полупроводниковые миниатюрные эле
менты (диоды и транзисторы), а также диодные и транзисторные мат
рицы.
Активные элементы для гибридных ИМС применяют или бескорпусны
ми, поверхность которых защищена с помощью специальных защитных по
крытий (лаки, эмали, смолы, компаунды и т. д.), или в миниатюрных метал
лических корпусах.
Наиболее распространенная конструкция толстопленочной ИМС пред
ставляет собой керамическую подложку с пассивными и активными элемен
тами, армированную необходимым количеством выводов, закрытую со сто
роны электрической схемы металлическим колпачком и залитую с обратной
стороны изолирующим компаундом (см. рис. 1.8).

34

·
·
·
·

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

К достоинствам микросхем на толстых
пленках относятся сравнительно меньшие
сложность и стоимость оборудования для их
изготовления, малые затраты при эксплуа
тации оборудования и более широкие воз
можности массового производства. Из схемо
технических преимуществ следует указать на
возможность изготовления резисторов боль
ших номиналов. Недостатком микросхем на
Рис. 1.8
толстых пленках является трудность получе
Общий вид
толстопленочной
ния конденсаторов большой емкости (более
гибридной ИМС
0,2 мкФ/см2).
Основные преимущества гибридных ИМС:
возможность создания широкого класса цифровых и аналоговых микро
схем при сравнительно коротком цикле их разработки;
возможность получения пассивных элементов широкой номенклатуры с
жесткими допусками;
универсальность метода конструирования микросхем, позволяющая при
менять в качестве активных элементов бескорпусные ИМС, МДПприбо
ры, диодные и транзисторные матрицы и т. д.;
сравнительно высокий процент выхода годных микросхем.
1.3.3.
БОЛЬШИЕ
ИНТЕГРАЛЬНЫЕ МИКРОСХЕМЫ

Как отмечалось, основной тенденцией интегральной микроэлектроники
является повышение степени интеграции микросхем. Наряду с этим возра
стает и функциональная сложность интегральных микросхем.
Для современной микроэлектроники характерна комплексная интегра
ция: технологических процессов, элементов на подложке, схемных функ
ций в пределах единой структурной единицы, новых физических явлений,
методов проектирования и этапов процесса создания микросхем.
Увеличение степени интеграции связано с уменьшением размеров актив
ных и пассивных элементов, совершенствованием технологии изготовления
и обработки подложек больших размеров, использованием новых, более со
вершенных активных элементов, обладающих технологическими и функ
циональными преимуществами и повышенной надежностью.
Увеличение числа элементов и возрастание функциональной плотности
обусловили создание микросхем с высокой степенью интеграции — больших
интегральных микросхем (БИС).
Основными параметрами, характеризующими конструктивнотехноло
гические и схематические особенности БИС, являются степень интеграции,
функциональная сложность, интегральная плотность, функциональная плот
ность и информационная сложность.
Функциональная сложность — среднее число преобразований в микро
схеме, приходящихся на одну переменную:

35

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ
i1 p

F1

2 Bi N0i
i 11

(1.1)
,
n
где 2 Bi — число однокаскадных логических элементов в интегральной мик
i1 p
i 11

росхеме; N0i — число разветвлений на выходе каждого iго каскада; n — чис
ло переменных, поданных на входы интегральной микросхемы.
Интегральная плотность — число элементов, приходящихся на едини
цу площади, занимаемой БИС:
w = N/S = 10k/S,

(1.2)

где N — общее количество элементов в схеме; S — площадь, занимаемая БИС;
k — степень интеграции.
Функциональная плотность — число преобразований с одной перемен
ной, приходящихся на единицу площади, занимаемой БИС:
t = F/S.

(1.3)

Информационная сложность — среднее число элементов в БИС, прихо
дящихся на преобразование одной переменной:
H1

N
10k n
.
1
F i1 p
B
N
2 i 0i

(1.4)

i 11

БИС являются сложными микросхемами, в объеме которых реализуют
ся блоки, узлы и целые радиоэлектронные устройства. Поэтому БИС не обла
дают широкой универсальностью и предназначаются в основном для конк
ретных типов аппаратуры. Переход на БИС требует новых качественных из
менений в конструировании радиоэлектронной аппаратуры.
Изготовление в едином технологическом процессе сложного функцио
нального узла позволяет производить оптимизацию его параметров, так как
ведется расчет не отдельных элементов, а узла в целом. Объединение элемен
тов в БИС повышает быстродействие узлов, уменьшает их восприимчивость
к помехам, сокращается задержка передачи сигнала, достигается хорошая
защита элементов от внешних помех.
Помимо повышения степени интеграции в пределах конструктивно офор
мленной микросхемы, БИС дает возможность получить более высокие каче
ственные показатели и большую надежность радиоэлектронных устройств
при меньших затратах.
Повышение надежности БИС достигается путем уменьшения числа со
единений в пределах одного реализуемого узла и сокращения количества
технологических операций.
Снижение стоимости БИС по сравнению с узлами на обычных микросхе
мах обуславливается прогрессом технологии, позволяющим увеличивать сте
пень интеграции, и уменьшением объема монтажносборочных работ.
По виду обрабатываемой информации БИС можно классифицировать на
цифровые и аналоговые. Цифровые БИС обычно используют в устройствах

36

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

обработки информации, к которым относятся полупроводниковые запоми
нающие устройства, многоразрядные регистры, счетчики, сумматоры и др.
Примерами аналоговых БИС являются преобразователи «напряжение — код»
и «код — напряжение», блоки аппаратуры связи (тракты высокой и проме
жуточной частот, формирователи сигналов, многокаскадные схемы радио
устройств и т. д.).
По степени применяемости в разработках аппаратуры различают БИС
общего и специального назначения. Примерами цифровых БИС общего на
значения являются различные полупроводниковые запоминающие устрой
ства, регистры, дешифраторы, субсистемы и специальные вычислители. Ана
логовые БИС общего назначения — это субсистемы взаимного преобразова
ния напряжения в код, прецизионные операционные усилители высшего
класса, усилители для высококачественного воспроизведения звука, СВЧ
субсистемы модулей для фазированных антенных решеток и другие устрой
ства. К аналоговым БИС специального назначения относятся усилительные
тракты радиоприемных и радиопередающих устройств на фиксированные
частоты, формирователи частот из последовательности, определяемой час
тотами задающих генераторов или внешней тактовой частотой, и другие суб
системы.
Наибольшее применение БИС получили в вычислительных системах с
производительностью порядка нескольких миллионов операций в секунду,
где используют в основном полупроводниковые и гибридные БИС.
Развитие БИС происходит в направлении увеличения степени их интег
рации и создания сверхбольших интегральных микросхем (СБИС). Число
функциональных элементов в них может составлять несколько тысяч и даже
десятков тысяч. Многокристальные СБИС могут объединять в одном корпу
се несколько кристаллов БИС и дискретных бескорпусных активных эле
ментов, образующих, например, всю электронную часть вычислительной
машины. При разработке таких микросхем решают задачи не только схемо
техники, но и системотехники.
Полупроводниковые БИС. Конструкция полупроводниковых БИС опре
деляется типом используемых активных элементов и их структурой, коли
чеством уровней и методом создания системы внутрисхемных соединений,
а также типом корпуса. Причем от конструктивных способов реализации
БИС зависят их схемотехнические возможности.
Основными активными элементами, на базе которых создаются совре
менные БИС, являются биполярные транзисторы планарноэпитаксиально
го типа (БТ) и МДПтранзисторы (МДПТ). Наибольшее распространение по
лучили БИС на основе МДПтранзисторов, что обусловлено их уникальными
свойствами и возможностью увеличения степени интеграции. Сравнение БИС
одинакового функционального назначения на БТ и МДПТ показывает, что
по электрическим параметрам — быстродействию и добротности (отноше
ние быстродействия к потребляемой мощности) — схемы на биполярных
транзисторах превосходят схемы на МДПтранзисторах. Однако площадь,
занимаемая МДПТ вместе с контактными площадками, примерно в пять раз
меньше площади БТ.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

37

Значительно меньшие размеры активных элементов, низкие уровни рас
сеиваемой мощности и другие схемотехнические возможности, а также срав
нительная простота технологии изготовления МДПструктур определили
быстрый рост степени интеграции у БИС на МДПТ. Например, БИС процес
сора карманного калькулятора на МДПструктурах содержит 3400 элемен
тов на кристалле размером 5,2´5,2 мм. БИС запоминающего устройства это
го калькулятора реализована на кристалле размером 3´2,5 мм с числом эле
ментов 1490.
Технология изготовления полупроводниковых БИС базируется на стан
дартных технологических методах, используемых в промышленности при
изготовлении интегральных микросхем, — термическом окислении крем
ния, фотолитографии, диффузии и эпитаксиальном выращивании. С помо
щью этих методов в объеме и на поверхности полупроводниковой пластины
создают активные и пассивные элементы на основе планарноэпитаксиаль
ной или МДПструктур и изоляцию между ними.
Гибридные БИС. Гибридный метод конструирования и изготовления БИС
заключается в компоновке двух частей, выполняемых отдельно:
1) бескорпусных дискретных элементов и интегральных микросхем;
2) пленочной многослойной коммутационной платы на диэлектрической
подложке.
Гибридный способ создания БИС является наиболее универсальным, по
скольку в нем сочетаются преимущества пленочной и полупроводниковой
технологии, обеспечивается возможность использования разных интеграль
ных микросхем (полупроводниковых, совмещенных, тонкопленочных), раз
личающихся как по функциональному назначению, так и по конструктив
ному исполнению. По надежности и плотности упаковки гибридные БИС
уступают полупроводниковым, но по функциональному назначению и сте
пени интеграции могут их превосходить. Так как в гибридных БИС исполь
зуются интегральные микросхемы и другие элементы различного функцио
нального назначения, они наиболее пригодны для построения неоднород
ных аналоговых устройств, например, преобразователей «напряжение —
код» или «код — напряжение». Технологический процесс изготовления гиб
ридных БИС значительно проще, а, следовательно, дешевле за счет примене
ния структур стандартной конструкции и возможности автоматизации про
цесса сборки.
Основным конструктивным элементом гибридных БИС является комму
тационная плата, представляющая собой систему многослойной разводки и
содержащая в отдельных случаях пленочные резисторы и конденсаторы.
Проектирование коммутационных плат с многослойной разводкой осу
ществляют машинными методами, поскольку топологию пленочных про
водников рассчитывают с учетом всех необходимых схемотехнических, кон
структивных и технологических параметров для оптимального расположе
ния навесных компонентов и микросхем.
Формирование структуры гибридной БИС — это сборкамонтаж навес
ных компонентов и микросхем на коммутационной плате. Монтаж первых
гибридных БИС осуществлялся с помощью гибких выводов, а в последнее

38

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

время — только с помощью жестких
выводов (балочных или шариковых).
Такие выводы создают непосредствен
но на кристаллах навесных компонен
тов и микросхем, предназначенных для
сборки БИС. Жесткие выводы повыша
ют надежность соединений и позволя
ют вести автоматическую сборку гиб
ридных БИС. Современные сборочные
автоматы производят монтаж элемен
тов на плату со скоростью несколько
Рис. 1.9
тысяч кристаллов в час. Такая произ
Общий вид большой гибридной БИС
водительность сравнима с групповой
технологией изготовления полупроводниковых микросхем.
После сборки гибридные БИС в целях герметизации заключают в корпу
са (рис. 1.9). В отдельных случаях герметизируют все устройство в целом,
что значительно уменьшает массогабаритные характеристики.
В гибридных БИС могут использоваться бескорпусные полупроводнико
вые БИС на основе одного или нескольких кристаллов. Важным преимуще
ством гибридных БИС является ремонтопригодность, т. е. замена навесных
компонентов на этапе сборки или в процессе эксплуатации в случае бескор
пусной защиты.
1.3.4.
МИКРОСБОРКИ

При разработке конкретной конструкции микроэлектронной аппарату
ры нашли широкое применение так называемые микросборки (МСБ). Мик,
росборкой называют микроэлектронное изделие, выполняющее определен
ную функцию и состоящее из элементов, компонентов и (или) интегральных
микросхем и других радиоэлементов в различных сочетаниях, разрабатыва
емых для конкретной радиоэлектронной аппаратуры с целью улучшения
показателей ее комплексной микроминиатюризации.
По технологии производства МСБ практически не отличаются от гибрид
ных интегральных микросхем. МСБ, как правило, имеют высокую степень
интеграции или большую функциональную сложность и поэтому большей
частью соответствуют большим гибридным интегральным микросхемам.
Однако последние представляют собой самостоятельные законченные изде
лия общего применения, поставляемые заказчику, а МСБ — изделия на уров
не полуфабрикатов, изготавливаемые для конкретной аппаратуры. В зави
симости от степени интеграции МСБ может выполнять функции субблока,
блока или устройства в целом. В МСБ используются бескорпусные интег
ральные микросхемы, в качестве соединений между ними — толстопленоч
ные или тонкопленочные проводники, а вместо стеклотекстолитового осно
вания для печатных плат — тонкая керамическая или ситалловая подлож
ка. Применение МСБ дает значительный выигрыш по массогабаритным
размерам радиоэлектронной аппаратуры. Разработка МСБ производится по

39

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

а

б

Рис. 1.10

Микросборка синхронного детектора:
а — принципиальная электрическая схема; б — внешний вид.

специальному техническому заданию (ТЗ), которое сопровождается функ
циональной электрической схемой. ТЗ устанавливает назначение и область
применения МСБ, основные технические характеристики, условия эксплуа
тации, требования к конструкции, техникоэкономические требования. Ана
лизируя исходные данные, ТЗ определяют принципиальную электрическую
схему, функциональные параметры, функциональное назначение, частот
ные и энергетические характеристики, условия эксплуатации МСБ.
Рассмотрим для примера МСБ синхронного детектора. Это устройство
предназначено для синхронного и амплитудного детектирования. По срав
нению с детектором на диодах, данная МСБ обладает высокой линейностью в
широком диапазоне температур (от –60 до +60°С), имеет простое схемное
решение и универсальное применение. Принципиальная схема этой МСБ
приведена на рисунке 1.10а. Входной непрерывный сигнал wоп ± W поступает
на контактную площадку 2, сигнал гетеродина с частотой wоп — на контакт
ную площадку 1. В выходном токе можно выделить составляющую с часто
той W, амплитуда которой пропорциональна произведению амплитуд вход
ного сигнала и сигнала гетеродина. Для исключения зависимости амплиту
ды выходного сигнала от напряжения гетеродина уровень последнего выбран
больше уровня ограничения (80 мВ).
Гармоники вида nwоп ± mW в выходном токе фильтруются конденсато
ром C4. Значения составляющих вида mW определяются уровнем входного
сигнала и могут регулироваться резистором Rр, от сопротивления которого
зависит коэффициент передачи синхронного детектора. Этот резистор выпол
нен в виде гребенки с отводом на внешние контактные площадки. При соот
ветствующем подборе емкостей переходных и фильтрующих конденсаторов,
а также сопротивлений резистора Rр микросборка может работать в широком
частотном (0,1–30 МГц) и динамическом (10–4–1,0 В) диапазонах входных сиг
налов. МСБ выполнена на ситалловой подложке размером 20´16 мм, ее масса
составляет 1,6 г. Расположение элементов и внешних контактных площадок
МСБ показано на рисунке 1.10б. Микросборки размещают в металлостеклян
ных корпусах на керамических платах или на рамках ячеек (рис. 1.11).

40

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 1.11

Компоненты МСБ в металлостеклянном корпусе:
1 — корпус; 2 — микросборка; 3 — субплаты с пленочными элементами; 4 — кристаллы; 5 —
навесные компоненты (диоды, транзисторы, конденсаторы).

а

б

в

Рис. 1.12

Компоновка МСБ в ячейках на печатной плате (а) и на планках рамки (б, в):
1 — микросборка; 2 — печатная плата; 3 — рамка; 4 — планка рамки.

Безрамочная конструкция МСБ (рис. 1.12а) имеет недостаточную метал
лическую прочность и неудовлетворительные условия охлаждения. Такие
конструкции МСБ применяют в нетеплонагрузочной аппаратуре, которая не
подвергается значительным механическим воздействиям. Высокой механи
ческой прочностью и эффективным теплоотводом характеризуются рамочные
конструкции ячеек (рис. 1.12б, в), в которых МСБ приклеиваются соответ
ствующим клеем к теплоотводящим планкам рамкиносителя. Электричес
кое соединение контактных площадок МСБ и печатной платы производится
полупроводниками. Элементы и компоненты МСБ защищают одним или не
сколькими слоями лака. Полную защиту МСБ от внешних воздействий осу
ществляют на уровне блока.

41

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

1.3.5.
КОМПОНЕНТЫ ГИБРИДНЫХ ИМС

В гибридных интегральных микросхемах в качестве активных элемен
тов применяют навесные полупроводниковые микроминиатюрные приборы:
дискретные транзисторы и диоды, транзисторные и диодные матрицы, бес
корпусные полупроводниковые микросхемы.
Активные элементы для гибридных микросхем по способу герметизации
подразделяют на бескорпусные и корпусные. Корпусные активные элемен
ты заключены в миниатюрный корпус.
Бескорпусные полупроводниковые приборы обычно имеют малые разме
ры и массу, т. е. удовлетворяют основному требованию, предъявляемому к
приборам, используемым в гибридных микросхемах. В этих приборах крис
таллы полупроводника защищены от внешних воздействий методом пасси
вации поверхности и герметизации с помощью специальных защитных по
крытий (лаки, стекло, эмали, смолы, компаунды и др.). Бескорпусные при
боры для защиты от механических повреждений заключены в специальный
пластмассовый корпус, который снимается перед монтажом приборов в мик
росхему.
В таблице 1.2 приведены некоторые типы диодов и диодных матриц, наи
более широко применяемых в гибридных микросхемах, и их основные ха
рактеристики: Uобр max — максимально допустимое обратное напряжение ди
ода; Iпр max —максимально допустимый постоянный ток через диод; Uпр —
прямое падение напряжения на диоде при заданном постоянном прямом токе
на диоде Iпр; tв — время восстановления обратного сопротивления диода; Cд —
емкость между выводами диода при заданном обратном смещении.
В таблице 1.3 приведены типы транзисторов, используемые наиболее
широко в гибридных микросхемах (биполярные, типа npn) и их характе
ристики: fгр — граничная частота коэффициента передачи тока базы транзи
стора; bст — статический коэффициент усиления по току; Cк — емкость кол
лекторного перехода; Pк max — максимально допустимая постоянная мощ
ность, рассеиваемая на коллекторе; tвСк — постоянная времени цепи обратной
связи транзистора на высокой частоте. Габаритные размеры в таблице 1.2 и
1.3 приведены без учета выводов.
В качестве компонентов гибридных микросхем используют также поле
вые МДПтранзисторы типа КП201, транзисторные матрицы К1НТ291, опе
рационные усилители К749УД1А, К740УД3 и др. Транзисторная матрица
12345626423475869

1 2 3 4 5 6 2 7 89 7

2 56 29878958662 2475692 389 6

1123456766

2834567696

1836 26283666966

546

76

4896

1234 6

76

76

48 48 76

546

6

58 258 248 6

1234 6

546

76

48 6

546

6

584258425846

123496

46

746

6

6

589258925846

125 6

546

76

546

6

5842584248 36

26 23

123456

6

58466

667466

4896

1676

46

3966

6

 

2 56996

585258 248 6

42

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1234567892

1 2 3 4 5 6 2 7 89 7

264   6264  62973
356789 8

2 25

6

86

6

4534534 6

86

86

6

33336

786

86

 46

48348346

86

86

746

43434 6

86

746

3446

43434 6

6746

86

846

6

453453436

67846

6

86

6

4343476

12386

444
3446

6446

86

746

84586

43434 6

23836

844446

68446

76

346

34846

3456

276

8446

6

386

346

6

5836

16 82345678923

112 

123456

7846

9 6

6 46

1236

446

9 6

646

12376

44 446

67846

12336

784446

6746

123376

7848446

67446

12336

784846

123 6

446

1234567839473

832899

73799
744228392832 9
%7&37897



33268



1 2 3 4 5 6 2 7 89 7

6 4536795747 39469 36 7 97275323

 6 356

123456378935

25

134

72'83289()9

* 532+35 9+5759*9





9

9

9

9

9!9"#919"9

9!9$9

9!99

9

"9

9

К1НТ291 состоит из двух транзисторов с габаритами 1,2´1,7´0,8 мм и имеет
такие характеристики: разность падения напряжения эмиттер — база не бо
лее 3 мВ; отношение статических коэффициентов передачи тока не более
0,83. Применяется в основном для микросхем дифференциальных и опера
ционных усилителей, где требуется высокая идентичность параметров и тем
пературных зависимостей транзисторов.
Основные параметры бескорпусных операционных усилителей приведе
ны в таблице 1.4.
Компоненты с индивидуальной корпусной защитой (ГТ109, ГТ310) ра
ботают в диапазоне температур от –20 до +50°С, имеют bст = 60–180, Cк =
= 30–45 пФ, помещены в корпус диаметром 3,7 мм и высотой 2,5 мм.
В гибридных микросхемах при емкости конденсаторов 2000 пФ и более
применяют миниатюрные навесные конденсаторы. Для этой цели разрабо
таны керамические конденсаторы (К109, К109М, К1017), стеклокерами
ческие (К224), матрицы керамических конденсаторов (К1027) и др.
Полупроводниковые бескорпусные приборы, используемые в гибридных
микросхемах и микросборках, выпускаются двух типов: с гибкими прово
лочными и с жесткими объемными выводами в виде шариков, столбиков
или балочек. На рисунке 1.13 показана конструкция бескорпусного транзи
стора с гибкими проволочными выводами. Гибкие выводы из золотой прово

43

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

а

б

Рис. 1.13

Конструкция бескорпусного транзистора (а)
и диодной сборки (б) с гибкими проволочными выводами
а

б

Рис. 1.14

Конструкция бескорпусного транзистора
с шариковыми (а) и балочными (б) выводами:
1 — база; 2 — коллектор; 3 — эмиттер.

локи диаметром 30–50 мкм методом термокомпрессии приваривают к кон
тактным площадкам кристалла. Дополнительно их механически закрепля
ют с помощью защитного компаунда. Внешние выводы прибора припаивают
или приваривают к контактным площадкам платы. После пайки (сварки)
проводник должен иметь незначительный прогиб, обеспечивающий отсут
ствие натяжения проволоки. При конструкции бескорпусных приборов с
гибкими проволочными выводами процесс монтажа в микросхемах трудно
поддается автоматизации.
Автоматизированные процессы монтажа используют в полупроводнико
вых приборах с жесткими объемными выводами — шариковыми и балочны
ми (рис. 1.14). Шариковые выводы (рис. 1.14а) гальванически наращивают

44

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

на напыленные контактные площадки кристалла. При использовании при
боров с шариковыми выводами требуется точная оптикомеханическая си
стема их установки на контактные площадки платы методом «перевернуто
го кристалла». Приборы с балочными выводами (рис. 1.14б) отличаются про
стотой монтажа, возможностью визуального контроля качества соединений.
К недостаткам этого метода следует отнести то, что контактные площадки за
нимают большую площадь, а это снижает плотность упаковки микросхемы.
1.3.6.
КОРПУСА ДЛЯ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ

Корпуса интегральных микросхем должны удовлетворять ряду требова
ний, обеспечивающих их надежную эксплуатацию. Корпус должен обладать
достаточной механической прочностью, чтобы выдерживать нагрузки, воз
никающие при сборке, соединении с другими корпусами и во время эксплуа
тации. Стремятся получить возможно меньшие размеры корпуса и придать
ему форму, позволяющую осуществлять компактную сборку. Конструкция
корпуса должна позволять легко и надежно выполнять электрические со
единения между микросхемой, расположенной внутри корпуса, и другими
микросхемами. Паразитные индуктивности и емкости, несмотря на высо
кую плотность проводников в корпусе, должны быть минимальными, эле
менты в микросхеме — надежно изолированы друг от друга, а тепловое со
противление между микросхемой и окружающей средой должно иметь ми
нимально возможное значение.
Как правило, корпус интегральной микросхемы должен быть герметич
ным. Внутренняя среда в корпусе не должна сказываться на его рабочих харак
теристиках и надежности. Корпус должен защищать прибор или микросхему
от внешних воздействий, в том числе от
влияния света либо другого внешнего
излучения, химического воздействия,
например кислорода или влажности.
Для полупроводниковых микросхем
разработано большое число различных
типов корпусов, но применяют в основ
ном плоский металлостеклянный или
керамический, модифицированный ва
риант транзисторного корпуса типа ТО
и пластмассовый корпус.
Плоский корпус может быть пря
моугольным или квадратным. Прямо
угольный плоский металлостеклянный
корпус имеет размеры 9,8´6,5 мм, высо
Рис. 1.15
ту 2 мм и 14 выводов при шаге 0,625 мм.
Детали конструкции плоского
керамического корпуса:
Детали конструкции плоского керами
1 — керамическое основание; 2 — припой из стек
ческого корпуса показаны на рисун
ла; 3 — кристалл микросхемы; 4 — контактные
ке 1.15. Этот корпус состоит из трех ос
выступы; 5 — металлические выводы; 6 — рам
ка; 7 — керамическая крышка.
новных частей: керамического основа

45

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

а

б

Рис. 1.16

Детали корпуса типа ТО (а) и корпус в сборке (б):
1 — баллон; 2 — соединительные проводники из золотой проволоки диаметром 0,018–
0,025 мм; 3 — кристалл микросхемы; 4 — контактный выступ; 5 — припой (золото с герма
нием); 6 — колпачок; 7 — стекло; 8 — выводы; 9 — соединение стекла с металлическим кол
пачком; 10 — соединение баллона с головкой корпуса; 11 — соединение выводов со стеклом.

ния в виде плоской пластины 1; выводов 5, выполненных из металла в виде
фигурных тонких полосок, соответствующих по форме пазам в рамке, в ко
торые они и помещаются при сборке; керамической крышки 7.
Корпус типа ТО имеет круглую форму, диаметр 9,6 мм, высоту 4,6 мм,
8, 10 или 12 выводов. Корпуса типа ТО обладают высокой надежностью и
хорошей экранировкой микросхемы от внешних электромагнитных воздей
ствий. Отдельные детали корпуса типа ТО показаны на рисунке 1.16. Основ
ной деталью корпуса является металлический колпачок с отверстиями (по
числу выводов), расположенными равномерно по кругу.
Пластмассовый корпус находит все большее применение для полупро
водниковых микросхем благодаря сравнительно невысокой стоимости. В от
личие от корпусов других типов он не обладает способностью отводить теп
лоту и не может работать в больших температурных пределах, которые тре
буются в некоторых устройствах. Однако во многих случаях пластмассовый
корпус вполне приемлем. Общий вид пластмассового корпуса показан на ри
сунке 1.17. Корпус имеет размеры 19,5´6,5 мм, высоту 5 мм и 14 выводов
при шаге 2,5 мм. Могут быть и другие размеры корпуса.
Корпуса микросхем отечественного
производства изготавливают в соот
ветствии с ГОСТ 1746779. Этим стан
дартом все корпуса микросхем делят
ся на четыре типа. В основу класси
фикации, как видно из таблицы 1.5,
положены форма корпуса и располо
жение выводов относительно его тела.
Основные формы корпусов и располо
жение их выводов показаны на рисун
Рис. 1.17
Пластмассовый корпус
ке 1.18а–г.

46

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1234567839 7 52
1235
67839 5

 377 253876225 4 77 5
537 67 257 7  25

12

34567897

52

24

2

34567897

52

 24

2

а

7853876225
67839 5 537 
67 57 7  25

489

24

52

2

34567897

52

2

34567897

52

б

 24

1 2 3 4 5 6 2 7 89 7

8 452687 5

2472
62472

2748 2

 377 25 4 7
7 57 7 2  75
37 67 257 7  25

34 8 54 72

2748 2

34 8 54 72

2472 2748 272
748 72

34 8 54 72

62472

24

2748 2

2472748 2

3 4



72

34 8 54 72

в

г

Рис. 1.18

Типы корпусов микросхем:
а — 1й корпус; б — 2й корпус;
в — 3й корпус; г — 4й корпус.

Габаритные и присоединенные размеры, а также условные обозначения
корпусов устанавливаются ГОСТ 1746779. Расстояния между центрами вы
водов корпусов 1го и 2го типов — 2,5 мм, 3го типа — под углом 30° и 45°,
4го типа — 1,25 мм, а в многовыводных корпусах больших гибридных мик
росхем — 0,625 мм. В последнем случае осуществляется четырехразрядная
формовка выводов. Расстояние между центрами контактных площадок пе
чатной платы установлено 1,25 мм.
Условное обозначение конструкции корпуса состоит из шифра типораз
мера корпуса, числа, указывающего количество выводов, и номера модифи
кации. Шифр типоразмера корпуса состоит из обозначения типа корпуса (1,
2, 3 или 4) и двухзначного числа (от 01 до 99), означающего номер типораз

47

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

мера. Например, корпус 201.142 — прямоугольный корпус типа 2, типораз
мера 01, число выводов 14, модификация вторая.
Для гибридных микросхем применяют в основном три вида корпусов:
металлостеклянный квадратный или прямоугольный, металлостеклянный
круглый (по типу ТО) и пенальный.
Металлостеклянный квадратный корпус (рис. 1.19а) состоит из метал
лического основания 1 с впаянными изолированными выводами 4, изолято
ра 3 и металлической крышки 2. Выводы в основании корпуса герметизиру
ют металлостеклянным спаем. После окончательного монтажа микросхемы
герметизацию корпуса производят электроннолучевой сваркой основания 1
с крышкой 2. Допустимая рассеиваемая мощность 750 мВт. Размеры корпу
са приведены в таблице 1.6.
Металлостеклянный круглый корпус (рис. 1.19б) состоит из изолято
ра 3, металлического фланца 1, крышки 2 и выводов 4. Фланец имеет ключ,
расположенный против вывода. Выводы в основании корпуса герметизиру
ют металлостеклянным спаем. После окончательного монтажа микросхемы
герметизацию корпуса осуществляют конденсаторной сваркой металличе
ского фланца 1 с крышкой 2. Допустимая рассеиваемая мощность 60 мВт.
Размеры корпуса приведены в таблице 1.7.
а

б

в

Рис. 1.19

Корпуса интегральных микросхем:
а — металлостеклянный квадратный; б — металлостеклянный круглый; в — пенальный; 1 — металличе
ское основание; 2 — металлическая крышка; 3 — изолятор; 4 — выводы; 5 — пленочная микросхема; 6 —
алюминиевый кожух; 7 — кассета; 8 — контактные площадки.

123456784592

95

  8 2629  8

12345678448



8

18

8

18

8

18

28

8

8

12345

64315

175

645

85

25

1395

15

732 5

123456784592

6 28

95

  8 6

 8

12345678448

1 2 3 4 5 6 2 7 89 7

5 9 8
7  8

2

6 5

43 5
1 2 3 4 5 6 2 7 89 7

6 28


288

5 9 8
7  8

2

288

18

118

128

28

218

228

38

48

1234

52674

74

83264

3264

9254

2 4

2374

4

9294

1234

52674

74

83264

3264

9254

2 4

2374

984

9284

48

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Металлостеклянный круглый корпус на восемь выводов может иметь в
необходимых случаях вывод, который приваривается к фланцу и служит
для заземления корпуса. Размеры корпуса остаются неизменными.
Пенальный корпус (рис. 1.19в) состоит из алюминиевого кожуха 6, в ко
торый вставляют плату с пленочной микросхемой 5. К контактным площад
кам 8 приваривают контактную гребенку из меди (лента толщиной 0,1 мм,
мягкая, серебряная), после обрезки которой образуются выводы 4. Транзис
торы помещают в кассету 7, которую укрепляют на плате клеем при совме
щении выводов транзисторов с соответствующими контактами. Размеры кор
пуса: L = 16 мм; l = 1,2 мм; B = 1,7 мм; B1 = 1,3 мм; B = 0,08 мм; H = 9 мм;
H1 = 5 мм; a = 0,4 мм; l = 1 мм; число выводов 14. Герметизацию корпуса осу
ществляют путем заливки компаундом со стороны выводов.
Кроме описанного вида применяют пенальные корпуса, состоящие из пла
стмассового основания с впрессованными в него выводами, изготовленны
ми из бронзы, и алюминиевого кожуха. На пластмассовом основании раз
мещают подложки различных размеров: 48´12´0,6; 30´12´0,6 и 20´8´0,6 мм.
В соответствии с этими размерами применяют три типа аналогичных корпу
сов, размеры которых равны 52´29,8´3,3; 34´29,8´3,3; 26´26,5´3,1 мм. Для
размещения активных элементов в основании имеется 28, 22 или 20 углуб
лений в зависимости от размера корпуса.
При выборе вида корпуса руководствуются требованиями, предъявлен
ными к условиям работы гибридной интегральной микросхемы. Корпусная
защита рекомендуется в случаях длительной (более 10 суток) эксплуатации
микросхем в условиях повышенной влажности.
Рассмотренные металлостеклянные и металлополимерные (пенальные)
корпуса обеспечивают длительную работу в условиях повышенной относи
тельной влажности (до 98%) и в температурном диапазоне от –60 до +125°C.
Для больших интегральных микросхем используют корпуса с большим
числом выводов. Например, для больших гибридных схем серии 230, имею

Рис. 1.20

Металлокерамический прямоугольный
корпус для больших гибридных микросхем

Рис. 1.21

Металлостеклянный корпус
СВЧмикросхем
с тремя выводами

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

49

щих степень интеграции до 600 элементов/корпус, применяют металлоке
рамический прямоугольный корпус с 50 выводами. Гибридные БИС серии 231
(степень интеграции до 300 элементов/корпус) размещают в металлокера
мическом прямоугольном корпусе с 48 выводами (рис. 1.20). Гибридные мик
росхемы СВЧдиапазона размещают в корпусах специальной конструкции,
обеспечивающих минимальное взаимовлияние высокочастотных цепей. На
пример, микросхемы серии 272 (СВЧусилители мощности) размещают в
металлостеклянном корпусе с тремя выводами (рис. 1.21).
1.3.7.
ПОДЛОЖКИ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
1.3.7.1.
НАЗНАЧЕНИЕ И КЛАССИФИКАЦИЯ
ПОДЛОЖЕК ИМС

В технике ИМС подложки выполняют две функции:
1) являются основанием, на поверхности или в приповерхностном слое
которого по заданному топологическому рисунку формируют структуры ИМС;
2) являются элементом конструкции, обеспечивающим практическое
применение ИМС в корпусном или бескорпусном исполнении.
Подложки классифицируют как по структурным признакам, так и по
назначению.
По структурным признакам подложки подразделяют на аморфные, по
ликристаллические и монокристаллические, а по назначению — на подлож
ки для полупроводниковых, пленочных, гибридных ИМС и микросборок.
Для изготовления полупроводниковых ИМС применяют в основном по
лупроводниковые монокристаллические подложки (полупроводниковые
пластины), а для пленочных и гибридных ИМС — аморфные поликристал
лические (диэлектрические) подложки. В отдельных случаях при изготов
лении полупроводниковых ИМС используют диэлектрические подложки,
а при изготовлении гибридных ИМС и микросборок — металлические под
ложки. К конструкции и материалу подложек предъявляется ряд требова
ний, вытекающих из необходимости воспроизведения и обеспечения задан
ных электрических параметров элементов и ИМС, их надежности в самых
различных условиях эксплуатации, а также обусловленных особенностями
технологии изготовления и сборки ИМС.
1.3.7.2.
ПОДЛОЖКИ ПОЛУПРОВОДНИКОВЫХ ИМС

Монокристаллические пластины из разных полупроводниковых материа
лов составляют основу для изготовления полупроводниковых ИМС различного
конструктивнотехнологического исполнения и функционального назначения.
Полупроводниковая пластина — заготовка из полупроводникового ма
териала, используемая для изготовления полупроводниковых ИМС.
Пригодность полупроводникового материала для использования в инте
гральных микросхемах определяется в основном параметрами, зависящими

50

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

от его физических свойств: оптических, термических, термоэлектрических,
зонной структуры, ширины запрещенной зоны, положения в ней примес
ных уровней и др. Очень важны электрические свойства полупроводниково
го материала: тип электропроводности, концентрация носителей заряда, их
подвижность, удельное сопротивление, время жизни неосновных носителей
заряда и их диффузионная длина, — существенно зависящие от технологии
получения полупроводника.
Основные свойства наиболее распространенных полупроводниковых ма
териалов приведены в таблице 1.8.
В настоящее время из всех полупроводниковых материалов наибольшее
применение для изготовления полупроводниковых ИМС получил кремний.
Кремний — элемент IV группы Периодической системы элементов
Д. И. Менделеева, один из самых распространенных элементов на Земле;
содержание его в земной коре составляет 29,5%. В природе кремний встре
чается только в соединениях в виде окисла и в солях кремниевых кислот.
Чистота природной окиси кремния в виде монокристаллов кварца иногда дос
тигает 99,99%; в ряде месторождений чистота песка составляет 99,8–99,9%.
Технический кремний, получаемый восстановлением двуокиси кремния
SiO2 в электрической дуге между графитовыми электродами, содержит око
ло 1% примесей и как полупроводник не может быть использован; он явля
ется исходным сырьем для получения кремния полупроводниковой чисто
ты, примесей в котором должно быть менее 1×10–6%.
1234536789
"

7  8

#$7%8
2 8
2548

7 2  84 4543 45698
&77 %8
 8 5%8
7382'8

4 342 8
(228

1 2 3 4 5 6 2 7 89 7

7  458

) 3 8
45342 8342 778
  7*73348   8 8 77
 78
4368 8
8821 12!8
77
 78
-6 4 8
,7
43458
88+ 8

12345678

98

8

 8

8

8

8

3245678

8

8

8

8

8

8

23568
68

 !8

"8
#$268 8%&8

 8

 8

8

8

'()68
68

*8

8
#$2688%&8

 8

 8

8

8

'()68
6568

+,*8

8
#$268 8%&8

8

 8

8

8

23568
6568

+, !8

 8
#$2688%&8

8

 8

88

8

5%64(568
68

9-8

"

8

8

"8

8

8

5%64(568
6568

+,9-8

 8

" 8

 8

""88

"8

./0)68
1468

2398

"8
#$2688%&8

 8

 8

8

8

.33568
1468

2398

8
#$268 8%&8

 8

8

8

48

./0)68
56568

*-98

8

8

8

8



8

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

51

Технология получения кремния полупроводниковой чистоты включает:
1) превращение технического кремния в летучее соединение, которое пос
ле очистки может быть легко восстановлено;
2) очистку соединения химическими и физикохимическими методами;
3) восстановление соединения с выделением чистого кремния;
4) конечную очистку кремния методами бестигельной зонной плавки;
5) выращивание легированных кристаллов.
Разработана промышленная технология, позволяющая получать особо
чистый кремний с содержанием примесей 1012–1013 атомов/см3.
Более широкое применение кремния обусловлено преимуществом его фи
зических и технологических свойств по сравнению с другими полупровод
никами (в частности, с германием). Так, кремний обладает большей шири
ной запрещенной зоны, что позволяет создавать элементы и ИМС, работаю
щие в широком диапазоне температур, с малыми токами утечки и при
больших рабочих напряжениях.
Преимущество по технологическим свойствам достигается тем, что на
поверхности пластин кремния сравнительно легко можно получить слои ок
сида кремния, которые играют важную роль в конструкции ИМС и в техно
логии ее формирования. Поскольку коэффициенты диффузии примесей в
слоях оксида кремния на несколько порядков меньше, чем в кремнии, это
позволило использовать их в качестве маскирующих при формировании ло
кальных областей в кремнии с различным типом электропроводности. На
этом (в сочетании с литографией) основана планарная технология изготов
ления полупроводниковых ИМС.
Отметим, что в интегральной микроэлектронике используют примесные
полупроводники, в которых примеси вводятся специально для придания им
необходимых свойств. Примесные атомы могут располагаться либо в узлах
решетки вместо основных атомов (примесь замещения), либо в междоузлиях
решетки (примесь внедрения).
Электропроводность полупроводников обусловлена наличием свободных
носителей заряда, которые могут перемещаться под воздействием электри
ческого поля или градиента концентрации. В примесных полупроводниках
электропроводность обусловлена общим количеством свободных носителей —
собственных и примесных.
Для кремния характерны примеси замещения, причем введение в крем
ний примесных атомов пятивалентного элемента приводит к образованию
свободных электронов, а атомов трехвалентного элемента — свободных ды
рок. В первом случае полупроводники называют электронными или nтипа,
во втором — дырочными или pтипа. При этом введенные примесные атомы
превращаются в неподвижные положительно или отрицательно заряжен
ные ионы. Ионизация примесных атомов требует некоторой энергии — энер
гии ионизации или активации примеси. Поэтому при температуре абсолют
ного нуля ионизации нет, а при комнатной температуре примесные атомы III
и V групп в кремнии практически полностью ионизированы.
Следовательно, в примесных полупроводниках всегда имеются носите
ли заряда двух типов: электроны и дырки, — но концентрации их резко

52

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

различны. Принято называть носители преобладающего типа основными
(в полупроводнике nтипа — электроны), а носители другого типа — неоснов
ными (в полупроводнике nтипа — дырки). Концентрация основных носите
лей заряда определяется в основном количеством ионизированных примесных
атомов. Иногда в полупроводник вводят примеси, которые являются электри
чески нейтральными, но они влияют на работу полупроводниковых приборов.
Приповерхностный слой полупроводников характеризуется нарушени
ем периодичности решетки и наличием адсорбированных атомов, что обус
ловливает различие свойств и параметров полупроводника в объеме и припо
верхностном слое.
Для изготовления полупроводниковых приборов и ИМС используют вы
пускаемые промышленностью пластины кремния четырех видов: однослой
ные p и nтипов; двухслойные p или nтипа с эпитаксиальным nслоем,
покрытые оксидом либо нитридом кремния; двухслойные pтипа с эпитак
сиальным nслоем и скрытым n+слоем; гетероэпитаксиальные структуры
типа кремний на сапфире.
Однослойные пластины кремния p и nтипов получают резкой слитков
монокристаллического кремния диаметром 50–150 мм на пластины толщи
ной 0,25–0,4 мм. Промышленностью выпускаются слитки монокристалли
ческого кремния, которые в зависимости от типа электропроводности и зна
чения удельного сопротивления подразделяются на пять групп.
Подготовка пластин, выпускаемых из слитков монокристаллического
кремния, является одним из важнейших этапов производства ИМС и вклю
чает в себя следующие операции: ориентацию слитков по кристаллографи
ческим осям, резку слитков на пластины, шлифование, полирование, трав
ление и очистку поверхностей.
В настоящее время выращивание слитков производится с помощью ме
тода Чохральского и зонной плавкой, причем первый метод является основ
ным для получения пластин большого диаметра (102, 127 и 152 мм).
Перед резкой на пластины слиток шлифуют до точного диаметра, на нем
по всей длине изготавливают срезы для различения типов электропроводно
сти и кристаллографической ориентации, после чего шлифованный слиток
подвергают травлению смесью плавиковой, азотной и уксусной кислот для
удаления поврежденного слоя (0,3–0,5 мкм).
Основным методом разделения слитков на пластины является резка ал
мазным диском с внутренней режущей кромкой, которая обеспечивает вы
сокую плоскопараллельность пластин, малую ширину реза (0,15–0,2 мм) и
высокую производительность.
Шлифование производят с целью устранения нарушенного приповерхност
ного слоя и обеспечения равномерности пластин по толщине. Используют, как
правило, двустороннюю шлифовку с помощью алунда. Толщина удаленного слоя
составляет 60–100 мкм. Современные шлифовальные станки с электронным
управлением для подачи суспензии и повышения давления шлифовальщика
позволяют обрабатывать пластины диаметром до 150 мм с высокой точно
стью (разброс по толщине 1,2 мкм, параллельность 0,5 мкм). С целью удале
ния сколов и острых выступов на краях пластин у них ошлифовывают фаску.

53

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

Для устранения дефектов, возникающих при резке слитков на пласти
ны, а также для получения непористой и чистой обратной стороны пластины
подвергают химическому травлению на глубину 10–30 мкм. Обеспечение зер
кальной рабочей поверхности пластин достигается обработкой на полироваль
ных станках с применением коллоидного раствора или мелкодисперсного по
рошка оксида кремния, суспензированного в щелочном растворе. В основном
используют химикомеханический метод с применением жесткого или гиб
кого крепления пластин. Современные установки обеспечивают скорость
полирования до 0,017 мкм/с, производительность 50–60 пластин в час.
К полупроводниковым пластинам, наряду с требованиями в отношении
электрофизических параметров, предъявляются особые требования к совер
шенству структуры (по плотности дислокации), отклонению геометрических
размеров от заданных, качеству обработки и состоянию поверхности, меха
нической прочности. Поэтому после подготовки пластины подвергают конт
ролю и сортировке.
Кроме однослойных кремниевых пластин в изделиях микроэлектроники
находят применение монокристаллические пластины фосфидов индия и гал
лия, арсенида и антимонида галлия, селенида кадмия и других полупровод
никовых соединений. Основные характеристики однослойных пластин из
этих материалов приведены в таблице 1.9.
1234562785293

8 2 57 5859 48 57

1 2 3 4 5 6 2 7 89 7

56278539 45839 7 549
48 57



123456789
 924

2

9

3

 2 459

4

279 44

759
5459

9

759
 59

 5 9

22459
8  59

4 4

4 4

4 4

4

4

4

 44

 44

 44

 44

986 7274 94
279 44

4

14

14

14

4

1 62484

4

14

14

14

4

4

$4

4

4

4

()4()4 ()4()4
()4

()4()4

()4144

4

!

"2#484

 279%2&4
3 7 ' 924
* %79 %2&4 4
29767+4, & 4 4

4

224

224

4

4

!
2- 9.4
56789  4

 /(02)4

4

4

4
(3 249737
91 74 4*)4

4

24
(3 249737
91 74 4*)4

!6 9 9.4 26 4
8%2+44

4

2 24

374# 6774
2 24

4

224

4 76. 74 3 92 4
672743 612, 624
157" 497 264
24

4

4

374777424

4

64
4

77"2 15&4
3 27.4

8494:;4

:<4=>4?>4

:4=>4@<4AB4
C<4

4

:D4?>4EF4CG4

!

! 62 4
&4

! 62 4
&4

! 62 4
&4

! 62 4
&4

4

7 ' 9.4

54

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для изготовления полупроводниковых ИМС различного назначения наи
большее применение получили двухслойные кремниевые пластины различ
ных марок. Двухслойные пластины маркируются дробью с числовым коэффи
10 КЭФ 1 0,1
циентом, например 80
. Числовой коэффициент перед дробью оз
200 КДБ 1 1
начает диаметр пластины (80 мм), первая цифра в числителе соответствует
толщине эпитаксиального слоя (10 мкм), а в знаменателе — толщине плас
тины pтипа (200 мкм). Вторые цифры в числителе и знаменателе соответ
ствуют удельным сопротивлениям эпитаксиального слоя (0,1 Ом×см) и ис
ходной пластины (1 Ом×см). Буквы означают: К — кремний; Д, Э — дыроч
ная и электронная электропроводность соответственно; Б, Ф — легирующие
элементы (бор, фосфор). Технические характеристики двухслойных крем
ниевых пластин приведены в таблице 1.10.
Двухслойные пластины со скрытыми слоями маркируются следующим
КЭФ 0,2/2 КЭМ5
образом: 100
, где 2 КЭМ5 — характеристика скрытого слоя
300 КДБ 1 10
кремния (К) электронной электропроводности (Э), легированного мышьяком
(М), толщиной 2 мкм и удельным поверхностным сопротивлением 5 Ом/см2.
В таблице 1.11 приведены основные характеристики таких пластин.
Структурное совершенство эпитаксиальных слоев, наличие заданных
профилей распределение легирующих примесей, сочетание в одной структу
ре слоев с различным типом электропроводности обеспечивают формирова
ние на основе двухслойных полупроводниковых пластин больших и сверх
больших интегральных микросхем.
Для изготовления ИМС с улучшенными изоляционными свойствами и по
вышенной радиационной стойкостью используют заказные пластины диа
метром 40 мм из поликристаллического кремния, в котором сформированы
«карманы» монокристаллического кремния nтипа, изолированные слоями
оксида (нитрида) кремния, и пластины гетероэпитаксиальных структур крем
ния на сапфире (табл. 1.12). Последние применяют также для изготовления
термисторов и тензочувствительных датчиков. В этом случае используют
профилированные сапфировые подложки, в которых формируют профиль
заданных топологии и глубины, а слой кремния наносят на плоской стороне.
Для изготовления запоминающих и логических устройств большой ем
кости и повышенной надежности при малом потреблении энергии используют
эпитаксиальные структуры магнитных гранатов. При этом выпускаемые про
мышленностью пластины диаметром 40 мм представляют собой подложку из
Cd3Ga5O12 толщиной 500 мкм с эпитаксиальным слоем из (YSmGa)3(Fe, Ge)5O12
толщиной 4–6 мкм.
Пластины характеризуются намагниченностью насыщения 150–250 Гс,
коэрцитивностью 0,3 Э, подвижностью доменной стенки более 1000 см/(с×Э)
температурой точки Кюри более 450 К.
Изготовление микроэлектронных СВЧизделий, солнечных батарей и за
рядных устройств бытовой электроники основано на использовании пластин из
арсенида галлия. Для этих целей служат пластины с эпитаксиальной структу
рой арсенид галлия — алюминий диаметром 35–50 мм и толщиной 350–450 мкм.

55

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

1234562785293


123456789

2

3

1 2 3 4 5 6 2 7 898 7

8 2 57 5859 5 875 4398 2452397
79875955945 598 2459

9

5 875
9875 9 945 5
4979
8 2459
 98 2459

8 9

 924

279 44

8  9

42624 4

4

4

4

4

4

4

4

4

4

4

4

4

4

4

4

4

4

4

4

4

14

4

4

4

1&4

4

4

4

4

14

14

,  44- 2$74 . 764/0/01&4
24/0/0234

4

4

14

1&4

#

4

4

4

4

1 6249 89 484
1 6246 484
76! 74 3

92 67274"14

#6 9 9!4 26

8$2%4&4

#6 9 9!4 7'789
(6789 2)7843

438

824&4

) 9!4*+4

29 9!4 256789 284&4

1234562785293


2

1 2 3 4 5 6 2 7 89887

8 2 57 5859 5 875 4398 2452397
7978  59759
9

8 9

123456789449

89

2389449



559# 762!52589'42#49

9



559 !57"#659# 762!5259
#7$6%9#&89'4(#49

1179

5 875
4979

2179

9
9

8  9

9

9

919 9

8 919 9

  9

)919 9

9

919 9
9

 9

9

9

8)89

*6#695+56!9, 3!289#489
59-559

9

9

9

2 9

*6#692#3.2/89#49

9

9

9

2 )9

1234562785293


2

9

8 2 57 5859  7 5498 24594 97
8 9

1234524367

89 953

26

 567

1 2 3 4 5 6 2 7 898 7

5 29

2 2  5 875 49
79

89 953

26

 567

 62377

777

777

9 

7

7

!7

7 7

6757

 7 5239399

9 2 7

"3  26# 793$ 9 2 7
'  ( 97 9392  

7"1 7

,9  - 9 2(7 9 2 .7*63 67
/%01 &7 7 7

%&7

%&7

)*9 2937

+7

!7

7

56

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1234562785293


2

8 2 57 5859 5

875 439127

9

8 9

123456278

9

6 87435 5368
5643268 45368
465 !"28 56#4$8
-43526863474.8/252(8#08
7"62(8##8

8
8

1 2 3 4 5 6 2 7 898 7

8  975 9 59

9 5 875
4979

9

8
8

9 5 875
4979

9

8
8

88

8

8

%8

&'(8)8

*+(8,8

01128

3114531128

011251168

01157118

035818

15818

Разработаны и выпускаются отечественной промышленностью эпитак
сиальные pnструктуры фосфида галлия, которые являются основой для
изготовления цифробуквенных индикаторов в дискретном исполнении и све
тодиодов красного, оранжевого, желтого, желтозеленого и зеленого свече
ния (табл. 1.13). Данные структуры имеют площадь 5 см2 и обеспечивают
создание индикаторных устройств с удельной яркостью 400–1000 (кд/м2)/
(А/см2) и длиной волны излучения в максимуме от 565 до 700 мм.
Широкая номенклатура полупроводниковых пластин из различных ма
териалов обеспечивает создание полупроводниковых ИМС и других изделий
микроэлектроники различного конструктивнотехнологического исполне
ния и функционального назначения.
1.3.7.3.
ПОДЛОЖКИ ПЛЕНОЧНЫХ И ГИБРИДНЫХ ИМС

Подложки в технологии изготовления и конструирования пленочных и
гибридных ИМС в микросборках играют очень важную роль. Подложки яв
ляются основанием для группового формирования на них ИМС, главным
элементом конструкции ИМС и микросборок, исполняющим роль механи
ческой опоры, обеспечивают теплоотвод и электрическую изоляцию эле
ментов.
Подложка — заготовка, предназначенная для нанесения на нее элемен
тов гибридных и пленочных ИМС, межэлементных и (или) межкомпонент
ных соединений, а также контактных площадок.
Материал, геометрические размеры и состояние поверхности подложек
во многом определяют качество формируемых элементов и надежность фун
кционирования ИМС и микросборок. Различные способы формирования пле
ночных элементов, монтажа и сборки, а также многообразие выполняемых
гибридных ИМС функций диктуют разнообразные и даже противоречивые
требования к подложкам. Материал подложки должен обладать:
· высоким удельным электрическим сопротивлением изоляции, низкой
диэлектрической проницаемостью и малым тангенсом угла диэлектри
ческих потерь, высокой электрической прочностью для обеспечения ка
чества электрической изоляции элементов и компонентов как на посто
янном токе, так и в широком диапазоне частот;

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

57

· высокой механической прочностью в малых толщинах, обеспечивающей
целостность подложки как в процессе изготовления ИМС, так и при ее
эксплуатации в условиях климатических и механических воздействий;
· высоким коэффициентом теплопроводности для эффективной передачи
теплоты от тепловыделяющих элементов и компонентов к корпусу (для
ИМС) или элементов конструкции блока (для микросборок);
· высокой химической инертностью к осаждаемым материалам для сни
жения временной нестабильности параметров пленочных элементов, обус
ловленной физикохимическими процессами на границе раздела плен
ка — подложка;
· высокой физической и химической стойкостью к воздействию высокой
температуры в процессе нанесения тонких пленок, термообработки паст
при формировании толстых пленок и сборки ИМС;
· стойкостью к воздействию химических реактивов при электрохимиче
ских и химических методах обработки и формирования пленочных эле
ментов;
· минимальным газовыделением в вакууме во избежание загрязнения на
носимых пленок;
· способностью к хорошей механической обработке (полированию поверх
ности, резке).
Кроме того, материал подложки должен иметь температурный коэффи
циент линейного расширения (ТК l) по возможности близким к ТК l напыля
емых материалов пленок для обеспечения достаточно малых механических
напряжений в пленках, быть недефицитным и недорогим.
Структура материала подложки и состояние ее поверхности оказывают
существенное влияние на структуру наносимых пленок и параметры пле
ночных элементов. Большая шероховатость поверхности подложки, нали
чие на ней микронеровностей уменьшают толщину наносимых пленок, вы
зывают локальное изменение электрофизических свойств пленок и, тем са
мым, снижают воспроизводимость параметров пленочных элементов и их
надежность. Поэтому для обеспечения высокой надежности и воспроизводи
мости параметров пленочных элементов подложки должны иметь минималь
ную шероховатость поверхности, быть без пор и предельно чистыми. Так,
при нанесении тонких пленок толщиной до 100 нм допустимая высота мик
ронеровностей не должна превышать 25 нм, что соответствует 14му классу
чистоты поверхности подложек для тонкопленочных ИМС.
Толстые пленки наносят толщиной до 50 мкм и поэтому подложки для
толстопленочных ИМС могут иметь микронеровности до 2 мкм, что соответ
ствует 8му классу чистоты (не хуже).
В настоящее время нет такого материала для подложек, который в оди
наковой мере удовлетворял бы этим разнообразным требованиям. Многие
органические материалы не могут быть использованы в качестве подложек,
поскольку изготовление пленочных элементов микросхем ведется в вакууме
и при повышенных температурах. Исключение составляют лишь некоторые
полимерные материалы, например, лавсан. Поэтому для изготовления под
ложек используют в основном стекло, керамику, ситалл и фотоситалл.

58

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Стекло. Из стекол лучшими для подложек являются боросиликатные и
алюмосиликатные сорта. Путем листового проката этих стекол получают
достаточно гладкую поверхность, не прибегая к полированию. Полирование
уменьшает микронеровности (менее 10 нм), но оно значительно дороже лис
тового проката. Кроме того, при полировании стеклянных подложек могут
ухудшиться их поверхностные свойства.
Применение щелочных стекол ограничено нестабильностью их свойств,
поскольку при нагреве в электрическом поле наблюдается интенсивное вы
щелачивание. К недостаткам подложек из стекла следует отнести также ма
лую теплопроводность, что не позволяет применить их при повышенном на
греве. При интенсивном нагреве предпочтительнее стекло «Пирекс», а так
же кварц и кварцевое стекло.
Керамика. Керамическими материалами для подложек тонкопленочных
и толстопленочных микросхем являются керамика на основе окиси алюми
ния, керамика «Поликор» и бериллиевая керамика. Каждый из этих мате
риалов имеет свои преимущества и недостатки. Например, бериллиевая ке
рамика (99,5% BeO) обладает хорошими тепловыми свойствами, но по проч
ности уступает керамике из окиси алюминия. Керамика на основе окиси
алюминия (96% Al2O3) имеет высокую механическую прочность, стабиль
ность электрических и физических характеристик в широком температур
ном диапазоне, однако значительно уступает бериллиевой керамике по теп
лопроводности.
Важным преимуществом керамических подложек по сравнению со стек
лянными является их высокая теплопроводность. Так, например, керамика
на основе окиси бериллия имеет в 200–250 раз большую теплопроводность,
чем стекло. Однако даже незначительная добавка некоторых примесей (на
пример, окиси алюминия) резко снижает теплопроводность керамики.
К недостаткам керамики относится значительная шероховатость повер
хности. Микронеровности необработанной керамики могут составлять не
сколько тысяч ангстрем и сильно уменьшаются после полирования; однако
полирование может загрязнить поверхность и изменить свойства керамики.
Существенное снижение шероховатости достигается глазурованием поверх
ности керамики тонким слоем бесщелочного стекла или покрытием тонким
слоем окиси тантала. При этом высокая теплопроводность керамической ос
новы сочетается с гладкой поверхностью стеклянной глазури.
Ситалл. Ситалл — стеклокерамический материал, получаемый путем тер
мообработки (кристаллизации) стекла. По свойствам ситалл превосходит
исходное стекло. В отличие от большинства высокопрочных тугоплавких
кристаллических материалов ситалл хорошо обрабатывается. Его можно
прессовать, вытягивать, прокатывать и отливать центробежным способом.
Температура деформации ситалла выше температуры начала размягче
ния исходного стекла. Ситалл выдерживает в воздушной среде резкие пере
пады температуры от –60 до +700°C. Он обладает высоким электрическим
сопротивлением, которое несколько уменьшается с повышением температу
ры. По электрической прочности ситалл не уступает лучшим видам вакуум
ной керамики, а по механической прочности он в дватри раза прочнее стек

59

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

ла. Ситалл обладает высокой химической стойкостью к кислотам, не порист,
дает незначительную объемную усадку, газонепроницаем и имеет малую га
зоотдачу при высоких температурах.
Фотоситалл. Фотоситалл — стеклокристаллический материал, получае
мый путем кристаллизации светочувствительного стекла, состоящий из оки
си кремния (75%), окиси лития (11,5%), окиси алюминия (10%) и окиси
калия (3,5%) с небольшими добавками азотнокислого серебра и двуокиси
церия. Фотоситалл устойчив к кислотам, обладает высокой механической и
термической стойкостью. Его теплопроводность в несколько раз превышает
теплопроводность ситалла. Основные характеристики материалов подложек
представлены в таблице 1.14.
Геометрические размеры подложек стандартизированы. Подложки из
стекла имеют размеры 50´50, 48´60, 60´96, 100´100 и 96´120 мм, из ситал
ла 48´60, 60´96 и 96´120 мм, из «Поликора» 24´30 мм. Толщина подложек
составляет 0,6 и 1,6 мм, непараллельность плоскостей не превышает 0,05 мм.

1234562785293


2

 289

9

1234456785
49 9 5
385
975 85
  4975

9

9

5

5

8 2 57 5859

2 5 9289
2

5 9
19

 9
249
49
8
9

!!"9
#$%&9
'(1)2*9

5

5

5

1 2 3 4 5 6 2 7 898 7

58 9

+58 ,9 / 01 9
#$$-.&9
 44 29
'(1)2*9

5

5

15 5!1"5
#'2%35 #2%35 35 #(2%35 #&&%35 #&&'%35
#579 385 #2%35
3&35
3&35
3&35 3&5 3&35
3&35
3&35
25985 3#%5
3#%5 3#%5
3#%5 3#'%5 3# 5%5
39$ 51"%5

3 82 5 9
#$$-&9
45)*9

 4 935
7 85
 495
 555
&4&5

2  85
  49)5
9!#41*%5

5

5

5

&5

5

5

&5

5

 385
9$ 35 3+85
,-67,5

.5

&5

(5

5

5

.5

/5

5

071285
9 7643,5
 72385
 49)5

&5

'5

'5

'5

5

5

(5

(/5

45

45

.5

(45

'45

'45

(45

3-45$-85
23571285

9 76475 4 5
 9 )5
3 4 5
129 7685
4 54  85
97275

&5

5

.5

5

.5

.5

.5

5

529 7685
43,5 685
 49)5
!5

5

5

.5

.5

5

.5

5

5

60

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1234536789
3 8
93 8

8
8

1 2 3 4 5 6 2 7 898 7

7968  8

123

453

623

743

723

813

843

873

453

623

743

723

813

873

823

823

Обычно на стандартной подложке групповыми методами изготавливают не
сколько пленочных ИМС. Безотходное деление подложек с ИМС на части,
кратные двум и трем, дает нормализованный ряд типоразмеров плат.
Плата — часть подложки гибридной (пленочной) ИМС, на поверхности
которой нанесены пленочные элементы микросхемы, межэлементные и меж
компонентные соединения, а также контактные площадки.
Как правило, размеры плат соответствуют посадочным местам использу
емых для гибридных ИМС стандартных корпусов (табл. 1.15).
В микросборках применяют платы и других размеров.
В промышленных условиях для изготовления тонкопленочных маломощ
ных ИМС и микросборок наиболее широко используют подложки из ситалла
СТ501, а для изготовления гибридных ИМС и микросборок на основе тол
стых пленок — подложки из керамики 22ХС и «Поликор».
В последнее время для изготовления гибридных БИС и микросборок при
меняют гибкие подложки из полимерных материалов. Наибольшее распрос
транение получили полиамидные пленки толщиной 40–50 мкм, которые до
пускают двухстороннюю обработку и вакуумное нанесение металлических
пленок для создания двухслойной разводки, а также фототравление отвер
стий для создания металлизированных переходов между слоями. Размеры
таких подложек составляют 60´48 и 100´100 мм. Основными преимущества
ми гибких подложек являются способность изгибаться и свертываться в трех
плоскостях, принимать форму корпуса сложной конструкции, а также ма
лые толщины и масса, ударопрочность. Гибкие подложки могут сочетаться с
жесткими, что является наиболее целесообразным при создании гибридных
БИС и микросборок с многослойной разводкой.
Наиболее перспективными для гибридных БИС и микросборок являются
металлические подложки (платы), поверхность которых покрывают относи
тельно тонким (40–60 мкм) слоем диэлектрика. Для этих целей используют
алюминиевые пластины с анодированной поверхностью, стальные пласти
ны, покрытые стеклом или полиамидным лаком, и др. Размеры таких под
ложек достигают 100´100 мм. Металлические подложки существенно улуч
шают теплоотвод от компонентов, обеспечивают необходимую жесткость
конструкции гибридных БИС и микросборок; в ряде случаев они являются
шиной питания.
1.3.8.
СРАВНЕНИЕ РАЗЛИЧНЫХ ТИПОВ ИМС

Интегральные микросхемы, в том числе БИС и микропроцессоры, стано
вятся основными компонентами радиоэлектронной аппаратуры, вытесняя
электровакуумные и дискретные полупроводниковые приборы. Однако элек
тровакуумные приборы еще долгое время будут использоваться в радиоэлек

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

61

тронной аппаратуре, особенно передающие лампы мощностью свыше десят
ков и сотен киловатт, которые пока широко применяют в новых разработ
ках. Дискретные полупроводниковые приборы также широко применяют в
различной аппаратуре и не все их типы могут быть заменены интегральны
ми микросхемами.
Сравнивая гибридные и полупроводниковые ИМС, можно выделить об
ласти, в которых их применение более предпочтительно, учитывая преиму
щества каждого класса приборов. Такое разделение приборов нельзя считать
категоричным, однако можно указать, что в вычислительной технике более
эффективно применение полупроводниковых ИМС, а в технике СВЧ и тех
нике связи — гибридных ИМС. Полупроводниковые ИМС можно использо
вать как бескорпусные компоненты, собираемые на общих подложках в бо
лее сложные гибридные микросхемы, микросборки и подсистемы.
Полупроводниковые ИМС по сравнению с такими же гибридными мик
росхемами обладают следующими преимуществами: имеют меньшие габа
риты и массу, изготавливаются практически во всех операциях методами
групповой технологии, содержат меньше соединений, имеют более простую
сборку в корпус.
Полупроводниковые ИМС имеют и ряд недостатков. В твердом теле зна
чительно труднее получать сопротивление резисторов заданного значения,
так как оно зависит не только от толщины легированного слоя полупровод
ника, но и от распределения удельного сопротивления по толщине. Доводка
сопротивления до номинального значения после изготовления резистора так
же представляет большие трудности, и эта задача до сих пор полностью не
решена. Кроме того, для полупроводниковых резисторов характерна за
метная температурная зависимость, что осложняет разработку микросхем.
В полупроводниковых ИМС довольно трудно, хотя и возможно в определен
ных пределах, создавать конденсаторы и индуктивные элементы. К недос
таткам этих микросхем следует отнести также наличие большого числа па
разитных связей между элементами.
Несмотря на отмеченные недостатки, полупроводниковые ИМС являют
ся одним из наиболее перспективных направлений микроэлектроники, по
зволяющим решать основные задачи микроминиатюризации радиоэлектрон
ной аппаратуры. При хорошо отработанных технологии, автоматизации произ
водства и испытаний можно получать полупроводниковые ИМС значительно
надежнее и дешевле соответствующих микросхем других типов.
К основным преимуществам гибридных ИМС можно отнести возможность
получения более высоких значений электрических параметров и легкость
изготовления более высокочастотных транзисторных структур на отдельных
кристаллах. Гибридные ИМС целесообразнее применять при разработке и ма
кетировании аппаратуры, а также в несерийной или малосерийной аппарату
ре, так как первоначальные затраты на их разработку во много раз меньше.
Производство гибридных ИМС может быть сравнительно просто налажено на
предприятиях, изготавливающих радиоэлектронную аппаратуру.
Полупроводниковые и тонкопленочные интегральные микросхемы вза
имно дополняют и обогащают друг друга и пока еще не созданы интегральные

62

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

микросхемы, в процессе производства которых использовался бы какойлибо
один вид технологии. Даже при изготовлении полупроводниковых (кремни
евых) микросхем, где в основном применяется планарная технология, одно
временно используют вакуумное осаждение пленок алюминия для получе
ния внутрисхемных соединений, т. е. методы, на которых основана тонко
пленочная технология.
Сравним технологии изготовления тонкопленочных и толстопленочных
гибридных интегральных микросхем.
Тонкопленочную технологию обычно используют для создания микро
схем, работающих на частотах до 1 ГГц и не требующих при изготовлении
высокой точности для размеров металлизации (характерных для тонкопле
ночной технологии), а также микросхем с большими номиналами резисто
ров и индуктивностей.
Тонкопленочная технология выгодна для более высокочастотных уст
ройств, в которых требуется прецизионное задание ширины линий и разме
ров элементов микросхем.
Тонкопленочная технология заняла доминирующее положение в техни
ке СВЧ (на частотах до 30 ГГц), так как позволяет обеспечить малые разме
ры элементов, необходимые для таких высоких частот. Тонкопленочные ИМС
широко применяют в высококачественной аппаратуре, где требуются малые
габариты и высокая надежность. Тонкопленочная гибридная технология сти
мулировала развитие новых методов сборки кристаллов, в которых исполь
зуются балочные и шариковые выводы. Однако получение более высоких
значений параметров в тонкопленочных ИМС связано с большими затрата
ми на производство по сравнению с толстопленочными ИМС.
Компоненты в толстопленочных ИМС (корпусных или бескорпусных)
могут непосредственно присоединяться к толстопленочным проводникам.
Во многих случаях в качестве пассивных элементов могут использоваться
собранные в корпусах резисторы и конденсаторы, что позволяет исключить
необходимость создания этих элементов на подложке.
Толстопленочные ИМС находят широкое применение в аппаратуре быто
вой электроники. Помимо простых методов изготовления, для них пригод
ны более дешевые и грубые подложки, а нанесение металлизации через тра
фареты с последующим вжиганием дешевле фотомаскировки и травления,
характерных для тонкопленочной технологии.

1.4.
ЭЛЕМЕНТНАЯ БАЗА
ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
1.4.1.
ИЗОЛЯЦИЯ ЭЛЕМЕНТОВ

Транзисторные структуры и элементы интегральных схем, расположен
ных на одной подложке, необходимо изолировать друг от друга, а соедине
ние осуществлять в соответствии с принципиальной схемой путем металли
ческой развязки или путем использования подложки.

63

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

а

б

в

Рис. 1.22

Изоляция p,nпереходом (а); изоляция диэлектриком (б);
комбинированная изоляция (в)

На рисунке 1.22 приведены три способа изоляции транзисторных бипо
лярных структур.
Метод изоляции обратносмещенным pnпереходом базируется на свой
стве такого перехода иметь очень высокое удельное сопротивление при об
ратном смещении. Изоляция pnпереходом является однофазным способом
потому, что материал по обе стороны и в пределах изолирующего слоя один и
тот же. Изоляция pnпереходом по существу сводится к формированию двух
встречно включенных диода между изолируемыми элементами (рис. 1.22а).
Для того чтобы изолирующие диоды находились под обратным смещением,
на подложку подают максимальный, отрицательный потенциал от источни
ка питания. Изоляция pnпереходом органически вписывается в основной
технологический цикл производства кремниевых интегральных микросхем.
Используют изолирующую диффузию, методы тройной диффузии, встреч
ной диффузии. К недостаткам этого способа изоляции следует отнести нали
чие обратных токов в pnпереходах и наличие барьерных емкостей.
Метод изоляции диэлектриком сводится к созданию кармана из диэлек
трика, в котором располагается транзисторная структура. Это более совер
шенный, чем предыдущий метод, прежде всего изза чрезвычайно малых
токов утечки, которые на 3–5 порядков меньше обратных токов в pnпере
ходах.
Увеличивая толщину диэлектрика и выбирая материал с малой диэлект
рической проницаемостью, можно снизить и значения паразитных емкос
тей. На рисунке 1.22б показан один из способов изоляции диэлектриком тран
зисторных структур. Он получил название КВД — кремний в диэлектрике.
Одним из технологических процессов полной диэлектрической изоляции яв
ляется эпик,процесс, обеспечивающий изоляцию элементов оксидным сло
ем SiO2.
Наибольшее распространение получили процессы, связанные с создани
ем транзисторных структур на диэлектрической подложке — КНД — крем,
ний на диэлектрике. В качестве диэлектрической подложки часто исполь
зуют сапфир, и такой способ изоляции получил название КНС — кремний на
сапфире. На сапфировой подложке выращивается эпитаксиальный слой
кремния, в котором методом прецизионного травления формируются крем
ниевые карманы. Карманы снизу изолированы сапфиром, сбоку и сверху —
воздухом. В изолированных карманах и размещаются транзисторные струк
туры, которые затем коммутируются пленочной металлической разводкой.

64

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Изоляцию диэлектриком относят к двухфазному способу, так как исполь
зуются одновременно две фазы — диэлектрик и полупроводник. К недостат
кам этого способа изоляции следует отнести необходимость совмещения не
скольких разнородных технологических процессов.
Комбинированный метод, при котором сочетаются изоляция диэлектри
ком и изоляция pnпереходом, является самым распространенным методом
изоляции транзисторных структур.
Основным технологическим процессом является изопланарная техноло
гия, в основе которой лежит локальное окисление тонкого эпитаксиального
слоя кремния. Результатом этого является образование карманов, которые
сбоку изолированы диэлектриком, а от подложек изолируется pnперехо
дом. В таких карманах и располагаются транзисторные структуры, а также
элементы интегральных микросхем. В изопланарном процессе для локаль
ного прокисления используются маски из нитрида кремния. Этот техноло
гический процесс позволяет обеспечить большую плотность упаковки эле
ментов на кристалле и получить высокие частотные и переходные характе
ристики транзисторных структур.
Большое распространение получил метод боковой диэлектрической изо,
ляции V,канавками. В этом технологическом процессе вместо сквозного
прокисления эпитаксиального слоя используется локальное анизотропное
травление поверхности кристалла, ориентированной по плоскости (100).
В этом случае травление идет в плоскости (111) так, что грани (111) схо
дятся ниже границы эпитаксиального слоя. Образовавшиеся Vобразные
канавки заполняются диоксидом кремния, либо поликристаллическим
кремнием (рис. 1.22в). Используя метод реактивного ионного травления,
можно уменьшить ширину канавки и превратить ее из V в Uобразную.
Недостатком такого способа изоляции является использование плоско
сти (100), что сопряжено с повышенной плотностью поверхностных дефек
тов. К изоляции МДПтранзисторных структур и элементам интегральных
схем требования менее жестки в силу физических особенностей их работы.
Эти же методы изоляции используются и в униполярных интегральных
схемах.
1.4.2.
ИНТЕГРАЛЬНЫЕ ДИОДЫ

Диоды в интегральных микросхемах предназначены для выполнения
ряда логических функций переключения электрических сигналов, выпрям
ления электрического тока, детектирования сигналов.
Любой из pnпереходов транзисторной структуры, а также их комбина
ция могут быть использованы в качестве интегрального диода. Эквивалент
ные схемы включения транзисторных структур в качестве диодов содержат
собственную емкость диода и паразитные емкости, которые оказывают су
щественное влияние на характеристики диодов.
Пробивные напряжения диодов зависят от типа используемого перехода.
Если применяется небольшой эмиттерный переход с сильно легированной
областью эмиттера, то пробивные напряжения небольшие. Напротив, при

65

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

12324563789
1232456378

9

1 2 3 4 5 6 2 7 898 7

8 8  48 56 3748535 9 48
 89

8

8

928

8

123454

6784

9 7

4

2344

3 74

 7 4

9 7

4

 7 4

8

8

6784

6784

3 74

 79 4

3414

3 4

364

364

3 4

34

3414

34

4

4

4

4

4

6 4

4

 4

344
а

б

г



4

в

д

Рис. 1.23

Схема диодного включения и конструкции интегральных биполярных диодов типов:
а — «база — эмиттер» (БЭ); б — «база — коллектор» (БК); в — «база коллектор — эмиттер» (БКЭ); г —
«база эмиттер — коллектор» (БЭК); д — «база — эмиттер коллектор» (БЭК); C0 — емкость диода между
анодом и катодом; CП — паразитная емкость на подложку; П — подложка.

использовании протяженного, слаболегированного коллекторного перехода
пробивные напряжения достаточно велики. Обратные токи Iобр являются по
существу токами термогенерации, зависящие от объема pnперехода. По
этому они имеют большие значения у диодов, в которых используется боль
шой коллекторный переход (табл. 1.16).
Время восстановления обратного тока tв определяет время переключения
диода в открытое или закрытое состояния. Сравнительный анализ парамет
ров биполярных интегральных диодов показывает, что в зависимости от фун
кционального назначения диода можно выбрать нужную структуру. В це
лом оптимальным вариантом для интегральных схем являются структуры
типа БКЭ на основе перехода «база — эмиттер» с закороченным на базу кол
лектором и тип БЭ на основе перехода «база — эмиттер» с разомкнутой це
пью коллектора.
В интегральных схемах используются интегральные стабилитроны,
представляющие собой полупроводниковый диод с быстрым нарастанием
обратного тока при пробое pnперехода и нормированным значением про
бивного напряжения. Они предназначены для стабилизации напряжения на
нагрузке (рис. 1.23). Интегральные стабилитроны формируются на базе струк
туры биполярного транзистора в зависимости от необходимого напряжения.
Так, обратное включение перехода «база — эмиттер» позволяет получить

66

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

в

б

Рис. 1.24

Конструктивное решение планарных диодов Шоттки:
а — конструкция с охранным кольцом из p+области кремния позволяет исключить сильные электрические
поля на краях; б — диод Шоттки с расширенным электродом позволяет избежать пробоя; в — конструкция
с выпрямляющими и омическими контактами; 1 — металл, образующий барьер Шоттки; 2 — металл, обра
зующий омический контакт.

а

б

Рис. 1.25

Диоды в МДПтранзисторных структурах типа ИП и СП (n+–p) в pкремниевой
подложке (а) и ИП и СП (p+–n) в nкремниевой подложке (б)

стабилизированное напряжение в пределах 5–10 В, обратное включение пе
рехода БЭК применяют, когда нужно получить стабилизированное напря
жение 3–5 В.
Несколько последовательно включенных в прямом направлении диодов
типа БКЭ могут быть использованы как источники стабилизированного на
пряжения кратного прямому переходу (0,7 В). Температурная чувствитель
ность таких стабилитронов лежит в пределах нескольких милливольт на
градус. В интегральных схемах используются также диоды Шоттки, пред
ставляющие собой контакт металла с кремнием, легированный донорной
примесью (< 1017 см–3). На рисунке 1.24 приведены конструктивные реше
ния планарных диодов Шоттки.
В качестве материала чаще всего используют алюминий. Для качествен
ных диодов Шоттки в качестве материала используют сплав платины и ни
келя, образующий с кремнием силицидный слой. Меняя значения x, можно
получить высоту барьеров от 0,64 эВ при x = 0 (или 100% Ni) до 0,84 эВ при
x = 100% (или 100% Pt).
Интегральные МДП,транзисторные диоды формируются также на базе
pnпереходов транзисторов с индуцированным каналом в подложках разно
го типа электропроводности (рис. 1.25). Вольтамперные характеристики
интегральных МДПтранзисторов аналогичны ВАХ интегральных биполяр
ных транзисторов.

67

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

1.4.3.
ИНТЕГРАЛЬНЫЕ РЕЗИСТОРЫ

Интегральный резистор представляет собой элемент интегральных схем
с заданным электросопротивлением и топологией, который используется в
электрических цепях для обеспечения требуемого распределения тока и на
пряжения между отдельными участками цепи.
В интегральных схемах роль резисторов играют участки легированного
полупроводника одной из областей транзисторной структуры. В гибридных
интегральных схемах используются металлические пленки и пасты. Резис
торы выполняются в одном технологическом процессе вместе с интеграль
ными транзисторами и диодами.
Интегральные резисторы на биполярных структурах подразделяются на
диффузионные резисторы, пинчрезисторы, ионнолегированные резисторы,
пленочные резисторы на основе поликристаллического кремния (рис. 1.26).
Обычно тело резистора отождествляется с полоской длиной l, шириной b и
толщиной d. Если ток протекает вдоль полоски параллельно ее плоскости с
удельным сопротивлением материала r, то его сопротивление
R = r × l/bd = kфRS,

(1.5)

где kф — коэффициент формы, равный отношению длины полоски к ее ши
рине; RS = r/d — удельное сопротивление слоя.
При коэффициенте формы kф £ 1 резисторы изготавливаются в виде по
лоски. Если необходимы большие номиналы, то резистор выполняют в виде
зигзагообразной конструкции. Максимальное сопротивление диффузионных
резисторов не превышает 60 кОм.
Таким образом, номинальное значение резистора может быть получено
выбором топологических параметров, коэффициентом формы или отноше
нием длины l тела резистора к его ширине b, а также топологическими пара
метрами — выбором материала резистора и его толщины.
а

б

в

Рис. 1.26

Интегральные резисторы на основе биполярных транзисторных структур:
а — диффузионный резистор; б — пинчрезистор; в — ионнолегированный резистор.

68

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Диффузионные резисторы изготавливаются в эпитаксиальном слое тран
зисторной структуры. В зависимости от требуемого номинала и точности из
готовления диффузионные резисторы могут изготавливаться в эмиттерной,
базовой или коллекторной областях. Чаще всего диффузионный резистор
формируют в базовой области транзисторной биполярной структуры. Вы
бор этого слоя является компромиссом между большими геометрически
ми размерами, которые потребовались бы при изготовлении в эмиттерной
области, и высоким температурным коэффициентом сопротивления рези
стора, если бы резистор выполнялся в слаболегированной коллекторной
области.
В таблице 1.17 приведены параметры удельного поверхностного сопро
тивления в различных диффузионных областях и характеристики реальных
резисторов.
Если необходимые номиналы превышают 60 кОм, используют конструк
цию пинч,резистора (см. рис. 1.26б). Большое удельное сопротивление дос
тигается за счет использования донной части слаболегированной pобласти.
Максимальное сопротивление пинчрезистора может достигать значения
200–300 кОм при простой полосковой конфигурации. Недостатком пинч
резисторов является большой разброс параметров изготавливаемых струк
тур, а также большой температурный коэффициент сопротивления. Струк
тура пинчрезистора сходна с структурой полевого транзистора, и именно
этот факт позволяет получить большие значения сопротивления. Эмиттер
ная сильнолегированная низкоомная область позволяет получить сопро
тивления в несколько Ом с температурным коэффициентом 0,01–0,02%/
град.
Высокие удельные сопротивления могут быть обеспечены конструк
цией ионно,легированных резисторов. Их структура аналогична диффу
зионным резисторам. Глубина залегания легированного и резистивного
слоев составляет 0,2–0,3 мкм. Поскольку толщина имплантированного
слоя мала и к резистивному слою трудно приладить омические контакты,
формируют диффузионные слои, осуществляющие омический контакт
(рис. 1.26в).
Тонкопленочные резисторы применяются в полупроводниковых бипо
лярных интегральных схемах в основном СВЧдиапазона, а также в схемах
12324563783529
8
  898

59 5853 
6 5836
95 584418

1234456789
89
89 67357789 234
456782 3765346
!""5#46789 7 34#3
"$72 "5

7 835 638
2 38 4
29 7 8 2 5 !8
3695 !8"8

1 




1



 2

1  

2

1 

1 2 3 4 5 6 2 7 898 7
5453263 7!8
#$%5 68
3695 835 
63832238

 2





2
2

 %2

69

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

а

б

Рис. 1.27

Структура интегрального МДПрезистора
на основе ИканалС в p (а) и nподложках (б)

на арсениде галлия. Резистивный слой наносится непосредственно на по
верхность нелегированной подложки. В кремниевых цифровых БИС ис
пользуются резистивные слои поликристаллического кремния толщиной
0,2–0,3 мкм. Такие резисторы размещаются над транзисторами, чтобы умень
шить площадь кристалла.
Интегральные резисторы МДП,транзисторных структур представля
ют собой, как правило, встроенные между истоком и стоком каналы (рис. 1.27).
Номиналы резистора определяются как топологией резистивных струк
тур, так и технологией его изготовления. Обычно канал встраивается мето
дом ионной имплантации, по своим свойствам аналогичен ранее рассмотрен
ному ионнолегированному резистору.
1.4.4.
ИНТЕГРАЛЬНЫЕ КОНДЕНСАТОРЫ

Интегральные конденсаторы представляют собой элементы интеграль
ных схем, состоящие из проводящих электродов (обкладок), разделенных
диэлектриком и предназначенных для использования в электрических це
пях для обеспечения требуемого распределения тока и напряжения между
отдельными элементами цепи. В интегральных схемах роль конденсаторов
играют обратносмещенные pnпереходы, выполненные на основе транзис
торной структуры в едином технологическом процессе.
В биполярных транзисторных структурах в конструкции интегрального
транзистора используется один из переходов: «эмиттер — база», «база — кол
лектор», «коллектор — подложка». Эти переходы формируются диффузией
и поэтому часто называются диффузионными конденсаторами.
Емкость конденсатора определяется емкостью перехода, имеющего диф
фузионную и барьерную составляющие. Основную роль играет барьерная ем
кость. Барьерная емкость связана с образованием области объемного заряда
и потенциального барьера между n и pобластями перехода. Область объем
ного заряда pnперехода можно интерпретировать как аналог диэлектрика
обычного конденсатора, если считать, что в нем отсутствуют подвижные но
сители заряда. Ширина этой области и плотность объемных зарядов непод
вижных ионов донорных и акцепторных примесей зависят от напряжения
kT
.
обратного смещения, а также от контактного потенциала 1k 2 10
q

70

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

С повышением напряжения обратного смещения ширина области объем
ного заряда увеличивается, что приводит к уменьшению барьерной емкости.
Величина барьерной емкости может быть определена из соотношения
С2

110 S
,
xn 3 x p

(1.6)

где e — относительная диэлектрическая проницаемость; e0 — абсолютная
диэлектрическая проницаемость; S — площадь pnперехода; xn, xp — гра
ницы области объемного заряда в материалах n и pтипов.
Величина xn – xp для pnперехода со ступенчатым распределением кон
центрации примесных атомов может быть вычислена из соотношения
1/2

2 2440 Na 1 Nq
3
xn 5 x p 6 8
(Uобр 1 7k )9
q Na Nq

.

Тогда удельную барьерную емкость перехода запишем в виде
Nq Na 2
1
330 q
С0 4 5
2(Uобр 7 8k ) ( Na 9 Nq ) 6

1/2

.

(1.7)

Если переход несимметричен и концентрация по одну сторону перехода
много больше, чем по другую, например, Na ? Nq, то
C0 2

110 qNq
.
2(Uобр 3 4k )

В общем виде при любом распределении концентрации примесей можно
записать
m
1
(1.8)
C0 3 K
,
U
где K — коэффициент пропорциональности, зависящий от закона распреде
ления концентрации примесных атомов в окрестности pnперехода; mко
1
1
эффициент, значения которого расположены в интервале 1 m 1 .
2
3
Типичные значения удельной барьерной емкости для различных pnпе
реходов транзисторной структуры приведены в таблице 1.18. На рисунке 1.28
представлены конструктивные решения интегральных конденсаторов, вы
полненных на основе биполярной структуры. Наибольшую удельную барь
ерную емкость С0 имеет переход «эмиттер — база» (рис. 1.28а). Низкое про
бивное напряжение этого перехода ограничивает возможность его широкого
применения.
Конденсатор, сформированный на базе перехода «база — коллектор»
(рис. 1.28б), имеет более высокое пробивное напряжение (~ 50 В). Обычно
используют переход «база — коллектор» при его низком обратном смеще
нии, но одновременно высоком обратном смещении перехода «коллектор —
подложка». В этом случае соотношение Cбк/Cкп имеет большее значение.

1 2

71

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

1 2 3 4 5 6 2 7 898 7

12324567895 4752 8

758 758728 59258  68

112388

24882528368

24882278368

24882788
79839 8
368

24882788
83978
368

12

34112

5112

3612

7812

92

31112

3712

812

612

612

412

992

392

2

а

б

в

г

Рис. 1.28

Структуры интегральных биполярных конденсаторов:
а — на основе эмиттерного перехода; б — на основе базового перехода; в — на основе перехода «коллектор —
подложка»; г — на основе параллельно включенных эмиттерного и коллекторного переходов.

Конденсаторы, сформированные на основе перехода «коллектор — под
ложка» (рис. 1.28в), имеют ограниченное применение, так как подложка
обычно заземлена по переменной составляющей тока. Однако конденсатор
этого типа является неотъемлемой частью интегральных схем с изоляцией
по pnпереходу. Иногда в интегральных схемах используют комбинирован,
ный конденсатор. На рисунке 1.28г приведена структура конденсатора на
основе параллельно включенных емкостей эмиттерного и коллекторного пе
реходов.
Оптимальной конфигурацией конденсатора является квадрат. Общая
емкость складывается из боковой и данной составляющих pnперехода.
Обычно боковая составляющая в десятки раз меньше данной и ею пренебре
гают.
При проектировании интегральных схем задаются условием, чтобы об
щая площадь всех конденсаторов интегральной схемы не превышала 25%
площади кристалла.
Важным параметром интегрального конденсатора является добротность
Q, которая определяется соотношением

72

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Q1

1
,
22fCR

(1.9)

где f — рабочая частота; C — емкость конденсатора; R — сопротивление ре
зистора, последовательно включенного с конденсатором.
Обычно в качестве резистора имеют в виду сопротивление диффузионной
области, непосредственно прилегающей к области объемного заряда перехо
да. Добротность характеризует потерю мощности при протекании емкостно
го тока. Добротность возрастает с уменьшением частоты и с уменьшением
сопротивления нижних слоев транзисторной структуры. Типичное значение
добротности на частоте 500 Гц составляет 50–100.
Интегральные конденсаторы, сформированные на основе биполярной
транзисторной структуры, имеют ряд недостатков.
Недостатки диффузионных конденсаторов могут быть в схеме устране
ны, если воспользоваться конструкцией МДПконденсатора (рис. 1.29). Над
эмиттерным n+слоем, служащим нижней обкладкой конденсатора, выра
щивается тонкий слой кремния SiO2, а
затем наносится верхняя металличе
ская обкладка.
Важным достоинством МОПкон
денсаторов является возможность их
работы при любой полярности напряже
ния на обкладках. Другой важной осо
бенностью является независимость но
минального значения емкости от при
ложенного напряжения. И, наконец,
добротность МДПконденсаторов зна
чительно превосходит добротность
интегральных конденсаторов, выпол
ненных в биполярных транзисторных
структурах.
В таблице 1.19 приведены типич
ные параметры интегральных кон
денсаторов: технологический разброс
d, температурный коэффициент емко
сти ТКЕ, пробивное напряжение Uпр
и добротность Q. Индуктивные эле
Рис. 1.29
Структура интегрального
менты в основном пленочные и при
МДПконденсатора и его топология:
меняются в гибридных интегральных
А — длина обкладки; В — ее ширина.
СВЧсхемах.
12324567839 9 7
123885759  98

28

1183

12324567897

7

1232456787

7

1337

7

6825 7

1345838



1 2 3 4 5 6 2 7 898 7

95685759  8
188

18

98

26788

388 !"8

7

2 7

  7

7

7

2 7

  7

7

 7



7

7

2 7

 7

 7



7

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

73

1.5.
ФИЗИКО"ТЕХНОЛОГИЧЕСКИЕ
ПРИНЦИПЫ ИЗГОТОВЛЕНИЯ
ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
1.5.1.
ОСОБЕННОСТИ, ЭТАПЫ И КЛАССИФИКАЦИЯ
ПРОЦЕССОВ ИЗГОТОВЛЕНИЯ
ПОЛУПРОВОДНИКОВЫХ ИМС

Технология изготовления полупроводниковых ИМС и БИС состоит из
определенного количества технологических операций и переходов, выпол
няемых в определенной последовательности, в результате чего на основе по
лупроводниковой пластины получают готовые изделия (электронные функ
циональные устройства) — ИМС различных степеней интеграции и функци
онального назначения. В общем процессе изготовления полупроводниковых
ИМС и БИС можно выделить два цикла:
1) формирование в объеме и на поверхности полупроводниковой пласти
ны элементов ИМС, внутрисхемных соединений и контактных площадок
(изготовление кристаллов);
2) разделение пластин на кристаллы, сборка и монтаж ИМС.
Именно при изготовлении кристаллов ИМС достигается реализация тре
буемой функции в ИМС. Кристалл ИМС — часть полупроводниковой пла
стины, в объеме и на поверхности которой сформированы элементы полу
проводниковой микросхемы, межэлементные соединения и контактные пло
щадки.
Схемная реализация большинства электронных устройств основана на при
менении активных (биполярные и МДПтранзисторы) и пассивных (резисто
ры и конденсаторы) элементов. Поэтому в задачу изготовления кристалла
входит формирование этих элементов в необходимом количестве, создание
соединений между ними и контактных площадок для практического исполь
зования кристалла. На это направлены операции первого цикла. Второй цикл
изготовления ИМС состоит из операций разделения пластины со сформиро
ванными элементами на кристаллы, монтажа кристаллов на основание кор
пуса, присоединение выводов корпуса к контактным площадкам и защиты.
Операции этого цикла позволяют получить законченную конструкцию ИМС
или БИС.
Большое количество способов формирования элементов и изготовления
кристаллов в целом, а также применение корпусов разных типов обеспечи
вают создание полупроводниковых ИМС и БИС различного конструктивно
технологического исполнения.
Особенности технологии производства. Специфической особенностью
изготовления полупроводниковых микросхем, так же как других ИМС и
БИС, является интегрально,групповой метод производства. Суть его заклю
чается в интеграции большого количества различных и однотипных элемен
тов на едином технологическом носителе — пластине — и в интеграции тех
нологических процессов (операций) при групповых методах их проведения.

74

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Это означает, что за один технологический цикл одновременно создается не
одна, а большое количество (до нескольких тысяч штук) ИМС. При этом
технологической обработке подвергается не одна пластина, а группа (партия)
пластин. Тем самым достигается основная цель интегральногрупповых ме
тодов производства — повышение процента выхода годных схем и качества,
а также снижение стоимости ИМС. Так, например, если технологический про
цесс состоит из 30–40 основных операций, то для обеспечения суммарного
процента выхода годных около 30, необходимо после каждой операции иметь
выход годных схем 97%. Такой уровень технологии может быть достигнут
только при интегральногрупповом методе производства, когда все элементы
большого количества ИМС изготавливают в одинаковых условиях. При этом
стоимость изготовления всех ИМС незначительно превышает стоимость из
готовления одной ИМС даже в случае низкого процента выхода годных схем.
В настоящее время не все операции технологического процесса осуще
ствляют интегрально групповым методом. Групповые методы объединяют
все процессы и операции, применяемые к пластине как к целому, т. е. при
изготовлении кристаллов и в некоторых случаях при сборке.
Характерной особенностью является то, что все элементы ИМС (актив
ные и пассивные) формируются в кристалле на базе однотипной транзистор
ной структуры — биполярной или МДП. При этом необходима изоляция эле
ментов друг от друга.
Следующая особенность проявляется в организации и реализации всего
технологического цикла производства (изготовление кристаллов и сборка) на
одном предприятииизготовителе. В ряде случаев на одном предприятии орга
низуют только изготовление кристаллов или сборку. При этом технологичес
кий цикл организуют так, что длительность технологических переходов при
перемещении изделий в специальные технологические тары сводится к мини
муму. Поэтому продолжительность технологического цикла изготовления
ИМС определяется в основном длительностью технологических операций.
Важной особенностью технологии производства ИМС, отличающихся по
виду (функциональному назначению) и конструкции, является использова
ние типовых технологических процессов. Типовой процесс — совокупность
технологических процессов или операций, выполняемых в определенной
последовательности на конкретно заданном технологическом оборудовании
для получения групповым методом ИМС определенной структуры и конст
рукции. Использование типовых процессов позволяет создавать множество
различных микросхем на одной конструктивнотехнологической основе, ха
рактерным для которых является одинаковый уровень качества и надежнос
ти. В этом проявляется и значительный экономический эффект интеграль
ногрупповых методов изготовления.
Для каждого конструктивнотехнологического типа ИМС разрабатыва
ется свой типовой технологический процесс, в основу которого положена
определенная последовательность технологических операций, соответству
ющая основным этапам (стадиям) формирования ИМС.
Этапы производства. Основными технологическими этапами производ
ства полупроводниковых ИМС являются:

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

75

· изготовление и подготовка фотошаблонов;
· подготовка оборудования, оснастки, реактивов и материалов;
· формирование партии пластин кремния (или других материалов) и обра
ботка их поверхности;
· формирование в полупроводниковых пластинах элементов;
· создание внутрисхемных соединений и контактных площадок;
· формирование защитного покрытия;
· сборка и герметизация.
Неотъемлемой частью технологического процесса является входной, по
операционный и выходной контроль, а также испытания готовых ИМС.
Организационнотиповой технологический процесс реализуется на тех
нологической линии — наборе комплектов технологического, измеритель
ного и испытательного оборудования, обеспечивающего непрерывный про
цесс последовательного изготовления ИМС. Составной частью технологичес
кой линии являются производственные участки, которые формируются в
соответствии с основными этапами изготовления ИМС и комплектуются обо
рудованием, предназначенным для реализации технологических операций
(процессов), сгруппированных по физикохимическим признакам.
При организации производства полупроводниковых ИМС создаются сле
дующие производственные технологические участки: фотошаблонов, фото
литографии, химический, термический (окисление, диффузия, ионное ле
гирование, эпитаксия); вакуумнонапылительный; сборки и монтажа; гер
метизации; измерительный (контроля); испытаний.
Технологический процесс изготовления корпусов не входит в состав ти
пового процесса, а следовательно, и участок корпусов не является частью
организационной структуры типового процесса. Объясняется это тем, что
корпуса одного и того же типа могут применяться для защиты микросхем
различной конструкции, изготовленных по разным типовым технологичес
ким процессам. Поэтому технология изготовления корпусов является общей
для всех разновидностей ИМС. Исключение составляют СВЧ ИМС, номенк
латура и технология корпусов которых могут существенно различаться, а так
же сборка в полимерные корпуса.
Специфичным для технологии изготовления ИМС является дальнейшая
интеграция технологических процессов — объединение и реализация не
скольких технологических операций в пределах одного производственного
участка на одной технологической установке.
Классификация процессов. В микроэлектронике классификацию процес
сов изготовления ИМС и БИС принято проводить отдельно для изготовления
кристаллов и для сборки, причем в классификации технологии ИМС опреде
ляющим является технология кристалла. В основу классификации процес
сов изготовления полупроводниковых ИМС положен тип и способ формиро
вания транзисторных структур в кристалле. В связи с этим различают бипо,
лярную и МДП,технологию.
Главным структурным элементом полупроводниковых ИМС на биполяр
ных транзисторах является транзисторная структура типа n+pn с равно
мерным распределением примеси в коллекторной области. На основе такой

76

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

структуры создаются все активные и пассивные элементы микросхем. Так,
для реализации диодов используют один (коллекторный или эмиттерный)
или оба pnперехода транзистора. Резисторы реализуют на базовых или эмит
терных областях транзисторов путем создания омических контактов к ним.
Конденсаторы формируют либо на одном (или двух) pnпереходе транзисто
ра (используется барьерная емкость при обратном смещении pnперехода),
либо на МДПструктуре. Поэтому типовой технологический процесс изго
товления полупроводниковых ИМС на биполярных транзисторах сводится
к формированию в пластине кремния транзисторных структур типа n+pn
(с одинаковым распределением концентрации примесей и различными раз
мерами в плане) в количестве, необходимом для реализации всех активных
и пассивных элементов, обеспечению изоляции между элементами и созда
нию внутрисхемных соединений. Для изготовления полупроводниковых
ИМС на биполярных транзисторах наиболее широко применяют планарную

Рис. 1.30

Классификация технологических процессов биполярной технологии

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

77

и планарно,эпитаксиальную технологии, построенные на основе техноло
гических процессов создания транзисторных структур: окисления поверх
ности кремния, литографии, эпитаксиальном наращивании слоев кремния,
локальной диффузии легирующих примесей. Отличительной особенностью
планарноэпитаксиальной технологии является то, что коллекторные обла
сти структур создают эпитаксиальным наращиванием слоя кремния с элек
тропроводностью nтипа на подложке pтипа, а базовые и эмиттерные облас
ти — диффузией легирующих примесей в эпитаксиальный слой, причем фор
мирование эмиттерных областей производят путем диффузии донорной
примеси максимально возможной концентрации. Обработку пластин осуще
ствляют с одной стороны (поверхности), а выводы всех сформированных эле
ментов располагают на поверхности пластин в плане (отсюда и название «пла
нарная»).
Наряду с этим, для изготовления биполярных транзисторных структур
по планарной технологии используют ионное легирование, нитридирование,
электронную и рентгеновскую литографию. Эти и другие ранее названные
процессы можно проводить в различной последовательности.
Для классификации технологических процессов изготовления биполяр
ных ИМС используют два признака: способ формирования транзисторной
структуры и метод изоляции элементов. Как известно, для изоляции эле
ментов в ИМС имеется три метода: обратносмещенные pnпереходы, диэ
лектрические области и комбинация диэлектрика с pnпереходом. Каждый
из этих методов можно реализовать различными способами. Классифика
ция технологических процессов изготовления кристаллов полупроводнико
вых биполярных ИМС приведена на рисунке 1.30.
1.5.2.
ИЗГОТОВЛЕНИЕ ПОЛУПРОВОДНИКОВЫХ
БИПОЛЯРНЫХ ИМС
С ИЗОЛЯЦИЕЙ p"n"ПЕРЕХОДОМ

Для изготовления ИМС на биполярных транзисторных структурах, изо
лированных pnпереходами, в зависимости от способа формирования изо
лирующих областей наибольшее распространение получили следующие ти
повые технологические процессы:
· стандартная планарноэпитаксиальная технология с использованием раз
делительной диффузии;
· КИДтехнология, основанная на коллекторной изолирующей диффузии;
· БИДтехнология, основанная на базовой изолирующей диффузии;
· технология на основе трех фотошаблонов;
· технология на основе двойной диффузии и др.
Рассмотрим последовательность технологических операций на примере
формирования кристаллов ИМС, содержащих транзистор, диод, резистор и
конденсатор, с помощью различных типовых процессов. В качестве исход
ной могут использоваться любые кремниевые пластины: с эпитаксиальным
слоем или без него, со скрытым слоем или без него. Возьмем наиболее общий
случай, когда используются пластины кремния pтипа.

78

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Стандартная технология. Сущность этой технологии состоит в том, что
транзисторные структуры формируют локальной диффузией в эпитаксиаль
ном слое nтипа, нанесенном на пластину pтипа, а изолирующие области
создают путем проведения разделительной диффузии на всю глубину эпи
таксиального слоя.
Последовательность формирования кристалла полупроводниковой ИМС,
содержащей транзистор, диод, резистор, конденсатор и внутрисхемные со
единения, по стандартной планарноэпитаксиальной технологии приведена
на рисунке 1.31 (показана часть пластины, в пределах которой формируется
только одна схема).
Вначале составляют партию пластин с одинаковыми геометрическими
размерами и заданным удельным сопротивлением, обычно состоящую из 10–
20 шт. В отечественной промышленности используют пластины кремния
диаметром 60–102 мм и толщиной 0,2–0,4 мм, с удельным сопротивлением
1–10 Ом×см. Пластины подвергают очистке путем химической обработки по
верхности с последующим ее травлением и промывкой в деионизованной
или дистиллированной воде (этот процесс повторяют перед каждой последу
ющей операцией). Затем осуществляют процесс окисления поверхности пла
стин (создание маскирующего оксида) в однозонной диффузионной печи в
атмосфере сухого или влажного кислорода или пара воды при температуре
~1150°C.
а

д

б

е

в

ж

г

з

Рис. 1.31

Последовательность формирования кристалла
полупроводниковой ИМС по планарноэпитаксиальной технологии:
1 — подложка pтипа; 2 — оксид кремния; 3 — скрытый слой n+типа; 4 — эпитаксиальный слой nтипа
(коллекторные области); 5 — базовая область pтипа; 6 — эмиттерная область n+типа; 7 — металлизация;
8 — конденсатор на основе оксида кремния; 9 — диод (Uжб = 0); 10 — биполярный транзистор; 11 — диффу
зионный резистор pтипа.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

79

Первую фотолитографию проводят для вскрытия окон в слое маскирую
щего оксида кремния. Через окна в оксиде в две стадии на глубину 1–2 мкм
проводят диффузию сурьмы или мышьяка, в результате формируется хорошо
проводящая n+область под коллектором будущего транзистора (рис. 1.31а).
После этого удаляют оксид кремния со всей поверхности пластин, очи
щают пластины и осуществляют эпитаксиальное наращивание слоя крем
ния nтипа (рис. 1.31б). Для эпитаксиального наращивания используют, как
правило, хлоридный метод в эпитаксиальных вертикальных реакторах при
температуре ~1200°С. При этом получают слои кремния толщиной 8–10 мкм,
с удельным сопротивлением 0,1–1,0 Ом×см. На поверхности пластины с эпи
таксиальным слоем повторным термическим окислением создают слой ок
сида толщиной 0,5–1,0 мкм. С помощью процесса второй фотолитографии с
определенных участков поверхности пластины селективно удаляют слой ок
сида — формируют окна в маскирующем слое под разделительную диффу
зию (рис. 1.31в). В тех участках, с которых был удален слой оксида, путем
разделительной диффузии бора в две стадии формируют изолирующие обла
сти pтипа. Первую стадию диффузии проводят при более низкой температу
ре (примерно 1100°C) в течение незначительного промежутка времени (едини
цы — десятки минут), вторую — при более высокой температуре (около 1200°C)
в атмосфере сухого кислорода в течение времени, необходимого для проник
новения бора на всю глубину эпитаксиального слоя. Тем самым создают кол
лекторные области nтипа, изолированные областями pтипа (рис. 1.31г), при
чем распределение примесей в изолированных областях nтипа равномер
ное, а в изолирующих областях pтипа оно подчиняется закону Гаусса.
Для создания базовых областей транзисторов, резисторов и диодов в изо
лированные области nтипа проводят диффузию акцепторных примесей. Для
этого в оксидном слое путем третьей фотолитографии создают окна с размера
ми, необходимыми для реализации элементов с требуемыми номиналами. Ба
зовую диффузию проводят в две стадии. В качестве примеси используют бор.
Первая стадия (загонка) осуществляется при температуре 900–1000°C
(в зависимости от применяемого источника диффузанта) и начинается в сре
де аргона и кислорода, а заканчивается в инертной среде — подается один
аргон без диффузанта. Загонку осуществляют также ионным легированием.
После этого путем травления в азотной или фтористой кислоте с поверхно
сти пластин удаляют боросиликатное стекло.
Вторая стадия (разгонка) проводится при более высокой температуре
(1150°C) в окислительной среде, в результате чего происходит перераспреде
ление бора на определенную глубину. При этом создаются базовые области
глубиной 2,5–3,5 мкм с удельным поверхностным сопротивлением 150–
300 Ом/см2, а на поверхности пластин — слой оксида кремния (рис. 1.31д).
Затем формируют эмиттерные области n+типа, которые служат эмитте
рами транзисторов, катодами диодов, обкладками конденсаторов, омичес
кими контактами к коллекторным областям, а иногда и внутрисхемными
соединениями. Для этого пластины подвергают четвертой фотолитографии,
за счет чего получают окна в оксидном слое под эмиттерные и контактные
области к кремнию nтипа. Формирование эмиттерных областей n+типа

80

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

осуществляется диффузией фосфора в одну или две стадии в кислородной
среде. Диффузия фосфора проводится на глубину 0,8–2 мкм, при этом созда
ются высоколегированные области n+типа, удельное поверхностное сопро
тивление которых составляет единицы Ом на квадрат (рис. 1.31е). Независи
мо от стадийности процесса диффузии (одна или две) распределение примеси
в этих областях подчиняется экспоненциальной функции.
Заканчивается процесс получения полупроводниковых структур ИМС
созданием внутрисхемных соединений и формированием защитного покры
тия. Для этого вначале с поверхности пластины удаляют фосфоросиликат
ное стекло, а затем поверхность пластин окисляют для получения защитно
го оксида толщиной около 1 мкм. Этот слой оксида является также маскиру
ющим при создании омических контактов «металл — полупроводник». С этой
целью методом пятой фотолитографии вскрывают окна в слое оксида под
омические контакты (рис. 1.31ж), поверхность пластин тщательно очища
ют, а затем термическим испарением в вакууме на поверхность пластин на
носят слой алюминия толщиной 1–1,5 мкм. Алюминий наносят равномерно
на всю поверхность пластины, как на слой оксида, так и на участки, обрабо
танные путем травления при фотолитографии. Затем поверхность алюми
ния подвергают фотогравировке с помощью шестой фотолитографии, чтобы
получить внутрисхемные соединения необходимой конфигурации и контак
тные площадки; термообработка пластин дает хорошие контакты. На заклю
чительном этапе наносят защитный слой оксида кремния и фотолитографией
в нем вскрывают окна к контактным площадкам. На этом этапе заканчивает
ся процесс формирования кристаллов ИМС. Структура готового кристалла
ИМС показана на рисунке 1.31з (защитный слой не показан).
В производственных условиях после каждого этапа формирования ИМС
осуществляют контроль. Так, после фотолитографии, очистки, окисления
пластины подвергают 100%ному контролю визуально. Диффузионные об
ласти контролируют после фотолитографии путем измерения удельного по
верхностного сопротивления или снятия ВАХ на образцахспутниках либо
по тестовым ячейкам. Микросхемы с готовыми микросхемами контролиру
ют на функционирование с помощью зондовых установок. Забракованные
микросхемы метят краской. После такого контроля пластины поступают на
разделение на кристаллы, годные из них — на сборку.
Основными недостатками данного типового процесса изготовления ИМС
являются случаи перераспределение примесей в ранее сформированных об
ластях при последующих высокотемпературных операциях, что необходимо
учитывать при расчетах и проектировании, а также наличие паразитных
емкостей и токов утечки изолирующих pnпереходов, что особенно сказы
вается в быстродействующих и микромощных цифровых и высокочастот
ных аналоговых микросхемах.
По стандартной планарноэпитаксиальной технологии с разделительной
диффузией изготавливают различные типы биполярных ИМС (ТТЛ, ТТЛШ,
ЭСЛ и др.). Технология сравнительно проста, хорошо освоена в промышлен
ных условиях и поэтому используется в наибольшем числе разработок и мас
сового выпуска ИМС. К ним относятся ИМС первой и второй степеней интег

81

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

рации, ОЗУ емкостью 1–4 кб, ПЗУ емкостью 4–8 кб, двух, четырех и вось
миразрядные МП с удельной плотностью 20–50 вентилей на 1 мм2.
КИД"технология. Данная технология основана на использовании эпи
таксиальных слоев и коллекторной изолирующей диффузии (вместо разде
лительной в стандартном процессе).
Сущность технологии изготовления полупроводниковых ИМС с исполь
зованием изолирующей коллекторной диффузии заключается в том, что кол
лекторные контактные области n+типа формируют на всю глубину эпитакси
ального слоя. Процесс осуществляется в такой последовательности. Сначала в
высокоомную пластину pтипа проводят локальную диффузию для формиро
вания скрытых слоев n+типа, после чего выращивают тонкий (1–2 мкм) эпи
таксиальный слой pтипа (рис. 1.32а). Затем проводят локальную диффузию
примеси n+типа (коллекторных контактных областей) сквозь эпитаксиаль
ный слой pтипа до смыкания со скрытым слоем. При этом образуются ло
кальные эпитаксиальные слои pтипа, изолированные от подложки коллек
торным слоем n+типа (рис. 1.32б). Базовые области pтипа формируют диф
фузией без применения фотошаблонов, что улучшает качество транзисторов.
В дальнейшем формируют эмиттерные области, металлизированные соедине
ния и защитный слой. В итоге получают транзисторные структуры (рис. 1.32в),
изоляция которых осуществляется с помощью обратносмещенных pnпере
ходов, хотя фактической изолирующей диффузии не проводится.
По сравнению со стандартной технологией КИДтехнология проще. Тех
нологический цикл изготовления кристаллов сокращается на 1–2 фотоли
тографические операции, что повышает процент выхода годных ИМС и сни
жает их стоимость. КИДтехнология благодаря простоте изготовления ИМС,
большей в 1,5–2 раза плотности размещения элементов по сравнению со стан
дартным процессом, схемной универсальности и высокому быстродействию
изготавливаемых ИМС получила самое широкое распространение. С ее по
мощью осуществляют производство большинства типов ИМС, в том числе
ОЗУ емкостью до 4 кб и 16разрядных МП.
БИД"технология. В данной технологии формирование изолирующих и
базовых областей транзисторов совмещено во времени и осуществляется од
новременно. Технологически этот процесс проще КИДтехнологии, так как
для него требуется только четыре операции фотолитографии.
При изготовлении ИМС по БИДтехнологии также используют пласти
ну pтипа, на которой выращивают тонкий эпитаксиальный слой nтипа
а

б

в

Рис. 1.32

Последовательность формирования полупроводниковой ИМС по КИДтехнологии

82
а

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

б

в

Рис. 1.33

Последовательность формирования полупроводниковой ИМС по БИДтехнологии
а

б

в

Рис. 1.34

Последовательность формирования полупроводниковой ИМС
с использованием трех фотошаблонов
а

б

в

Рис. 1.35

Последовательность полупроводниковой ИМС
по технологии на основе двойной диффузии

(рис. 1.33а). В отличие от структур с коллекторной изолирующей диффузи
ей скрытый слой n+типа не обязателен.
Затем в эпитаксиальный слой проводят локальную диффузию акцептор
ной примеси, в результате чего формируют базовые области pтипа и изоли
рующие области pтипа, окружающие базовые области (рис. 1.33б). Диффу
зионные процессы создания эмиттеров и коллекторных контактных облас
тей осуществляют обычным путем. При этом изолирующие области pтипа,
сформированные одновременно с базовыми, проникают не на всю глубину
эпитаксиального слоя. Изоляция достигается за счет приложения к изоли
рующим областям отрицательного напряжения так, что область объемного
заряда изолирующего pnперехода расширяется до смыкания с подложкой
pтипа (рис. 1.33в).

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

83

Несмотря на то, что БИДтехнология проще КИДтехнологии, она имеет
ограниченное применение, поскольку для функционирования изготовлен
ной по данной технологии ИМС требуется дополнительный источник пита
ния (для обратного смещения изолирующих областей).
Технология на основе трех фотошаблонов. Особенностью этой техноло
гии является использование только трех фотошаблонов для формирования
биполярной транзисторной структуры в пластине кремния без эпитаксиаль
ного слоя. При этом процессы фотолитографии по оксиду кремния проводят
перед диффузией базы, совместной диффузией коллектора и эмиттера и при
металлизации.
Технологический процесс на основе трех фотошаблонов применяют
для изготовления полупроводниковых ИМС на транзисторах с верти
кальными pnпереходами. При этом в пластину из слаболегированного крем
ния pтипа (с удельным сопротивлением 1000 Ом×см) проводят неглубокую
диффузию акцепторной примеси для получения базовых областей pтипа
(рис. 1.34а).
Эмиттерные и коллекторные области имеют электропроводность n+типа
и создаются путем локальной диффузии в базовую область. Эмиттерная об
ласть формируется путем диффузии одновременно с коллекторной, но распо
лагается внутри коллекторного кольца (рис. 1.34б). Изоляция обеспечивается
благодаря большой области объемного заряда, сосредоточенной в высокоом
ной подложке, при обратном смещении перехода «коллектор — подложка»
(рис. 1.34в).
Применение данной технологии ограничено специфическими свойства
ми транзисторов с вертикальными pnпереходами.
Технологии на основе двойной диффузии. При использовании данной
технологии (метода самоизоляции nобластью) формирование элементов в
кристалле достигается путем проведения одновременной диффузии фос
фора и мышьяка в едином технологическом цикле. Вначале в исходной
пластине кремния pтипа создают локальную область n+типа одновремен
ной диффузией фосфора и мышьяка (рис. 1.35а). Затем выращивают тон
кий эпитаксиальный слой pтипа; при этом в результате обратной диффу
зии фосфора в эпитаксиальный слой образуется область nтипа (рис. 1.35б).
В таких областях формируют биполярные транзисторы и другие элементы
(рис. 1.35в).
Такая технология позволяет уменьшить размеры элементов и повысить в
два раза плотность их размещения по сравнению с изоляцией за счет сквоз
ной диффузии. Дальнейшее совершенствование типовых процессов изго
товления биполярных ИМС с изоляцией pnпереходами направлено на
уменьшение площади элементов и изолирующих областей, что достигается
заменой процессов диффузии ионным легированием, применением тонких
эпитаксиальных слоев, маскирующих слоев из нитрида кремния вместо ок
сида и т. д. Простота и широкая освоенность этих процессов позволили не
только наладить массовый выпуск ИМС, но и отработать новые схемотехни
ческие решения — создание ИМС на основе интегральной инжекционной
логики (И2Л).

84

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1.5.3.
ИЗГОТОВЛЕНИЕ БИПОЛЯРНЫХ ИМС
С ДИЭЛЕКТРИЧЕСКОЙ ИЗОЛЯЦИЕЙ

Технология изготовления ИМС с диэлектрической изоляцией предусмат
ривает формирование кристаллов, в которых каждый элемент (транзистор
ная структура типа npn) изолирована полностью слоем диэлектрика.
Для создания изолирующих областей применяют оксид и нитрид крем
ния, поликристаллический кремний, стекло, ситалл, керамику, а также воз
душную изоляцию. При этом используют как монокристаллические пласти
ны кремния, так и заказные пластины поликристаллического кремния с
«карманами» монокристаллического кремния, а также пластины типа КНС
(кремний на сапфире).
В зависимости от используемого материала и способа возможных техно
логических реализаций метода диэлектрической изоляции разработаны сле
дующие типовые процессы:
· EPICтехнология;
· декальтехнология;
· КНСтехнология.
EPIC"технология. Данная технология основана на получении изолирую
щих областей из слоев оксида (нитрида) кремния и поликристаллического
кремния. В зависимости от последовательности их формирования EPICтех
нология имеет несколько модификаций. Последовательность формирования
простой ИМС на биполярных транзисторах с диэлектрической изоляцией
элементов слоев оксида кремния представлена на рисунке 1.36. Вначале со
ставляют партию кремниевых пластин nтипа с удельным сопротивлением
0,2–10 Ом×см, которые подвергают очистке.
Затем в исходных пластинах nтипа диффузией сурьмы или мышьяка на
глубину 1–2 мкм формируется скрытый n+слой по всей площади пластины.
Путем термического окисления пластин со стороны n+слоя на поверхности
пластины получают маскирующий слой оксида. Методом первой фотолитог
рафии в этом слое создают окна под изоляционные области (рис. 1.36а), а за
а

г

б

в

д

Рис. 1.36

Последовательность
формирования
полупроводниковой ИМС,
изготавливаемой
по EPICтехнологии:
1 — исходная пластина кремния nтипа; 2 — диффузионный скрытый слой n+типа; 3 — оксид кремния;
4 — поликристаллический кремний (подложка).

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

85

счет травления кремния в не защищенных оксидом участках — канавки глу
биной 8–15 мкм (рис. 1.36б).
Для получения на рельефной поверхности пластины слоя оксида толщи
ной около 1 мкм используют пиролиз силона или термическое окисление
(рис. 1.36в). На поверхности пластин со стороны окисленных канавок нара
щивается поликристаллический кремний толщиной 0,2–0,25 мкм (рис. 1.36г),
который является основанием (подложкой) будущей ИМС.
После этого с противоположной поверхности пластины (со стороны крем
ния nтипа) отшлифовывают или стравливают слой монокристаллического
кремния nтипа до оксидного слоя (рис. 1.36д). Таким образом, получают
области кремния nтипа со скрытыми n+слоями, изолированные друг от дру
га слоем SiO2. В этих областях методом окисления, фотолитографии и диф
фузии формируют элементы микросхемы. Дальнейший процесс изготовле
ния, начиная с формирования базовых областей, проводят аналогично пла
нарноэпитаксиальному.
Данный технологический процесс позволяет получить хорошую изоля
цию между элементами, как по постоянному, так и по переменному току,
поскольку емкость, образованная слоем оксида, может быть очень малой
(30 пФ/мм2 при слое оксида кремния толщиной 1 мкм). Измеренное сопро
тивление изоляции превышает 1012 Ом при напряжении 100 В, а пробивное
напряжение выше 800 В для слоя толщиной 1 мкм. Кроме того, EPICтехно
логия дает возможность изготовить на одном кристалле высокочастотные и
низкочастотные диоды, используя селективную диффузию золота, а также
облегчает получение на одном кристалле транзисторов типов npn и pnp.
По такой технологии целесообразно изготавливать микромощные и быстро
действующие цифровые и высокочастотные аналоговые ИМС. Но стоимость
технологического процесса при этом высока по сравнению с процессами изо
ляции pnпереходами.
В модифицированном EPICпроцессе применяют селективное эпитакси
альное наращивание. При этом исходной является пластина кремния n+
типа с вытравленными и окисленными канавками, на поверхность которой
(со стороны канавок) наносят поликристаллический кремний. Затем плас
тину шлифуют со стороны монокристаллического кремния, после чего ее
поверхность окисляют и фотолитографией вскрывают окна к n+слою. После
травления n+слоя на определенную глубину проводят селективное эпитак
сиальное наращивание слоя кремния nтипа с заданным удельным сопро
тивлением. Затем пластину полируют, после чего в локальных эпитаксиаль
ных слоях формируют элементы ИМС.
Используется разновидность EPICпроцесса — так называемый позитив,
ный метод изоляции, основанный на двукратном нанесении поликристал
лического кремния. В данном случае исходной служит пластина кремния
n+типа с эпитаксиальным nслоем. На пластину после окисления со сторо
ны n+слоя наносят поликристаллический кремний. Затем в эпитаксиаль
ном nслое формируют разделительные канавки на всю глубину структуры
nn+. После этого термическим окислением создают на рельефной поверхно
сти слой оксида кремния, а затем на него наносят поликристаллический

86

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

кремний, который заполняет канавки. После шлифовки и полировки повер
хности в локальных областях эпитаксиального слоя nтипа формируют эле
менты.
Разработана также технология, в которой сочетаются приемы стандарт
ного EPICпроцесса и позитивного метода с двукратным нанесением поли
кристаллического кремния.
Необходимо отметить, что EPICтехнология требует прецизионной меха
нической обработки, которая затруднена изза наличия прогиба подложки в
результате различия коэффициентов температурного линейного расшире
ния монокристаллического и поликристаллического кремния и оксида крем
ния. Изза разной микротвердости материалов на поверхности появляются
ступеньки, что затрудняет качественную металлизацию. С целью устранения
отмеченных недостатков разработаны технологические процессы, в которых
вместо поликристаллического кремния для изолирующих областей и основа
ния кристаллов используют стекло, ситалл и керамику. Такие процессы име
ют общее название «кремний в диэлектрике» (КВД). У них много общего с
обычным EPICпроцессом. Отличие состоит в том, что сначала формируют
элементы ИМС (рис. 1.37а), а затем пластину с элементами со стороны выво
дов подвергают локальному травлению — создают мезаобласти (рис. 1.37б).
После этого пластину со стороны мезаобластей прикрепляют к вспомо
гательной пластине (рис. 1.37в), а ее обратную сторону подвергают шлифо
ванию (рис. 1.37г) с последующим нанесением изолирующего диэлектрика
(рис. 1.37д). Завершают процесс удалением вспомогательной пластины
(рис. 1.37е) и металлизацией.
Декаль"технология. Эта технология основана на создании изоляции воз
душными зазорами, с помощью которых элементы ИМС отделены друг от
друга с боковых сторон. При этом элементы ИМС удерживаются на едином
конструктивном основании. По декальтехнологии изготавливают ИМС с
балочными выводами, которые выполняют роль электрических соединений
а

б

г

д

в

е

Рис. 1.37

Изготовление биполярных ИМС с изоляцией стеклом, ситаллом или керамикой:
а — формирование элементов; б — получение мезаобластей; в — наклейка вспомогательной пластины; г —
шлифовка; д — запрессовка элементов в стекло, ситалл или керамику; е — удаление вспомогательной пластины.

87

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

а

б

в

Рис. 1.38

Изготовление биполярных ИМС с изоляцией
воздушными зазорами и балочными выводами:
а — формирование элементов; б — изготовление балочных выводов; в — локальное травление.

и механической опоры кристалла. По такой технологии сначала формируют
элементы ИМС (рис. 1.38а), затем создают систему соединений, используя
слои титана, платины и золота (рис. 1.38б), после чего с обратной стороны
пластины локальным травлением удаляют лишние участки между элемен
тами (рис. 1.38в). Достоинством технологии является отсутствие механичес
кой обработки и высокотемпературных процессов на этапе формирования
изолирующих областей.
КНС"технология. Весьма перспективная технология кремния на сапфи
ре (КНС) является разновидностью технологии с воздушной изоляцией. Она
предусматривает создание изолированных островков кремния с помощью
избирательного травления эпитаксиального слоя монокристаллического
кремния, выращенного на поверхности сапфировой подложки (использует
ся структура типа КНД — кремний на диэлектрике), и последующее форми
рование в этих островках элементов ИМС по обычной планарной техноло
гии. КНСтехнология применима для изготовления как биполярных, так и
МДПИМС, где она наиболее целесообразна.
Дальнейшее развитие процессов полной диэлектрической изоляции на
правлено на увеличение диаметра исходных пластин (с 60 до 100 мм), ис
пользование ионного легирования для внедрения ионов азота в кремниевую
пластину с целью создания изолирующих областей из нитрида кремния, фор
мирование биполярных транзисторов с эмиттером из поликристаллического
кремния. Процессы полной диэлектрической изоляции применяют в основ
ном для изготовления ИМС первой и второй степеней интеграции (исключе
ние составляет КНСтехнология), к которым предъявляются особые требо
вания по радиационной стойкости и электрической изоляции на частотах до
нескольких гигагерц. По этим процессам изготавливают как цифровые, так
и аналоговые ИМС, в том числе постоянные запоминающие устройства.
1.5.4.
ИЗГОТОВЛЕНИЕ БИПОЛЯРНЫХ ИМС
С КОМБИНИРОВАННОЙ ИЗОЛЯЦИЕЙ

В основу изготовления полупроводниковых биполярных ИМС с комби
нированной изоляцией положены процессы, обеспечивающие формирова
ние элементов с изоляцией pnпереходами их горизонтальных участков и
диэлектриком — вертикальных боковых областей.

88

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для боковой изоляции используют оксид и нитрид кремния. Основными
процессами технологии биполярных ИМС с комбинированной изоляцией
являются: изопланарная технология; эпипланарная технология; полипла,
нарная технология.
Изопланарная технология. Процессы изопланарной технологии основа
ны на использовании кремниевых пластин с тонким (2–3 мкм) эпитаксиаль
ным слоем, селективного термического окисления кремния на всю глубину
эпитаксиального слоя вместо разделительной диффузии, проводимой в обыч
ном планарноэпитаксиальном процессе. Реализация такого процесса дости
гается использованием при маскировании на первых стадиях формирования
структуры ИМС специфических свойств нитрида кремния Si3N4. Нитрид
кремния препятствует превращению кремния в SiO2 в местах, где Si3N4 слу
жит в качестве защитного слоя. Кроме того, нитрид кремния легко удаляет
ся отравителем на основе фосфорной кислоты, который не воздействует на
оксид. Изопланарная технология позволяет создавать тонкие базовые облас
ти и небольшие коллекторные области с оксидными боковыми стенками и,
тем самым, обеспечивает получение транзисторных структур малых разме
ров и высокого быстродействия.
Имеются две разновидности изопланарной технологии: «ИзопланарI» и
«ИзопланарII». При изготовлении ИМС по процессу «ИзопланарI» в каче
стве исходной используют кремниевую пластину pтипа с эпитаксиальным n
слоем и скрытым n+слоем. Начинают процесс с наращивания на поверхности
пластины слоя нитрида кремния (рис. 1.39а), в котором с помощью фотолито
графии формируют окна под изолирующие области. Затем производят травле
ние кремния на глубину, большую половины толщины эпитаксиального слоя
(рис. 1.39б), после чего окислением вытравленные канавки заполняют окси
дом кремния (рис. 1.39в). После удаления слоя нитрида при маскировании
оксидом кремния в локализованных островках кремния («карманах») форми
руют транзисторные структуры и осуществляют металлизацию (рис. 1.39г).
Процесс «ИзопланарII» отличается тем, что в формируемой транзистор
ной структуре эмиттерные области боковой стороной выходят на изолирую
щий слой, а приконтактные области коллекторов формируются в самостоя
тельных «карманах» и соединяются с базовоэмиттерными областями, скры
а

в

б

г

Рис. 1.39

Последовательность формирования полупроводниковой ИМС
по процессу «ИзопланарI»

89

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

а

б

в

г

Рис. 1.40

Последовательность формирования полупроводниковой ИМС
по процессу «ИзопланарII»

тыми n+слоями. При этом упрощаются процессы совмещения и конфигура
ции фотошаблонов и улучшаются параметры транзисторов. Процесс имеет
ряд разновидностей. Рассмотрим его более подробно. В качестве исходных
используют двухслойные пластины кремния pтипа с эпитаксиальным и
скрытым слоями (рис. 1.40а). При этом в зависимости от структуры форми
руемых транзисторов эпитаксиальный слой может быть разной электропро
водности: при изготовлении транзисторных структур с эпитаксиальной базой —
pтипа, а транзисторных структур с диффузионной базой — nтипа. После это
го на поверхности создают слой нитрида кремния, из которого формируется
защитная маска для создания транзисторов и резисторов. Не защищенные нит
ридом области кремния подвергают травлению на относительно большую глу
бину, что позволяет уменьшить высоту ступенек толстого изолирующего окси
да на поверхность пластины (рис. 1.40б). В результате длительного низкотем
пературного окисления области глубокого травления кремния заполняются
изолирующим оксидом, а участки, покрытые нитридом кремния, остаются
неокисленными (рис. 1.40в). При этом формируются изолированные оксидом
области кремния, в которых далее создают транзисторы, диоды и резисторы.
Последовательность следующих операций зависит от типа электропровод
ности выращенного эпитаксиального слоя. Для структур с эпитаксиальной
базой, т. е. в случае выращенного эпитаксиального слоя pтипа, следующей
операцией является глубокая диффузия примесей nтипа к коллекторным об
ластям транзистора. Для ее проведения осуществляют селективное травление
нитрида кремния с соответствующих участков пластины, практически не зат
рагивающее изолирующий оксид. При этом для облегчения совмещения ис
пользуют фотошаблоны с перекрытием областей изолирующего оксида. В ре
зультате проведения глубокой диффузии создаются участки электропровод
ности n+типа, которые отделены от базовых областей изолирующим оксидом.
Далее при необходимости проводят фотолитографию в нитриде кремния,
защищающем базовые области, для вскрытия окон под диффузию примесей
pтипа. Такую диффузию проводят для получения резисторов с различным

90

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

сопротивлением. При осуществлении данного процесса могут быть получе
ны резисторы на различных слоях: базовом pтипа; эпитаксиальном nтипа;
скрытом и глубоком диффузионном n+типа. Глубокий диффузионный слой
и скрытый слой можно использовать также для внутрисхемных соединений.
В случае изготовления структур с диффузионной базой, когда предвари
тельно был выращен эпитаксиальный nслой, после создания изолирующего
оксида формируют базовые области pтипа. Для этого путем фотолитографии
в нитриде вскрывают окна под базовые области и проводят диффузию приме
си pтипа. При этом могут формироваться и диффузионные резисторы.
Затем независимо от типа изготавливаемых структур создают эмиттер
ные области. С поверхности пластины удаляют нитрид, пластину подверга
ют термическому окислению. В слое оксида путем фотолитографии форми
руют окна под эмиттерные области и проводят диффузию примеси n+типа.
В структурах с диффузионной базой одновременно с получением эмиттер
ных областей создают высоколегированные области n+типа к коллектору.
Завершается изопланарный технологический процесс изготовления кри
сталлов ИМС металлизацией — созданием контактов к структурным элемен
там и внутрисхемных соединений между ними (рис. 1.40г) — и нанесением
защитного слоя. Осуществляют это с помощью обычных процессов фотоли
тографии в слое SiO2, вакуумного напыления алюминия, фотогравировки по
алюминию, выжигания алюминия и пассивации.
Использование изопланарного процесса для изготовления полупровод
никовых ИМС расширяет функциональные возможности ИМС вследствие по
лучения различных по структуре и параметрам транзисторов и резисторов.
В таких ИМС достигается очень высокая плотность размещения элементов, так
как уменьшаются вдвое по сравнению с планарноэпитаксиальными размеры
транзисторов и уменьшается площадь под изолирующие области. Кроме того,
при изопланарной технологии ограничена диффузия в боковом направлении и
обеспечивается самосовмещение фотошаблона с подложкой при фотолитогра
фии. Поэтому можно утверждать, что изопланарный технологический про
цесс является наиболее перспективным и целесообразным для изготовления
быстродействующих полупроводниковых ИМС и запоминающих устройств.
По изопланарной технологии изготавливают быстродействующие бипо
лярные ОЗУ и ПЗУ емкостью до 64 кб и 16разрядные микропроцессорные
наборы. Ее использование для изготовления инжекционных логических схем
(так называемая И3Лтехнология) позволила резко улучшить характеристи
ки многоколлекторных транзисторов при сохранении малой занимаемой
площади и высокой плотности размещения элементов. Разработан целый
ряд усовершенствованных вариантов (модификаций) типовых процессов
изопланарной технологии, в которых применяют:
· селективное анодирование кремния (обработку в электролитах) с целью
получения пористого кремния для боковой изоляции (вместо термиче
ского окисления);
· ионное легирование для формирования базовых и эмиттерных областей,
что сокращает количество процессов диффузии и маскирования и улуч
шает параметры транзисторов.

91

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

Эпипланарная технология. Данная технология является разновиднос
тью изопланарного процесса, в котором изменена последовательность фор
мирования структур, а окончательная конструкция кристалла остается пре
жней. Процесс (рис. 1.41) основан на локальном селективном эпитаксиаль
ном наращивании кремния в окнах толстого оксида кремния. Для этого на
поверхность пластины кремния pтипа с эпитаксиальным nслоем пироли
тически осаждают слой оксида кремния толщиной 2,0–2,5 мкм, в котором
вскрывают окна (рис. 1.41а). Затем проводят локальное эпитаксиальное по
крытие кремния nтипа (рис. 1.41б) и в полученных таким образом «карма
нах» nn+типа формируют транзисторы и другие элементы (рис. 1.41в). Эпи
планарная технология позволяет реализовать в локальных эпитаксиальных
слоях толщиной 2 мкм транзисторы с малыми паразитными связями. Она
перспективна для ВЧмикроэлектроники. Основной недостаток этой техно
логии — трудность воспроизведения процессов локальной эпитаксии, что
сдерживает ее широкое применение.
Полипланарная технология. В основу полипланарной технологии поло
жено вертикальное анизотропное травления кремния с ориентацией (110),
что позволяет формировать в эпитаксиальном слое Vобразные разделитель
ные области для межэлементной изоляции. Различают две разновидности
этой технологии: VATEпроцесс и VIPпроцесс.
Для формирования кристалла ИМС по VATEпроцессу используют двух
слойные кремниевые пластины pтипа с эпитаксиальным nслоем и скрыты
ми n+слоями, в которых локальной диффузией акцепторной примеси созда
ют базовые области (рис. 1.42а).
Затем в условиях маскирования оксидом кремния производят травление
Vобразных канавок на всю глубину эпитаксиального слоя (рис. 1.42б), пос
ле чего поверхность Vобразных канавок покрывают тройным диэлектриче
ским слоем SiO2 — Si3N4 — SiO2 (рис. 1.42в).
После этого формируют локальные высоколегированные эмиттерные и
приконтактные коллекторные области n+типа. Завершают процесс метал
лизацией, для чего используют Al или трехслойную систему Ti — Pt — Au.
а

б

в

Рис. 1.41

Последовательность формирования полупроводниковой ИМС
по эпипланарной технологии
а

б

в

Рис. 1.42

г

Последовательность формирования полупроводниковой ИМС
по полипланарной технологии (VATEпроцесс)

92

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

г

Рис. 1.43

Последовательность формирования полупроводниковой ИМС
по полипланарной технологии (VIPпроцесс)
123456789 53
3237826763 78 59686
284 6749856 924564 1

1 2 3 4 5 6 2 7 89

8 596
267826
2345856

935325
673
69 53

!"#$

1 6962
%&8 9
98725
6''68

1 6962
%&8 (3
4 6''
68

1 69 
43568)
728 '7
*3(954

93
53253

123456758
95
45 56

6

6

6

6

6

6

12345628
9 324 6
53356

6

6

6

6

6

6

123456
277 2!6

6

6

6

"6

"6

6

1234565238
4 2!6

6

6

6

"6

"6

6

При этом металлизированная разводка расположена на рельефной поверх
ности (рис. 1.42г).
Отличительной особенностью VIPпроцесса является формирование кри
сталлов ИМС с гладкой поверхностью, что повышает качество и надеж
ность внутрисхемных соединений. Для этого полученную после травления
рельефную поверхность (рис. 1.43а) защищают двойным слоем SiO2 — Si3N4
(рис. 1.43б), поверх него выращивают поликристаллический кремний, лиш
нюю часть которого удаляют полированием до слоя Si3N4 (рис. 1.43в). Завер
шают формирование элементов и внутрисхемных соединений металлизацией,
как по обычной технологии (рис. 1.43г).
Полипланарная технология обеспечивает создание ИМС, которые по
удельной плотности размещения элементов и электрическим характери
стикам аналогичны ИМС, изготовленным по изопланарной технологии,
но имеют меньшую площадь изоляции. Однако эти процессы более трудо
емки. Полипланарную технологию применяют для изготовления не толь
ко биполярных ИМС, но и МДПИМС, а также БИС с инжекционным
питанием.
В таблице 1.20 дано сравнение по технологичности наиболее распростра
ненных процессов изготовления полупроводниковых ИМС на биполярных

7

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

93

транзисторах. Анализ данных таблицы 1.20 по числу основных процессов по
казывает, что наиболее простой является технология, основанная на исполь
зовании трех фотошаблонов. Однако ИМС, изготавливаемые по этой техноло
гии, характеризуются наименьшим быстродействием. Перспективными яв
ляются процессы, основанные на изолирующей коллекторной или базовой
диффузии, из которых последний технологичнее по количеству операций, но
требует прецизионного проведения отдельных операций. Планарноэпитак
сиальную и EPICтехнологии считают наиболее продолжительными и трудо
емкими по количеству операций, но пока они самые распространенные и
отработанные в промышленности для получения ИМС среднего уровня ин
теграции.
Изопланарный процесс по количеству операций проще планарноэпитак
сиального и сложнее процесса с коллекторной изолирующей диффузией, хотя
его применение связано с глубоким окислением. Кроме того, он является
наиболее перспективным для получения БИС с высоким процентом выхода
годных схем, различной функциональной сложности и высокой плотности
размещения элементов.
Помимо рассмотренных технологических процессов используют техно
логию, основанную на ионном легировании, которая наиболее применима
для изготовления полупроводниковых ИМС на биполярных транзисторах
для СВЧдиапазона, содержащих только транзисторы и резисторы. При этом
структурные области ИМС получают либо только ионным легированием, либо
в сочетании с диффузией. Ионное легирование в таких процессах использу
ют для формирования или базовых и эмиттерных областей, или только базо
вых областей. В последнем случае эмиттерные области создают путем диф
фузии до формирования базы. Базовые области, которые формируют ион
ным легированием, используют в качестве резисторов, причем внедрение
ионов в кремний осуществляется сквозь предварительно созданный терми
ческий оксид SiO2. Остальные операции проводят аналогично обычной пла
нарной технологии.
1.5.5.
ИЗГОТОВЛЕНИЕ СОВМЕЩЕННЫХ ИМС

Для расширения номиналов и повышения точности воспроизведения ре
зисторов и конденсаторов в полупроводниковых ИМС, а также улучшения
их рабочих характеристик разработана специальная комбинированная тех
нология, состоящая из двух групп процессов — планарной и пленочной тех,
нологий, которую называют совмещенной.
С помощью первой группы процессов — планарной или планарноэпи
таксиальной технологии — в объеме полупроводниковой пластины изготав
ливают активные элементы ИМС и по возможности резисторы и конденса
торы. Вторую группу процессов — пленочную технологию — используют
для получения пассивных элементов — пленочных резисторов и конденса
торов непосредственно на поверхности слоя SiO2, выращенного на поверх
ности монолитной структуры, ранее сформированной процессами первой
группы.

94

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

г

Рис. 1.44

Последовательность формирования полупроводниковой ИМС
по совмещенной технологии

Последовательность формирования структуры ИМС по совмещенной тех
нологии показана на рисунке 1.44. Изготовление ИМС по совмещенной тех
нологии начинают с формирования транзисторных структур, для чего ис
пользуют, как правило, планарноэпитаксиальную технологию. В исходной
полупроводниковой пластине из кремния pтипа, применяя процессы тер
мического окисления, фотолитографии и диффузии, получают изолирую
щие области и транзисторные структуры. Одновременно формируют некри
тичные по номинальному значению и точности диффузионные резисторы и
конденсаторы. На последнем этапе выполняют межэлементные соединения.
Затем на поверхность пластины наносят толстый слой SiO2 (около 1 мкм),
который служит изолирующим основанием для напыления пленочных эле
ментов (рис. 1.44а). После этого приступают к формированию пленочных
элементов. Одновременно с пленочными резисторами изготавливают контак
тные площадки для элементов, расположенных под слоем оксида в объеме
полупроводниковой пластины. Затем формируют пленочные конденсаторы и
необходимые внутрисхемные соединения. В качестве материала для пленоч
ных резисторов обычно служит нихром, в качестве диэлектрика для пленоч
ных конденсаторов — оксид кремния, в качестве обкладок — алюминий.
Вторую группу технологических процессов — получение пленочных
элементов — осуществляют в такой последовательности.
Методом фотолитографии в изолирующем слое SiO2, покрывающем пла
стину с изготовленными в ней элементами, формируют окна под контакты с
полупроводниковыми элементами. На поверхность пластины напыляют
сплошной слой алюминия. Полученные на предварительном этапе окна за
полняются слоем алюминия и служат переходными контактными площадка
ми между элементами в объеме полупроводника и пленочными элементами.
Путем последующей фотолитографии в алюминиевом слое изготавлива
ют окна для размещения пленочных резисторов и на всю поверхность плас
тины напыляют слой нихрома. Нихром при этом не только осаждается на
поверхность алюминиевого слоя, но и проникает через вытравленные окна,

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

95

осаждаясь непосредственно на слое оксида кремния. Новый фотолитографи
ческий процесс и процесс травления алюминия позволяет удалить алюми
ний со всех участков пластины, кроме конкретных областей, захватывая и
участки с напыленной пленкой нихрома. В результате получают нихромные
резисторы и контактные переходные площадки.
После этого на подложку снова напыляют слой алюминия, в котором
методом фотолитографии формируют нижние обкладки конденсаторов и со
единения между пленочными резисторами, переходными контактными пло
щадками и нижними обкладками конденсаторов (рис. 1.44б). Одновременно
при этом получают периферийные площадки, необходимые для выполнения
соединений с выводами корпуса.
Затем на всю пластину напыляют изолирующий слой, который служит
диэлектриком конденсаторов и пассивирующим слоем для пленочных рези
сторов. В этом изолирующем слое методом фотолитографии создают окна
над периферийными контактными площадками и в соответствующих мес
тах для обеспечения контакта верхних обкладок конденсаторов с алюминие
выми соединениями, расположенными под изолирующим слоем (рис. 1.44в).
Последним этапом изготовления структуры ИМС по совмещенной техно
логии является напыление алюминия на всю поверхность пластины с после
дующей фотогравировкой для получения верхних обкладок конденсаторов
и недостающих соединений (рис. 1.44г).
Анализ совмещенного технологического процесса изготовления ИМС
показывает, что по сравнению с обычным планарноэпитаксиальным или
EPICпроцессом он содержит дополнительное количество операций, необхо
димых для формирования тонкопленочных элементов, которые кроме уве
личения продолжительности технологического цикла повышают стоимость
производства и снижают производительность. Однако полученные по совме
щенной технологии ИМС обладают определенными преимуществами как по
лупроводниковых, так и гибридных ИМС.
1.5.6.
ИЗГОТОВЛЕНИЕ МДП" И КМДП"ИМС

Технология изготовления МДПИМС занимает доминирующее положе
ние среди процессов изготовления полупроводниковых ИМС. Это объясня
ется тем, что ИМС на МДПтранзисторах составляют значительную часть
основных изделий микроэлектроники различного функционального назна
чения. Благодаря высокой надежности и большой функциональной сложно
сти МДПИМС имеют меньшие геометрические размеры, чем ИМС на бипо
лярных транзисторах. Технология изготовления кристаллов МДПИМС во
многом схожа с технологией биполярных ИМС. Отличие при этом обуслов
лено рядом конструктивнотехнологических особенностей самих МДПИМС.
Особенности технологии. Для технологии изготовления МДПИМС ха
рактерны следующие основные особенности, обусловленные конструкцией
и структурой ИМС на МДПтранзисторах:
а) весь процесс изготовления сводится к формированию МДПтранзисто
ров и соединений между ними, поскольку МДПструктуры используют не

96

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

только в качестве транзисторов, но и как резисторы и конденсаторы, т. е.
практически все схемные функции реализуются на одних МДПструктурах;
б) в технологических процессах отсутствуют операции по изоляции струк
тур, так как в МДПИМС они не требуются изза самоизоляции элементов;
в) внутрисхемные соединения выполняют не только с помощью алюми
ниевых металлических слоев, но и высоколегированных диффузионных слоев
кремния и материала затвора (молибдена, поликристаллического кремния),
значительно упрощая задачу многослойной разводки;
г) сравнительно легко в одном кристалле можно создавать МДПтранзис
торы с различным типом электропроводности канала, что позволяет изго
тавливать МДПИМС с большими функциональными возможностями на ком
плементарных структурах (КМДПИМС);
д) отдельные технологические операции, особенно совмещение фотошаб
лонов при фотолитографии, диффузия, окисление и др., требуют прецизион
ного их проведения, поскольку размеры МДПтранзисторов значительно
меньше биполярных, поэтому МДПИМС можно формировать с высокой плот
ностью размещения элементов.
ИМС на МДПтранзисторах изготавливают также по планарной техноло
гии, в основу которой положены известные процессы окисления поверхно
сти кремния, фотолитографии слоя оксида и диффузии примесей во вскры
тые окна.
Технология изготовления полупроводниковых ИМС на МДПтранзисто
рах значительно проще технологии биполярных ИМС. Так, количество ос
новных операций при формировании МДПИМС примерно на 30% меньше
по сравнению с количеством операций для биполярных ИМС (табл. 1.21),
причем намного меньше число высокотемпературных процессов, которые в
значительной степени влияют на процент выхода годных ИМС.
Из таблицы 1.21 видно, что трудоемкость изготовления ИМС на основе
МДПтранзисторов сравнительно низкая, поэтому потенциальный процент
выхода годных схем должен быть более высоким.
Наиболее ответственный этап изготовления МДПИМС — создание ди
электрического слоя под затвором, к которому предъявляются особые требо
вания: высокая электрическая прочность (E ³ 106 В/см), минимальная вели
чина и стабильность зарядов в слое и др. Изоляцию затвора в кремниевых
ИМС на МДПтранзисторах осуществляют с помощью оксида кремния SiO2,
который обладает достаточной электрической прочностью в тонких слоях.
Однако слой SiO2 имеет довольно большой положительный объемный заряд,
123456789 53
28

12345467897

6

 
46464



27

1 2 3 4 5 6 2 7 89 87

3237826763 1  96874 545 284
96874 545 284 9
1

69 25 1











 

97

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

который необходимо стабилизировать в процессе изготовления и учитывать
при проектировании.
Общие схемы процессов. МДПтранзисторы, отличающиеся по структу
ре и конструкции, а следовательно, и электрическим параметрам, требуют
разработки различных вариантов технологических процессов изготовления
МДПИМС. В зависимости от структуры МДПИМС в общем случае все тех
нологические процессы можно подразделить на процессы формирования
МДПИМС на транзисторах одного типа электропроводности и с взаимодо
полняющими типами электропроводности (комплементарные МДПИМС).
Различают nканальную, pканальную и КМДПтехнологии.
Поскольку МДПИМС реализуются только на МДПтранзисторах, соеди
ненных между собой согласно электрической схеме, ограничимся описанием
технологии изготовления самих транзисторов и внутрисхемных соединений.
На рисунке 1.45 приведена общая технологическая схема последователь
ности изготовления МДПИМС на транзисторах с каналом pтипа (pканаль,
ная технология). В качестве исходного материала применяют кремниевые
пластины nтипа с удельным сопротивлением 2,5–10 Ом×см. После подготов
ки поверхности таких пластин (соответствующей очистки) термическим окис
лением создают маскирующий слой SiO2, в котором методом фотолитогра
фии формируют окна под область истока и стока (рис. 1.45а). После этого
проводят двухстадийную диффузию бора и тем самым создают высоколеги
рованные области стока и истока глубиной 1–2 мкм (рис. 1.45б). Затем про
водят фотолитографию окон под тонкий диэлектрик (под затвором) и тща
тельную очистку поверхности кремния. Термическим окислением в сухом
кислороде создают оксид под будущим затвором толщиной около 0,1 мкм
(рис. 1.45в). Далее проводят фотолитографией вскрытие окон под контакты
и металлизацию алюминия, аналогично металлизации при создании ИМС
на биполярных транзисторах (рис. 1.45г, д). По такой же схеме осуществля
ется nканальная технология, т. е. могут быть изготовлены МДПИМС на
а

б

г

в

д

Рис. 1.45

Технологическая схема pканальной технологии

98

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

транзисторах с nтипом электропроводности, с той лишь разницей, что в
качестве исходной пластины используют кремний pтипа, а области истока и
стока формируют путем диффузии фосфора.
Для изготовления ИМС на МДПтранзисторах с взаимодополняющими
типами электропроводности индуцированных каналов в одном кристалле
необходимо создавать две области монокристаллического кремния p и nти
пов, к которым предъявляются следующие требования: хорошая электри
ческая изоляция между p и nобластями; оптимальное удельное сопротив
ление каждой области; применимость к каждой области стандартной пла
нарной технологии; надежность межсоединений.
Существует три возможных технологических метода создания ИМС, со
держащих МДПтранзисторы с каналами p и nтипов:
1) создание «карманов» pтипа в кремнии nтипа и, наоборот, с помощью
селективной диффузии;
2) создание «карманов» pтипа в кремнии nтипа и, наоборот, с помощью
эпитаксии;
3) соединение между собой МДПтранзисторов, изготовленных на под
ложках разного типа электропроводности.
Наиболее простым из них является первый метод, так как второй требует
применения сложной «рельефной эпитаксии», а третий — специальных ме
тодов сборки.
На рисунке 1.46 приведена последовательность изготовления ИМС по
КМДПтехнологии, основанная на диффузии «карманов». По такой техно
логии важен выбор оптимального удельного сопротивления «кармана». По
этому решают проблему создания диффузионных «карманов» pтипа с низ
кой (1017 см–3) концентрацией. Для получения «кармана» pтипа на подлож
ке nтипа процесс диффузии бора проводят в две стадии.
Вначале исходную пластину кремния nтипа подвергают первичному
окислению, затем выполняют фотолитографию «кармана» и двухстадийную
диффузию «кармана» на необходимую глубину (рис. 1.46а). После этого пу
а

б

в

г

д

е

Рис. 1.46

Технологическая схема КМДПканальной технологии

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

99

тем фотолитографии и диффузии поочередно формируют области истока и
стока в кремнии n и pтипов (рис. 1.46б, в). Затем производят фотолитогра
фию под тонкий диэлектрик (рис. 1.46г) по всей пластине, выращивание тон
кого оксида, фотолитографию контактных окон (рис. 1.46д) и металлиза
цию (рис. 1.46е).
Технологические проблемы и пути их решения. В процессе изготовле
ния МДПИМС возникают различные проблемы и трудности, которые ска
зываются на качестве ИМС и стабильности их параметров.
1. Наличие в оксиде под затвором положительных и отрицательных за
рядов, обусловленных кислородными вакансиями, ионами щелочных ме
таллов или водорода, приводит к нестабильности параметров МДПтранзис
торов в случае приложения к структуре электрического поля вследствие дрей
фа зарядов.
2. При определенных значениях потенциалов на шинах металлизирован
ной разводки возможны образования паразитных МДПтранзисторов, что
приводит к образованию каналов проводимости под слоем оксида, располо
женным под шиной разводки, и тем самым к возникновению токов утечки
между диффузионными областями. Кроме того, для МДПИМС опасным яв
ляется короткое замыкание металла затвора или разводки на подложку, осо
бенно на высоколегированные области истока и стока, вследствие «проко
лов» оксидного слоя.
3. Существенной проблемой изготовления МДПИМС является совмеще
ние затвора с областями истока и стока. Так, отсутствие перекрытия канала
металлом затвора приводит к неработоспособности МДПтранзистора, а слиш
ком большое перекрытие (расположение металла затвора над диффузионны
ми областями) — к образованию больших емкостей «затвор — исток» и «зат
вор — сток», что снижает быстродействие ИМС.
Для решения этих проблем разработаны различные технологические при
емы. Так, для стабилизации параметров ИМС на МДПтранзисторах приме
няют специальные методы обработки (очистки) поверхности кремния перед
созданием оксида под затвор, наносят фосфорносиликатное стекло на по
верхность оксида под затвором, а также производят низкотемпературный
отжиг кристаллов в восстановительной среде.
Эффективным методом очистки поверхности пластин перед окислением
является обработка в плавиковой кислоте с последующим длительным ки
пячением в воде для удаления фтора, который включается в решетку крем
ния и приводит к образованию дополнительного заряда. Фосфорносили
катное стекло, создаваемое при нагреве окисленной пластины в парах при
температуре около 1000°C, генерирует ионы натрия из оксида и является
хорошим барьером против проникновения примесей из металла в оксид. Ва
жен при этом режим создания оксида, требующий подачи окислителя (кис
лорода) в строго контролируемом дозированном количестве и предваритель
но очищенном состоянии при температуре, близкой к температуре процесса
окисления. С целью предотвращения образования паразитных МДПтран
зисторов под шинами разводки металлизацию выполняют по слою оксида с
относительно большой толщиной (порядка 1,5 мкм), который получают при

100

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

первичном окислении. Процесс изготовления МДПИМС с использованием
толстого оксида называют МТОПтехнологией («металл — толстый ок,
сид — полупроводник»). Его сущность заключается в том, что вначале на
поверхности пластины выращивают толстый слой SiO2, в котором с помо
щью фотолитографии вытравливают окна под общую область истока, стока
и канала. После этого пластину подвергают опять термическому окислению,
в результате чего создают маскирующий слой, в котором формируют окна
под исток и сток. Затем проводят обычные операции для формирования струк
туры ИМС.
Для более точного совмещения затворов с областью канала используют
технологию изготовления МДПтранзисторов с самосовмещающимся (фик
сированным) затвором на основе, например, поликристаллического крем
ния или молибдена.
Технология изготовления МДПИМС на транзисторах с фиксированны
ми затворами основана на том, что после создания толстого оксида или вскры
тия окон в нем для активных областей выращивают тонкий оксид под зат
вор, формируют затвор необходимых конфигураций и размеров, а затем об
ласти истока и стока. При этом материал затвора служит маской, и тем
самым осуществляется процесс самосовмещения затвора. Существует два
направления создания МДПИМС с фиксированным затвором: с помощью
диффузии, когда используется затвор из кремния или молибдена, и с помо
щью ионного легирования, когда используется металлический затвор из
алюминия.
Классификация технологических процессов. Для классификации типо
вых технологических процессов используют различные признаки: тип элек
тропроводности и вид МДПструктур; тип подложки (пластины); материал
затвора и подзатворного диэлектрика; способы формирования основных об
ластей МДПструктуры; технологические способы устранения возникающих
при изготовлении проблем. Как отмечалось, в зависимости от типа электро
проводности и вида МДПструктур различают pканальную, nканальную,
а также КМДП, VМДП, ДМДП и VДМДПтехнологии.
МДПИМС могут быть реализованы как на кремниевых пластинах (КП),
так и на пластинах кремния на сапфире (СП). Для формирования областей
истока и стока и канала применяют процессы локальной диффузии (ЛД) и
ионного легирования (ИЛ). Материалами затвора служат металлы (МЗ): алю
миний, молибден, вольфрам или легированный поликристаллический крем
ний (КЗ), а в качестве подзатворного диэлектрика — оксид кремния, нитрид
кремния, оксид алюминия. Подзатворный диэлектрик может быть однослой
ным и двухслойным. Различные способы используют также для обеспече
ния воспроизводимости и стабильности параметров МДПтранзисторов.
Классификация возможных процессов изготовления МДПИМС с учетом
этих признаков приведена на рисунке 1.47.
Типовые процессы. Для изготовления МДПИМС наиболее распростра
ненными являются следующие типовые технологические процессы: само
совмещенный толстооксидный, изопланарный, самосовмещенный с исполь
зованием ионного легирования, Vпроцесс, КНСтехнология и др.

101

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

Рис. 1.47

Классификация процессов МДПтехнологии

Самосовмещенный толстооксидный процесс. Данный процесс является
наиболее универсальным, позволяет получать ИМС с двумя и тремя слоями
соединений и допускает широкий выбор материалов диэлектрика и затвора.
Его особенностью является выращивание толстого защитного оксида и ис
пользование осажденного слоя нитрида кремния в качестве защитной маски
при диффузии.
Последовательность формирования структуры МДПИМС после основ
ных операций по самосовмещенной толстооксидной технологии показана на

102

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

г

Рис. 1.48

Последовательность формирования МДПИМС
по самосовмещенной толстооксидной технологии

рисунке 1.48. Процесс начинают с осаждения на подготовленную пластину
слоя нитрида кремния Si3N4. Затем в этом слое с помощью фотолитографии
вытравливают окна и проводят диффузию бора для получения областей
истока и стока (рис. 1.48а). Нитрид кремния, находящийся между истока
ми и стоками, защищают фоторезистором и производят травление незащи
щенного слоя Si3N4 (рис. 1.48б). Далее выращивают слой толстого оксида
(рис. 1.48в), удаляют слой Si3N4 и термическим окислением создают тонкий
слой оксида под затворы. Заканчивают процесс формированием затворов и
внутрисхемных соединений, для чего проводят обычную металлизацию алю
минием (рис. 1.48г). Основным преимуществом данного технологического
процесса является отсутствие высокотемпературных операций после форми
рования подзатворного оксида. Кроме того, в данной технологии возможно
формирование затворов из поликристаллического кремния, что обеспечива
ет получение трехслойной системы соединений (диффузионный слой, алю
миний и поликристаллический кремний). По данному технологическому
процессу изготавливают в основном ИМС на МДПтранзисторах pтипа. Са
мосовмещенная толстооксидная технология пригодна также для изготовле
ния МДПИМС на транзисторах nтипа, для чего существует несколько мо
дификаций типового технологического процесса, в которых материал затво
ра является маской при формировании областей истока и стока.
Процесс с кремниевыми затворами начинают с термического выращива
ния на пластинах pтипа толстого слоя оксида и последующих фотолитогра
фии и удаления оксида с участков, на которых формируют диффузионные и
затворные области. Затем термическим окислением создают оксид под зат
вор, наносят поликристаллический кремний и в процессе второй фотолитог
рафии вытравливают затворные области транзисторов и кремниевые шины в
местах будущих пересечений (рис. 1.49а).
Далее проводят диффузию примеси nтипа, формируя области истока и
стока и диффузионные соединения (рис. 1.49б). При более низких темпера
турах на пластину осаждают слой стекла, получаемого разложением силана,
а затем в этом слое с помощью фотолитографии вытравливают окна под кон
такты к поликристаллическому кремнию и диффузионным областям. На

103

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

поверхность пластины напыляют алюминий и с помощью четвертой фото
литографии формируют внутрисхемные соединения (рис. 1.49в). На заклю
чительной стадии производят вплавление алюминия для обеспечения оми
ческого контакта с кремнием, после чего поверхность всей структуры по
крывают слоем пассивирующего стекла. Для удаления стекла с контактных
площадок и с линий скрайбирования проводят пятую фотолитографию.
Рассмотренная технология позволяет создавать МДПтранзисторы с низ
ким пороговым напряжением и малыми геометрическими размерами. Основ
ным преимуществом данной технологии является уменьшение взаимодействий
между паразитными структурами, что достигается за счет использования со
единительных слоев с пороговыми напряжениями, превышающими рабочие
напряжения в МДПИМС. Это исключает возможность образования участ
ков с высокими утечками и с большими емкостями, возникновение которых
обусловлено инверсией электропроводности под затвором.
Применение самосовмещенной толстооксидной технологии для изготов
ления МДПИМС на транзисторах nтипа с кремниевыми затворами обеспе
чивает высокую надежность всей ИМС вследствие особого расположения со
единений отдельных областей структуры, как в процессе изготовления, так
и при эксплуатации.
Процесс формирования МДПИМС на транзисторах с молибденовыми зат,
ворами по самосовмещенной технологии аналогичен предыдущему. Основ
ные этапы такой технологии показаны на рисунке 1.50. Процесс начинают с
создания на поверхности кремниевой пластины nтипа защитного толстоок
сидного слоя толщиной 1,3 мкм. С помощью фотолитографии проводят се
лективное удаление оксида в местах формирования областей истока, стока и
затвора. В полученных окнах термическим окислением создают оксид под
затвор толщиной 0,1 мкм, после чего на пластину осаждают сплошной слой
а

б

в

Рис. 1.49

Последовательность формирования МДПИМС по самосовмещенной
толстооксидной технологии на транзисторах nтипа с кремниевыми затворами
а

б

в

Рис. 1.50

Последовательность формирования МДПИМС по самосовмещенной
толстооксидной технологии на транзисторах с молибденовыми затворами

104

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

молибдена. Затем проводят фотолитографию и травление молибдена, в ре
зультате чего формируют металлические затворы и первый слой соедини
тельной металлизации под толстым слоем оксида (рис. 1.50а).
После этого на пластину наносят слой легированного бором стекла, из
которого при температуре 1100°С проводится диффузия. Бор диффундирует
в кремниевую подложку только сквозь тонкий оксид затвора. При этом тол
стый оксид и молибден служат защитными масками, сквозь которые бор не
проникает. Тем самым достигается самосовмещение затвора. Области, леги
рованные бором, образуют исток и сток транзистора (рис. 1.50б).
На последнем этапе с помощью фотолитографии осуществляют одновре
менное вскрытие контактных окон к молибдену и диффузионным областям,
проводят осаждение алюминия и фотогравировкой по алюминию формиру
ют завершающий слой соединений (рис. 1.50в). Особенностью данного про
цесса является отсутствие диффузии в шину затвора, которая имеет место в
процессе с кремниевыми затворами. Это обеспечивает потенциально более вы
сокий выход пригодных МДПструктур. Кроме того, как и в предыдущем слу
чае, фоторезист не попадает на диэлектрик затвора, благодаря чему снижают
ся опасность его загрязнения и нестабильность порогового напряжения.
Изопланарный процесс. Особенностью изопланарной технологии явля
ется изоляция МДПструктур слоем оксида SiO2 и использование толстоок
сидной самосовмещенной технологии для получения МДПтранзисторов с
кремниевыми затворами в изолированных областях. При такой технологии
все активные области МДПИМС — области истоков, стоков, каналов и диф
фузионные соединения — формируют на мезаобластях, окруженных слоем
оксида кремния и выступающих над утопленной неактивной поверхностью
подложки (рис. 1.51). При этом мезаобласти покрывают двойным диэлек
трическим слоем, состоящим из слоя нитрида кремния, осажденного на слой
оксида, что защищает мезаобласти от последующей неглубокой диффузии
при формировании локальных областей pтипа и от локализованного выра
щивания толстого оксида. Благодаря этому слою достигается самосовмеще
ние диффузионных областей.
Формирование структуры МДПИМС
на транзисторах nтипа по изопланарной
технологии осуществляют следующим
образом (рис. 1.51). Сначала поверх
ность пластины pтипа подвергают тер
мическому окислению для получения
толстого слоя оксида, поверх которого
наносят слой Si3N4. Используя фото
литографию и селективное травление,
формируют мезаобласти. Затем в выт
равленные кремниевые области прово
Рис. 1.51
Структура МДПИМС, изготовленной
дят диффузию акцепторов на небольшую
по изопланарной технологии:
глубину. Такое селективное легирование
1 — исток; 2 — SiO2; 3 — алюминий; 4 — крем
поверхности подложки повышает удель
ниевый затвор; 5 — сток; 6 — диффузионный
проводник.
ную плотность заряда в приповерхност

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

105

ных областях и тем самым увеличивает паразитное пороговое напряжение.
В вытравленных областях, не защищенных Si3N4, термическим окислением
создают изолирующие слоем SiO2 области. Процесс термического окисления
проводят так, чтобы наращиваемый оксид образовывал с предварительно
нанесенным оксидом гладкую поверхность. Для формирования мезаоблас
тей, проведения термического окисления и селективного легирования тре
буется только одна фотолитография.
После этого слой Si3N4 удаляют, с помощью фотолитографии в защитном
толстом оксиде вскрывают окна под области истока, стока и затвора и по
самосовмещенной технологии формируют МДПструктуры. Заканчивают
процесс металлизацией.
Преимущества изопланарной технологии:
а) получение мезаструктур, изолированных слоем SiO2, позволяет умень
шить паразитные проводимости между отдельными транзисторами и повы
сить плотность их размещения;
б) селективное легирование под толстым оксидом улучшает электричес
кие характеристики МДПтранзисторов и дает возможность уменьшить рас
стояние между диффузионными областями соседних транзисторов до 5 мкм,
что также повышает плотность размещения транзисторов на подложке;
в) упрощается совмещение металлических контактов с диффузионными
областями, так как последние граничат не с подложкой, а со слоем SiO2; при
этом площадь под контакты может быть существенно уменьшена;
г) полученные структуры с гладкой поверхностью позволяют легко осу
ществлять металлизацию с минимальной высотой ступенек по поверхности,
выполнять алюминиевые шины шириной и зазорами менее 5 мкм, тем са
мым повышается выход годных и плотность упаковки ИМС.
Таким образом, изготовленные по изопланарной технологии МДПИМС
обладают высокой плотностью размещения элементов и улучшенными элек
трическими характеристиками (благодаря искусственно созданным высо
ким пороговым паразитным напряжениям). Такие МДПИМС легко выпол
няют совместно с ИМС на биполярных транзисторах.
Самосовмещенный процесс с использованием ионного легирования. Ион
ное легирование в технологии МДПИМС применяют в двух случаях: для
самосовмещения затвора с диффузионными областями и для получения МДП
транзисторов, работающих в режиме обеднения с низким пороговым напря
жением. В первом случае для изготовления МДПИМС используют так на
зываемую комбинированную диффузионно,ионную технологию. Согласно
этой технологии, основные этапы формирования структуры осуществляют
по обычной технологии, при этом области истока и стока создают диффузи
онным способом до выращивания тонкого оксида. Ионное легирование при
меняют на последней стадии формирования ИМС, когда выполняют встро
енный канал в промежутке между областями стока и затвора или (и) истока
и затвора. При этом достигается самосовмещение затвора.
Во втором случае ионное легирование также используют на последней
стадии изготовления ИМС, когда МДПструктуры уже сформированы, напри
мер, по толстооксидной технологии. При этом часть структуры подвергают

106

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

ионному легированию, с помощью которого между областями истока и стока
pтипа формируют встроенные каналы pтипа. Это позволяет получать тран
зисторы, работающие в режиме обеднения, которые используют в качестве
нагрузочных элементов. Тем самым достигается улучшение схемных пара
метров ИМС. Ионное легирование применяют также для осуществления опе
рации «загонка» при формировании «карманов» в КМДПтехнологии. По
рассмотренным технологическим процессам изготавливают подавляющее
большинство цифровых и аналоговых ИМС массового потребления. Даль
нейшее совершенствование процессов МДПтехнологии направлено на умень
шение геометрических размеров МДПструктур и повышение их быстродей
ствия, что особенно актуально при создании БИС.
1.5.7.
ТЕХНОЛОГИЯ ИЗГОТОВЛЕНИЯ ГИБРИДНЫХ ИМС
1.5.7.1.
ОСОБЕННОСТИ, КЛАССИФИКАЦИЯ ПРОЦЕССОВ
И ОСНОВНЫЕ ЭТАПЫ ИЗГОТОВЛЕНИЯ ПЛАТ

В основу гибридного метода создания изделий микроэлектроники (ИМС,
БИС, МБС) положены различные способы формирования пленочных струк
тур и применения компонентов. Несмотря на единичный подход к конструи
рованию гибридных ИМС, БИС и МСБ конструктивнотехнологическое их
исполнение различно и во многом определяется технологией изготовления.
Для изготовления гибридных ИМС имеется большое количество технологи
ческих процессов, что обусловлено рядом особенностей их конструкции и
возможностями пленочной технологии.
Особенности конструкции и производства. В конструктивном отношении
гибридная ИМС состоит из платы (пассивная часть) и смонтированных на ее
поверхности компонентов (активная часть). Поэтому в технологии изготов
ления гибридных ИМС можно выделить два основных цикла производства:
1) изготовление пассивной части (плат) — формирование на подложках
пленочных пассивных элементов, межэлементных и межкомпонентных со
единений и контактных площадок;
2) сборку и защиту плат — разделение подложек на платы, монтаж ком
понентов (кристаллов активных элементов и ИМС, дискретных пассивных
элементов), монтаж плат в корпус и защиту для получения готовой конст
рукции.
Отличительной особенностью является специфика изготовления плат в
зависимости от их назначения. Так, если плата предназначена для ИМС, то
она должна содержать в большинстве случаев все типы необходимых пле
ночных элементов (резисторы, конденсаторы), контактные площадки и со
единения (межэлементные и межкомпонентные), сформированные, как пра
вило, в одном слое. Если плата предназначена для гибридных БИС, то на
ней должны быть сформированы контактные площадки и межкомпонент
ные соединения, а иногда пленочные резисторы и межэлементные соедине
ния, причем соединения формируются на разных уровнях. Платы для МСБ
содержат в основном систему многослойных межкомпонентных соедине

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

107

ний и контактных площадок, хотя допускают изготовление на них пленоч
ных резисторов.
Различные способы формирования пленочных структур, широкий вы
бор разных материалов, в том числе и материала подложки, позволяют раз
рабатывать большое количество технологических процессов изготовления
плат, что является доступным для многих изготовителей.
Характерной особенностью технологии изготовления гибридных ИМС
является возможность подгонки пленочных элементов на этапе изготовле
ния плат и замены компонентов на этапе сборки, что повышает качество и
процент выхода годных ИМС.
Классификация технологических процессов. В основу классификации
технологических процессов изготовления гибридных ИМС (БИС и МСБ) по
ложены способы изготовления плат. Изготовить плату для гибридной ИМС
можно по тонкопленочной или толстопленочной технологии, а для БИС и
МСБ, кроме того, путем совместного применения этих технологий.
Сущность тонкопленочной технологии заключается в том, что для реа
лизации пленочных элементов тонкие пленки наносят вакуумными спосо
бами (термическим испарением в вакууме, катодным и магнетронным рас
пылением, реактивным распылением, ионноплазменным напылением),
а необходимая конфигурация пленочных элементов и внутрисхемных со
единений достигается с помощью известных методов — свободных или кон
тактных масок, фотолитографии, комбинации фотолитографии и свободных
масок, электроннолучевой гравировки.
При использовании свободных (съемных) масок нанесение пленки и фор
мирование конфигурации однотипных элементов совмещены, т. е. выполня
ются одновременно в одном процессе. При использовании фотолитографии
или электронного луча эти процессы разделены во времени, т. е. формирова
ние конфигурации осуществляется после нанесения пленки.
Толстопленочная технология основана на трафаретной печати — нане
сение на керамическую подложку через сетчатый трафарет различных по
составу и назначению паст с последующим их вжиганием; возможна также
фотолитографическая обработка нанесенных паст.
Применение в различном сочетании известных способов нанесения пле
нок, формирования конфигурации и взаимного расположения пленочных
элементов, а также использование подложек из разных материалов (рис. 1.52)
позволили разработать большое количество типовых технологических про
цессов изготовления плат. В основу их классификации положены назначе
ние плат, способы нанесения пленок и метод получения конфигурации.
Необходимо отметить, что съемные металлические маски для получения
конфигурации элементов можно применять только в сочетании с методами
термовакуумного и ионноплазменного напыления.
При нанесении пленок методом катодного распыления металлические съем
ные маски применять нельзя, так как они искажают (экранируют) электричес
кое поле между катодом и анодом, что приводит к прекращению процесса.
Диэлектрические маски в этом случае нецелесообразны изза низкой их
точности и сложности изготовления. Поэтому при использовании катодного

108

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 1.52

Классификация процессов изготовления плат ИМС, БИС и МСБ

распыления топологический рисунок в нанесенной пленке формируют фото
литографией или с помощью контактных масок.
Для изготовления плат гибридных ИМС распространение получили сле
дующие типовые технологические процессы:
· масочный, основанный на термовакуумном или ионноплазменном на
пылении тонких пленок через съемные маски;
· фотолитографический, основанный на термовакуумном, ионноплазмен
ном напылении или катодном распылении тонких пленок с последую
щим применением фотолитографии;
· комбинированный, основанный на нанесении пленок в вакууме и исполь
зовании свободных масок и фотолитографии;
· электронно,лучевой, основанный на термовакуумном напылении с при
менением электронного луча для гравировки;
· танталовая технология, основанная на физическом и реактивном ка
тодном распылении и анодировании с использованием фотолитографии;
· толстопленочная технология.
Аналогично классифицируют технологические процессы изготовления
коммутационных плат для гибридных БИС и МСБ, но только с учетом мате
риала подложки. Каждый из перечисленных процессов имеет свои разно
видности в зависимости от количества и типов пленочных элементов, нали
чия пересечений внутрисхемных соединений и используемых материалов.
Поэтому и последовательность операций при формировании пассивной час
ти гибридных ИМС и БИС различна. В то же время обязательной является
определенная последовательность нанесения пленок из различных материа
лов (резистивных, диэлектрических и проводящих).

109

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

Основные этапы изготовления плат. Во всех типовых технологических про
цессах основными этапами изготовления плат для гибридных ИМС являются:
1) изготовление и подготовка масок или (и) фотошаблонов;
2) подготовка оборудования, оснастки и материалов для нанесения пленок,
которая сводится главным образом к тщательной очистке поверхности узлов и
деталей подколпачного устройства вакуумной установки и др. (перечень ма
териалов для изготовления пассивной части гибридных ИМС с указанием
их назначения и способов нанесения пленок приведен в таблицах 1.22 и 1.23);
1 2 3 4 5 6 2 7 89

123456278969
123456279674356
4  9 7469

123224567849

35 8

8924 469 74 979 4 23 5 9

123456279

39

924 469
74 9

88

28 8

88

2332!" 332 8
3 35 #89 4$5!
32 896 35 8

&8'88

( 4$532 896!
 35 #83259235 8

28 8
 5358%8354 78



 9 24 32 8
3 35 8

888

28 8

35 8

4658 535 8

2

 5358

1232245678 9 35 8
465849

47294
1

72 9

4658$3$8

3$#8$3!
$8%8354 78

8#88#8
88

28 8

)6$8)*8

)6$8))8+))&,#8
)6$8))8

&-#8-8

9.9 $3 8 /$78
1 2 3 4 5 6 2 7 89

123456278969
8924 469 74 979546 3 5 9
 32389 7 2 969 46469
123456279
52 3 529

123456279 32389
7 2 969 46469

12345
2345

67895
3575

2345
75

333553837452345
3575

5
5
285
5
& 5
6' (65
& 5
+,(
5
& 5
+,(. 5
%72475
00( (
0(
%5

47 49 45 
3 49
5 3674
649546 36 9
7469 19



!"455383745
8#5



5
5



5
5

$ 

5
3575

0500 5

%383752775

5

3575

5

7243 4375775
%38375277-572(
43 4375775

5
5




3575
3575

3575




924 469 74 9

5

$

3575
3575

5

$

6789553837452345
)234*5
333553837452345
)234*5



7243 4375775
3575
5

3575

5
5

5
5

7

7243 43757(
7-533(/47375(
775
2127#57295

7

110

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

3) подготовка партии подложек, заключающаяся в формировании группы
подложек по критериям на соответствие техническим требованиям геометри
ческих размеров с последующей тщательной очисткой их поверхности;
4) нанесение пленок одним из методов с одновременным (в случае ис
пользования съемных масок) формированием конфигураций на подложки
групповым методом;
5) формирование конфигураций пленочных структур;
6) подгонка пленочных элементов (в случае необходимости) до заданных
номинальных значений параметров или их отношения (для группы однотип
ных элементов);
7) нанесение защитных покрытий на подложку с пленочными элемента
ми (за исключением участков над периферийными и внутренними контакт
ными площадками).
Последующие этапы составляют цикл операций по сборке и защите гиб
ридных ИМС: разделение подложек с пассивными элементами на платы,
монтаж компонентов, сборка в корпус, корпусная или бескорпусная защи
та. Последовательность операций при сборке гибридных ИМС определяет
ся методом монтажа компонентов (с помощью гибких или жестких выво
дов) и способом его реализации, а также типом применяемого корпуса.
При организации производства гибридных ИМС создаются производ
ственные участки: фотошаблонов, масок; фотолитографии; химический; на
пыления; термический; сборки и монтажа; герметизации; контроля парамет
ров; испытаний. В дальнейшем ограничимся рассмотрением основных типо
вых технологических процессов изготовления только плат для гибридных
ИМС, БИС и МСБ, поскольку вопросы сборки являются для них общими.
1.5.7.2.
ИЗГОТОВЛЕНИЕ ТОНКОПЛЕНОЧНЫХ
ГИБРИДНЫХ ИМС

Как следует из классификации и данных, приведенных на рисунке 1.51,
типовые процессы тонкопленочной технологии основаны на вакуумных ме
тодах нанесения пленок и формировании конфигурации с помощью масок и
фотолитографии.
Масочный процесс. Данный процесс, наиболее распространенный в се
рийном производстве, основан на осаждении различных пленок через съем
ные маски. Для получения каждого слоя тонкопленочной структуры из одно
го материала требуется отдельная маска, с помощью которой воспроизводят
топологию формируемого слоя. Нанесение пленок различной конфигурации
через съемные металлические маски осуществляют либо термическим испа
рением материалов в вакууме, либо ионноплазменным напылением.
Типовой технологический процесс изготовления пассивной части гибрид
ной ИМС, содержащей пленочные резисторы, конденсаторы и соединительные
проводники, включают в себя напыление через съемные маски вначале пленки
резистивного материала, затем проводящего; на последней стадии формируют
трехслойную структуру пленочных конденсаторов. Заканчивается процесс на
несением защитного слоя.

111

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

Технически процесс формирования многослойной пленочной структуры
напылением через съемные маски осуществляют двумя способами осажде
ния пленок: в раздельном и непрерывном вакуумных циклах. Каждый из
указанных способов имеет свои преимущества.
При раздельном способе для осаждения каждого слоя пленочной струк
туры на одну или несколько подложек требуется отдельный вакуумный цикл,
который выполняют на отдельной технологической установке. При этом нет
взаимного загрязнения испаряемых материалов, менее сложна технологи
ческая оснастка в вакуумной камере, имеется возможность межоперацион
ного контроля элементов.
При непрерывном способе, когда все слои микросхемы осаждают за один
вакуумный цикл, включается воздействие атмосферного загрязнения при осаж
дении каждого последующего слоя, значительно уменьшается время изготов
ления микросхемы за счет уменьшения количества циклов откачки вакуумной
камеры, нагрева и охлаждения подложки, легче обеспечивается автоматиза
ция процесса. При этом вакуумная камера технологической установки должна
быть оснащена устройствами для смены масок, испарителей и подложек.
Резистивноемкостные тонкопленочные микросхемы (RCсхемы) часто
изготавливают комбинированным способом: часть слоев осаждают в раздель
ных вакуумных циклах, а часть — в непрерывном.
На рисунке 1.53 показана последовательность формирования простейшей
тонкопленочной RCсхемы масочным способом при комбинированных ваку
умных циклах (для упрощения рисунка выбрана схема, содержащая резис
тор, конденсатор и соединения).
Первые две операции технологического процесса — нанесение резистив
ного слоя (рис. 1.53а), слоя контактных площадок и соединений (рис. 1.53б) —
выполняют в раздельных вакуумных циклах, а остальные операции — на
несение всех слоев тонкопленочного конденсатора (рис. 1.53в–д) и защит
ного слоя (рис. 1.53е) — в непрерывном вакуумном цикле. Такое построе
ние технологического процесса позволяет осуществлять контроль и под
гонку (в случае необходимости) резисторов после нанесения проводящего
слоя, а также исключает воздействия атмосферы на конденсаторы.
Формирование резистивного и проводящего слоев выполняют в вакуумных
установках, рабочие камеры которых оборудованы одним или несколькими
а

б

в

г

д

е

Рис. 1.53

Последовательность формирования тонкопленочной RCсхемы
осаждением пленок через съемные маски

112

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

испарителями и устройствами карусельного типа для смены нескольких под
ложек, совмещаемых со съемной маской одной конфигурации, а также уст
ройствами подвода их на позиции испарения.
Процесс формирования резистивного слоя осуществляют следующим об
разом. Перед началом технологического цикла производят подготовку ваку
умной установки путем очистки рабочей камеры и загрузки испарителя на
весками резистивного материала. На соответствующую карусель устанавли
вают подложки, закрепленные на специальных держателях вместе с маской,
и контрольные образцы для измерения удельного сопротивления резистив
ной пленки в процессе ее осаждения. После загрузки рабочую камеру отка
чивают до установления разрежения (100–300)×10–5 Па, нагревают подлож
ки до температуры 200–250°C, подводят на позицию испарения резистивно
го материала в подложку, разогревают его и, открывая заслонку, производят
напыление. При получении резистивного слоя заданной толщины, закрыв
заслонку, прекращают напыление и на позицию напыления подводят следу
ющую подложку. Затем выключают нагрев испарителя и подложек. Под
ложки сначала остывают в вакууме до температуры 50–60°C, а затем на воз
духе.
Аналогично осуществляют напыление проводящего слоя (внутрисхем
ных соединений) с той лишь разницей, что при формировании многослойной
структуры проводящего слоя и контактных площадок в испарители предва
рительно загружают несколько материалов (дватри), а у подложки пооче
редно производят смену испарителей, причем сначала на все подложки пос
ледовательно наносят слой одного материала, затем слой другого материала
и т. д., используя одну и ту же маску.
Формирование тонкопленочных конденсаторов в непрерывном вакуум
ном цикле осуществляется в многопозиционной вакуумной установке, ра
бочая камера которой оборудована несколькими позициями испарения, на
каждую из этих позиций устанавливают испаритель какоголибо материа
ла, а над ним — маску соответствующего слоя. Так, в рассматриваемом слу
чае (рис. 1.53) в специальные гнезда устройства совмещения помещают под
ложки, закрепленные на подложкодержателях, а ниже подложек непосред
ственно над позициями испарения — маски: над первой позицией — маску
нижней обкладки, над второй — маску диэлектрика, над третьей — маску
верхней обкладки, над четвертой — маску защитного слоя.
Последовательное напыление четырех слоев (рис. 1.53в–е) производят
таким образом: сначала наносят слой нижней обкладки на все подложки,
поочередно совмещая их с маской нижней обкладки, для чего напыление
осуществляют на первой позиции; затем одну из подложек переводят на вто
рую позицию, затем одну из подложек переводят на вторую позицию, совме
щают с маской диэлектрика конденсатора и после получения необходимой
толщины диэлектрика на эту позицию переводят остальные подложки. Ана
логично формируют верхнюю обкладку и защитный слой. Так как при этом
применяют различные материалы, технологические режимы для нанесения
каждого слоя (в частности, температура подложки, температура и время ис
парения) оказываются различными.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

113

Типовой технологический процесс изготовления пассивной части гиб
ридных ИМС с использованием масок имеет ряд вариантов в зависимости от
функционального состава пленочной структуры. В частности, выделяют ти
повые масочные процессы для изготовления ИМС, содержащих резисторы и
соединения (без пересечений), конденсаторы и соединения. При этом коли
чество операций сокращается, но последовательность нанесения пленок раз
личных материалов сохраняется.
Фотолитографический процесс. Такой технологический процесс осно
ван на нанесении нескольких слоев пленок различных материалов в ваку
уме в виде сплошных покрытий с последующим получением конфигура
ции каждого слоя методом фотолитографии. Этот процесс по точности из
готовления пленочных элементов и плотности их размещения на подложке
превосходит масочный. Однако вследствие недостатков данного процесса
применение его для получения ИМС с различными пленочными структура
ми ограничено.
Метод фотолитографии нельзя применять для создания многослойных
конструкций тонкопленочных ИМС, так как каждый раз для получения ри
сунка очередного слоя требуется обработка подложки травильным раство
ром. При этом неизбежно воздействие раствора на другие слои, в результате
чего изменятся их электрофизические свойства. Кроме того, после очеред
ной фотохимической обработки необходимо производить тщательную очис
тку подложки от следов химических реактивов, иначе невозможно добиться
удовлетворительной адгезии при осаждении последующих слоев. Обеспечить
же высокое качество очистки не всегда удается, поэтому технологический
процесс стремятся построить так, чтобы сначала нанести все слои микросхе
мы, а затем последовательным фотохимическим травлением получить их
рисунок. Но таким способом можно выполнить рисунок не более чем двух
слоев различной конфигурации, и, следовательно, невозможно изготовить
тонкопленочный конденсатор (кроме танталового) или осуществить пересе
чение двух проводников, разделенных диэлектрическим слоем.
В связи с этим метод фотолитографии наиболее применим для изготовле
ния ИМС, содержащих прецизионные резисторы сложной конфигурации,
соединения и контактные площадки. Изготовление пассивной части гибрид
ных ИМС, состоящих из резисторов, контактных площадок и соединитель
ных проводников, в случае использования двух различных материалов осу
ществляют в такой последовательности. Сначала наносят сплошные слои
резистивных пленок, затем сплошной слой материала контактных площа
док и соединений. Чаще всего контактные площадки изготавливают из не
скольких слоев различных материалов (подслой, основной проводящий слой
и защитный слой). Фотолитографию проводят в обратной последовательно
сти: получение конфигурации контактных площадок и соединений, после
этого — конфигурации затворов, на последнем этапе — формирование за
щитного слоя с помощью фоторезистора. В наиболее общем случае, когда
ИМС содержит две группы резисторов (высокоомные и низкоомные), типо
вой процесс включает в себя четыре фотолитографии: формирование кон
тактных площадок и соединений, формирование двух групп резисторов и за

114

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

Рис. 1.54

Последовательность формирования пленочной ИМС, содержащей резисторы
и соединения с использованием фотолитографии:
а — нанесение сплошных покрытий резистивного слоя и материалов проводящего строя; б —
получение контактных площадок; в — получение резистора.

щитного слоя. На рисунке 1.54 показана последовательность формирования
участка пассивной части гибридной ИМС, содержащего резистор (нихром) и
контактные площадки (медь с подслоем ванадия).
Нанесение сплошных покрытий резистивного слоя и материалов прово
дящего строя производят с помощью термического испарения в вакууме или
ионноплазменного напыления в непрерывном вакуумном цикле, после чего
получают структуру, изображенную на рисунке 1.54а. Затем подложки со
сплошными покрытиями подвергают последовательному фотохимическому
травлению для получения контактных площадок (рис. 1.54б) и резистора
(рис. 1.54в), для чего используют два фотошаблона. В процессах фотолито
графии при этом применяют как негативные, так и позитивные фоторезисты.
Данный технологический процесс широко распространен при изготовле
нии цифровых ИМС.
Комбинированный процесс. Как отмечалось, комбинированный процесс
основан на комбинации фотолитографического и масочного способов полу
чения конфигурации пленочных элементов. Фотолитографию используют
для формирования пленочных элементов (резисторов, соединений) сложной
конфигурации, масочный способ — для формирования пленочных элемен
тов, конфигурация которых проста или которые невозможно изготовить пу
тем фотолитографии. Наиболее часто комбинированный процесс применя
ют для изготовления ИМС, содержащих пленочные резисторы, конденсато
ры и соединения.
Согласно рассматриваемому технологическому процессу, на ситалловую
подложку последовательно в виде сплошного покрытия напыляют резистив
ный слой и дватри слоя для внутрисхемных соединений. Затем проводят две
фотолитографии: в результате первой формируют контактные площадки и
внутрисхемные соединения, в результате второй — пленочные резисторы.
После этого в непрерывном вакуумном цикле через соответствующие съем
ные маски напыляют нижние обкладки, диэлектрик и верхние обкладки
конденсаторов. Защитный слой формируют либо напылением через съем
ные маски, либо фотолитографией после нанесения защитного покрытия.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

115

В таком технологическом процессе наиболее полно отражены преимуще
ства применения съемных масок и фотолитографии. По комбинированной
технологии изготавливают также ИМС, содержащие только резисторы и со
единения. При этом с помощью фотолитографии формируют тот слой, кон
фигурация которого сложнее.
Электронно"лучевая технология. Данный типовой технологический про
цесс наиболее целесообразен для изготовления ИМС, содержащих только
пленочные резисторы и соединения. Технологический процесс формирова
ния пассивной части гибридной ИМС с использованием электроннолучевой
гравировки для получения пленочной конфигурации проводят в такой пос
ледовательности. Вначале на керамическую подложку в виде сплошных по
крытий напыляют резистивный и проводящий слои, после чего проводят
два фрезерования с помощью электронного луча для получения необходи
мой конфигурации пленочных элементов. Особенностью электроннолуче
вой технологии является возможность ее автоматизации. Поскольку пере
мещением электронного луча по поверхности легко управлять электриче
ским или магнитным полем, необходимую конфигурацию можно получить
по заданной программе. Такой программный способ изготовления наиболее
экономичен для получения ИМС, пассивная часть которых содержит резис
торы высокой точности и соединения.
Танталовая технология. Типовые технологические процессы изготовле
ния пассивной части гибридных ИМС по танталовой технологии основаны
на катодном распылении для нанесения пленок тантала и различных спосо
бах получения пленочных конфигураций. При этом металлические пленки
из тантала являются исходным материалом для формирования проводящих,
резистивных и емкостных элементов. Так, применяя реактивное катодное
распыление, можно получать резистивные пленки с большим диапазоном
удельного сопротивления, а используя анодирование пленок тантала — ди
электрические слои. Следовательно, общий принцип танталовой техноло
гии заключается в монолитности изготавливаемой пленочной структуры,
что значительно облегчает ее производство.
Возможности и преимущества танталовой технологии обусловлены, преж
де всего, особыми свойствами пленок тантала:
а) резисторы и конденсаторы могут быть получены на основе одного ма
териала, что существенно упрощает технологию и снижает стоимость ИМС;
б) RCэлементы на основе пленок тантала стабильны и надежны во времени;
в) с помощью анодирования пленок тантала можно получить диэлектрик
для конденсаторов, осуществить защиту резисторов и откорректировать зна
чение сопротивления;
г) высокое поверхностное сопротивление достигается при низком ТКR и
достаточной стабильности;
д) пленка Ta2O5 обладает высокой электрической прочностью, высоким
значением e, невосприимчивостью к влажности и высокой добротностью;
е) тантал не восприимчив к радиации.
В связи с этим по танталовой технологии можно изготавливать пас
сивные RCструктуры как с сосредоточенными, так и с распределенными

116

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

параметрами любой сложности и конфигурации. На основе танталовой тех
нологии можно получить три типа пленочных конденсаторов:
1) со структурой Ta — Ta2 — Au, для которой характерна высокая элект
рическая прочность;
2) со структурой Ta — Ta2O5 — Ni(Ti)Au, характеризующейся понижен
ной чувствительностью к влаге (благодаря прослойке из Ni или Ti);
3) со структурой Au — Ta2O5 — Al, характеризующейся низким сопро
тивлением обкладок и высокой добротностью.
Учитывая эти особенности и то, что пленки Ta2O5 травят в щелочном
травителе, а пленки тантала — в кислотном, можно получить различные
варианты типового технологического процесса.
Следует отметить, что по танталовой технологии практически невозмож
но изготовление многослойных структур, так как при фотолитографической
обработке верхнего танталового слоя будут нарушаться геометрические раз
меры нижних слоев тантала.
В промышленных условиях наиболее распространен следующий типовой
технологический процесс изготовления пассивной части гибридной ИМС по
танталовой технологии. Рассмотрим формирование тонкопленочной RCструк
туры по данному типовому процессу (рис. 1.55).
На подложку из стекла или ситалла наносят методом катодного распыле
ния сплошную пленку тантала. Эту операцию обычно производят на специ
альной установке, оборудованной транспортнобункерным устройством для
загрузки подложек и передвижении их на рабочую позицию в горизонталь
ном направлении. Электродная система установки состоит из плоского танта
лового катода и анода, в качестве которых служат горизонтальные загрузоч
ные устройства. По окончании процесса осаждения пленки тантала нужной
толщины на все подложки, загруженные в камеру установки, их подвергают
фотохимическому травлению (рис. 1.55а). При этом с помощью фотошабло
на ФШ1 в танталовой пленке вытравливают рисунки проводников и конден
сатора. Затем подложки очищают от следов фоторезиста и наносят на них
методом термического испарения слой алюминия. В дальнейшем произво
дят фотохимическое травление рисунка алюминиевой контактной маски с
помощью фотошаблона ФШ2 (рис. 1.55б) и осуществляют электролитическое
анодирование (рис. 1.55в) — на незащищенных участках танталовой плен
ки наращивают слой оксида тантала Ta2O5.
а

б

в

г

Рис. 1.55

Последовательность формирования тонкопленочной RCсхемы
по танталовой технологии:
а — фотохимическое травление; б — фотохимическое травление рисунка алюминиевой контактной маски с
помощью фотошаблона ФШ2; в — электролитическое анодирование; г — вытравливание рисунка верхней
обкладки конденсатора в сплошном слое алюминия.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

117

Анодирование выполняют в электрохимической ванне, наполненной элек
тролитом, в который погружен нерастворимый катод. Анодом служит плен
ка тантала, все элементы рисунка которой электрически соединены между
собой алюминиевой контактной маской.
Для того чтобы алюминий не окислялся, перед анодированием не удаля
ют с подложки защитный рельеф из фоторезиста, полученный перед этим.
При постоянной температуре электролита толщина пленки оксида зависит
только от напряжения, приложенного между анодом и катодом, поэтому про
цесс роста пленки оксида тантала довольно просто контролируется.
Получаемая в результате электролитического анодирования пленка ок
сида имеет непористую аморфную структуру, обладает химической стойко
стью и высокой механической прочностью. Вследствие этого оксид тантала
используется в качестве диэлектрика конденсатора и защищает танталовые
резисторы от коррозии. По окончании процесса анодирования с подложек
удаляют защитный рельеф из фоторезиста и снова осаждают на них методом
термического испарения сплошной слой алюминия, в котором затем вытрав
ливают рисунок верхней обкладки конденсатора (рис. 1.55г).
В других вариантах типового технологического процесса для получения
конфигураций проводящих пленок используют съемные диэлектрические
маски или электроннолучевую гравировку. Значительно упрощается тех
нологический процесс при изготовлении ИМС, содержащих резисторы и со
единения, в котором осуществляют нанесение двух слоев (тантала и золота)
и две последующие фотолитографии.
Несмотря на то, что процесс катодного распыления сложнее процесса
термического испарения в вакууме, благодаря технологичности и большим
возможностям танталовая технология широко используется при изготовле
нии высокостабильных гибридных ИМС.
1.5.7.3.
ИЗГОТОВЛЕНИЕ ТОЛСТОПЛЕНОЧНЫХ
ГИБРИДНЫХ ИМС

Изготовление пассивной части гибридных ИМС по толстопленочной тех
нологии основано на нанесении различных по составу и назначению паст
через сеточный трафарет с последующим вжиганием. ИМС, в которых пас
сивные элементы формируются в виде толстых пленок, называют толстопле
ночными, причем нанесение слоев допускается с двух сторон подложки, пос
ледовательность нанесения определяется температурой вжигания различ
ных по назначению паст.
Типовой технологический процесс изготовления толстопленочных ИМС,
содержащих резисторы, конденсаторы, контактные площадки и соединения,
показан на рисунке 1.56.
Приготовление порошков исходных материалов осуществляют по специ
ально разработанной для каждого материала технологии. Так, порошкооб
разное стекло получают путем очистки стекла с последующими сушкой,
помолом в планетарной мельнице, сушкой и просеиванием. Мелкодисперс
ный порошок молекулярного палладия получают сначала в виде осадков

118

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 1.56

Схема технологического процесса изготовления гибридных ИМС
по толстопленочной технологии

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

119

молекулярного палладия (как результат реакции восстановления палладия
из его солей путем введения цинка), который впоследствии подвергают очи
стке, сушке и последовательному просеиванию через два сита с металличе
ской сеткой № 09 и 02. Процесс приготовления мелкодисперсного порошка
молекулярного серебра такой же, с той лишь разницей, что молекулярное
серебро получают путем растворения азотнокислого серебра, которое приго
тавливают по своей технологии.
Для создания пленочных пассивных элементов независимо от назначе
ния готовят порошковую композицию, а затем пасту — в композицию добав
ляют органические компоненты (ланолин, масло вазелиновое, циалогекса
нол), которые размешивают. Процесс приготовления паст осуществляют на
специальных установках. Для формирования подложки используют в ос
новном керамику 22XC, которая состоит из окиси алюминия с добавкой де
сятых долей процента марганца (для обеспечения роста кристаллов), окиси
кремния (для задержки роста кристаллов) и окиси хрома (для увеличения
прочности). Все исходные компоненты перемешивают на валковой мельни
це в течение 24 часов, затем промывают в кислоте и дистиллированной воде,
после чего прокаливают при 600°С в течение 4 часов. Затем вводят парафин с
воском (для связки) и осуществляют отливку на литьевых машинах заготовок
керамических плат. После отливки производят предварительный обжиг при
1300°С, в результате чего выжигается связка и получается частичное спека
ние, и окончательный обжиг в водородных печах при температуре до 1600°С.
Поверхности подложки шлифуют до определенных размеров на шлифо
вальных станках, после чего промывают последовательно в теплой мыль
ной, проточной и дистиллированной воде. Промытые подложки погружают
в лодочки и подвергают обжигу в конвейерной печи при 600°С. Дальнейший
процесс формирования ИМС определяется количеством и видом изготавли
ваемых элементов и последовательностью их нанесения. Нанесение паст на
подложку осуществляют с помощью специального автомата. Подложки заг
ружают в бункер полуавтомата, устанавливают трафареты соответствующе
го рисунка, совмещают их с подложкой, после чего заранее нанесенный на
ракель слой пасты наносят через трафарет на подложку.
После каждого нанесения пасты производят ее вжигание, для чего под
ложку с нанесенной пастой помещают в кассету и устанавливают в печь для
вжигания. Процесс вжигания длится около 1,5 часа, температура вжигания
зависит от состава паст. Так, для пасты проводников температура вжигания
составляет около 800°С, для пасты диэлектрика — 700°С, для пасты резисто
ров — 640°С. Иногда процесс нанесения и вжигания диэлектрических паст
повторяют несколько раз (дватри). Пасты для вжигания подвергают терми
ческой обработке — сушке и обжигу. Сушка необходима для испарения ра
створителя из пасты. Наилучшим способом для этого является обогрев инф
ракрасными лучами.
Первой фазой процесса обжига является выжигание органических ве
ществ. На этом этапе температура не является критической (300–400°С) и
точность ее регулирования может быть невысокой. Спекание — следую
щая и наиболее ответственная фаза термической обработки — происходит

120

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

г

б
д

в

е

Рис. 1.57

Последовательность формирования пассивной части толстопленочной гибридной ИМС:
а — керамическая подложка; б — нанесение и вжигание проводящей пасты 1 с двух сторон; в — нанесение и
вжигание диэлектрической пасты 2; г — нанесение и вжигание проводящей пасты 1; д — нанесение и вжи
гание резистивной пасты 3; е — армирование платы с выводами 4.

в окислительной среде. Температура и время на этом этапе критичны, так
как химические реакции, определяющие конечный состав и физикохими
ческие характеристики пленок, протекают с большой скоростью. Поэтому
температуру вжигания и время обжига поддерживают строго постоянными
для получения пленок с воспроизводимыми параметрами. После изготовле
ния пленочных элементов подложку армируют проволокой. Затем осуще
ствляют подгонку резисторов до заданного номинала, чаще всего для этого
используют лазерную установку. Лучом лазера производят выжигание час
ти резистора, что приводит к увеличению его сопротивления. Монтаж ком
понентов и присоединение выводов на данных схемах не отличается от ана
логичных операций при изготовлении тонкопленочных гибридных ИМС.
Последовательность формирования пассивной части толстопленочной гиб
ридной ИМС показана на рисунке 1.57а–е.
Технологический процесс изготовления гибридных ИМС на основе тол
стых пленок заканчивается контролем работоспособности микросхемы и ее
испытаниями. Контроль осуществляют после каждой технологической опе
рации. Так, подложки с пассивными элементами контролируют визуально
по внешнему виду с помощью микроскопа. Этому контролю подвергают все
изготовленные платы. Качество изготовленных конденсаторов определяют
по значению емкости и добротности всех конденсаторов для 100% плат, ка
чество резисторов — по значению сопротивления.
Рассмотренный типовой технологический процесс обеспечивает просто
ту изготовления пассивной части, не требует сложного, дорогостоящего обо
рудования, что в свою очередь обусловливает низкую стоимость производ
ства. Толстопленочная технология позволяет применять крупносерийное,
автоматизированное производство ИМС. Все это характеризует данную тех
нологию как один из широко распространенных методов изготовления гиб
ридных ИМС.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

121

1.6.
ЭТАПЫ РАЗРАБОТКИ И ПРОЕКТИРОВАНИЯ
ПОЛУПРОВОДНИКОВЫХ ИМС
1.6.1.
ОСОБЕННОСТИ КОНСТРУИРОВАНИЯ И ТРЕБОВАНИЯ,
ПРЕДЪЯВЛЯЕМЫЕ К ИЗДЕЛИЯМ МИКРОЭЛЕКТРОНИКИ

Конструирование ИМС представляет собой сложный, многоэтапный про
цесс, тесно связанный с общим процессом проектирования радиоэлектрон
ной аппаратуры (РЭА), для которой предназначены разрабатываемые ИМС.
Процесс проектирования РЭА на ИМС условно можно разбить на несколько
этапов, важнейшими из которых являются:
1) разработка и согласование технического задания (ТЗ) на изготавлива
емую аппаратуру;
2) синтез функциональной схемы аппаратуры;
3) обоснование выбора конкретных физических методов реализации фун
кциональных преобразований;
4) согласование оптимальных требований к сложности ИМС и других ком
понентов аппаратуры;
5) синтез принципиальных электрических схем ИМС, отдельных узлов
РЭА и электрических соединений компонентов РЭА;
6) разработка конструкции ИМС и узлов РЭА;
7) разработка и обоснование выбора технологических методов изготовле
ния ИМС и узлов РЭА;
8) разработка конструкции РЭА в целом;
9) разработка технологии изготовления РЭА;
10) разработка методики измерений и испытаний ИМС и РЭА.
В процессе конструирования ИМС кроме общего технического задания,
которым руководствуются на всех этапах изготовления ИМС, выделяют час
тные технические задания, предназначенные для выполнения отдельных
этапов. Такие задания могут составляться на синтез и оптимизацию наибо
лее важных моделей ИМС, главных технологических операций ее изготов
ления, программ и методик измерения, основных испытаний ИМС и т. д.
Значение таких заданий возрастает по мере усложнения ИМС и процесса их
проектирования. Важнейшей частью технического задания является опре
деление функциональной задачи ИМС, вытекающей из назначения РЭА. Эту
часть задачи иногда называют кибернетической. Правильному формирова
нию кибернетической части технического задания на конструирование ИМС
придается первостепенное значение. При этом необходимо соблюдать следу
ющие основные требования:
а) задание должно содержать все важнейшие сведения, отражающие осо
бенности изготавливаемой ИМС;
б) задание должно быть построено по схеме, удобной для проведения
структурного синтеза последующих моделей;
в) форма составления задания должна быть относительно универсальной
и в равной степени применимой к широкому классу проектируемых ИМС.

122

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Из анализа перечисленных требований следует, что кибернетическую
часть задачи по составлению частного технического задания на ИМС удобно
формулировать в виде требований к схеме, предусмотрев при этом число вхо
дов и выходов ИМС, входные и выходные параметры и характеристики, а так
же алгоритм преобразования сигналов в ИМС. Следует иметь в виду, что под
входными и выходными сигналами понимают не только рабочие сигналы,
несущие полезную информацию, но также паразитные возмущения (элек
тромагнитные помехи, перепады питающих напряжений, флуктуации пара
метров внешней среды, световые потоки, акустические волны, радиацию и др.).
Особое внимание уделяют возмущениям, которые могут оказать существен
ное влияние на синтез и работу ИМС. В рамках алгоритма преобразования
входных сигналов в выходные последовательно выделяют и формулируют ав
тономные задачи в порядке их важности. К ним относятся основные задачи
алгоритма, вспомогательные задачи алгоритма, а также дополнительные за
дачи алгоритма работы ИМС.
Основные задачи алгоритма отражают сущность обработки полезных
информационных сообщений, для выполнения которых и предназначена
конструируемая ИМС. Вспомогательные задачи алгоритма обычно отража
ют дополнительные преобразования сигналов, необходимые для повышения
качества выполнения основных задач. Дополнительные задачи алгоритма
выявляются в процессе проектирования ИМС. По своему характеру допол
нительные задачи представляют собой вспомогательные задачи, сформули
рованные в результате корректировки технического задания. Корректи
ровка может затрагивать не только алгоритм преобразования сигналов, но
также входные и выходные параметры ИМС. Задачи алгоритма преобразо
вания сигналов отражают комплекс правил и требований, предъявляемых
к функционированию ИМС. Их можно формулировать текстуально, с по
мощью логических и математических выражений, графически и смешан
ным образом.
При электрическом моделировании ИМС основная задача заключается в
оптимальном синтезе ее принципиальной электрической схемы. Эта схема
содержит информацию о количестве элементов в ИМС, их электрической
взаимосвязи, типах элементов, их основных параметрах и характеристиках,
допусках на параметры и характеристики. Процесс разработки принципи
альной электрической схемы, как и любой другой модели ИМС, подразделя
ется на три этапа: структурный синтез схемы, анализ ее параметров и приня
тие решения о пригодности модели. На этапе структурного синтеза опреде
ляется электрическая схема, типы входящих в нее элементов, номинальные
значения их параметров. Следует отметить, что синтез электрических схем,
выполняемых в виде ИМС, отличается от синтеза электрических схем обыч
ных узлов РЭА некоторыми особенностями.
1. В виде ИМС невозможно выполнять все классические дискретные эле
менты. Например, до настоящего времени в таком виде не удается выпол
нять трансформаторы тока и напряжения, катушки индуктивности, кон
денсаторы с большими номинальными значениями емкости, настроечные
элементы.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

123

2. Не все элементы ИМС имеют аналоги среди дискретных элементов.
В частности, отсутствует дискретный аналог интегральной RC(структуры,
прибора с зарядовой связью, логической схемы на элементах с инжекцион(
ным питанием. Но даже при наличии таких аналогов электрические характе(
ристики и параметры интегральных и дискретных элементов обычно суще(
ственно отличаются друг от друга. Так, интегральный диффузионный резис(
тор в отличие от дискретного резистора характеризуется большой паразитной
емкостью, вносимой изолирующим переходом.
3. Электрические связи между элементами ИМС существенно зависят от
паразитных связей через общую для них подложку. Поэтому принципиаль(
ная электрическая схема с определенной степенью приближения воспроиз(
водит только важнейшие процессы и характеристики ИМС.
В процессе анализа взаимозависимости параметров электрической схе(
мы и ее модели, отражающей особенности разрабатываемой ИМС, пользуют(
ся различными методами моделирования, распространенными из которых
являются методы граничных испытаний, испытаний на наихудшее сочета(
ние условий, математического моделирования, статистического расчета и др.
При использовании большинства из перечисленных методов особые затруд(
нения возникают вследствие ограниченной вариации параметров схемных
элементов. Например, если резисторы, конденсаторы и катушки индуктив(
ности, параметры которых должны изменяться внутри заданного интервала
значений, можно изобразить в схеме соответственно потенциометрами, кон(
денсаторами и катушками индуктивности с переменными номиналами, то
транзистор с переменными параметрами не имеет аналога. Поэтому в про(
цессе эксперимента транзисторы и другие элементы с нерегулируемыми па(
раметрами заменяют в схеме такими элементами, параметры которых соот(
ветствующим образом отличаются от первых.
Схема, исследуемая в процессе моделирования, должна как можно пол
нее отражать особенности разрабатываемой реальной ИМС. Для этого
необходимо, чтобы элементы схемымодели были точными аналогами эле
ментов ИМС и чтобы электрические связи в схемемодели точно отража
ли связи соответствующих элементов.
Обычно не выполняется ни одно из этих условий, причем при проектиро(
вании полупроводниковых ИМС возникают особенно большие трудности.
Например, полупроводниковые диффузионные резисторы и конденсаторы
имеют паразитные емкости относительно подложки, значения которых за(
висят от напряжения обратного смещения. Такие паразитные емкости носят
распределенный характер и, следовательно, замена их дискретными емкос(
тями может быть только приближенной. Если элементы схемы изолированы
p(n(переходом, то для каждого из них характерно возникновение емкости,
обладающей теми же свойствами. В качестве примера рассмотрим часть по(
лупроводниковой ИМС, содержащую транзистор, два диода и резистор, как
показано на рисунке 1.58.
Транзистор интегральной микросхемы является четырехслойным и содер(
жит три p(n(перехода. Эквивалентная схема такой структуры включает в себя
два транзистора, один из которых является рабочим, а другой — паразитным.

124

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 1.58

Фрагмент полупроводниковой ИМС, содержащей транзистор, два диода и резистор

Рис. 1.59

Упрощенная эквивалентная схема
интегральных транзистора, диодов и
резистора, входящих во фрагмент ИМС

Рис. 1.60

Эквивалентная схема интегрального
транзистора, изолированного
pnпереходом

В некоторых случаях паразитный транзистор улучшает импульсные пара
метры рабочего транзистора, уменьшая накопленный заряд, в других, на
пример в схемах с непосредственными связями, ухудшает их, вызывая уве
личение сдвига входных характеристик при насыщении. Эти ограничения
весьма существенны и в ряде случаев значительно уменьшают возможности
реализации схем в виде интегральных.
В эквивалентных схемах рисунков 1.59 и 1.60 транзистор Tраб, резистор
R и диоды Д1, Д2 являются основными или рабочими элементами, а транзи
стор Tпар — паразитным. Емкости Cп , Cп1 и Cп11 между подложкой и nслоем
транзисторной, резисторной и диодных структур, а также емкости Cp2 1n и Cp221n
между n и pслоями резисторной и диодных структур, сопротивления
Rn1 , Rn11, Rn111 nслоев и сопротивления Ri1 , Ri11, Ri111 подложки являются паразит
ными элементами.
В процессе конструирования ИМС учет паразитных эффектов относится
к числу наиболее важных аспектов. Трудности такого учета обусловлены,

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

125

в частности, тем, что различным технологическим методам изготовления
ИМС присущи различные типы паразитных эффектов и различная степень
их влияния на рабочие характеристики схемы. Паразитные эффекты, про
являющиеся в ИМС, можно классифицировать на следующие основные типы:
а) эффекты распределенного типа, свойственные полупроводниковым
диффузионным резисторам и структурам «металл — диэлектрик — полупро
водник»;
б) эффекты пассивного типа, свойственные только транзисторам ИМС;
в) эффекты активного типа.
Анализ паразитных эффектов распределенного типа, присущих полупро
водниковым диффузионным резисторам, обычно основывается на анализе
нелинейной емкости pnперехода. При этом выводятся аналитические соот
ношения для распределения напряжения и тока вдоль диффузионного резис
тора, который рассматривается как нелинейная RCсхема с распределенными
параметрами. Затем резистор можно смоделировать элементами с сосредото
ченными параметрами. Результаты такого анализа оказываются применимы
ми к резисторам, изготовленным любыми технологическими методами, так
как используемые при этом уравнения можно легко видоизменять для опи
сания произвольных конфигураций.
Такой же анализ применяется для описания структур «металл — диэлек
трик — полупроводник», в частности для описания свойств, формируемых
на их основе конденсаторов.
Паразитные эффекты пассивного типа возникают между коллектором
интегрального транзистора и подложкой, а эффекты активного типа обус
ловлены взаимодействием двух транзисторов (npn и pnp) на четырехслой
ной структуре («эмиттер — база — коллектор — подложка»). Методы учета
влияния перечисленных эффектов рассмотрены при описании интегрально
го биполярного транзистора.
1.6.2.
ЭТАПЫ ИНЖЕНЕРНОГО ПРОЕКТИРОВАНИЯ
И РАЗРАБОТКИ ТОПОЛОГИИ ИМС

Рассмотрим основные этапы проектирования и разработки топологии,
характерные для современных практических методов реализации ИМС. Бу
дем считать, что все активные и пассивные элементы изготавливаются мето
дами диффузии с использованием различных способов обработки, которые
обычно употребляются при производстве дискретных полупроводниковых
приборов. Эти методы следует признать наилучшими для схем, рассчитан
ных с учетом ограничений, присущих диффузионной интегральной техно
логии.
Процесс изготовления ИМС диффузионными методами характеризу,
ется минимальным количеством этапов производства и наивысшим по
сравнению с другими методами процентом выхода годных схем.
Относительно низкая стоимость изготовления ИМС определяется условия
ми их массового производства, сравнимого с процессом изготовления дискрет
ных транзисторов. По сравнению с технологией изготовления транзисторов

126

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

способ производства ИМС с внутренними соединениями требует введения
только одного дополнительного процесса, которым является процесс изоля
ции элементов.
Поскольку все технологические методы, применяемые при изготовле
нии ИМС, являются хорошо отработанными, надежность таких схем почти
не отличается от надежности дискретных транзисторов. Однако наряду с
очевидными преимуществами ИМС обладают и некоторыми недостатками,
которые на основании изложенного можно свести к следующему:
1) диапазоны номинальных значений параметров реализуемых элемен
тов являются ограниченными;
2) сильно усложняется выполнение элементов с малыми допусками на
отдельные электрические параметры;
3) значительно ухудшаются частотные характеристики схем за счет вли
яния неизбежных паразитных взаимодействий.
Принципы расчета электрических параметров элементов ИМС суще,
ственно отличаются от принципов расчета схем на дискретных элемен,
тах. Как отмечалось, структура и характеристики элементов схем в интег
ральном исполнении не идентичны структуре и характеристикам дискрет
ных компонентов. Кроме того, при инженерном расчете активных элементов
ИМС обычно следует принимать во внимание требования, налагаемые на соот
ветствующие пассивные элементы, которые вносят дополнительные ограни
чения. Поскольку все элементы ИМС выполняются на одном основании, воз
никающие паразитные взаимодействия в еще большей степени ограничивают
возможность получения необходимых характеристик схемы. Следовательно,
основные принципы инженерного расчета элементов ИМС должны базиро
ваться на знании как параметров используемого полупроводникового мате
риала, так и способов изготовления соответствующих дискретных компо
нентов. Важно также учитывать возможность изменения характеристик схе
мы, обусловленную влиянием различных паразитных эффектов.
Значительные отличия существуют и между технологическими метода
ми практического изготовления дискретных и интегральных элементов. Тех,
нология производства ИМС должна обладать гораздо большей гибкостью и
универсальностью, поскольку при изготовлении интегральных микросхем
приходится удовлетворять требованиям, одновременно предъявляемым
параметрами многих элементов, а эти требования, как правило, бывают
противоречивыми. Поэтому возможные значения примесных концентраций,
используемых при выполнении элементов, а также размеры и геометричес
кие конфигурации различных локальных областей изменяются в очень ши
роких пределах.
Перечисленные особенности, связанные с разработкой ИМС, позволяют
сделать некоторые рекомендации по порядку их расчета, конструирования и
технологии изготовления. Отметим, что почти все этапы расчета ИМС связа
ны с решением сложных математических задач, относящихся, в частности, к
выбору оптимальной топологии, анализу нескольких вариантов, пригодных
для интегрального исполнения, построению диффузионных примесных про
филей и т. д. Вследствие этого достаточно точный расчет, удовлетворяющий

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

127

важнейшим требованиям практического использования ИМС, может быть
выполнен только с помощью ЭВМ. Все этапы создания ИМС должны быть
подчинены задаче обеспечения максимальной надежности при наименьших
затратах материальных ресурсов и времени конструирования и разработки.
Одновременное удовлетворение этим противоречивым требованиям яв
ляется сложной комплексной проблемой, которая не имеет однозначного
решения. Поэтому такую проблему принято расчленять на ряд более про
стых задач, т. е. обеспечивать требуемую надежность поочередно на всех эта
пах создания ИМС. Возможность и целесообразность разделения сложного
цикла разработки ИМС на ряд более простых этапов определяется существу
ющей технической базой и претерпевает изменения вместе с ее развитием.
Например, в современных ИМС в значительной степени отпала необходи
мость в монтаже элементов, но в то же время резко возросла взаимосвязь
начальных этапов проектирования ИМС и технологических методов их реа
лизации. Один из важнейших принципов, лежащих в основе расчета ИМС,
заключается в том, что общее число технологических операций, необходи
мых для создания активных и пассивных элементов, должно быть сокраще
но, а тщательность проведения каждой операции повышена.
Инженерный расчет ИМС включает в себя такие важнейшие этапы:
· статистический расчет компонентов прототипа ИМС для определения
параметров активных и пассивных элементов, напряжений питания, по
требляемой мощности, статической помехоустойчивости;
· анализ динамических характеристик элементов ИМС;
· определение оптимальных электрических параметров функциональных
структур;
· расчет оптимальной топологической карты размещения элементов на
кристалле;
· определение требований к конструктивным параметрам элементов ИМС;
· статистический вероятностный расчет характеристик ИМС с учетом тех
нологического разброса параметров компонентов, разработка требований
к параметрам ИМС;
· расчет геометрии элементов и формирование требований к технологиче
скому процессу;
· расчет и конструирование корпуса;
· разработка системы тестов для проверки функционирования ИМС;
· разработка технических условий, определяющих порядок эксплуатации
ИМС.
Решение такого круга задач требует организации эффективного машин
ного проектирования, разработки методов синтеза, анализа и оптимизации
параметров электрических цепей и структур, максимальной стандартиза
ции технологических процессов. Поэтому роль ЭВМ в разработке ИМС по
стоянно возрастает.
В процессе расчета и моделирования электрической схемы устройства,
выполняемого в виде ИМС, определяются значения параметров элементов,
исследуются распределения выходных параметров, устанавливаются брако
вочные нормы технических условий.

128

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Основой анализа электрических схем является моделирование элек,
трических процессов, протекающих в схеме, с целью расчета характери,
стик ИМС. В частности, задача анализа логической ИМС заключается в оп
ределении ее выходных параметров при различных параметрах элементов и
условиях эксплуатации. Математической моделью логической схемы явля
ется система нелинейных дифференциальных уравнений, которая при моде
лировании интегрируется численными методами. При выполнении этой ча
сти на ЭВМ в первую очередь предъявляется требование сокращения машин
ного времени до минимума.
После решения круга задач, связанных с выбором соответствующей
математической модели, необходимо перейти к моделированию переход,
ных процессов. Однако непосредственно перед этим требуется определить
начальные условия, т. е. электрическое состояние схемы перед подачей вход
ного переключающего импульса. При моделировании работы схемы на низ
ких частотах расчет начальных условий одновременно является анализом
статического режима. К настоящему времени наметились два способа расче
та начальных условий с использованием ЭВМ.
Первый способ основан на применении итерационных методов решения
систем алгебраических и трансцендентных уравнений, второй — на интег
рировании системы дифференциальных уравнений при отсутствии возбуж
дения на входах. Первый способ позволяет получить большую точность оп
ределения статических выходных параметров. Однако для сходимости ите
рационного процесса необходимо задавать исходные значения переменных,
достаточно близкие к окончательным. Кроме того, при анализе работы схем
на предельных частотах переключения расчет начальных условий возможен
лишь с использованием второго способа. Поэтому при моделировании пере
ходных процессов с помощью ЭВМ наилучшие результаты получаются при
сочетании в программе обоих способов. Например, при расчете статических
выходных параметров сначала интегрируют дифференциальные уравнения,
а затем результаты интегрирования уточняют.
Другой проблемой, которую можно считать в основном решенной, явля
ется разработка алгоритмов получения математических моделей схем, т. е.
правых частей дифференциальных уравнений. Разработанные алгоритмы
позволяют максимально упростить подготовку задачи к решению на ЭВМ.
К числу наиболее важных составных частей процесса инженерного рас
чета принципиальной электрической схемы относится оптимизация пара,
метров прототипов ИМС. При создании методов оптимизации решают за
дачи выбора целевой функции и способов ее вычисления, а также задачи,
связанные с поиском экстремума. Обычно один из выходных параметров
схемы выбирают за целевую функцию, а на остальные выходные парамет
ры налагают ограничения, т. е. эта задача сводится к нелинейному про
граммированию. Целевую функцию рассчитывают путем моделирования
электрических процессов в схеме. Поиск экстремума осуществляют одним
из градиентных методов, реже применяют методы случайного поиска. При
наличии гребней на поверхности отклика целевой функции используют ме
тод оврагов.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

129

Заключительная стадия первого этапа расчета ИМС выполняется по
статистическим критериям, например, по проценту выхода годных схем.
Если при этом учитывать изменение параметров компонентов в процессе ста
рения, то достигается оптимальное решение с точки зрения критериев на
дежности.
На втором этапе расчета ИМС определяют параметры активных и пассив
ных компонентов и производят выбор физической структуры. Важнейшее
условие, предъявляемое к этому этапу, заключается в обеспечении необхо
димой простоты технологических способов изготовления ИМС. Для этого
следует провести статистический анализ технологии различных вариантов
ИМС. Технологичность ИМС при заданных ее электрических параметрах,
установленных на предыдущем этапе расчета, определяется следующими
основными факторами:
а) количеством элементов, типом элементов и электрических соедине
ний в ИМС;
б) требованиями, предъявляемыми к параметрам элементов, и числом
параметров элементов, которые необходимо получить в заданных пределах
изменения;
в) совместимостью или непротиворечивостью требований, предъявляе
мых к элементам;
г) влиянием типа схемы на ее топологию и паразитных связей внутри
схемы на ее внешние параметры.
Отметим, что для уменьшения критичности требований к элементам це
лесообразно прибегать к увеличению их числа в схеме, т. е. найти некоторый
оптимальный компромисс между количеством и качеством элементов, ко
торые определяют технологичность изготовления ИМС. Так, например, мо
дифицированные схемы с непосредственными связями более технологичны,
чем схемы без резистора в цепи базы транзистора; требования, предъявляе
мые к транзистору в ненасыщенной диоднотранзисторной схеме с двумя тран
зисторами, менее критичны по сравнению с требованиями, предъявляемыми
к транзистору в насыщенной схеме с одним транзистором, и т. д. Набор исход
ных данных, необходимых для расчета элементов ИМС, представляет собой
сложную техническую задачу, связанную с разработкой высокопроизводи
тельных методов измерения различных топологических параметров и их ста
тистической обработкой.
Основной проблемой при анализе и оптимизации активных элементов
ИМС является создание достаточно точных математических моделей,
учитывающих характер процессов переноса заряда для типовых геометри,
ческих конфигураций активных элементов.
Оптимизация параметров активных элементов с помощью ЭВМ сводится
к решению общей задачи нелинейного программирования. В результате
предварительного расчета электрической схемы определяют параметр ак
тивного элемента, оказывающий наиболее сильное влияние на выходные
характеристики схемы. Затем осуществляют поиск экстремального зна
чения такого параметра, т. е. решают задачу выбора оптимального диф
фузионного профиля, электрофизических параметров полупроводникового

130

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

материала и геометрических размеров активных элементов. Основная труд
ность при этом заключается в создании алгоритмов, учитывающих специфи
ческие особенности нелинейностей в математической модели активного эле
мента.
На заключительном этапе расчета ИМС производят анализ пассивных
элементов. Результаты, полученные при оптимизации параметров активных
элементов, позволяют определить соответствующие диффузионные слои, на
которых можно сформировать резисторы и конденсаторы с учетом предель
но допустимых геометрических размеров и допусков на номинальные значе
ния в диапазоне рабочих температур.
Этап расчета топологических схем в общем цикле расчета и проектирова
ния ИМС является одним из важнейших и характеризуется высокой степе
нью точности. Этот этап включает в себя решение следующих основных задач:
а) размещение элементов на исходной подложке;
б) выполнение внутрисхемных соединений;
в) разложение общего вида топологической схемы на отдельные слои;
г) вычерчивание масок, соответствующих отдельным слоям, по которым
в дальнейшем изготавливают комплект рабочих фотошаблонов.
Обычно в задачу расчета топологической схемы входит также конструк
тивный расчет пассивных элементов (резисторов, конденсаторов). Следует
отметить, что в отличие от устройств на дискретных компонентах электри
ческие параметры ИМС в гораздо большей степени зависят от топологичес
кого решения. Поэтому после получения приемлемой топологической схе
мы расчет электрической схемы должен быть проведен повторно. При этом
на статические параметры ИМС в наибольшей степени влияют корреляци
онные связи между параметрами активных и пассивных элементов, а на им
пульсные параметры — значения паразитных емкостей. Поэтому на этапе
расчета топологических схем необходимо определить корреляционные зави
симости между параметрами элементов ИМС и значениями паразитных ем
костей.
Одной из основных проблем при решении задачи размещения элементов
ИМС является формализация топологических и схемотехнических ограни
чений, а также выбор критерия оптимальности размещения для достаточно
широкого класса схем. В настоящее время можно назвать только один об
щий критерий, обязательный для всех ИМС с однослойной металлизацией,
который заключается в минимизации числа пересечений межэлементных
соединений. Задачу размещения элементов целесообразно решать в две ста
дии. На первой стадии определяется характер размещения элементов, обес
печивающий минимум числа пересечений, а на второй стадии осуществля
ется привязка к конкретным геометрическим размерам. Первая стадия сво
дится к экстремальной задаче комбинаторного типа, которая может быть
решена методами дискретной оптимизации. В случае получения неодноз
начного решения требуется учитывать схемотехнические и технологичес
кие ограничения, свойственные конкретной схеме. Распространенный в на
стоящее время метод оценки качества размещения элементов в процессе вы
полнения внутрисхемных соединений является неудовлетворительным, так

131

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

как он является по существу методом проб и ошибок и не гарантирует ни
получения размещения вообще, ни тем более получения оптимального раз
мещения. Анализ проблемы размещения элементов показывает, что для ее
решения возможно применение аппарата математического программиро
вания.
Задачи разложения общего вида топологической схемы на маски и вы
черчивания комплекта масок являются сравнительно простыми. Техни
ческое осуществление этих задач требует стыковки координатографа с циф
ровым вводом информации с любой ЭВМ. Машинные способы решения
топологических задач позволяют значительно снизить трудоемкость проек
тирования ИМС.
ЗАДАЧИ И УПРАЖНЕНИЯ

Задача 1.1. Расчет диффузионных резисторов. Рассчитать геометричес
кие размеры диффузионных резисторов (рис. 1.61а) с R = 1,5 кОм и контакт
ными площадками, показанными на рисунке 1.61б.
Р е ш е н и е. Примем рассеиваемую мощность P = 1,5 мВт и разброс со
противления 10% при |DRs|/Rs = 7%. При найденных геометрических размерах
определить разброс сопротивления вероятностным методом. Будем считать, что
минимальная ширина окна для изготовления резистора bmin = 4 мкм; система
тическая ошибка, связанная с растравлением окисла Dbф = 0,75 мкм; ошибка в
линейных размерах при изготовлении фотошаблонов Dbф = bt = ± 0,4 мкм;
Rs = 180 Ом. Примем, что эффективная ширина bэфф = b + 2Dbб, а Dbб » 1 мкм.
Тогда минимальная эффективная ширина, определяемая технологическими
ограничениями, будет
bэфф 0 = bmin + 2(Dbc + Dbб) » 7,5 мкм.
а

б

Рис. 1.61

Топология диффузионного резистора:
а — диффузионные резисторы; б — контактные площадки.

132

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Будем считать, что l ? b, тогда минимальную ширину, определяемую по
рассеиваемой мощности, bэфф m вычислим из соотношения

3 2R 22b1 2Rs 4
bэфф m 5 2b1 / 8
6
6
7 27 мкм.
R
l
Rs 9
С другой стороны, минимальная ширина, определяемая точностью, будет
bэфф p 1 Rs p / Rp0 2 6 мкм.

Тогда
bэфф = max{bэфф 0; bэфф p; bэфф m} = 27 мкм.
Ширина окна вскрытия по фотошаблону:
b = bэфф – 2(Dbc + Dbб) = 23,5 мкм.
Проведем округление и примем b = 24 мкм. Из формулы для сопротивле
ния диффузионного резистора зигзагообразной формы имеем
n 11

4 li 2 bэфф (R / Rб 3 0,55n 3 K1 3 K2 ).
i 21

Примем c = 16 мкм; a = 4 мкм; d = 12 мкм (рис. 1.61б). Таким образом,
dэфф = d + 2(Dbc + Dbб) = 15,5 мкм;
aэфф = a + 2Dbc = 5,5 мкм;
bэфф/dэфф = 1,8; aэфф/dэфф = 0,35; K1 = K2 = 0,21.
3

При этом суммарная длина линейных участков

2 li 1 184 мкм.

Разброс

i 11

сопротивлений, полученных вероятностным методом при найденных значе
ниях геометрических размеров резистора, позволяет записать
si = di/3,
где di — относительный разброс какоголибо параметра.
Тогда
d = DR × 100%/R » 7,5%.
Полученное значение, как и следовало ожидать, немного отличается от
заданного (на 2,5%).
Задача 1.2. Расчет пин"резистора. Рассчитать длину пинрезистора l с
R = 200 кОм при напряжении на клеммах, равном нулю.
Р е ш е н и е. Примем: b = 20 мкм; Dbc = 0,75 мкм; напряжение Uз = –2 В.
Будем считать, что Rs = 17 кОм; dк = 2,4 мкм; w = 0,3 мкм; Ddкр = 0,24 мкм;
dз = 1,7 мкм.
Сопротивление резистора найдем из формулы
Rср 1

С учетом Dbc получим l = 253 мкм.

Rsl
.
b

133

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

Задача 1.3. Расчет конденсатора биполярной структуры. Рассчитать гео
метрические размеры конденсатора емкостью C = 55 пФ (при напряжении
на переходе U = 0) с напряжением пробоя Uпр ³ 30 В.
Р е ш е н и е. Для коллекторного перехода, в котором будет изготовлен
конденсатор, примем dк = 2,4 мкм; C0 = 220 пФ/мм2; Uпр » 40 В. Площадь
перехода
Sк = C/C0 = 0,25 мм2.
С погрешностью менее 5% величина Sк 1 L21 . Отсюда
L1 » 500 мкм.
Задача 1.4. Расчет МОП"конденсатора. Рассчитать удельную емкость Cод,
11 , пороговое напряжение Uо, напряжение пробоя Uпр
отношение Cо1 min / Cод
МДПконденсатора, структура которого приведена на рисунке 1.29.
Р е ш е н и е. Примем, что диэлектриком является SiO2, толщина которо
го dд = 10–5 см и с диэлектрической проницаемостью eд = 3,9. Поверхност
ную концентрацию донорной примеси Ndд примем равной 1019 см–3, контакт
ная площадка выполнена из Al, кристаллографическая ориентация крем
ния <111>. Считая, что dп мало´, положим Nд = Ndд = const. Из соотношения
для области пространственного заряда толщиной dп 1 2220 3 / qNд имеем
Cод = 345 пФ/мм2.
Удельная емкость, определяемая диэлектриком, равна Cод = eдe0/dд, а ем
кость идеального конденсатора определяется как
Со min = eдe0/[dд + (eд/e)dп max].
Следовательно,
Cо2 min / Cо 3 [1 4 dп max 5 д /(dд 5 п )]11 .

Ширина слоя пространственного заряда достигает максимального зна
чения

dпmax 1 2 220 | 34F | / qNд ,
где

1N 2
34F 5 64T ln 7 д 8.
9 ni

Тогда

34F 5 10,53 В, dп max 5 1,7 6 1016 см,

Cо2 min / Cод 5 0,96.

Отсюда
2M 3 4,3 В,

2МДП 3 2M 1 2n 1 q 1

где
jn–q = 4,35.

2з
1 42F 3 10,08 В,
2

134

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для ориентации кремния <111> плотность заряда поверхностных состо
яний равна
(Qп. с./q)×10–1 см–2 = 5,0 и Uо = 58 В (при Qп. с. = 5×1011q),
Uпр = Eкрdд » 60 В при Nад ³ 1019 см–3
конденсатор обладает высокой стабильностью (Cо1 min / Cод 2 0,96).
Задача 1.5. Расчет профилей распределения примесей при высокотем"
пературной диффузии. Определить режимы окисления, загонки и разгонки
примесей (бор или фосфор) при изготовлении биполярного транзистора со струк
турой n+pn на кремнии, для которой заданы следующие параметры: глубина
залегания эмиттерного n+pперехода dэ; глубина залегания коллекторного
pnперехода dк; поверхностная концентрация при эмиттерной диффузии Nоэ ;
поверхностная концентрация при коллекторной диффузии Nок ; концентрация
примеси в исходном кремнии Nисх; толщина окисла для маскирования dок.
Р е ш е н и е. Биполярные транзисторы являются наиболее распростра
ненным типом полупроводниковых приборов. Он является основным эле
ментом одного из типов полупроводниковых интегральных схем. На техно
логии изготовления его элементов базируется изготовление остальных со
ставляющих этих интегральных схем — диодов, резисторов и конденсаторов.
При этом за основу выбран именно n+pnтранзистор.
Во всех перечисленных случаях независимо от топологии маршрут изго
товления n+pnтранзистора одинаков: сначала создается область базы и при
этом формируется коллекторный pnпереход, который является pnпере
ходом между базой и коллектором, а затем — область эмиттера и при этом
формируется эмиттерный pnпереход, который является pnпереходом меж
ду эмиттером и базой.
Области базы и эмиттера, а соответственно, и коллекторный, и эмиттер
ный pnпереходы могут создаваться методами диффузии или ионной имп
лантации. Диффузией создаются более глубокие, а ионной имплантацией —
более мелкие pnпереходы. Поэтому имплантационные транзисторы имеют
более тонкую базу, что обеспечивает возможность их работы при больших
частотах по сравнению с диффузионными аналогами.
Формирование базовой и эмиттерной областей осуществляется за счет
локальной диффузии или ионной имплантации, при которых маской, фор
мирующей площадь легированных областей, является окисная пленка, выра
щенная предварительным окислением в атмосфере кислорода — сначала су
хого, потом влажного, а затем опять сухого. Для сухого кислорода толщина
окисной пленки dок зависит от времени и температуры следующим образом:
2 4 21,2 5 t 5 e
dок

1,331 эВ 2
3
kT .

(1.10)

Для влажного кислорода эта зависимость определяется как
2 2 7,26 3 t 3 e
dок

1

0,8(эВ)
kT .

(1.11)

135

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

Рис. 1.62
Идеальные профили распределения
донорных и акцепторных примесных
атомов в npnтранзисторе

Рис. 1.63
Идеальные профили распределения
донорных и акцепторных примесных
атомов в диффузионном биполярном
транзисторе

В выражениях (1.10) и (1.11) единицы измерения параметров следующие:
dок — мкм; t — мин; постоянная Больцмана k — эВ/К; температура T — К.
При ионной имплантации может оказаться, что окисной маски недоста
точно для защиты поверхности от проникающих энергетичных ионов, и тог
да поверх нее наносится еще одна пленка — пленка алюминия толщиной
~ 1–2 мкм.
Идеальные профили распределения примесных атомов в транзисторной
структуре представлены на рисунке 1.62, а реальные диффузионные профи
ли — на рисунке 1.63.
«Затягивания» реальных профилей на рисунке 1.63 относительно иде
альных профилей обусловлены особенностями процесса диффузии, которые
описываются законами Фика:
1й закон — J 2 D 1N ;
1x
2й закон —

1N
12 N
2D 2 ,
1t
1x

где J — плотность потока примесных атомов, см–2×с–1; D — коэффициент диф
фузии, см2/с; N — концентрация диффундирующих атомов, см–3; x — коор
дината вглубь кристалла.
Решение 2го уравнения Фика позволяет получить профиль концентра
ции примесных атомов. Решение может быть выполнено для двух случаев.
1. При неограниченном источнике примеси, когда поверхностная кон
центрация примесных атомов постоянна, т. е. N0 = const (такой случай реа
лизуется в процессе, который называется загонкой).
2. При неограниченном источнике примеси, когда N0 зависит от време
ни, т. е. N0(t) и обеспечивается только атомами, введенными при загонке
(такой случай реализуется в процессе, который называется разгонкой).
При загонке профиль концентрации вводимых в кристалл атомов описы
вается выражением

136

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

x
(1.12)
.
2 Dt
При этом доза легирования, т. е. количество примесных атомов (см–2),
введенных в кристалл через площадку в 1 см2, выражается как
N (x) 1 N0 2 erfc

Q 1 1,13N0 Dt .

(1.13)

При разгоне профиль примесных атомов имеет следующий вид:
2

N 8 N0

x 2
314
5
(t)e 6 2 Dt 7

1

34
Q
8
e 62
9Dt

2

x 2
5
Dt 7

.

(1.14)

Как видно из уравнений (1.12) и (1.14), глубина проникновения примес
ных атомов в кристалл при загонке и разгонке определяется фактором Dt,
т. е. длительностью процесса t и температурой, поскольку коэффициент диф
фузии D имеет сильную экспоненциальную температурную зависимость:
2

1Ea

D 3 D0 4 e kT ,
где DEa — энергия активации диффузии.
На практике сначала производится загонка, а потом — разгонка примес
ных атомов. При этом следует иметь в виду, что при многоэтапном (n этапов)
процессе диффузии, когда проводится последовательная загонка и разгонка
нескольких видов примесных атомов, примесь, введенная на первых этапах
диффузионных процессов, продолжает разгоняться на следующих этапах.
Это учитывается за счет суммирования факторов Diti, которые характерны
1 n
2
для рассматриваемой примеси на всех n этапах 3 7 Di ti 4. Именно эта величи
5 i
6
на определяет результирующий профиль распределения данной примеси.
Полученные путем расчета профили распределения базовой и эмиттер
ной примеси позволяют определить глубину залегания коллекторного и эмит
терного pnпереходов. При этом глубина коллекторного pnперехода dк оп
ределяется как координата точки пересечения профиля базовой примеси —
акцепторных атомов, имеющихся в исходном кристалле Nисх. Глубина эмит
терного pnперехода dэ определяется как координата точки пересечения про
филей эмиттерной (донорной) и базовой примесей. При этом каждый pnпе
реход — и коллекторный, и эмиттерный — формируется в результате двух
этапного процесса: сначала загонки, а затем разгонки соответствующих
примесных атомов.
При формировании базовой и эмиттерной областей биполярного транзи
стора методом ионной имплантации профиль распределения имплантиро
ванных акцепторных и донорных атомов рассчитывается по формуле
2

N (x) 9

Q
6R p 2

12 x 1 R p 3
1 4
5
e 2 7 6R p 8

,

(1.15)

где Q — доза имплантации; Rp — средний проективный пробег иона; DRp —
девиация пробега.

137

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

Следует иметь в виду, что при использовании ионов с высокой энергией
(выше 80–100 кэВ) у поверхности эмиттерной области может образоваться
слаболегированная область, которая пагубно сказывается на характеристи
ках транзистора, увеличивая шумовые токи и напряжения изза высокого
контактного сопротивления, которое она образует с металлическим выво
дом эмиттера. В этом случае следует провести дополнительное легирование
этой области ионами с меньшей энергией (30–40 кэВ), т. е. провести легиро
вание ионами с распределенной энергией: сначала E1 при Q1, а затем E2 при
Q2, где E1 > E2 и Q1 > Q2.
Алгоритм выполнения задания сводится к следующему.
Сначала определяют режимы: температуру и длительность процесса окис
ления, обеспечивающего заданную толщину окисной пленки. При этом счи
тают, что процесс включает три стадии:
1) окисление в сухом кислороде;
2) окисление во влажном кислороде;
3) окисление в сухом кислороде.
Все три стадии проводятся при одной и той же температуре. Определяют
температуру и длительность всех трех стадий, считая, что на каждой стадии
сухого окисления толщина образующейся окисной пленки должна быть оди
наковой и составлять ~15% от заданной толщины маскирующей пленки. Та
ким образом, за две стадии сухого окисления толщина окисной пленки соста
вит ~30%, а за одну стадию влажного окисления — ~70% от заданной толщи
ны. Используя выражения (1.10) для сухого и (1.11) для влажного окисления,
подбирают температуру таким образом, чтобы для определенных на преды
дущем этапе толщин окисла, формируемых при сухом и влажном окислени
ях, длительность окисления в сухом кислороде на каждой стадии была в
пределах 10–30 мин, а во влажном кислороде — 1–4 ч. Подбор следует начи
нать с температуры 1150°С, которая обычно используется на практике. При
этом величина k в выражениях (1.10) и (1.11) равна 8,07×10–5 эВ/К.
1 tрб
1 , определяющий результи
Затем вычисляют эффективный фактор Dрб
рующий профиль распределения базовой примеси — бора. Этот фактор вклю
чает в себя факторы, описывающие дополнительные разгонки бора, проис
ходящие при последующей загонке и разгонке эмиттерной примеси — фос
1 tрб
1 определяют следующим образом. Этап разгонки бора
фора. Фактор Dрб
рассматривают на основе выражения (1.14) для двух значений x: x1 = 0 и
x2 = dк. При x1 = 0 выражение (1.14) приобретает вид
N 1 N0к 1

а при x2 = dк:

Qб
,
2 tрб
2
3Dрб
1

Nисх 9

34
Qб
e 72
6 tрб
6
Dрб

(1.16)
2

dк
2
6 tрб
6 58
Dрб

,

(1.17)

1 и tрб
1 — эффективные коэффициент диф
где Qб — доза базовой примеси; Dрб
фузии базовой примеси и длительность ее разгонки. Значения Nисх , N0к и dк
даны в задании.

138

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Таким образом, получаем систему уравнений (1.16) и (1.17), деление ко
торых одно на другое приводит к выражению
d2

к
N0к
1 tрб
1
2 e 4 Dрб
,
Nисх

откуда следует, что
1 tрб
1 2
Dрб

dк2
.
4ln N0к / Nисх

(1.18)

Подставляя в формулу (1.18) данные в задании значения dк , N0к и Nисх,
1 tрб
1 .
можно найти величину произведения Dрб
Далее, исходя из формулы (1.16), определяется величина дозы Qб, после
чего по формуле (1.14) рассчитывают и строят профиль распределения ато
мов бора. Подставив в формулу (1.14) x = dэ (величина dэ дана в задании)
1 , соответствующее концентрации бора на границе
находят значение Nисх
эмиттерного pnперехода. Это значение потребуется в последующем для оп
ределения фактора Dt при эмиттерной диффузии по формуле (1.18) для под
становки вместо Nисх.
Режим загонки базовой примеси (бора) — температуры Tэб и длительнос
ти tэб процесса — рассчитывается следующим образом. Задавая температуру
загонки в пределах 800–1100°C, из данных таблицы 1.24 находят предел
растворимости атомов бора, соответствующий выбранной температуре.
При этом считают, что найденный предел растворимости равен поверх
ностной концентрации N0, величину которой вместе с найденным выше зна
чением Qб подставляют в формулу (1.4), откуда вычисляют фактор Dt при
загонке бора, т. е. Dэбtэб. Зная температуру загонки Tэб, из данных табли
цы 1.24 находят соответствующее ей значение Dэб, а затем вычисляют tэб.
Таким образом, режимы загонки базовой примеси (бора) определены.
Для определения режимов загонки и разгонки эмиттерной примеси (фос
фора) сначала, как и в случае базовой примеси, рассматривают этап разгон
ки. При этом определяют фактор

Dрэ tрэ 1

dэ2
,
2
4ln Nоэ / Nисх

где Dрэ и tрэ — коэффициент диффузии и длительность разгона фосфора, а ве
личина Nоэ определена начальными условиями. Далее, задаваясь величиной
tрэ (в секундах) в пределах 1–4 ч, из значения рассчитанного фактора Dрэtрэ
находят величину Dрэ, на основе которой с использованием данных табли
цы 1.24 для фосфора определяют соответствующую ей температуру Tрэ.
123435678392
1919

9

123454

6278794

2 2344

78764

1 2 3 4 5 6 2 7 89

2 9  92 99 2 9 92379
4592 5789 332 29
7

9

9

278764

787

278764

4

2787 4

 9

92787 4
278 84

7

139

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

1234526789

6 652 86
6683  8 3868
78364285538

1818

8

8

8

8

123454

678694

2678694

6786

26786

2 2344

6786 4

26786 4

6786 4

4



1 2 3 4 5 6 2 7 89

38

7

 8

4

26786 4

6786 4
26786 4

Варьируя значениями tрэ и Dрэ, можно подобрать величину Tрэ так, чтобы
она была «округлена» до десятков градусов, например 1110°C, 1120°C, 1130°C.
В результате получают значения Tрэ и tрэ, т. е. температуру и длительность
стадии разгона фосфора при формировании эмиттера. Далее, в соответствии
с формулой (1.14) рассчитывают и строят профиль распределения атомов
фосфора. Режимы загонки фосфора определяют в полной аналогии с тем,
как это показано для загонки бора.
Определение реального режима разгонки атомов бора, который вместе с
дополнительной разгонкой, обусловленной последующими нагревами при
загонке и разгонке атомов фосфора, формирует уже вычисленный результи
рующий профиль распределения атомов бора.
Для этого из данных таблицы 1.25 находят значения коэффициентов диф
бор
бор
и Dрэ
и
фузии при температурах загонки Tзэ и разгонки Tрэ фосфора: Dзэ
бор
бор
далее рассчитывают соответствующие им факторы: Dзэ 1 tзэ и Dрэ 1 tрэ .
После этого определяется реальный фактор при разгонке бора Dрб × tрб,
который получается вычитанием только что найденных факторов из эффек
тивного, ранее определенного:
бор
бор
1 2 tрб
1 4 Dзэ
2 tзэ 4 Dрэ
2 tрэ .
Dрб 2 tрб 3 Dрб

Далее аналогично тому, как это делалось при рассмотрении разгонки эмит
терной примеси (фосфора), из величины фактора Dрб × tрб определяются ре
жимы разгонки базовой примеси (бора) Tрб и tрб.
Примечания. 1. Профили распределения атомов бора и фосфора строят
на одном рисунке: по оси ординат обозначают концентрацию в логарифми
ческом масштабе, где 20–30 мм соответствуют изменению концентрации на
порядок величины, а по оси абсцисс — глубину в линейном масштабе. Кон
центрацию обозначают в пределах 1014–1021 см–3; расчет профиля произво
дят также в этом пределе концентраций. На графике указывают координаты
эмиттерного dэ и коллекторного dк pnпереходов, как это показано на ри
сунке 1.63.
2. Все найденные режимы выписывают в конце работы в том порядке,
в каком производятся соответствующие процессы.
Задача 1.6. Расчет профилей распределения примесей при ионной имп"
лантации. Определить режимы имплантации: энергии ионов E, дозы имп
лантации Ф и длительности процессов t для ионов бора и фосфора при фор
мировании биполярного транзистора с структурой n+pn на кремнии, для ко
торой заданы следующие параметры: глубина залегания эмиттера dэ; глубина
э ;
залегания коллектора dк; средняя концентрация в эмиттере Nср
средняя

140

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

б;
концентрация в базе Nср
концентрация примеси в исходном материале Nисх.
Примите, что коэффициент использования примесных атомов после отжига
составляет для бора kбора = 0,8, а фосфора kфосфора = 0,98. Плотность ионного
тока во всех случаях составляет 1 мкА/см2.
Р е ш е н и е. Для решения этой задачи — нахождения энергий и доз имп
лантации ионов бора и фосфора — в первую очередь рассчитывают дозы ле
гирования базовой и эмиттерной областей исходя из заданных глубин зале
гания коллектора и эмиттера и средних концентраций бора и фосфора в этих
областях. Расчет производят с учетом величин коэффициентов использова
ния при последующем отжиге по формулам:
б 3
Qбора 2 Nср

dк
[см 12 ],
kбора

э 3
Qфосфора 2 Nср

dэ
[см 12 ].
kфосфора

Длительность процессов имплантации бора tб и фосфора tф определяют
по формулам:
Qбора
Qфосфора
tб 1
, tф 1
,
Jбора
Jфосфора
где J — плотность тока соответствующих ионов.
Примем Jбора = Jфосфора = 1 мкА/см2 = 6,2×1012 ион/см2×с или 6,2×1012 см–2×с–1.
Тогда, например, при дозе 1,24×1015 см–2 длительность процесса будет состав
лять
t2

1,24 1 1015
2 200 с.
6,2 1 1012

Таким образом, дозы и длительности процессов определены. Определе
ние энергий ионов бора и фосфора производят с использованием данных таб
лицы 1.26.
Сначала по этим данным выбирают такую энергию ионов бора, которая
соответствует значению Rр + 5DRр @ dк, а затем энергия уточняется подбором
таким образом, чтобы при подстановке заданного значения dк вместо x полу
чалось значение N(x) = Nисх с точностью ±20%. После того как подобрана
энергия, строится профиль распределения атомов бора. Подбор энергии ионов
фосфора производят аналогично, только за величину Nисх считают концент
рацию атомов бора на уже построенном профиле в точке, координата кото
рой x = dэ.
1234526789

5 812868695 6689
5 8112886
786 2 8
3868  388 52668

388

6

 
6

7

6

6

1
66

6
1

6

1 2 3 4 5 6 2 7 89

238

8

8

8

123456

127856

323916

12176

121456

123886

121716

123776

1276

121386

12146

121576

7

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

141

Примечания. 1. Как и в случае диффузионного транзистора, построение
обоих профилей бора и фосфора производят на одном рисунке с обозначени
ем координат эмиттерного и коллекторного pnпереходов.
2. В работе следует представить данные по расчету профилей концентра
ции после диффузии и имплантации в виде таблиц. Количество расчетных
точек на каждом участке профиля должно быть не менее 20 с равномерной
разбивкой по координате.
3. Если при эмиттерной имплантации с энергией выше 80–100 кэВ у по
верхности образуется область с концентрацией на 2–3 порядка ниже, чем в
максимуме, следует подобрать режим еще одной имплантации с энергией
20–40 кэВ и такой дозой, чтобы концентрация фосфора на поверхности была
1019–1020 см–3.

Контрольные вопросы
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.
16.
17.
18.
19.
20.
21.
22.
23.
24.
25.
26.
27.
28.
29.
30.
31.
32.
33.
34.

Определение микроэлектроники. Каковы ее возможности?
Определение интегральной микросхемы.
Состав интегральной микросхемы.
Определение элемента интегральной микросхемы.
Определение компонента интегральной микросхемы.
Сущность двух методов создания ИМС и соответствующие им названия ИМС.
Сущность группового характера (метода) технологического процесса изготовле
ния полупроводниковых ИМС.
Охарактеризуйте виды пленочных ИМС.
Дайте определение полупроводниковой ИМС.
Дайте определение пленочной ИМС.
Почему полупроводниковую ИМС неправильно называть твердой или твердо
тельной?
Дайте определение гибридной ИМС.
Что определяет предельное значение показателя качества полупроводниковой
ИМС, какова его величина?
Приведите классификацию ИМС по конструктивнотехнологическим принци
пам и физическому принципу работы.
Как различают ИМС по функциональному назначению?
Что включают в элементную базу микроэлектронной аппаратуры?
Что понимают под типономиналом ИМС?
Что понимают под типом ИМС?
Каков состав серии ИМС?
Назовите три группы ИМС и их цифровое условное обозначение.
Деление ИМС на подгруппы и виды.
Классификация ИМС по функциональным признакам.
Условное обозначение ИМС.
Общее представление о полупроводниковых ИМС.
Характеристика четырех типов полупроводниковых ИМС.
Виды пленочных ИМС.
Структура гибридной ИМС, ее преимущества и недостатки.
Понятие БИС, ее свойства и классификация.
Основные параметры БИС.
Понятие о СБИС.
Характеристика полупроводниковых БИС.
Характеристика гибридных БИС.
Понятие микросборки, ее характеристика на примере синхронного детектора.
Компоненты гибридных ИМС, их характеристики.

142
35.
36.
37.
38.
39.
40.
41.
42.
43.
44.
45.
46.
47.
48.
49.
50.
51.
52.
53.
54.
55.
56.
57.
58.
59.
60.
61.
62.
63.
64.
65.
66.
67.
68.
69.
70.
71.
72.
73.
74.
75.

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Типы корпусов ИМС, их характеристики.
Назначение и классификация подложек ИМС.
Характеристика подложки полупроводниковых ИМС.
Маркировка и технические характеристики пластин для полупроводниковых
ИМС.
Подложки пленочных ИМС, их материалы и технические характеристики.
Понятие платы ИМС, их размеры.
Перспективные подложки ИМС.
Предпочтительные области применения полупроводниковых и гибридных ИМС,
их преимущества и недостатки.
Сравнительная характеристика технологии изготовления тонкопленочных и
толстопленочных ИМС.
Назовите способы изоляции транзисторных биполярных структур.
Сущность метода изоляции обратносмещенным pnпереходом.
Сущность метода изоляции диэлектриком транзисторных структур.
Сущность способов (КВД, КИД, КНС) изоляции диэлектриком транзисторных
структур.
Сущность комбинированного метода изоляции.
Сущность метода боковой диэлектрической изоляции Vканавками.
Назначение диодов в ИМС.
Анализ параметров биполярных интегральных диодов.
Назначение интегральных стабилитронов.
Схема диодного включения и конструкции интегральных биполярных диодов
различных типов.
Назначение и конструктивные решения планарных диодов Шоттки.
Интегральные МДПтранзисторные диоды типа ИП и СП.
Назначение и виды интегральных резисторов на биполярных структурах.
Запишите выражение для сопротивления интегрального резистора на биполяр
ных структурах.
Структура и характеристики видов интегральных резисторов на биполярных
структурах.
Структура и характеристики интегральных резисторов МДПтранзисторных
структур.
Назначение и виды интегральных конденсаторов.
Структуры интегральных биполярных конденсаторов.
Запишите выражение для удельной барьерной емкости pnперехода транзис
торной структуры.
Типичные значения удельной барьерной емкости для различных pnпереходов
транзисторной структуры.
Понятие комбинированного интегрального конденсатора.
Структура интегрального МДПконденсатора, его топология.
Типичные параметры интегральных конденсаторов.
Запишите выражение для добротности интегрального конденсатора.
Назовите и охарактеризуйте два цикла изготовления полупроводниковых ИМС
и БИС.
Что собой представляет кристалл ИМС?
Сущность интегральногруппового метода производства ИМС.
Понятие типового процесса изготовления ИМС.
Основные технологические этапы производства полупроводниковых ИМС, их
характеристика.
Сущность биполярной и МДПтехнологии изготовления ИМС.
Сущность планарной и планарноэпитаксиальной технологии изготовления по
лупроводниковых ИМС.
Классификация технологических процессов изготовления кристаллов полупро
водниковых биполярных ИМС.

ГЛАВА 1. ОСНОВЫ МИКРОЭЛЕКТРОНИКИ

143

76. Типовые технологические процессы изготовления полупроводниковых биполяр
ных ИМС в зависимости от способа формирования изолирующих областей.
77. Последовательность технологических операций по стандартной планарноэпи
таксиальной технологии с использованием разделительной диффузии.
78. Последовательность технологических операций по КИДтехнологии, основан
ной на коллекторной изолирующей диффузии.
79. Последовательность технологических операций по БИДтехнологии, основан
ной на базовой изолирующей диффузии.
80. Последовательность технологических операций по технологии на основе трех
шаблонов.
81. Последовательность технологических операций по технологии на основе двой
ной диффузии.
82. Сущность и типовые процессы технологии изготовления ИМС с диэлектриче
ской изоляцией.
83. Технологическая последовательность EPICтехнологии.
84. Технологическая последовательность декальтехнологии.
85. Технологическая последовательность КНСтехнологии.
86. Сущность и типовые процессы изготовления биполярных ИМС с комбиниро
ванной изоляцией.
87. Технологическая последовательность изопланарной технологии.
88. Технологическая последовательность эпипланарной технологии.
89. Технологическая последовательность полипланарной технологии.
90. Сравнительная характеристика технологических процессов изготовления по
лупроводниковых ИМС.
91. Понятие о совмещенной технологии изготовления гибридных ИМС.
92. Последовательность формирования полупроводниковой ИМС по совмещенной
технологии.
93. Особенности технологии изготовления МДП и КМДПИМС.
94. Технологическая последовательность изготовления МДПИМС по nканальной
технологии.
95. Технологическая последовательность изготовления МДПИМС по pканальной
технологии.
96. Технологическая последовательность изготовления МДПИМС по КМДПтех
нологии.
97. Технологические проблемы изготовления МДПИМС, пути их решения.
98. Классификация типовых технологических процессов МДПтехнологии.
99. Характеристика типового технологического процесса: самосовмещенный толсто
оксидный процесс (с кремниевыми затворами; с молибденовыми затворами).
100.Характеристика типового технологического процесса: изопланарная техно
логия.
101.Характеристика типового технологического процесса: самосовмещенный про
цесс с использованием ионного легирования.
102.Сущность диффузионноионной технологии.
103.Два цикла производства в технологии изготовления гибридных ИМС.
104.Сущность тонкопленочной и толстопленочной технологий изготовления гибрид
ных ИМС.
105.Классификация процессов изготовления плат гибридных ИМС, БИС и МСБ.
106.Типовые технологические процессы изготовления плат гибридных ИМС.
107.Основные этапы изготовления плат.
108.Материалы и способы нанесения пленок для резисторов, контактных площа
док, соединений и конденсаторов.
109.Сущность, способы и последовательность масочного процесса изготовления тон
копленочных гибридных ИМС.
110.Сущность, способы и последовательность фотолитографического процесса изго
товления тонкопленочных гибридных ИМС.

144

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

111.Сущность, способы и последовательность комбинированного процесса изготов
ления тонкопленочных гибридных ИМС.
112.Сущность, способы и последовательность электроннолучевой технологии изго
товления тонкопленочных гибридных ИМС.
113.Сущность, способы и последовательность танталовой технологии изготовления
тонкопленочных гибридных ИМС.
114.Схема технологического процесса изготовления гибридных ИМС по толстопле
ночной технологии.
115.Последовательность формирования пассивной части толстопленочной гибрид
ной ИМС.
116.Важнейшие этапы проектирования РЭА на ИМС, их характеристика.
117.Важнейшие этапы инженерного расчета ИМС, их характеристика.

РЕКОМЕНДУЕМАЯ ЛИТЕРАТУРА
1. Щука, А. А. Электроника : учеб. пособие / под ред. проф. А. С. Сигова. — СПб. : БХВ
Петербург, 2005. — 800 с.
2. Степаненко, И. П. Основы микроэлектроники : учеб. пособие для вузов. — 2е
изд. — М. : Лаборатория базовых знаний, 2003.
3. Гусев, В. Г. Электроника и микропроцессорная техника : учебник для вузов /
В. Г. Гусев, Ю. М. Гусев. — 3е изд. — М. : Высш. шк., 2004. — 790 с.
4. Миловзоров, О. В. Электроника : учебник для вузов / О. В. Миловзоров, И. Г. Пан
ков. — 2е изд. — М. : Высш. шк., 2005. — 288 с.
5. Ефимов, И. Е. Микроэлектроника. Физические и технологические основы, надеж
ность : учеб. пособие / И. Е. Ефимов, И. Я. Козырь, Ю. Я. Горбунов. — 2е изд. —
М. : Высш. шк., 1986.
6. Ефимов, И. Е. Микроэлектроника. Проектирование, виды микросхем, функцио
нальная микроэлектроника : учеб. пособие / И. Е. Ефимов, И. Я. Козырь, Ю. Я. Гор
бунов. — 2е изд. — М. : Высш. шк., 1987. — 416 с.
7. Бойко, В. И. Схемотехника электронных систем. Цифровые устройства / В. И. Бойко
[и др.]. — СПб. : БХВПетербург, 2004. — 512 с.
8. Угрюмов, Е. П. Цифровая схемотехника. — СПб. : БХВПетербург, 2004. — 528 с.
9. Головатенко,Абрамова, М. П. Задачи по электронике / М. П. ГоловатенкоАбра
мова, А. М. Лапидес. — М. : Энергоатомиздат, 1992. — 112 с.

ГЛАВА ВТОРАЯ

ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ
И ЦИФРОВЫЕ УСТРОЙСТВА

2.1.
ОСНОВНЫЕ ОПРЕДЕЛЕНИЯ,
КЛАССИФИКАЦИЯ ЛОГИЧЕСКИХ МИКРОСХЕМ,
ИХ ОСНОВНЫЕ ПАРАМЕТРЫ
И ХАРАКТЕРИСТИКИ

Р

азвитие и совершенствование электронновычислительной техники и ра
диотехнических устройств в значительной степени определяются возможно
стями цифровых микросхем. Все узлы цифровых вычислительных машин
содержат элементы цифровой техники, с помощью которых осуществляют
ся запоминание и хранение информации, управление вычислительным про
цессом, ввод и вывод информации.
Принципиально новые возможности открывает применение цифровых
интегральных схем в радиосвязи. Использование цифровых синтезаторов
частоты существенно снижает аппаратурные затраты и повышает фазовую
стабильность генерируемых сигналов. Обработка сигналов цифровыми ме
тодами позволяет обеспечить высокую точность, стабильность параметров и
получить характеристики, не достижимые аналоговыми методами.
Цифровые фильтры, например, позволяют реализовать произвольную
форму амплитудночастотной характеристики, в том числе, и сколь угодно
близкую к прямоугольной. Цифровое телевидение повышает качество пере
дачи сигналов, благодаря существенному уменьшению накопления искаже
ний в цифровых линиях связи по сравнению с аналоговыми, а также за счет
применения специальных способов кодирования, обнаруживающих и исправ
ляющих ошибки передачи информации. Сигналы, представленные в цифро
вой форме, практически не подвержены амплитудным и фазовым искажени
ям, что позволяет передавать информацию на большие расстояния с сохра
нением ее высокого качества.
Это обусловлено определенными преимуществами цифровых устройств
по сравнению с аналоговыми: более высокой надежностью; стабильностью
параметров; высокой точностью обработки информации; значительным со
кращением трудоемкости и упрощением операций регулировки и настройки;
возможностью создания микросхем с очень высокой степенью интеграции.
Цифровые микросхемы предназначены для преобразования и обработки
сигналов, изменяющихся по закону дискретной функции.
Для представления чисел в цифровых системах достаточно иметь элек
тронные схемы, которые могут иметь два состояния, четко различающиеся

146

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

значением какойлибо электрической величины. Одному значению соответ
ствует логический 0, другому — логическая 1.
По типу обрабатываемых (информационных) сигналов цифровые ИМС
подразделяются на:
· потенциальные (рис. 2.1а);
· импульсные (рис. 2.1б);
· потенциальноимпульсные (динамические) (рис. 2.1в).
При потенциальном способе представления логической единицы и логи
ческого нуля используется напряжение двух уровней: высокого и низкого.
Указанным двум состояниям сигнала ставятся в соответствие значения 1 и
0. В зависимости от кодирования состояния двоичного сигнала различают
положительную и отрицательную логику.
Если напряжение логической единицы U1 больше напряжения логичес
кого нуля U0, т. е. U1 > U0 , то говорят о положительной логике (ПЛ), если
U1 < U0 — об отрицательной логике (ОЛ).
Логические операции, выполняемые микросхемами, обычно указывают
для положительной логики. Отрицательную логику используют относитель
но редко. Длительность потенциального сигнала не ограничена, она кратна
длительности такта Т и определяется частотой смены информации.
При импульсном способе двоичные цифры изображаются импульсами
определенной длительности. Обычно единице соответствует наличие импуль,
са, а нулю — его отсутствие. Иногда 1 и 0 изображают импульсами различ,
ной полярности, длительность импульсного сигнала имеет некоторое постоян
ное, стандартное значение tи < T и не зависит от частоты смены информации.
Большинство цифровых микросхем относятся к потенциальным. Основ
ным отличительным признаком элементов и схем потенциального типа от
импульсных и потенциальноимпульс
а
ных является наличие связи по посто,
янному току между входами и выхода,
ми элементов.
По функциональному назначению
элементы
делятся на логические; эле
б
менты памяти; специальные.
К логическим относятся элементы,
реализующие функции из базисной си
стемы (базисную функцию).
в
Элементы памяти (триггеры) пред
назначены для запоминания и хранения
информации, а специальные элемен,
ты — для физического преобразования
электрических сигналов, т. е. усиления,
формирования, генерации и т. п.
Рис. 2.1
Итак, логический элемент (ЛЭ) —
Обрабатываемые сигналы
это
электронное устройство, реализую
в цифровой ИМС:
щее
одну из логических функций (И–
а — потенциальные ИМС; б — импульсные ИМС;
в — динамические ИМС.
ИЛИ–НЕ, И–НЕ, ИЛИ–НЕ, И–ИЛИ

147

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

1 2 3 4 5 6 2 7 89 7

12345678598 3 978 9  8853
3 978 98
 885
12345678598
3 978 98
 885
12345678598

12345

12
34651712
345

1712345

121712
346512
1715

1715

15

785

795

745

7 5

775

715

1712
34651715

5

121712
345

121715

345

75

75

7 5

75

735


5
75

и т. д.). Подгруппу логических элементов по маркировке ИМС определяют
по первой букве Л из двух букв, определяющих функциональное назначение
(табл. 2.1).
Набор элементарных логических функций является функционально пол,
ным, если с его помощью можно записать любую переключательную функ
цию. Например, свойствами функциональной полноты обладают наборы «И–
ИЛИ–НЕ», «И–НЕ» и «ИЛИ–НЕ».
Классификацию логических микросхем проводят по ряду основных прин
ципов, определяющих одну из особенностей их построения и функциониро
вания как электрических схем.
При построении базовой логической микросхемы используют различ
ные полупроводниковые приборы: биполярные и униполярные транзисто
ры, диоды.
По принципу построения базовых ЛЭ цифровые ИМС подразделяются
на следующие типы.
Микросхемы на униполярных транзисторах выполняются как:
· структуры с nканалом (nМОП);
· структуры с pканалом (pМОП);
· комплементарные МОП структуры (КМОП), которые содержат МОПтран
зисторы с каналами p и nтипов.
Особенно широкое распространение получили логические микросхемы
на биполярных транзисторах:
· транзисторная логика (ТЛ) с различными видами связи: с непосредствен,
ными связями (ТЛНС), с резистивными связями (РСТЛ), с резистивно
емкостными связями (РЕТЛ);
· диоднотранзисторная логика (ДТЛ);
· транзисторнотранзисторная логика (ТТЛ);
· схемы с барьером Шоттки (ТТЛШ);
· эмиттерносвязанная логика (ЭСЛ).
К специфичным для микроэлектроники схемным решениям относятся
приборы с зарядовой связью (ПЗС) и схемы с инжекционным питанием —
интегральная инжекционная логика (И2Л).
В современных логических микросхемах все чаще реализуются новые
схемотехнические решения, которые ранее в ИМС не применялись или при
менялись мало. Эти решения направлены на повышение эффективности элек
тронных приборов.

148

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

К их числу относится использование комплементарных структур (КМОП),
схем с диодами Шоттки (ТТЛШ), интегральной инжекционной логики (И2Л).
Микросхемы бывают насыщенными и ненасыщенными. В насыщенных
ИМС транзистор инвертора в открытом состоянии находится в режиме насы
щения. Такой режим характеризуется сравнительно малым выходным на
пряжением и, как следствие этого, высокой помехоустойчивостью (ДТЛ, ТТЛ
схемы). Однако в таких ИМС в значение величины средней задержки замет
ный вклад вносит процесс накапливания и рассасывания избыточного заряда
в транзисторе инвертора. Стандартный технологический прием уменьшения
накопленного заряда — легирование переходов золотом. Атомы золота дей
ствуют как центры рекомбинаций и время жизни неосновных носителей
уменьшается. Но диффузия золота снижает коэффициент усиления базового
тока b, что приводит к увеличению задержки включения. Дальнейшего
уменьшения времени переключения достигают, применяя в ИМС схемные
(ЭСЛ) и технологические (ТТЛШ) решения, при которых практически пол
ностью исключается возможность накопления избыточного заряда путем пре
дотвращения режима насыщения фиксированием коллекторного тока или
фиксированием напряжения на коллекторном переходе транзистора. Такие
ИМС называют ненасыщенными.
Свойства логических микросхем описываются системой основных пара,
метров и характеристик, которые принято делить на статические и дина,
мические. В статических характеристиках отсутствует время в качестве ар
гумента функции.
Статическая входная характеристика Iвх = f(Uвх) — зависимость входного
тока от входного напряжения и выходная Iвых = f(Uвых) — зависимость выход
ного тока от выходного напряжения, в совокупности определяют нагрузоч
ную способность логического элемента, режим его работы и способ согласова
ния (режим работы) линий связи.
Способность элемента работать на определенное число входов других эле
ментов без дополнительных устройств согласования характеризуется нагру,
зочной способностью. Чем выше нагрузочная способность, тем меньше чис
ло элементов может понадобиться при реализации цифрового устройства.
Однако при повышении нагрузочной способности другие параметры микро
схем ухудшаются: снижаются быстродействие и помехоустойчивость, возрас
тает потребляемая мощность. В связи с этим в составе различных серий мик
росхем есть так называемые буферные элементы с нагрузочной способностью
в несколько раз большей, чем у основных элементов. Количественно нагру
зочная способность оценивается коэффициентом разветвления по выходу.
Коэффициент разветвления по выходу Kраз — максимальное число еди
ничных нагрузок, которые можно одновременно подключить к выходу мик
росхемы. Единичной нагрузкой является вход основного логического эле
мента данной серии. Для большинства ЛЭ серий ТТЛ Kраз составляет 10,
а для микросхем серий КМОП — до 100.
Основной статической характеристикой является амплитудная переда,
точная характеристика (АПХ) Uвых = f(Uвх) — зависимость потенциала (на
пряжения) на выходе от потенциала (напряжения) на одном из входов при

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

149

постоянных значениях потенциала на остальных входах, обеспечивающих
заданное функционирование логического элемента.
Вид характеристики зависит от типа логического элемента (ТТЛ, КМОП,
ЭСЛ) и может изменяться в определенных пределах в зависимости от разбро
са параметров схем, изменений напряжения, питания, нагрузки, температу
ры окружающей среды.
По типу передаточной характеристики цифровые схемы делятся на ин,
вертирующие, на выходе которых образуется инверсия входных логических
сигналов (элементы НЕ, И–НЕ, ИЛИ–НЕ и др.), и неинвертирующие, на вы
ходе которых образуется неинверсный логический сигнал (элементы И, ИЛИ
и др.). Типичная передаточная характеристика инвертирующего логического
элемента показана на рисунке 2.2а, неинвертирующего — на рисунке 2.2б. На
положение АПХ в значительной мере влияют технологический разброс пара
метров (рис. 2.2в), зависимость от напряжения питания (рис. 2.2г), зависимость
(уход) от температуры (рис. 2.2д).
Рассмотрим типовую АПХ инвертирующего ЛЭ (см. рис. 2.3). Так как циф
ровая схема должна обеспечить четкое разделение уровней логических 0 и 1, то
передаточная характеристика имеет три явно выраженных участка: I — соот
н
0 ; II — соот
ветствующий состоянию низкого выходного уровня Uвых
1 Uвых
ветствующий состоянию высокого выходного уровня; III — соответствую
щий промежуточному состоянию (зона неопределенности).
Условимся для определенности считать высокий уровень логической 1,
а низкий — логическим 0. Асимптотически верхний (точка B) и асимптоти
чески нижний (точка A) уровни логических сигналов находятся как точки пе
ресечения передаточной характеристики (сплошная кривая 1) с ее зеркальным
а

г

б

в

д

Рис. 2.2

Типичные передаточные характеристики ЛЭ

150

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

отображением (пунктирная кривая 2) относительно прямой единичного уси
ления (Uвых = Uвх).
По АПХ определяются следующие статические параметры:
0
0 , U1
1
· входные и выходные напряжения логических 0 и 1 (Uвых
1 Uвх
вых 1 Uвх );
0 1 I 0 , I1 1 I1 );
· входные и выходные токи логических 0 и 1 ( Iвх
вых
вх
вых
· пороговые напряжения логических 0 и 1 (низкого и высокого уровней
0 и U1
Uпор
пор );
· логический перепад Uл;
· статическая помехоустойчивость к отрицательной и положительной по
мехам.
Пороговые напряжения логических 0 и 1 соответствуют границам участ
ков (пороговые точки в и а), в которых дифференциальный коэффициент
усиления по напряжению KU = –1 для инвертирующего ЛЭ, KU = 1 — для
неинвертирующего ЛЭ:
dUвых
dUвх

1
0
Uвх 1Uпор

dUвых
dUвх

1 1.
1
Uвых 1Uпор

Логический перепад является разностью уровней единицы и нуля:
1
0 .
Uл 1 Uвых
2 Uвых

На практике изза влияния помех и разбросов параметров устанавлива
ется минимальный логический перепад:
1
0
Uл min 1 Uвых
пор 2 Uвых пор .

ЛЭ должны обладать помехоустойчивостью, т. е. нечувствительностью
к действию помех определенной величины.
Статическая помехоустойчивость — это максимально допустимая ве
личина постоянного напряжения (помехи), которая при добавлении к полез
ному сигналу не нарушает работоспо
собности схемы.
Статическими помехами принято
считать помехи, значение которых ос
тается постоянным в течение времени,
превышающего длительность этапов пе
реходного процесса ЛЭ. Различают по
мехоустойчивость к положительным
помехам, или помехоустойчивость по
уровню логического 0,
0
0 3 U0 ,
Uп1 2 Uпом
2 Uпор
и помехоустойчивость к отрицатель
ным помехам, или помехоустойчи,
вость по уровню логической 1,
1
1
Uп1 2 Uпом
2 Uпор
1 U1 .
Рис. 2.3

Типовая АПХ инвертирующего ЛЭ

Под действием положительной по
мехи входное напряжение логическо

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

151

0 может увеличиться больше порогового напряжения U 0 , что
го нуля Uвх
пор
приведет к ложному срабатыванию элементов, подключенных к выходу ЛЭ.
Отрицательная помеха, уменьшая входное напряжение логической едини
1 , меньше напряжения U1 , также может привести к нарушению ра
цы Uвх
пор
боты и сбоям цифрового устройства.
Исходя из передаточной характеристики, можно записать

Uп1 1 Uп2 3 Uп .

Таким образом, для повышения помехоустойчивости надо увеличивать
логический перепад Uл и уменьшать ширину зоны неопределенности III
(рис. 2.3). Однако увеличение логического перепада связано с ростом других
параметров: напряжения питания схемы Uип и потребляемой мощности.
Отрицательная помеха не влияет на состояние ЛЭ, если на входе действует
0 , а положительная, если на входе — U1 .
напряжение логического нуля Uвх
вх
Мощность, потребляемая от источников питания, нередко различна для раз
0
1
ных выходных напряжений Uвых
и Uвых
логических 0 и 1. В этом случае
используют среднюю статическую потребляемую мощность:

Pпот ср 2

0 1 P1
Pпот
пот
,
2

0 , P1
где Pпот
пот — потребляемая микросхемой мощность в состояниях соответ
ственно 0 и 1 на выходе.
Общепринятое усреднение потребляемой мощности оправдано тем, что
обычно во время работы в составе цифрового устройства логические микро
схемы половину времени находятся в открытом состоянии, а другую полови
ну времени — в закрытом.
К динамическим параметрам относятся параметры, зависящие от вре
мени. Они характеризуют свойства микросхемы в режиме переключения и
определяют быстродействие логических элементов. В основном это времен
ные параметры, смысл которых пояснен ниже. К числу динамических пара
метров следует отнести также динамическую помехоустойчивость, характе
ризующую способность микросхемы противостоять воздействию импульсной
помехи, длительность которой соизмерима со средним временем задержки
распространения сигнала. Амплитудно,временная характеристика импуль,
сной помехи Uпом = f(tпом) — временная зависимость допустимой амплитуды
помехи от ее длительности — является характеристикой импульсной (дина
мической) помехоустойчивости. Она необходима при оценке допустимого
уровня помех малой длительности для бесперебойного функционирования
цифровых ИМС. Импульсные помехи в устройствах имеют бо´льшую ампли
туду, чем статические, поэтому они могут быть более опасными. Импульс
ная (динамическая) помехоустойчивость зависит от амплитуды, длительно
сти, формы сигнала помехи и скорости переключения ЛЭ. Обычно импульс
ная помехоустойчивость выше статической. Отсутствие надежных критериев
ее оценки при массовом производстве и ее зависимость от условий работы и
применения микросхем не позволили ввести эту зависимость в технические
условия. Однако она необходима при конструировании аппаратуры на основе

152

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

f
Рис. 2.4

Амплитудновременная характеристика
импульсной помехи

Рис. 2.5

Характер полной потребляемой
мощности от частоты различных
ИМС

цифровых микросхем. Наиболее широкое распространение получил метод
ее оценки с помощью характеристики, приведенной на рисунке 2.4, где можно
выделить две области: I — допустимых и II — недопустимых импульсных
помех. С увеличением длительности помех импульсная (динамическая) по
мехоустойчивость уменьшается и при больших длительностях импульсов
tпом имп > t2 приближается к статической Uстат. При очень малых длительнос
тях помехи tпом имп < t1 ЛЭ нечувствителен к ее амплитуде. Время t1 опреде
ляет минимальную длительность импульса помехи, при которой возможен
сбой схемы. Она обычно в несколько раз меньше средней задержки распрост
ранения сигнала.
Динамическим параметром является также динамическая мощность
Pдин, т. е. мощность, потребляемая от источника питания во время переклю
чения из 0 в 1 и из 1 в 0.
Полная потребляемая мощность Pпот = Pпот ср + Pдин зависит от частоты
переключения:
Pпот = f(Fимп),
где Fимп — частота следования импульсов.
Эта зависимость обычно приводится в технической документации. Она
имеет различный характер для различных цифровых схем, как показано на
рисунке 2.5. Причины этого будут рассмотрены в дальнейшем при изучении
конкретных ИМС.
Работа микросхем на высоких частотах ограничена динамическим пара
метром Fmax — максимальная рабочая частота схемы — частота, при кото
рой сохраняется работоспособность схемы.
Быстродействие ЛЭ характеризуют как максимальной рабочей частотой
схемы, так и временем задержки распространения сигнала tзр. Различают
время задержки распространения tзр10 при переключении из состояния 1 в
состояние 0 и при переключении из состояния 0 в состояние 1 — tзр01, а так
же среднее время задержки распространения tзр = 0,5(tзр10 + tзр01).

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

153

Быстродействие ЛЭ определяется его схемотехникой, технологией и за
висит от емкости нагрузки, температуры окружающей среды, напряжения
источника питания.
По быстродействию все логические ИМС в зависимости от задержки сиг
нала делятся на:
· сверхбыстродействующие (не более 5 нс);
· быстродействующие (5–10 нс);
· среднего быстродействия (10–50 нс);
· медленнодействующие (> 50 нс).
Для большинства полупроводниковых ИМС ограничения по быстродей
ствию связаны с причинами, которые условно можно разделить на три кате
гории:
а) ограничения, обусловленные компонентами;
б) ограничения, обусловленные соединениями;
в) паразитные явления, обусловленные свойствами подложки и методом
изоляции.
Для обеспечения высокого быстродействия схема должна иметь мини
мальные физические размеры (если, конечно, в ней специально не использу
ют распределенных систем). Миниатюризация одновременно с экономией
объема приводит к уменьшению отношения размеров компонентов к длине
волны. Известно, что компонент размером l можно рассматривать как эле
мент c сосредоточенными параметрами только в случае, если l = l. В полу
проводниковых ИМС характерные размеры компонентов таковы, что их мож
но считать сосредоточенными вплоть до десятков гигагерц. В обычных схе
мах по мере повышения частоты приходится учитывать высокочастотное
сопротивление, паразитные индуктивность и излучение. В микросхемах тол
щина компонентов имеет тот же порядок (или меньше), что и глубина cкин,
слоя, поэтому практически сопротивление компонентов на высоких часто
тах такое же, что и на постоянном токе.
Эффекты, связанные с паразитной индуктивностью и излучением в мик
росхемах, также пренебрежимо малы. Наиболее серьезная проблема на высо
ких частотах в резисторах — шунтирующая их емкость. Для ее уменьшения
приходится уменьшать размеры резистора в ущерб мощности и допускам.
Для активных компонентов ИМС (транзисторов) первостепенное значе
ние имеют два параметра:
1) fT — граничная частота, при которой усиление по току в схеме с об
щим эмиттером падает до единицы. Этот параметр вместе с емкостью кол
лектора Ск определяет границы усиления при использовании транзистора в
микросхемных усилителях;
2) fmax — максимальная частота генерации, определяющая предел уси
ления мощности.
Для кремниевых высокочастотных транзисторов fT составляет несколь
ко гигагерц. Для снижения емкости Ск в транзисторах ИМС максимально
уменьшают площадь коллектора. Второй способ уменьшения Ск — увеличе
ние ширины перехода, который практически неприменим, так как он свя
зан с увеличением времени пролета неосновных носителей через обедненные

154

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

слои. Значительная часть емкости Ск у дискретных транзисторов обусловле
на проводниками выводов и контактными площадками. В транзисторах ИМС
удается практически исключить эту составляющую часть емкости. Кроме
того, последовательная индуктивность выводов — другой паразитный пара
метр, характерный для дискретных транзисторов, также может быть замет
но уменьшена в ИМС вследствие малого расстояния между компонентами
схем.
Существенные ограничения на быстродействие ИМС накладывают пара
зитные явления, связанные с несовершенством применяемых методов изо
ляции. Изолирующие pnпереходы вносят паразитные емкости, сравнимые
с емкостью Ск транзисторов. Кроме того, наблюдаются паразитные емкости
и утечки между компонентами. Значительно ослабить перечисленные выше
паразитные явления удается, используя изоляцию компонентов от полупро
водниковой подложки с помощью «карманов» из тонкого диэлектрического
слоя. При этом одновременно обеспечивается эффективный теплоотвод. При
такой структуре появляется возможность селективно управлять временем
жизни носителей активных приборов, например, легированием переходов
золотом (в других конструкциях диффузия золота может повлиять на харак
теристики соседних приборов).
Ряд параметров учитывает как статику, так и динамику ЛЭ. Это уже
рассмотренные коэффициент разветвления по выходу Kраз, полная потреб
ляемая мощность, коэффициент объединения по входу Kоб — число входов
ИМС, по которым реализуется данная функция, работа (энергия) переклю
чения A — произведение среднего времени задержки распространения сиг
нала на потребляемую мощность:
A = Pпот tзд.р.ср.
Работа переключения обычно выражается в пикоджоулях [A] = [пДж],
если мощность потребления в милливаттах [Pпот] = [мВт], а задержка рас
пространения сигнала в наносекундах [tзд.р.ср] = [нс].
При заданных технологии и схемотехнике, или при заданной энергии
переключения (Pпот tзд.р.ср = const), можно создавать различные серии ИМС,
обладающие либо высоким быстродействием (малым значением tзд.р.ср) и боль
шей потребляемой мощностью, либо низким быстродействием и малой по
требляемой мощностью (рис. 2.6). При сравнении базовых ЛЭ чаще всего
используют типовые значения параметров. По величине работы переключе
ния можно судить об уровне развития технологии и схемотехники цифро
вых микросхем. По мере совершенствования технологии и схемотехники и
уменьшения размеров элементов на кристалле энергия переключения не
прерывно снижается.
Интересно, что теоретически наименьшая энергия переноса единицы
информации равна произведению kT. Здесь k — постоянная Больцмана, T —
абсолютная температура. Произведение kT — это энергия элементарного
шумового выброса. Для Т = 300 К имеем
A = kT = 1,38×10–23×300 = 4×l0–9 пДж.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

155

Таким образом, современные микро
схемы, а следовательно, и ЭВМ, пост
роенные на этой элементной базе, по
требляют энергию, на девять порядков
(в миллиард раз) большую по сравне
нию с теоретическим пределом.
Сравнение различных серий, вы
пускаемых отечественной промышлен
ностью, показывает, что наименьшая
работа переключения для биполярной
технологии достигнута на ИМС KP1533,
а для КМОПтехнологии — на KP1554.
Еще более впечатляющие результа
ты получены с использованием арсени
да галлия GaAs — в ИМС К6500.
Использование диодов Шоттки и
усовершенствованного технологичес
кого процесса, в том числе применение
Рис. 2.6
изопланарной технологии, позволило
Сравнение базовых ЛЭ
уменьшить потребляемую мощность и
времена задержек и создать маломощные (533, К555, KP1533) и быстродей
ствующие (530, KP531, KP1531) ТТЛШ ИМС.
Дальнейшее совершенствование КМОПтехнологии и создание транзис
торов с длиной канала 1,2 мкм позволило разработать новую микромощную
серию ИМС KP1554 с быстродействием до 125 МГц, аналогичным для быст
родействующих биполярных ТТЛШ ИМС. Однако малая потребляемая мощ
ность таких схем характерна на частотах до 10–30 МГц. С увеличением рабо
чей частоты переключения КМОП ИМС растет динамическая мощность. На
частотах свыше 10 МГц мощность потребления возрастает и становится срав
нимой с мощностью потребления ТТЛШ ИМС (рис. 2.5).
Наибольшее быстродействие в биполярных схемах на кремнии достигну
то на ЛЭ ЭСЛтипа, однако работа переключения таких микросхем довольно
велика изза большой мощности потребления. Минимальное время задерж
ки, полученное в ЭСЛ ИМС (K1500), составляет 0,7 нс/ЛЭ при мощности
потребления 40 мВт.
Сверхвысокое быстродействие при малой мощности потребления удалось
достичь в микросхемах на арсениде галлия. Работа переключения таких схем
составляет сотые доли пикоджоуля при быстродействии 100–150 пс.
Снижение работы переключения цифровых микросхем различных схе
мотехнических решений за последнее десятилетие составило несколько по
рядков. Дальнейшее ее уменьшение связано с технологическими ограниче
ниями (минимальными размерами элементов, глубинами залегания перехо
дов и т. д.).
Минимальные топологические размеры, реализованные в микросхемах,
близки к предельно достижимым значениям, поэтому дальнейший прогресс
в микроэлектронике возможен в результате использования новых полупро

156

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

водниковых материалов, с большей подвижностью носителей заряда. Таки
ми перспективными материалами являются арсенид галлия GaAs, фосфид
индия InP и др. Реально ограничения работы переключения обусловлены
физическими процессами в транзисторах и основными свойствами полупро
водникового материала.
Эксплуатационные параметры характеризуют работоспособность ИМС
в условиях воздействия окружающей среды. К ним относятся: диапазон ра
бочих температур, допустимые механические нагрузки (вибрации, удары,
линейные ускорения), границы допустимого изменения атмосферного явле
ния, наибольшая влажность и др.

2.2.
СХЕМОТЕХНИКА ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ
РАЗЛИЧНЫХ ЛОГИК
Для конкретной серии микросхем характерно использование типового
электронного узла — базового логического элемента. Этот элемент является
основой построения самых разнообразных цифровых электронных устройств.
Ниже рассмотрим особенности базовых логических элементов различных
логик.
2.2.1.
ЭЛЕМЕНТЫ
ТРАНЗИСТОРНО"ТРАНЗИСТОРНОЙ ЛОГИКИ

Характерной особенностью транзисторнотранзисторной логики (ТТЛ)
является использование многоэмиттерных транзисторов. Эти транзисторы
сконструированы таким образом, что отдельные эмиттеры не оказывают вли
яния друг на друга.
Каждому эмиттеру соответвует свой pnпереход.
В первом приближении многоэмиттерный транзистор может моделиро
ваться схемой на диодах (см. пунктир на рисунке 2.7). Упрощенная схема
ТТЛэлемента приведена на рисунке 2.7.
При мысленной замене многоэмиттерного транзистора диодами получа
ем элемент диодно,транзисторной логики И–НЕ. Из анализа схемы можно
сделать вывод, что если на один из входов или на оба входа подать низкий
уровень напряжения, то ток базы транзистора T2 будет равен нулю и на кол
лекторе транзистора T2 будет высокий уровень напряжения. Если на оба вхо
да подать высокий уровень напряжения, то через базу транзистора T2 будет
протекать большой базовый ток и на коллекторе транзистора T2 будет низ
кий уровень напряжения, т. е. данный элемент реализует функцию И–НЕ.
Базовый элемент ТТЛ содержит многоэмиттерный транзистор, выполня
ющий логическую операцию И, и сложный инвертор (рис. 2.8). Если на один
или оба входа одновременно подан низкий уровень напряжения, то много
эмиттерный транзистор находится в состоянии насыщения и транзистор T2
закрыт, а, следовательно, закрыт и транзистор T4, т. е. на выходе будет высо
кий уровень напряжения. Если на обоих входах одновременно действует вы

157

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Рис. 2.7

Упрощенная схема ТТЛэлемента

Рис. 2.8

Схема ТТЛэлемента с инвертором

сокий уровень напряжения, то транзистор T2 открывается и входит в режим
насыщения, что приводит к открытию и насыщению транзистора T4 и запи
ранию транзистора T3, т. е. реализуется функция И–НЕ.
Выпускаются микросхемы ТТЛ с повышенной нагрузочной способностью,
с открытым коллектором, с третьим (высокоимпедансным) состоянием, что
значительно расширяет их функциональные возможности.
Для увеличения быстродействия элементов ТТЛ используются транзис
торы с диодами Шоттки (транзисторы Шоттки) — ТТЛШ.
2.2.2.
БАЗОВЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ ТТЛШ
(НА ПРИМЕРЕ СЕРИИ К555)

В качестве базового элемента серии микросхем К555 использован эле
мент И–НЕ. На рисунке 2.9а изображена схема этого элемента, а условное
графическое обозначение транзистора Шоттки приведено на рисунке 2.9б.
Такой транзистор эквивалентен рассмотренной выше паре из обычного
транзистора и диода Шоттки. Транзистор VT4 — обычный биполярный
транзистор.
Если оба входных напряжения uвх1 и uвх2 имеют высокий уровень, то
диоды VD3, VD4 закрыты, транзисторы VT1, VT5 открыты и на выходе имеет
место напряжение низкого уровня. Если хотя бы на одном входе имеется
напряжение низкого уровня, то транзисторы VT1 и VT5 закрыты, а транзис
торы VT3 и VT4 открыты и на выходе имеет место напряжение высокого уров
ня. Полезно отметить, что транзисторы VT3 и VT4 образуют так называемый
составной транзистор (схему Дарлингтона). Микросхемы ТТЛШ серии
К555 характеризуются следующими параметрами: напряжение питания —
+5 B; выходное напряжение низкого уровня — не более 0,4 B; выходное

158

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 2.9

Базовый ЛЭ И–НЕ (а) и обозначение транзистора Шоттки (б)

напряжение высокого уровня — не менее 2,5 B; помехоустойчивость — не
менее 0,3 B; среднее время задержки распространения сигнала — 20 нс; мак
симальная рабочая частота — 25 МГц.
Микросхемы ТТЛШ обычно совместимы по логическим уровням, поме
хоустойчивости и напряжению питания с микросхемами ТТЛ. Время задер
жки распространения сигнала элементов ТТЛШ в среднем в два раза меньше
по сравнению с аналогичными элементами ТТЛ. К тому же они значительно
меньших размеров, что уменьшает емкости их pnпереходов. Мощность,
потребляемая ими, в 4–10 раз меньше.
2.2.3.
ЭЛЕМЕНТЫ ЭМИТТЕРНО"СВЯЗАННОЙ ЛОГИКИ

Интегральные микросхемы на основе эмиттерно,связанной логики (ЭСЛ)
получили широкое распространение в качестве элементной базы быстродей
ствующей вычислительной и радиоэлектронной аппаратуры. Микросхемы
на основе ЭСЛ имеют ряд достоинств, которые обеспечили их преимущество
перед другими микросхемами:
1) хорошая схемотехническая отработанность и, как следствие, сравни
тельно невысокая стоимость при изготовлении;
2) высокое быстродействие при средней потребляемой мощности или
сверхвысокое быстродействие при большой потребляемой мощности;
3) малая энергия переключения;
4) высокая относительная помехоустойчивость;
5) высокая стабильность динамических параметров при изменении рабо
чей температуры и напряжения питания;
6) большая нагрузочная способность;
7) независимость тока потребления от частоты переключения;

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

159

8) способность ИМС работать на низкоомные линии связи и нагрузки;
9) широкий функциональный набор микросхем;
10) удобство применения в условиях повышенной плотности компонов
ки с использованием многослойного печатного монтажа и низкоомных ко
аксиальных и плоских кабелей.
В настоящее время ИМС ЭСЛ являются самыми быстродействующими
микросхемами на основе кремния, выпускаемыми промышленностью как у
нас в стране, так и за рубежом. Опыт проектирования аппаратуры показыва
ет, что применение ИМС ЭСЛ оптимально для построения быстродействую
щих радиоэлектронных устройств, в частности, ЭВМ высокого быстродей
ствия, и менее эффективно при разработке радиоэлектронных устройств ма
лого и среднего быстродействия.
Высокое быстродействие обусловлено тем, что в этих элементах транзис
торы работают в ненасыщенном режиме, в результате чего исключается на
копление и рассасывание неосновных носителей заряда. Из формулы заряда
(разряда) емкости С на величину логического перепада Uл = U1 – U0 некото
рым постоянным током заряда Iзар, tзар = СUл/Iзар, следует, что снизить вре
мя заряда tзар возможно, уменьшая Uл и увеличивая Iзар. В ИМС ЭСЛ реали
зованы эти принципы: ненасыщенный режим, большой ток заряда, малый
логический перепад.
С другой стороны, малый логический перепад влечет за собой снижение
помехоустойчивости.
К современным цифровым микросхемам ЭСЛ относятся ИС серий 100,
К100, 500, K500, 1500, K1500.
Типовое время задержки логических элементов ИМС серии К1550 —
0,7 нс, серии К500 — 0,5–2 нс, серии 138 — 2,9 нс. ЭСЛмикросхемы имеют
помехоустойчивость по напряжению низкого и высокого уровней не менее
125 мВ и 150 мВ, разброс выходного напряжения низкого уровня 145–150 мВ,
высокого уровня — 200 мВ. Амплитуда логического сигнала Uл до 800 мВ.
В ИМС серии 500: уровень интеграции — до 80 логических элементов на кри
сталле; функциональный набор микросхем — 48 модификаций; потребляе
мая элементом мощность Pпот = 8–25 мВт (в ненагруженном состоянии); энер
гия, потребляемая при переключении, — A = 50 пДж.
Большая потребляемая и рассеиваемая мощности являются недостатка
ми микросхем ЭСЛ, что является следствием их работы в ненасыщенном
режиме. Малый логический перепад, с одной стороны, повышает быстро
действие, а с другой — снижает помехоустойчивость. Кроме того, в резуль
тате возникает необходимость применения источников питания с хорошей
стабилизацией. Для преодоления этих затруднений разработаны так назы
ваемые компенсированные ЭСЛ ИМС. В них на самом кристалле размеща
ются стабилизирующие схемы, которые компенсируют колебания напряже
ния источника питания и температуры и не допускают существенных изме
нений запаса помехоустойчивости или логических уровней. Например,
в схемах серии K1500 при номинальном напряжении Uип = –4,5 В логичес
кие уровни не изменяются, если напряжение питания будет находиться в
пределах –4,2 £ Uип £ –5,7 В.

160

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для стыковки логических уровней микросхем ЭСЛ со схемами ТТЛ в
состав серий входят преобразователи уровней, например, 100ПУ124,
100ПУ125.
Отметим принципиальную особенность микросхем ЭСЛ: они питаются
отрицательным напряжением, т. е. напряжение подается от эмиттеров,
причем коллекторные цепи заземляются. Этим способом повышается по
мехоустойчивость, ток потребления Iпот вытекает из микросхемы в ис
точник.
Структурнобазовый элемент ЭСЛ содержит: источник опорного напря
жения (ИОН), токовый переключатель (ТП) и эмиттерные повторители.
Источник опорного напряжения обслуживает одновременно 5–10 логи
ческих элементов на кристалле. Эмиттерные повторители на выходах обес
печивают быстрый разряд емкости нагрузки Сн, что повышает быстродей
ствие, обеспечивает согласование с входами других ИМС ЭСЛ, высокую
нагрузочную способность. Коэффициент объединения по входу равен 8, ко
эффициент разветвления по выходу порядка 10.
В основу токового переключателя на входе положена схема с объединен,
ными эмиттерами (рис. 2.10). Главные ее достоинства: постоянство сум
марного тока эмиттеров Iэ = Iэ1 + Iэ2 в процессе работы; наличие прямого и
инверсного выходов Uвых1, Uвых2.
Базовый элемент ЭСЛ получают заменой в схеме токового ключа тран
зистора VT1 параллельно включенными транзисторами (для увеличения чис
ла входов) и включением в качестве выходных схем элемента ЭСЛ эмиттер
ных повторителей (рис. 2.11).
На транзисторы VT1, VT2, VT3 подаются входные сигналы — они совмес
тно с транзистором VT4 образуют токовый ключ. Транзистор VT5 с элемента

Рис. 2.10

Схема с объединенными
эмиттерами

Рис. 2.11

Базовый элемент ЭСЛ с эмиттерными повторителями

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

161

ми R4, R5, R6 и VD1, VD2 является стабильным источником напряжения,
задающим постоянное напряжение Uоп на базе транзистора VT4, который
находится в активном режиме работы.
На транзисторах VT6 и VT7 реализованы эмиттерные повторители, обес
печивающие малые выходные сопротивления. Цепи нагрузок транзисторов
VT6 и VT7 (резисторы R7 и R8) обычно вынесены за микросхему ЭСЛ, что
расширяет ее функциональные возможности.
В схеме ЭСЛ реализован принцип положительной логики, при котором
большему выходному напряжению (в нашем случае — менее отрицатель
ному) соответствует сигнал логической 1, а меньшему (более отрицательно
му) — сигнал логического 0.
Когда на всех входах U1, U2, U3 схемы действуют сигналы логического 0
(большое отрицательное напряжение), то транзисторы VT1–VT3 закрыты, VT4
открыт. В результате транзистор VT7 будет закрыт, т. е. на его выходе устано
вится менее отрицательное напряжение (логическая 1).
Если на любой из входов U1–U3 подана логическая 1 (менее отрицатель
ное напряжение, чем Uоп на базе VT4), то откроется соответствующий тран
зистор, что приведет к перераспределению токов между этим транзистором
и транзистором VT4, после чего транзистор VT6 закроется, т. е. на его выходе
установится большое отрицательное напряжение (логический 0), а транзис
тор VT7 откроется, т. е. на его выходе установится логическая 1.
Таким образом, данная схема одновременно выполняет функции ИЛИ и
ИЛИ–НЕ, что значительно расширяет ее функциональные возможности.
2.2.4.
ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ
НА ПОЛЕВЫХ ТРАНЗИСТОРАХ

В микросхемах nМОП и pМОП используются ключи соответственно
на МОПтранзисторах с nканалом и динамической нагрузкой и на МОП
транзисторах с pканалом. В качестве примера рассмотрим элемент логики
nМОП, реализующий функцию ИЛИ–НЕ (рис. 2.12). Он состоит из нагру
зочного транзистора T3 и двух управляющих транзисторов T1 и T2.
Если оба транзистора T1 и T2 закрыты, то на выходе устанавливается
высокий уровень напряжения. Если одно или оба напряжения u1 и u2 имеют
высокий уровень, то открывается один
или оба транзистора T1 и T2 и на выхо
де устанавливается низкий уровень на
пряжения, т. е. реализуется функция
uвых 1 u1 2 u2 .
Для исключения потребления мощ
ности логическим элементом в статисти
ческом состоянии используются компле
ментарные МДПлогические элементы
(КМДП или КМОПлогика). В микросхе
Рис. 2.12
мах КМОП используются комплемен
Элемент логики nМОП,
реализующий функцию ИЛИ–НЕ
тарные ключи на МОПтранзисторах.

162

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Они отличаются высокой помехоустой
чивостью и логика КМОП является
очень перспективной.
Рассмотрим КМОПлогический эле
мент, реализующий функцию ИЛИ–НЕ
(рис. 2.13). Если входные напряжения
имеют низкие уровни (u1 и u2 меньше
порогового напряжения nМОПтранзи
стора Uзи.порог.n), то транзисторы T1 и T2
закрыты, транзисторы T3 и T4 открыты
и выходное напряжение имеет высокий
уровень. Если одно или оба входных
Рис. 2.13
напряжения u1 и u2 имеют высокий уро
КМОПлогический элемент,
вень, превышающий Uзи.порог.n, то от
реализующий функцию ИЛИ–НЕ
крывается один или оба транзистора T1
и T2, а между истоком и затвором одного или обоих транзисторов T3 и T4
устанавливается низкое напряжение, что приводит к запиранию одного или
обоих транзисторов T3 и T4, а следовательно, на выходе устанавливается низ
кое напряжение. Таким образом, этот элемент реализует функцию uвых 1 u1 2 u2
и потребляет мощность от источника питания лишь в короткие промежутки
времени, когда происходит его переключение.
Достоинствами КМОПмикросхем по сравнению с ТТЛмикросхемами яв
ляются: малая потребляемая мощность в статическом режиме; очень высо
кое входное сопротивление; большая нагрузочная способность (коэффици
ент разветвления 50–100); большой диапазон напряжения питания (3–15 В);
малая зависимость характеристик от температуры.
К недостаткам КМОПмикросхем можно отнести: повышенное выходное
сопротивление; большие времена задержки (200 нс); большой разброс всех
параметров.
2.2.5.
ИНТЕГРАЛЬНО"ИНЖЕКЦИОННАЯ ЛОГИКА

Рассмотренные ранее логические элементы ТТЛ, ЭСЛ и прочие строятся
на транзисторах, диодах, резисторах. Однако при интегральной технологии
изготовление транзисторов оказывается более предпочтительным, чем изго
товление резисторов, особенно высокоомных. Основные причины этого:
· высокоомный резистор занимает большую площадь подложки кристал
ла, чем транзистор;
· затруднительно обеспечить малый разброс и высокую стабильность со
противления резистора;
· резистор является элементом переключающих устройств, на котором рас
сеивается потребляемая мощность, что ухудшает тепловой режим логи
ческого элемента.
В логических элементах резисторы обычно совмещают нагрузочные и
токозадающие функции. Для того чтобы обеспечить достаточно высокую ста
бильность тока, номинал резистора должен быть большим.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

163

Поэтому для создания интегральных схем стали широко применяться
полупроводниковые приборы с инжекционным питанием И2Л (интеграль
ноинжекционная логика) — одного из наиболее перспективных классов ло
гических микросхем на биполярных транзисторах. Действие этих схем ос
новано на двух принципах.
Первый принцип заключается в совмещении электрически связанных
однородных областей полупроводника в кристалле. В большинстве случаев
эмиттеры транзисторов в микросхеме электрически связаны общей шиной.
Плотность yпаковки можно увеличить, если в качестве общего эмиттера для
схем транзисторов использовать эпитаксиальный слой или подложку соот
ветствующего типа проводимости, а не отдельные изолированные диффузи
онные области n+типа. Металлическая разводка в этом случае упрощается,
так как роль общей шины выполняет общий эмиттер.
Второй принцип состоит в отказе от традиционного способа питания
цепей базы и коллектора ключевых транзисторов ЛЭ через резисторы, ко
торые ограничивают ток, потребляемый от источника питания. Использова
ние резисторных цепей вызывает дополнительное рассеяние мощности, сни
жение быстродействия за счет увеличения постоянной времени. Кроме того,
диффузионные резисторы занимают значительную площадь кристалла.
Отмеченные недостатки устраняются за счет исключения резисторов пи
тания и непосредственного введения избыточных подвижных носителей
заряда в базу переключательного транзистора. В результате этого электро
нейтральность базы нарушается и возникает ток, смещающий переход «эмит
тер — база» в прямом направлении.
Удаление из схемы резистора значительно повышает плотность упаков,
ки и фактор качества (величина, обратная произведению длительности за
держки на рассеиваемую мощность). Для непосредственного введения избы
точных носителей заряда в базу переключающего транзистора применяют
два способа.
При первом способе используется эффект генерации избыточных носи,
телей заряда в объеме полупроводника при воздействии на него излучения,
например, видимого света.
Второй способ основан на введении дополнительного инжектирующего
pnперехода, расположенного вблизи базы переключающего транзистора.
Существенный недостаток первого способа связан с необходимостью ис
пользования достаточно мощного миниатюрного источника света. Существу
ющие источники света не удовлетворяют перечисленным требованиям и име
ют низкий КПД. Поэтому данный способ в настоящее время не использует
ся. Преимущество получили приборы с инжектирующим pnпереходом.
Приборы с инжекционным питанием впервые были предложены в
1971 году для цифровых интегральных микросхем, хотя этот принцип при
меним и к аналоговым ИМС.
Он имеет ряд достоинств. Элементы И2Л выгодно отличаются простотой
технологии и конструкции, так как состоят только из биполярных транзисто
ров и не требуют особой изоляции. Следовательно, имеют высокую плотность
упаковки — более 103 вентилей на кристалл, и функциональную плотность

164

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

500–600 вентилей/мм2. По этим параметрам, а также по потребляемой мощ
ности Pmax = 0,1 мВт, элементы И2Л сопоставимы c МОП и КМОП и даже
превосходят их. Схемы И2Л имеют минимальную работу переключения:
А = 0,02–0,1 пДж. При этом сохраняется быстродействие, характерное для
ТТЛсхем tзд = 1–1,25 нс. Имеется возможность регулировки потребляемой
мощности и быстродействия в пределах нескольких порядков. Для этих схем
достаточно напряжения питания 0,5–0,9 В. На практике последовательно с
инжектором включают внешнее сопротивление. Тогда используют источни
ки питания Е = 1,0–1,5 В.
Элементы И2Л работоспособны в интервале температур от –60° до +125°С.
Это объясняется отсутствием в схемах резисторов. Значительные изменения
величины питающего тока не сопровождаются существенным изменением
питающего напряжения. Увеличение питающего тока в широких пределах
не нарушает нормального функционирования схемы, а приводит лишь к воз
растанию потребляемой мощности и, как следствие, к повышению быстро
действия. Приемлемые характеристики по довольно высокой радиационной
стойкости позволяют использовать И2Лэлементы для проектирования циф
ровых устройств специального назначения.
Микросхемы с инжекционным питанием легко согласуются с ТТЛсхема
ми, имеют возможность получения больших выходных токов и создания на
одной пластине линейных (аналоговых) и цифровых схем, питаются одним
источником низкого постоянного напряжения, в них отсутствуют импульс
ное питание и импульсные помехи по цепям питания при переключении
схем.
К недостаткам И2Лэлементов (вследствие малого логического перепада —
менее 0,5 В), относятся следующие:
· чувствительность к помехам (помехоустойчивость к отрицательным по
мехам составляет Uп1 2 20 1 50 мВ, а величина Uп1 приблизительно такая
же, как у ТТЛсхем с простым инвертором;
· невозможность непосредственного сопряжения с логическими элемента
ми других типов.
Поэтому элементы И2Л выполняют все функции внутри кристалла, а вы
ходы на внешние цепи осуществляются через обычные ТТЛэлементы, рас
положенные на одном кристалле с элементами И2Л.

Рис. 2.14

Структура И2Лэлемента и его эквивалентная схема

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

165

Элементы И2Л могут быть реализо
ваны только в интегральном исполнении
и не имеют аналогов в дискретной схемо
технике. Структура такого элемента и его
эквивалентная схема приведены на ри
сунке 2.14, из которого видно, что тран
зистор T1 (pnp) расположен горизон
тально, а многоколлекторный транзис
тор T2 (npn) расположен вертикально.
Транзистор T1 выполняет роль инжек,
тора, обеспечивающего поступление
Рис. 2.15
Реализация элемента ИЛИ–НЕ
дырок из эмиттера транзистора T1 (при
подаче на него положительного напря
жения через ограничивающий резистор) в базу транзистора T2. Если u1 соот
ветствует логическому 0, то инжекционный ток не протекает по базе много
коллекторного транзистора T2 и токи в цепях коллекторов транзистора T2 не
протекают, т. е. на выходах транзистора T2 устанавливаются логические 1.
При напряжении u1, соответствующем логической 1, инжекционный ток
протекает по базе транзистора T2 и на выходах транзистора T2 — логические
0. Рассмотрим реализацию элемента ИЛИ–НЕ на основе элемента, представ
ленного на рисунке 2.15 (для упрощения другие коллекторы многоканаль
ных транзисторов T3 и T4 на рисунке не показаны).
Когда на один или оба входа подается логический сигнал 1, то напряже
ние uвых соответствует логическому нулю. Если на обоих входах логические
сигналы 0, то напряжение uвых соответствует логической единице.
2.2.6.
ЛОГИКА НА ОСНОВЕ ПОЛУПРОВОДНИКА
ИЗ АРСЕНИДА ГАЛЛИЯ

Различают несколько типов логических схем на основе арсенида галлия
GaAs. Логические схемы на полевых транзисторах с непосредственными
связями (НСПТ) обычно используют а
б
полевые арсенидгаллиевые транзис
торы. На рисунке 2.16а показана ба
зовая схема инвертора с нагрузкой в
виде обычного полевого транзистора с
затвором. В виде нагрузки могут быть
использованы полевые транзисторы с
затвором, а также резистивная на
грузка.
Если приложить входное напряже
ние Uвх к затвору переключающего тран
Рис. 2.16
Логические элементы на полевых
зистора меньше порогового значения,
транзисторах с непосредственными
то транзистор будет в закрытом состоя
связями:
нии. Выходное напряжение составляет а — инвертор; б — схема, реализующая функции
ИЛИ–НЕ.
Uвых @ Eс.

166

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Когда входное напряжение Uвх велико, переключающийся транзистор
открывается, и выходное напряжение Uвых будет мало. Величина выходного
напряжения высокого логического уровня ограничивается высотой потен
циального барьера в системе «диод — затвор» полевого транзистора. Поэто
му НСПТсхемы характеризуются небольшой величиной напряжений пере
пада логических сигналов на входе схемы и небольшим запасом помехоус
тойчивости.
На рисунке 2.16б приведена схема логического элемента ИЛИ–НЕ с ко
эффициентом объединения по входу, равным 2.
Логические схемы на полевых транзисторах с диодами Шоттки (ДШПТ)
состоят из транзистораформирователя верхнего уровня (ФВУ) и транзистора
формирователя нижнего уровня (ФНУ) (рис. 2.17).
ФВУ играет роль нагрузки, а ФНУ соединяет затвор ключевого транзис
тора с источником питания отрицательной полярности.
Диоды сдвига уровня DS позволяют снизить напряжение на затворе клю
чевого транзистора T до величины, обеспечивающей отключение транзисто
ра T при малом входном напряжении Uвх. Для увеличения нагрузочной спо
собности логической схемы выход системы может быть дополнен истоковым
повторителем. В ДПШПТсхемах используются нормально открытые клю
чевые транзисторы. Это позволяет увеличить логический перепад и, соот
ветственно, помехоустойчивость.
Логический элемент на полевых транзисторах с буферным каскадом
(БПТ) представляет собой инвертор статического типа. Другими словами,
инверторы БПТ, ДШПТ и НСПТтипов имеют амплитудночастотную харак
теристику фильтра низких частот. Для работы БПТсхем требуются два ис
точника питания (рис. 2.18). Базовая схема инвертора включает логический
каскад и каскад формирователя сдвига уровня.
В схемах этого типа используются ПТШ, работающие в режиме обедне
ния. Для согласования входных и выходных уровней напряжения необхо

Рис. 2.17

Логическая схема ИЛИ на полевых транзисторах с диодами Шоттки

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

а

167

б

Рис. 2.18

Логические элементы с буферными каскадами на полевых транзисторах:
а — базовая схема инвертора с истоковым повторителем; б — базовая схема без истокового повторителя.

дим сдвиг уровня выходного напряжения, осуществляемый диодами Шот
тки в буферном каскаде (рис. 2.18а). Число диодов Шоттки определяется
напряжением отсечки ключевого транзистора T.
Схемы с меньшими напряжениями отсечки содержат меньшее число ди
одов сдвига уровня, характеризуются меньшей потребляемой мощностью и
меньшей величиной напряжения перепада логических уровней и худшей
помехозащищенностью.
Если устранить истоковый повторитель, то можно снизить потребление
мощности (рис. 2.18б). Одновременно ухудшаются времена переключения.
Логические схемы И–НЕ, ИЛИ–НЕ на основе полевых транзисторов с
длиной затвора 1 мкм имеют времена задержки сигнала порядка 100 нс при
потребляемой мощности 40 мВт.
2.2.7.
МИКРОСХЕМЫ НА ПРИБОРАХ С ЗАРЯДОВОЙ СВЯЗЬЮ

Основные определения и принцип действия. Микроминиатюризация ТВ
передающей аппаратуры и других устройств аналогичного назначения тор
мозится использованием в ней в качестве преобразователя свет — сигнал
электровакуумного прибора, обладающего достаточно большими габарита
ми и сложной системой управления электронным лучом. В связи с этим в
течение многих лет велись широкие поисковые работы в направлении безва
куумных анализирующих устройств — аналогов ТВпередающих электрон
нолучевых трубок. Развитие твердотельной технологии, технологии тонко
пленочных покрытий позволило разработать твердотельные матричные

168

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

фотоэлектрические преобразователи (ФЭП) изображения, в которых в ка
честве элементов матрицы использовались фоторезисторы, фотодиоды, фо
тотранзисторы. Однако поворотным моментом явилось изобретение прибо,
ров с зарядовой связью (ПЗС). Они были впервые изготовлены в 1969 году
американскими учеными Н. С. Бойлом и Г. Е. Смитом. Идею создания запо
минающих устройств, состоящих из ряда конденсаторов, высказывал еще в
1934 году В. К. Зворыкин, известный своими работами по передающим теле
визионным приборам. В 1948 году основатель кибернетики Н. Винер также
указывал на возможность хранения информации в виде заряда конденсато
ров и передачи заряда от одного конденсатора к другому.
В основе ПЗС лежат свойства структуры «металл — окисел — полупро
водник» (МОПструктуры), способной собирать, накапливать и хранить за
рядовые пакеты неосновных носителей в локализованных потенциальных
ямах, образующихся у поверхности полупроводника под действием элек
трического поля. Зарядовые пакеты возникают под действием светового из
лучения, а переносятся они путем управляемого перемещения потенциаль
ных ям в требуемом направлении. Таким образом, ПЗС работает как анало,
говый сдвиговый регистр, обладающий способностью собирать, накапливать
и хранить зарядовую информацию.
Эти ИМС относятся к СБИС, поскольку на одном кристалле располагают
106 элементов ПЗС. Сохраняется устойчивая тенденция дальнейшего увели
чения степени интеграции.
Кроме традиционных регулярных структур ПЗС, осуществляющих эле
ментарные операции направленной передачи, ввода и вывода зарядов, появи
лись более сложные схемы, позволяющие обрабатывать зарядовые пакеты.
Сформировалась микросхемотехника ПЗС, включающая в себя принципы
построения схем для суммирования, вычитания, умножения, мультиплек
сирования, аналогоцифрового и цифроаналогового преобразований, уст
ройств более сложной обработки сигналов. Особый интерес представляют
построенные на ПЗС формирователи сигналов изображения. ИМС на ПЗС
обрабатывают как аналоговую, так и цифровую информацию.
К достоинствам ПЗСструктур следует отнести следующие:
· конструктивная простота;
· способность направленной передачи зарядовой информации и преобразо
вание ее при весьма точном построении геометрии точечного растра (ко
ординаты элементов фиксируются с точностью до 0,5 мкм);
· возможность непосредственного преобразования светового потока в за
рядовые пакеты и способность хранить зарядовую информацию;
· возможность работы в спектрах видимых, инфракрасных, ультрафиоле
товых лучей;
· возможность реализации обработки информации непосредственно на мат
рице;
· высокое быстродействие;
· высокая степень интеграции, малые потребляемая мощность и габарит
ные размеры;
· высокая надежность и долговечность, большой срок службы;

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

169

· высокая механическая прочность, стойкость к вибрациям и электромаг
нитным воздействиям.
В числе факторов, сдерживающих в настоящее время широкое примене
ние ПЗС, следует отметить ряд технологических трудностей, связанных с
требованиями неукоснительного обеспечения эксплуатационных характе
ристик, в ряде применений — высокой радиационной стойкости. Опреде
ленные трудности возникают с реализацией требуемого разрешения в фор
мирователях сигналов изображения.
Для ПЗС характерны два основных режима работы:
· хранение информации в виде заряда в одном или нескольких конденса
торах;
· перенос заряда от одного конденсатора в следующий вдоль цепочки.
В аналоговых устройствах количество заряда может изменяться по оп
ределенному закону, соответствующему тому или иному сигналу. Базовые
элементы, обрабатывающие сигналы в аналоговой форме, характеризуются
высокой производительностью, недостижимой при использовании цифро
вых методов. Для получения приемлемой точности при реализации аналого
вых функций необходимо обеспечить высокую линейность элементов ввода,
вывода, усиления и т. п., низкий уровень шумов и неоднородностей характе
ристик этих элементов по площади кристалла. Перечисленные требования
можно удовлетворять только при достаточно высоком уровне технологии.
В цифровых устройствах информация хранится и передается в двоичной
системе, в которой наличие заряда означает 1, а отсутствие заряда — 0. Циф
ровые базовые элементы, обрабатывающие двоичные сигналы, не так критич
ны к указанным факторам. Но при выигрыше в точности обработки информа
ции они имеют меньшую производительность. При этом для уменьшенных
размеров элементов (до микронного уровня) требование высокой однородно
сти становится одним из основных и для цифровых устройств на ПЗС.
Управляющие сигналы для ПЗС формируют с помощью специализиро
ванной БИС или устройств, расположенных на одном кристалле. В послед
нем случае устройства управления должны быть совместимыми с ПЗС техно
логически. По входу и выходу БИС и ПЗС должны быть согласованы с тради
ционными интегральными схемами по уровням сигналов.
Объясним принцип работы приборов с зарядовой связью. Основным эле
ментом ПЗС является конденсатор МОПструктуры, одной из обкладок
которого служит металлический электрод, а второй — полупроводниковая
подложка (p или nпроводимости). Диэлектриком является окисел бес
примесного полупроводника, наносимый в виде тонкого слоя на подложку.
В МОПконденсаторе (см. рис. 2.19) в качестве полупроводника использован
кремний дырочного типа проводимости. Диэлектриком служит слой дву
окиси кремния толщиной 0,1 мкм. В полупроводнике дырочного типа про
водимости основными носителями заряда являются дырки. При приложе
нии к металлическому электроду положительного потенциала основные но
сители (дырки) в слое кремния, прилегающем к границе с окислом, будут
отталкиваться от электрода и, покинув поверхностный слой, отойдут в
толщу полупроводника. Под электродами образуется область, обедненная

170

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.19

Конденсатор МОПструктуры

основными носителями, — потенциальная яма, глубина которой зависит от
приложенного напряжения U, степени легирования полупроводника и тол
щины слоя окисла. Это позволяет эффективно управлять глубиной потенци
альной ямы. Время жизни потенциальной ямы ограничено паразитным про
цессом термогенерации неосновных носителей, так как в кремнии при ре
альных температурах всегда генерируются пары электрон — дырка. Под
действием электрического поля основные носители (дырки) вытесняются в
толщу полупроводника, а неосновные (электроны) — накапливаются, запол
няя постепенно потенциальную яму. Накопление в потенциальных ямах тер
могенерированных носителей является паразитным процессом. Время, не
обходимое для заполнения потенциальной ямы изза термогенерации, назы
вается временем релаксации. Следовательно, только промежуток времени
tхр, существенно меньший по сравнению со временем релаксации, может быть
использован для хранения в потенциальных ямах зарядовых пакетов, несу
щих информацию о значении полезного сигнала. Очевидно, и минимальная
частота работы цифровых и аналоговых устройств на ПЗС также опреде
ляется процессами накопления паразитного заряда в потенциальной яме.
Зарядовый пакет в ПЗС может быть введен электрическим путем или с
помощью световой генерации. При световой генерации фотоэлектрические
процессы, возникающие в кремнии, приведут к накоплению неосновных но
сителей в потенциальных ямах. Накопленный заряд пропорционален осве
щенности и времени накопления. Направленная передача заряда в ПЗС обес
печивается расположением МОПконденсато
ров на столь близком расстоянии друг от друга,
что их обедненные области перекрываются и
потенциальные ямы соединяются. При этом
подвижный заряд неосновных носителей будет
накапливаться в том месте, где глубже потен
циальная яма.
Рис. 2.20
Например, в соответствии с рисунком 2.20
Процесс переноса
зарядовых пакетов
на соседние металлические электроды двух кон

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

171

денсаторов поданы положительные потенциалы U1 и U2. В начальный мо
мент времени потенциалы соотносятся таким образом, что U1 > U2. В образо
вавшуюся глубокую яму левого конденсатора может быть помещена зарядо
вая информация. Если потенциал левого электрода какимлибо образом
уменьшится, а потенциал правого — увеличится, то под правым электродом
образуется более глубокая потенциальная яма, в которую и перетечет заря
довый пакет, помещенный ранее в потенциальную яму левого конденсатора.
Значит, изменяя потенциалы на электродах близко расположенных кон
денсаторов, можно направленно перемещать зарядовую информацию.
Динамику перемещения зарядовых пакетов можно проследить на приме
ре трехфазного сдвигового регистра — устройства, состоящего из цепочки
МОПконденсаторов. Сдвиговым регистром управляют по трехтактной схеме.
Как показано на рисунке 2.21, один элемент сдвигового регистра состоит
из трех ячеек МОПконденсаторов. Каждый электрод ячеек МОПконденса
торов подключен к одной из трех тактовых шин, обозначенных Ф1, Ф2, Ф3.
В течение первого такта работы (момент t1) на электроды шины Ф1 по
дано положительное напряжение U2. Под этими электродами образуются
электронные ямы, в которых могут накапливаться и храниться заряды, об
разованные неосновными носителями. Это может происходить как в резуль
тате воздействия светового излучения (тогда заряды будут носителями по
лезной информации), так и вследствие паразитного процесса термогенера
ции. При этом термогенерированные заряды составляют паразитную добавку
к информационному заряду и являются источником темнового тока сигнала
изображения. Время хранения зарядов tхр равно времени действия напряже
ния U2, а режим работы, соответствующий этому времени, называется режи,
мом хранения.
В момент t2 (второй такт) на электроды шины Ф2 подается напряжение
U3, значение которого превышает в 1,5–2 раза напряжение U2. Это напряже
ние называется напряжением записи. Оно вызывает появление под электро
дами, соединенными с этой шиной, более глубоких потенциальных ям, в
которые и перетекают электроны изпод электродов шины Ф1. Режим, при
котором электроны перетекают из одних потенциальных ям в другие, назы
вается режимом записи.
В момент t3 (третий такт) напряжение на электродах шины Ф2 умень
шается до значения U2, соответствующего режиму хранения, а напряжение
на электродах шины Ф1 уменьшается от значения U2 до U1, что предотвраща
ет возврат зарядового пакета под электроды шины Ф1. Из рисунка 2.21 сле
дует, что перенос зарядовых пакетов произойдет слева направо, так как под
электродами шины Ф1 потенциал остается низким, равным U1.

Рис. 2.21

Перемещение зарядовых пакетов в трехфазном сдвиговом регистре

172

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Такой направленный перенос зарядовых па
кетов является одним из достоинств трехтакт,
ной схемы управления подобных регистров сдви
га. Существуют регистры, работающие по двух,
тактной схеме, но при этом направленный перенос
зарядов обеспечивается путем существенного ус
ложнения структуры ПЗС.
Последовательная смена потенциалов на так
товых шинах показана на временной диаграмме
(рис. 2.22), на которой формы управляющих на
пряжений для трехтактной схемы идеализиро
ваны (сплошная кривая).
Оказалось, что для повышения эффективно
сти переноса зарядов тактовые импульсы, пода
Рис. 2.22
ваемые на электроды, должны иметь пологий
Тактовая диаграмма
фронт, чтобы весь заряд успел перетечь в сосед
управляющих напряжений
нюю потенциальную яму. В результате это повы
шает эффективность переноса заряда. Поэтому на практике используют им
пульсы трапецеидальной формы (на рисунке 2.22 — пунктирная кривая).
Особенности применения. Фотоэлектрические преобразователи (ФЭП)
изображения на ПЗС делятся на два класса:
· линейные (одномерные);
· матричные (двумерные).
В линейных ФЭП фоточувствительные элементы расположены вдоль од
ной линии, обычно строки, и формируют одномерное изображение объекта.
Хотя они могут быть использованы и для получения двумерного изображе
ния. В этом случае необходимо перемещение ФЭП или объекта в направле
нии, перпендикулярном строчной развертке.
Твердотельным аналогом передающей трубки с электронным сканирова
нием по строке и кадру является матричный формирователь сигнала изоб,
ражения. Он представляет собой двухкоординатный массив светочувстви
тельных элементов, осуществляющих электронное сканирование по коорди
натам x и y.
При проектировании такой двухкоординатной матрицы основной воп
рос — это организация считывания накопленной информации. Существует не
сколько способов организации считывания с матричных формирователей. Наи
более предпочтительный из них — способ с кадровым переносом (рис. 2.23).
Характерной чертой устройств, реализующих этот способ, является на
личие секции хранения или памяти. Память защищена от света и равна по
площади секции накопления или фотоприемной секции. Накопленные за
ряды фотоприемной секции за время обратного хода по кадру последова
тельно сдвигаются в секцию хранения. Во время накопления в фотоприем
ной секции следующего кадра информация из секции хранения построчно
передается в секцию переноса заряда — сдвиговый регистр. Сдвиг строк в
секцию переноса осуществляется во время обратного хода строчной разверт
ки. Затем зарядовые пакеты строки поэлементно продвигаются сдвиговым

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

173

Рис. 2.23

Способ организации покадрового считывания

регистром к выходу устройства, преобразующему заряды в сигнал изображе
ния. После считывания всей видеоинформации из секции хранения начина
ется перенос следующего кадра и т. д.
Одним из основных достоинств покадрового считывания является устра
нение эффекта смазывания изображения, так как зарядовая информация
считывается из защищенной от света секции хранения и дополнительной
засветки при сканировании не происходит. При покадровой организации
считывание достаточно просто осуществлять через строчное разложение изоб
ражения, проста также электродная структура, что позволяет компактно
расположить ячейки и матрицы. Принцип покадрового считывания удобен
для проецирования изображения на матрицу со стороны подложек, что по
зволяет удвоить квантовую эффективность прибора и получить более равно
мерную характеристику спектральной чувствительности.
Отечественной промышленностью серийно выпускаются матрицы ПЗС с
числом элементов 288´232, работающие с покадровым переносом накоплен
ной информации и трехтактным регистром управления. Матрица содержит
фоточувствительную секцию накопления, состоящую из 144´332 элементов,
секцию памяти, состоящую из 144´233 элементов, сдвиговый регистр на
235 элементов и выходное устройство, состоящее из двух транзисторов. В со
став выходного устройства входит также вспомогательный регистр, с помо
щью которого компенсируются помехи от тактовых импульсов. Для усиле
ния сигнала изображения с матрицы используется дифференциальное уст,
ройство, в котором, собственно, и происходит компенсация помех от тактовых
импульсов, благодаря тому, что они поступают на его входы в противофазе.
Таким образом, в матрице с покадровым считыванием перенос зарядо
вых пакетов к выходному устройству осуществляется в три приема. Нетруд
но видеть, что число переносов для разных элементов кадра будет различ
ным. Максимальным оно будет для первого элемента верхней строки, и ми
нимальным — для последнего элемента нижней строки. Максимальное число
переносов для одного зарядового пакета нетрудно подсчитать. Для покадро
вой организации считывания по трехтактной схеме сдвига максимальное
число переносов
Nmax = 2 × 3 × Z + 2n,
где Z — число строк; n — число элементов в строке.

174

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

В приведенном равенстве первое слагаемое учитывает число переносов по
кадру, а второе — число переносов вдоль строки. Например, подставляя пара
метры приведенной матрицы 144´233, получаем Nmax = 2 × 3 × 144 + 2 × 233 =
= 1330. Следует иметь в виду, что зарядовые пакеты переносятся не полно
стью, так как, вопервых, часть заряда теряется в ловушках, существую
щих на границе кремния с окислом, вовторых, при определенной скоро
сти переноса часть заряда может отстать от пакета и появиться в следую
щем. Часть заряда, отставшую на один перенос, характеризуют с помощью
неэффективности переноса заряда e, которая является относительной ве
личиной. Величина e накладывает определенные ограничения на скорость
работы ПЗС и полное число переносов, которое можно совершить без су
щественного разрушения сигнала. Результирующую неэффективность
переноса Ne для всего прибора находят, перемножив e на максимальное
число переносов Nmax. Приемлемым считается значение e = 1×104–5×105. При
числе переносов Nmax = 1330 результирующая неэффективность переноса
равна Ne = 13%.
Как видим, использование принципа последовательного переноса заря,
да обеспечивает на определенном этапе преимущества ПЗС перед двухкоор
динатными матрицами в таких важных параметрах, как отношение «сиг
нал/шум» и однородность изображения. В то же время последовательный
перенос заряда обладает собственными недостатками, которые являются тор
мозом дальнейшего улучшения качественных характеристик ПЗС. Кроме
этого, используемое в ПЗС самосканирование требует бездефектности всех
элементов матрицы. Неисправность одного элемента вызывает потерю ин
формации всего столбца или строки.
Световая характеристика ПЗС в рабочем диапа
зоне освещенности линейна (рис. 2.24).
Точка 1 соответствует выходному сигналу в отсут
ствие освещенности и определяет темновой ток, обус
ловленный в большей степени термогенерацией нео
сновных носителей. Точка 2 характеризует режим на,
сыщения элемента матрицы, т. е. полное заполнение
Рис. 2.24
потенциальной ямы неосновными носителями. Глу
Световая
бина потенциальной ямы определяется конструктив
характеристика
матрицы ПЗС
ными параметрами матрицы
и потенциалом накопления, значение которого ог
раничено напряжением пробоя МОПконденса
тора.
Спектральная чувствительность матрично
го формирователя имеет подъем в длинноволно
вой области спектра (рис. 2.25) и спад в области
длин волн 0,4–0,5 мкм (кривая 1), который обус
ловлен сильным поглощением на этом участке
Рис. 2.25
спектра нанесенными на полупроводниковую под
Спектральная
ложку поликремниевыми электродами. Для повы
характеристика
матрицы ПЗС
шения чувствительности в этой области спектра в

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

175

поликремниевых электродах вскрыты окна. Площадь окна занимает при
мерно 15–20% от площади фоточувствительной поверхности элемента.
Это поднимает чувствительность матрицы на длине волны l = 0,4 мкм до
20% (кривая 2), что позволило использовать матрицу в цветном телеви
дении.
Разрешающая способность определяется числом элементов накопле
ния в матрице ПЗС. Увеличению числа элементов матрицы препятствуют
технологические трудности, а также ухудшение параметров сигнала изоб
ражения, связанное с неэффективностью переноса изображения. К нас
тоящему времени разработана отечественная матрица с числом элемен
тов 580´532, которая обеспечивает в стандартном телевизионном режиме
разрешение 450 телевизионных строк. Чувствительность матрицы дости
гает 50 мкА/лм и соизмерима с чувствительностью современных передаю
щих ЭЛТ.
Телевизионные камеры на твердотельных элементах незаменимы для
военной техники и научных исследований. Они используются для слежения
за воздушным пространством, наблюдения Земли из космоса, исследования
спектров в акустооптических процессорах, наблюдения треков элементар
ных частиц в ядерных исследованиях и т. д. Изображение кометы Галлеи
и спутника Марса Фобоса также переданы на Землю телевизионными ка
мерами (ТК) на ПЗС. Такие ТК работают в малокадровых режимах с ох
лаждением кристалла ПЗС. Для задания режима обработки сигнала широ
ко используются микроЭВМ. Стоимость ТК не имеет большого значения,
и основное внимание уделяется получению предельно возможных харак
теристик.
На сегодняшний день в ТК на приборах с числом элементов 800´800 и
1024´1024 фирмы Texas Instruments и числом элементов 2048´2048 фирмы
Tektronix достигнуты максимально высокие характеристики:
· квантовый выход используемых ПЗС приближается к 100%, а спект
ральный диапазон чувствительности лежит в пределах 1–1000 нм;
· среднее время генерации одного темнового электрона в криостатном ох
лаждении превышает 50 с;
· эффективность переноса зарядов свыше 0,99999, а приведенные к одно
му зарядовому пакету шумы составляют единицы электронов;
· динамический диапазон 50 000–70 000;
· сверхминиатюрные цветные ТК фирмы WVCD1 и WVCD2 обеспечива
ют разрешающую способность 300 твл при освещенности объекта 15 лк
и 19 лк;
· потребляемая мощность не превышает 6 Вт;
· масса составляет всего 20 г и 40 г.
Рассмотренные примеры не отражают всего многообразия применений
ТК и ПЗС и режимов их работы. Они дают лишь представления о диапазоне
различий в использовании и характеристиках. Эта область науки и техни
ки интенсивно развивается, и не исключено, что читатель уже сейчас име
ет информацию о телевизионных камерах на ПЗС с более высокими пара
метрами.

176

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

2.3.
СРАВНИТЕЛЬНЫЕ ХАРАКТЕРИСТИКИ
ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ И ИХ ОСОБЕННОСТИ
В таблице 2.2 приведено сравнение элементов различных логик по основ
ным параметрам, причем 1 соответствует лучшему значению параметра, а 7 —
худшему.
Из всех логических элементов наибольшее быстродействие имеют эле
менты ЭСЛ, а элементы КМОП имеют наименьшее потребление, причем они
же имеют лучшую нагрузочную способность.
Для выбора типа микросхемы при построении электронного устройства
обычно вначале определяют, какой из перечисленных в таблице параметров
имеет наибольшее значение. Затем определяют следующий по значимости
параметр и т. д.
В зависимости от заданных приоритетов и выбирается тот или иной тип
микросхемы. Следует подчеркнуть, что опыт разработчика играет при этом
весьма существенную роль.
123456789 5 8 3237826766 9686 988574
6 988573

 7287468

3864383
57

3487498568 
4 

1 2 3 4 5 6 2 7 898 7

8 76
47

1123

43

53

53

53

11263

73

83

53

53

9

3

3

73

73

73

9

3

83

73

73

43



3

3

3

3

3

23

3

3

43

53

723

53

43

53

53

Как отмечалось ранее, логические
элементы выпускаются в составе серий
микросхем, причем конкретная микро
схема может выполнить ряд логичес
ких операций.
Так, например, микросхема КР531
ЛР11 (рис. 2.26) выполнена по техно
логии ТТЛ и представляет собой два
одинаковых элемента, каждый из ко
торых содержит по два двухвходовых
элемента И, объединенных функцией
ИЛИ–НЕ, т. е. каждый из элементов
выполняет функцию 2И+2И–ИЛИ–НЕ:
Рис. 2.26

Микросхема КР531ЛР11

y 1 x1 2 x2 3 x1 2 x2 .

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

177

2.4.
АЛГЕБРА ЛОГИКИ И ТЕОРИЯ АВТОМАТОВ
2.4.1.
ЛОГИЧЕСКИЕ ФУНКЦИИ

Алгебра логики, созданная в середине XVIII века английским ученым
Дж. Булем (булева алгебра), оперирует с логическими переменными. Осно
вополагающим законом алгебры логики является закон исключения третье
го, согласно которому логические переменные в отличие от переменных обыч
ной алгебры могут принимать только два значения. Переменные обознача
ются, как и двоичные цифры, символами 0 и 1. Операции над переменными
записываются с помощью логических операций.
Функция от двоичных переменных f(x1, x2, ..., xn) называется логичес,
кой или булевой, если она, так же как и ее аргументы, принимает только два
значения: 0 и 1. Любая логическая функция может быть задана таблицей
истинности, отражающей все возможные сочетания аргументов и соответ
ствующие значения функции. В общем случае для n входных переменных
можно описать N = 2n различных логических функций: для одной перемен
ной — 4, для двух — 16 и т. д.
Логические функции одной и двух переменных имеют свои оригиналь
ные названия и математические обозначения. Все они приведены в табли
цах 2.3 и 2.4. Логические функции для произвольного количества вход
ных переменных f(x1, x2, ..., xn) могут составляться из простейших функ
ций одной и двух переменных. При этом не обязательно использовать все
известные функции, приведенные в таблицах 2.3 и 2.4, а можно ограни
читься определенным набором, в который входит всего несколько функ
ций. При этом полагают, что в выражении любую логическую функцию,
включенную в набор, можно использовать неограниченное количество раз.
Например, f 1 x1x2 2 x1x3 2 x2 x3 — некоторая функция трех переменных,
выраженная с помощью простейших операций конъюнкции, дизъюнкции
и инверсии.
Набор логических функций считается функционально полным, если он
позволяет выразить любую логическую функцию. В частности, функциональ
но полными являются следующие наборы из трех функций:
· f1 = x1x2 (конъюнкция), f2 = x1 Ú x2 (дизъюнкция) и f3 1 x (инверсия);
· f1 = x1x2 (конъюнкция), f8 = x1 Å x2 (сумма по модулю 2) и f3 1 x (ин
версия).
Функциональной полнотой обладают также наборы из двух функций:
· f2 = x1 Ú x2 (дизъюнкция) и f3 1 x (инверсия);
· f1 = x1x2 (конъюнкция) и f3 1 x (инверсия).
Функциональной полнотой обладают даже наборы, содержащие только
одну функцию:
· f9 = x1/x2 (штрих Шеффера);
· f10 = x1 ¯ x2 (стрелка Пирса).
Операции, входящие в функционально полные наборы логических функ
ций, считаются основными и чаще всего используются при построении

178

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

12345678469

8 4492 29666

2 56 469

46 2 469

123242

1 2 3 4 5 6 2 7 89 7

29
19
9

9

56789 79 242

42

42

6 9672

42

12

f3 1 x 2

232 2

7 82

12

42

23212

56789 79 212

12

12

12345678469
2 56 469
1232 1 42

46 2 469

567897

4232 1212 42

8 449 9666

11129
9

9

9

9

2

2

2

2

12

2

2

12

12

12

232 1222 42





2 122 42

12

12

2

12

232 1232 42





2 422 12

12

2

12

12

2

2

12

2



4

12 4

2



4

13

2

4

232 1252 42

 897

1 2 3 4 5 6 2 7 89 7

9

2 42
2 12
 776!"2

2

12

2

2

12

2

2

12

2

12

12

2

#232 1262 42

$%2626&%9242

'232 1( 42

) *2)++2

12

12

12

2

1232 1272 42

$ 2, !2

12

2

2

2

11232 12

,667 2 12

2

2

12

12

14232 42

,667 2 42

2

12

2

12

123212

567!7212

12

12

12

12

12322

567!722

2

2

2

2

1

4

1

2

7!

2 12

12

12

2

2

1

4

4

2

7!

2 42

12

2

12

2

цифровых схем. Они, как правило, имеют несколько альтернативных назва
ний и символических обозначений. К таким функциям относятся:
· f1 = x1x2 = x1 Ù x2 = x1 & x2 (конъюнкция, логическое умножение, опера
ция И, AND);
· f2 = x1 Ú x2 (дизъюнкция, логическое сложение, операция ИЛИ, OR);
· f8 = x1 Å x2 (сумма по модулю 2, исключающее ИЛИ, неэквивалентность,
XOR);
· f7 = x1 ~ x2 (эквивалентность, инверсия исключающего ИЛИ, XNOR);
· f9 = x1/x2 (штрих Шеффера, операция И–НЕ, NAND);
· f10 = x1 ¯ x2 (стрелка Пирса, операция ИЛИНЕ, NOR);
· f15 1 x 1 ! x 1 2x (инверсия, операция НЕ, NOT).

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

179

2.4.2.
ЗАКОНЫ И ТЕОРЕМЫ АЛГЕБРЫ ЛОГИКИ

В булевой алгебре действуют свои законы и теоремы. Многие из них име
ют привычный для обычной алгебры вид. Некоторые противоречат нашим
представлениям.
Коммутативный (переместительный) закон справедлив как для логичес
кого сложения, так и для логического умножения:
x1 × x2 = x2 × x1;

x1 Ú x 2 = x 2 Ú x 1 .

Ассоциативный (сочетательный) закон также справедлив для логическо
го сложения и логического умножения:
x1 × (x2 × x3) = (x1 × x2) × x3; x1 Ú (x2 Ú x3) = (x1 Ú x2) Ú x3.
Вторая формула в записи дистрибутивного (распределительного) закона
явно противоречит представлениям обычной алгебры:
x1(x2 Ú x3) = x1x2 Ú x1x3; x1 Ú (x2x3) = (x1 Ú x2) × (x1 Ú x3).
Все остальные правила и теоремы относятся только к алгебре логики.
В обычной алгебре они явно бессмысленны.
Правило склеивания:
x1(x1 Ú x2) = x1;

x 1 Ú x 1x 2 = x 1 .

Правило повторения:
x × x = x;

x Ú x = x.

Правило отрицания:
x 1 x 2 0;

x 3 x 2 1.

Правило двойного отрицания:
(x ) 1 x.

Теорема де Моргана
(x1 1 x2 ) 2 x1 3 x2 ; (x1 3 x2 ) 2 x1 1 x2 .

(2.1)

Теорема (2.1) имеет широкое применение. Она позволяет перейти от ло
гического умножения к логическому сложению (и обратно) и позволяет стро
ить различные цифровые схемы, используя ограниченный набор логичес
ких элементов.
2.4.3.
ОПИСАНИЕ ЛОГИЧЕСКИХ ФУНКЦИЙ

Таблица истинности. Логическая функция нескольких переменных од
нозначно описывается таблицей истинности, в которой каждому набору вход
ных переменных ставится в соответствие определенное значение функции.
В общем случае, когда число переменных равно n, таблица истинности для
функции n переменных должна иметь N = 2n строк.

180

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1234526789 3

1 2 3 4 5 6 2 7 89 7

63 73 736 35 6 336725652545 6

1112136

26

1112136

26

1112

12

3112

32

1132

32

3132

12

1312

32

3312

12

1332

12

3332

32

В качестве примера в таблице 2.5 представлена логическая функция трех
переменных:
y = x2 Å x1 Å x0.
Совершенная дизъюнктивная нормальная форма. Совершенная дизъ
юнктивная нормальная форма (СДНФ) является наиболее распространенной
формой аналитического представления логической функции.
Для представления функции в виде СДНФ каждому набору переменных
в таблице истинности ставится в соответствие минтерм — конъюнкция всех
входных переменных, если значение данной переменной в наборе равно 1,
либо в инверсном виде, если значение переменной равно 0. Для n входных
переменных можно составить N = 2n минтермов (табл. 2.6).
Логическая функция в СДНФ представляется в виде дизъюнкции:
y = m0y0 Ú m1y1 Ú ... Ú mN–1yN–1,
где yi и mi — значения логической функции и минтерм, соответствующие
iму набору переменных (i = 0, ..., N – 1).
При переходе от таблицы истинности к СДНФ необходимо:
· в таблице истинности выделить строки, в которых функция принимает
единичные значения;
· для каждой выделенной строки составить минтерм;
· записать логическую сумму всех составленных минтермов.
Например, функция, заданная таблицей истинности логической функ
ции трех переменных (табл. 2.5), принимает единичные значения на четы
рех наборах входных переменных и в СДНФ записывается в виде дизъюнк
ции четырех минтермов:
y 1 x2 x1x0 2 x2 x1x0 2 x2 x1x0 2 x2 x1x0 .

ÿ2

69
389565
753389111 1 9

1112

123456789
7569369

12

3

2

4112

1 2

4142

3 4 1

2

3 4 1

2

1

1

4

1

3 4

1412

32

3

1

1442

82

8

1

3 4 1

3 ÿ2

69
389565
7533891 1 1 9

12345679

42

1142

1 2 3 4 5 6 2 7 89 7

2294659565753389
7569369

52

12345679
5

1

3 4 1

2

62

6

1

3 4 1

2

4412

72

7

1

3 4 1

2

4442

92

92

2

3 4 12

181

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

а

Рис. 2.28

Представление функции трех переменных
в виде карты Карно
б

Рис. 2.27

Представление функции
двух переменных в виде карты Карно:
а — форма карты Карно; б — пример ее
заполнения.

Рис. 2.29

Карта Карно для функции четырех
переменных

Карта Карно. Компактной и очень удобной формой записи логической
функции, используемой наряду с таблицей истинности, является карта Карно.
Карта Карно функции n переменных представляет собой прямоугольник, раз
деленный на клетки, каждой из которых соответствует один из N = 2n минтер
мов функции. Расположение минтермов определяется номером столбца и номе
ром строки, на пересечении которых находится клетка. Комбинации входных
переменных распределяются по двум сторонам прямоугольника, а значения
функции записываются в клетки таблицы. Клетки карты Карно считаются со
седними, если их минтермы различаются значением только одной переменной.
Карта Карно для функции двух переменных содержит четыре клетки и
имеет форму квадрата. На рисунке 2.27a в клетки карты записаны соответ
ствующие минтермы, а на рисунке 2.27б в качестве примера в карту записа
на рассмотренная ранее булева функция — эквивалентность от перемен
ных x0 и x1: f7 = x1 – x0.
В карте Карно двух переменных каждая клетка граничит с двумя сосед
ними. Карта Карно для функции трех переменных состоит из восьми клеток
и имеет обычно две строки и четыре столбца (рис. 2.28). На верхней стороне
прямоугольника каждому столбцу ставится в соответствие двоичное число,
описывающее комбинацию входных переменных x0 и x1, причем при переходе
от каждого столбца к соседнему имеет право измениться только одна перемен
ная. По этой причине числа записываются в коде Грея. Первый и последний
столбцы карты также считаются соседними. Для примера в карту занесена
функция y = x2 Å x1 Å x0 из таблицы 2.5.

182

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

В карте трех переменных (рис. 2.28) каждая клетка имеет три соседние
клетки. Например, клетка с минтермом x2 x1 x0 имеет три соседние клетки с
минтермами x2 x1 x0 , x2 x1x0 , x2 x1 x0 .
В карте Карно для функции четырех переменных 16 клеток размещены в
четырех столбцах и четырех строках. Две переменные x0 и x1 располагаются
наверху квадрата, а две другие — x2 и x3 — слева (см. рис. 2.29).
В отличие от предыдущего случая здесь каждой строке таблицы соответ
ствует определенная комбинация двух переменных: x2 и x3. При переходе от
каждой строки к соседней меняется только одна переменная, а первая и пос
ледняя строки карты, так же как и крайние столбцы, считаются соседними.
Каждая клетка карты имеет четыре соседние клетки. Для примера в карту
занесена логическая функция
y = x0 Å x1 Å x2 Å x3.
При числе переменных, равном или большем пяти, отобразить графичес
ки функцию в виде одной плоской карты Карно невозможно. В таких случа
ях можно строить комбинированную карту, состоящую из совокупности бо
лее простых карт.
Минимизация логических функций. Законы и теоремы булевой алгебры
позволяют минимизировать (упростить) логическое выражение, представ
ленное в совершенной дизъюнктивной нормальной форме. При необходи
мом количестве переменных минимизацию удобно осуществлять непосред
ственно по карте Карно.
Если в карте Карно встречаются группы из двух, четырех, восьми соседних
ячеек, содержащих единицы, которые можно выделить контуром в виде квад
рата или прямоугольника, то такая группа может быть описана одним логиче
ским произведением. В это произведение входят только неизменные для всех
ячеек данной группы переменные. Например, группа из двух ячеек (рис. 2.30),
соответствующая минтермам x2 x3 x1x0 1 x2 x3 x1 x0 , может быть описана одним
логическим произведением x2 x3 x1 , в которое переменная x0 не входит.
Аналогичным образом группа из че
тырех минтермов в первом столбце кар
ты (x3 x2 x1 x0 1 x3x2 x1 x0 1 x3 x2 x1 x0 1 x3x2 x1 x0 )
после преобразований по законам алгебры
логики записывается в виде произведения
переменных x1 x0 . Переменные x3 и x2 в
описании этой группы не участвуют.
Группа из четырех соседних клеток в
верхнем правом углу описывается произ
ведением y 1 x2 x1 , в которое не входят пе
ременные x3 и x0. В результате минимизи
рованная функция представляет собой сум
му трех произведений, соответствующих
отдельным группам:
Рис. 2.30
Минимизация функции
четырех переменных

y 1 x1 x0 2 x2 x1 2 x3 x2 x1.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

183

2.4.4.
АБСТРАКТНЫЕ ЦИФРОВЫЕ АВТОМАТЫ

Понятие цифрового автомата используется для описания цифровых си
стем, выходные сигналы которых зависят не только от входных сигналов в
данный момент времени, но и от некоторой предыстории, т. е. сигналов, ко
торые поступали на входы системы ранее. Цифровым автоматом считается
преобразователь информации, способный переходить под воздействием вход
ных сигналов из одного состояния в другое и формировать выходные сигна
лы. Автомат называется конечным, если множество его внутренних состоя
ний, а также множества значений входных и выходных сигналов конечны.
Для задания конечного автомата с одним входом и одним выходом опи
сываются три множества:
1) множество возможных состояний входных сигналов X = {X0, X1, ...,
Xm–1};
2) множество возможных состояний выходных сигналов Y = {Y0, Y1, ...,
Yk–1};
3) множество возможных внутренних состояний автомата Q = {Q0, Q1, ...,
Qs–1}.
В абстрактной теории цифровых автоматов считается, что входные сиг
налы воздействуют на автомат в дискретные моменты времени iDt, а измене
ние внутренних состояний автомата происходит в интервале времени между
этими моментами времени.
Для описания автомата задают две логические функции:
· функцию переходов автомата d(Q, X), определяющую состояние автома
та Q(i) в момент дискретизации iDt в зависимости от значения входного
сигнала X(i) в текущий момент времени и состояния автомата Q(i – 1) в
предшествующий момент дискретного времени (i – 1)Dt:
Q(t) = d[Q(i – 1), X(i)];
· функцию выходов l(Q, X), определяющую зависимость выходного сигна
ла автомата Y(i) от состояния автомата Q(i – 1) в момент времени (i – 1)Dt и
входного сигнала X(i) в момент времени iDt:
Y(i) = l[Q(i – 1), X(i)].
Кроме того, на множестве внутренних состояний автомата фиксируется
одно из внутренних состояний Q0 в качестве начального состояния.
Работу абстрактного автомата всегда рассматривают применительно к
конкретным интервалам времени, так как каждому интервалу дискретности
iDt будет соответствовать свой выходной сигнал Y(i). Следовательно, функ
ционирование автомата рассматривается через дискретные интервалы вре
мени конечной продолжительности Dt.
Возможны два способа определения выходного сигнала в цифровых авто
матах:
· у автомата первого рода, называемого автоматом Мили, выходной сиг
нал Y(i) однозначно определяется входным сигналом X(i) и состоянием
Q(i – 1) в предшествующий момент дискретного времени;

184

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

· у автомата второго рода, известного под названием «автомат Мура», вы
ходной сигнал Y(i) однозначно определяется состоянием Q(i) в текущий
момент:
4Q(i) 1 2(Q(i 3 1), X(i)),
i 1 1,2,...
5
7Y (i) 1 6(Q(i)),
Между автоматами Мили и Мура существует соответствие, позволяющее
преобразовать закон функционирования одного из них в другой или обрат
но. Автомат Мура можно рассматривать как частный случай автомата Мили,
имея в виду, что последовательность состояний выходов автомата Мили опе
режает на один такт последовательность состояний выходов автомата Мура,
т. е. различие между автоматами Мили и Мура состоит в том, что в автоматах
Мили состояние выхода возникает одновременно с возникающим его состоя
нием входа, а в автоматах Мура — с задержкой на один такт.
2.4.5.
МАТРИЧНОЕ ОПИСАНИЕ АВТОМАТА

При матричном описании автомат задается двумя таблицами: таблицей
переходов и таблицей выходов.
Таблица переходов определяет функцию переходов автомата Q(i) =
= d[Q(i – 1), X(i)], таблица выходов — функцию выходов Y(i) = l[Q(i – 1), X(i)].
Таблица переходов. В заголовки столбцов таблицы переходов заносятся
все возможные внутренние состояния автомата, а в заголовки строк — состо
яния выходных сигналов. В клетку таблицы переходов, находящуюся на
пересечении столбца с буквой Qi и строки с буквой Xj, записывается новое
состояние автомата, в которое он переходит из состояния Qi при подаче на
вход сигнала Xj (табл. 2.7).
Если автомат частичный, то в клетках, для которых переход не опреде
лен, ставится прочерк. Любой входной сигнал, приводящий к указанному
переходу, считается запрещенным.
Вид таблицы переходов не зависит от типа автомата.
Таблица выходов автомата Мили. Функция выходов автомата Мили име
ет вид
Y(i) = l(Q(i – 1), X(i)).
В заголовки столбцов таблицы выходов автомата Мили заносятся внут
ренние состояния автомата Qi, а в заголовки строк — состояния входного
сигнала Xj. В клетку таблицы выходов, находящуюся на пересечении столб
ца с буквой Qi и строки с буквой Xj, записывается выходной сигнал Yk, кото
рый автомат Мили формирует, находясь в состоянии Qi под воздействием
сигнала Xj (табл. 2.8).
Если автомат Мили частичный, то в некоторых клетках его таблицы вы
ходов может стоять прочерк, означающий отсутствие выходного сигнала.
Если переход автомата в некоторое состояние не определен, то не определено
и соответствующее выходное состояние автомата. Поэтому прочерки в таб
лице выходов должны состоять в тех же клетках, в которых находятся про
черки в таблице переходов.

185

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

1234526789 3

1 2 3 4 5 6 2 7 89 7

6 5256
7356

6
38 6

116

126

136

146

32

42

52

12

32

12

62

62

12

42

62

12

32

42

12

1234526789 3

6

1 2 3 4 5 6 2 7 89 7

 68 7487863 36
7356

6
38 6

116

126

136

146

12

32

42

32

42

32

42

52

52

62

42

52

42

62

12

1234526789 3
7356
 638 6

6

 68 748786286

12

32

42

62

12

42

32

52

123452674556789 3
66
38 6

6525 68 748786

7
1 2 3 4 5 6 2 7 897

7356
116

126

12

37

32

32

17

42

42

7
1 2 3 4 5 6 2 7 89 7

52

47

136
42

52
17

67

146
32

52
42

37

62

17

42

17

62

47

12

Таблица выходов автомата Мура. Функция выходов автомата Мура име
ет вид Y(i) = l(Q(i)). Выходной сигнал автомата Мура зависит только от внут
реннего состояния автомата.
В таблице выходов автомата Мура (табл. 2.9) входные сигналы не пока
зываются. В ней каждому состоянию автомата приписывается свой выход
ной сигнал.
Прочерки в некоторых клетках таблицы выходов частичного автомата
Мура не связаны с прочерками в его таблице переходов. Они означают, что
при некоторых внутренних состояниях автомата состояние его выхода не
определено.
Отмеченная таблица переходов. Функции переходов и выходов автомата
могут быть заданы одной таблицей — так называемой отмеченной таблицей
переходов. В отмеченной таблице переходов однозначно задаются все внут
ренние и выходные состояния автомата. В каждой клетке отмеченной таб
лицы переходов автомата указываются одновременно как внутренние, так и
выходные состояния автомата (табл. 2.10).
Форма таблицы практически не зависит от типа автомата.

186

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

2.4.6.
ГРАФИЧЕСКОЕ
ОПИСАНИЕ АВТОМАТА

При графическом описании автоматы представляются ориентированны
ми графиками или диаграммами состояния.
Граф автомата состоит из узлов, соединенных ветвями. Узлы (кружки
на схеме графа) отождествляют внутренние состояния автомата. Каждая
ветвь графа, стрелка которой указывает следующее состояние автомата,
отмечается входным сигналом, вызывающим в автомате соответствующий
данной ветви переход, и выходным сигналом, который возникает при этом
переходе.
Входной и соответствующий ему выходной сигналы разделяются на чер
теже запятой или косой чертой. Если некоторый входной сигнал не меняет
состояние автомата, то соответствующая ветвь замыкается на кружке (узле),
из которого она выходит.
Поскольку таблица состояний и граф (диаграмма) состояний несут одну
и ту же информацию, их можно преобразовать друг в друга. Каждое состоя
ние представляется кружком, а каждый элемент таблицы преобразуется в
отрезок ориентированной линии, соединяющей соответствующие кружки.
Процедура обратного преобразования очевидна.
Граф автомата Мили, заданного таблицей 2.10, показан на рисун
ке 2.31.
На графах автомата Мура значения выходных сигналов записываются
около узлов. Граф автомата Мура, заданного таблицами 2.7 и 2.9, приведен
на рисунке 2.32.

Рис. 2.31

Граф автомата Мили

Рис. 2.32

Граф автомата Мура

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

187

2.4.7.
СТРУКТУРНЫЕ АВТОМАТЫ

Задача синтеза конечных автоматов заключается в построении сложного
автомата из более простых, так называемых элементарных автоматов. При
этом в качестве элементарных автоматов используются элементы памяти и
логические элементы. Тогда структурная схема автомата представляется как
совокупность комбинационных схем и элементов памяти.
На рисунке 2.33 представлена структурная схема автомата Мура. Она со
держит память и две комбинационные логические схемы: схему возбужде
ния автомата и схему формирования выходных сигналов автомата. Число
элементов памяти структурного автомата равно числу разрядов в коде его
внутренних состояний Q.
Комбинационная схема возбуждения автомата преобразует входные сиг
налы множества X и внутренние переменные множества Q в некоторые про
межуточные переменные множества U, которые подаются на входы элемен
тов памяти. Переменные множества U обеспечивают переключение элемен
тов памяти в соответствии с заданной функцией переходов d(Q, X).
Комбинационная схема формирования выходных сигналов автомата пре
образует внутренние переменные Q в выходные переменные множества Y в
соответствии с заданной функцией выходов l(Q) автомата.
Структурная схема автомата Мили приведена на рисунке 2.34.
В отличие от автомата Мура в автомате Мили схема формирования вы
ходных сигналов отсутствует, а выходные сигналы Y формируются в памяти
автомата. В памяти автомата Мили хранятся все внутренние и выходные
переменные, что ведет к увеличению объема памяти и усложнению схемы
возбуждения.

Рис. 2.33

Структурная схема автомата Мура

Рис. 2.34

Структурная схема автомата Мили

188

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

В общем случае процедура синтеза автомата разделяется на отдельные
этапы:
· кодирование входных, выходных и внутренних состояний;
· выбор структурной схемы автомата;
· выбор элементов памяти автомата;
· построение логических уравнений функций выходов и возбуждения ав
томата;
· построение функциональной схемы автомата.
Кодирование состояний автомата. Кодирование заключается в замене
букв алфавитов X, Y, Q абстрактного автомата двоичными числами. В таб
лице кодирования перечисляются все буквы алфавита и соответствующие
двоичные числа.
Числа, присваиваемые различным состояниям, должны быть различны.
В результате кодирования получается структурная таблица переходов, соот
ветствующая исходной отмеченной таблице, в которой обозначения пере
менных заменены двоичными числами. При кодировании обычно исполь
зуются двоичный и двоичнодесятичный коды, код Грея; хорошие результа
ты дает использование кода «1 из n». Например, если абстрактный автомат
Мура задан отмеченной таблицей переходов (табл. 2.11), буквы алфавитов
X, Q закодированы в двоичном коде, а буквы выходного алфавита — в коде
«1 из n» в соответствии с таблицей 2.12, то структурная таблица переходов
принимает вид таблицы 2.13.

1234526789 3

1 2 3 4 5 6 2 7 89

6 52568748786

638 6

7

735616

1

23

21

43

41

53

51

63

61

73

71

21

41

51

61

71

21

41

21

21

21

21

21

7
1 2 3 4 5 6 2 7 89 87

 67368748786
7356
6

6

21

21

41

41

21

2221

41

2241

51

2421

6
61

2441

71

4221

21

41

51

1

71

222241 222421 224221 242221 422221

727286789 3 86 52568748786
638 6

61

7
1 2 3 4 5 6 2 7 89 7

7356126

2223222241

2243222421

2423224221

2443242221

4223422221

21

2241

2421

2441

4221

2221

41

2221

2221

2221

2221

2221

189

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Память автомата. В качестве элементов памяти автомата используются
триггеры — элементарные ячейки памяти, способные хранить один бит ин
формации. Триггеры описываются как автоматы Мура с двумя состояния
ми, обладающие полной системой переходов и выходов. Из множества изве
стных триггеров обычно используются RS, JK, T и Dтриггеры.
RSтриггер (рис. 2.35) имеет два управляющих входа: S (set) и R (reset),
с помощью которых осуществляется установка триггера в состояние Q = 1
(при R = 0, S = 1) и сброс в состояние Q = 0 (при R = 1, S = 0).
Структурная таблица переходов RSтриггера (табл. 2.14) показывает все
его разрешенные состояния и варианты перехода из одного состояния в дру
гое. При R = S = 0 триггер работает в режиме хранения, т. е. сохраняет свое
внутреннее состояние. Комбинация входных переменных R = S = 1 запреще
на, так как она может привести к неопределенному состоянию выхода.
Диаграмма состояний RSтриггера, соответствующая структурной таб
лице переходов, приведена на рисунке 2.35б.
В расчетах обычно используют описание RSтриггера характеристичес
ким уравнением, связывающим его состояние после перехода Q(i + 1) с пре
дыдущим состоянием Q и состоянием входных переменных R и S. На основа
нии структурной таблицы переходов это уравнение можно записать в виде

Q(i 1 1) 2 R 3 S 4 R 3 Q.
Если учесть, что комбинация R = S = 1 запрещена, то уравнение можно
упростить:
Q(i 1 1) 2 R 3 S 4 R 3 Q 4 R 3 S 2 S 4 R 3 Q.
а

б

Рис. 2.35

RS,триггер:
а — условное обозначение; б — диаграмма состояний.

1 2 3 4 5 6 2 7 89

12345243678927
79
391223 379
9129

1286 939

7

1 2 3 4 5 6 2 7 89

12345243678927
79
391223 379
9129

1286 939
9

9

112

12

32

32

132

12

12

9

9

112

12

12

132

32

312

12

12

312

32

32

332

42

42

332

32

12

7

190
а

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

б

Рис. 2.36

JKтриггер:
а — условное обозначение; б — диаграмма состояний.

а

б

Рис. 2.37

Tтриггер:
а — условное обозначение; б — диаграмма состояний.

а

б

Рис. 2.38

Dтриггер:
а — условное обозначение; б — диаграмма состояний.

JKтриггер (рис. 2.36a) имеет, как и RSтриггер, два входа: J (jerk —
толчок) и K (kill — убить).
JKтриггер описывается структурной таблицей переходов (см. табл. 2.15).
В отличие от RSтриггера он не имеет запрещенных состояний. Комбинация
входных переменных J = K = 1 приводит к изменению состояния триггера
на противоположное.
Соответствующая структурной таблице переходов диаграмма состояний
JKтриггера показана на рисунке 2.36б.
Характеристическое уравнение JKтриггера, составленное на основании
его структурной таблицы переходов, имеет вид
Q(i 1 1) 2 J 3 Q 4 K 3 Q.

Tтриггер (рис. 2.37a), или триггер счетный, имеет только один вход T
(toggle — перекидной).

191

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Tтриггер описывается структурной таблицей переходов (табл. 2.16).
Состояние триггера изменяется на противоположное при поступлении на
вход сигнала T = 1 и сохраняется неизменным при T = 0. Соответствующий
граф Tтриггера представлен на рисунке 2.37б.
Характеристическое уравнение Tтриггера записывается в виде
Q(i 1 1) 2 Q 3 T 4 Q 3 T.

Dтриггер (рис. 2.38) также имеет только один вход D (delay — задер
жка).
Dтриггер описывается структурной таблицей переходов (табл. 2.17), в ко
торой отсутствует состояние, соответствующее режиму хранения. Состоя
ние триггера всегда соответствует входному сигналу. Соответствующий граф
Dтриггера представлен на рисунке 2.38б. Характеристическое уравнение
Dтриггера имеет вид
Q(t + 1) = D.
Комбинационные схемы автомата. Кодирование и выбор элементов па
мяти однозначно определяют комбинационные схемы автомата.
Исходными данными для построения схем автомата являются структур
ная таблица переходов автомата и таблица переходов выбранного элемента
памяти. Таблицы истинности для схемы возбуждения автомата и схемы фор
мирования выходных сигналов получаются путем преобразования структур
ной таблицы переходов. В качестве примера рассмотрим построение струк
турного автомата Мура, реализующего счетчик с коэффициентом пересче
та 5, описываемый таблицей переходов (табл. 2.18).
Вид функции возбуждения зависит от выбранного типа триггеров. Наи
более простое решение получается при использовании Dтриггеров. В этом слу
чае каждый триггер имеет характеристическое уравнение Q = D и состояния
1 2 3 4 5 6 2 7 89

12345243678927
79
39123 379

7

1 2 3 4 5 6 2 7 89

12345243678927
79
39123 379

1286 929

919

9

9

12

12

32

32

32

12

9

9

12

12

12

32

32

32
1 2 3 4 5 6 2 7 89

7939727279

69 67 9

1

1286 929

919

12345243678927

7

1286 9129

2223222241

2243222421

2423224221

2443242221

4223422221

21

2241

2421

2441

4221

2221

41

2221

2221

2221

2221

2221

7

192

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

123456275895


78

89578

1 2 3 4 5 6 2 7 89

7 3

7



5729 292787195 257

795  7



795  7

27

3147

3247

3347

17

17

17

314777

324777

334777

12

12

12

12

12

12

32

12

12

32

12

12

12

32

12

32

12

12

32

12

12

12

32

12

12

32

32

12

32

32

12

12

32

32

32

12

12

32

12

12

12

32

12

12

12

12

12

12

12

12

32

12

12

12

12

12

12

12

12

12

32

12

12

32

12

12

12

12

12

12

32

12

32

12

12

12

12

12

12

12

32

12

32

32

12

12

12

12

12

12

32

32

12

12

12

12

12

12

12

12

12345627


78

7 3



7
1 2 3 4 5 6 2 7 898 7

 729 2927

57



795  7

27

3147

3247

3347

314777

324777

334777

12

12

12

12

12

12

32

12

12

12

32

12

32

12

12

12

32

12

12

32

32

12

12

32

32

32

12

12

12

32

12

12

12

12

12

32

12

12

12

12

12

12

32

12

12

32

12

12

12

32

12

32

12

12

12

12

32

12

32

32

12

12

12

32

32

12

12

12

12

12

123456275895

27

78

3147

89578

7 3

77



3247

3347

7
1 2 3 4 5 6 2 7 898 7

5729 292787595 257

795  7

51 7

7

52 7

53 7


314777

795  7
324777

334777

12

12

12

12

12

12

32

12

12

32

12

12

12

32

12

32

32

12

32

12

12

12

32

12

12

12

32

12

32

32

12

12

32

32

32

32

32

32

12

12

12

32

12

12

32

12

12

12

12

12

32

12

12

12

12

12

12

12

12

12

32

12

12

32

12

12

32

12

12

12

32

12

32

12

12

32

12

12

12

12

32

12

32

32

12

32

32

12

12

12

32

32

12

12

12

12

12

12

12

12

193

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

123456275895

37

78

89578

7 3

7



1 2 3 4 5 6 2 7 89887

5729 2927871295 257

795  7



795  7

4157

4257

4357

12

12

12

12

12

7

12

7

32

12

12

12

32

12

12

12

32

12

7

32

7

7

32

12

32

12

12

12

32

12

12

7

7

12

32

42

12

32

32

12

12

32

32

32

7

7

32

7

32

32

12

12

12

32

12

12

7

32

12

7

12

7

12

12

12

32

12

12

12

12

7

12

7

12

7

12

12

12

32

12

12

32

12

7

12

7

7

32

12

12

12

32

12

32

12

12

7

7

32

12

7

12

12

12

32

32

12

12

7

32

12

7

12

7

12

12

12

1 17

5 259256789 972 29 9
123456275895


21 7

1 27

22 7

1 37

415777 425777 435777

23 7

 296 89  299 62

89578

7 5 2 57

7

7
1 2 3 4 5 6 2 7 8987

  785 24 729 2927


7

4 17

4 27

4 37

647

657

617

627

637

12

12

12

12

12

12

12

32

12

12

32

12

12

12

32

12

12

32

12

12

12

32

12

12

12

32

32

12

32

12

12

12

32

12

12

32

12

12

12

12

входов триггеров совпадают с заданными состояниями выходов. В таблице
истинности схемы возбуждения автомата (табл. 2.19) отражены состояния
входов D2, D1 и D0 триггеров в зависимости от состояния входов схемы воз
буждения автоматов.
При использовании T или JKтриггеров таблица истинности строится
аналогично, на основе таблицы переходов выбранных триггеров. Например,
таблица истинности схемы возбуждения автомата с Tтриггерами (табл. 2.21)
построена на основе таблицы переходов автомата (табл. 2.20) и таблицы пе
реходов Tтриггера (табл. 2.16).
Аналогичным образом таблица истинности схемы возбуждения автомата
с JKтриггерами (табл. 2.22) построена на основе таблицы переходов автома
та (табл. 2.19) и таблицы переходов JKтриггера (табл. 2.15).
Схема формирования выходных сигналов автомата преобразует состоя
ния триггеров qj в выходные переменные yk. В рассматриваемой схеме в соот
ветствии со структурной таблицей переходов эта зависимость может быть
описана следующей таблицей истинности (табл. 2.23).

194

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

2.5.
ЦИФРОВЫЕ ЭЛЕКТРОННЫЕ СХЕМЫ
КОМБИНАЦИОННОГО ТИПА
2.5.1.
ДЕШИФРАТОРЫ И ШИФРАТОРЫ

Рассматриваемые далее функциональные узлы относятся к числу основ
ных, применяемых в автоматике, телемеханике и связи. Их используют как
самостоятельно, так и при построении более сложных схем цифровых ИМС.
Дешифраторы. Дешифратор — устройство, преобразующее кодовые ком
бинации в ток (напряжение) и распределяющее его по индивидуальным це
пям. Каждая кодовая комбинация, подаваемая на вход дешифратора, воз
буждает только один выход, что соответствует коду Cn1 . Кодовые комбина
ции являются комбинациями двоичного или двоичнодесятичного кода.
Более сложные коды предварительно преобразуют в двоичные коды.
Дешифратор имеет ряд входов, на которые поступают кодовые комбина
ции, и ряд выходов (индивидуальных цепей), каждый из которых соответ
ствует определенной кодовой комбинации, поступающей на вход. Эти выхо
ды нумеруют в десятичной системе счисления. Поэтому дешифраторы пре
образуют различные варианты двоичных кодов в десятичный код или, точнее,
в код Cn1 , кодовые комбинации которого перенумерованы в десятичной си
а

б

Рис. 2.39

Функциональная схема (а) и условное обозначение (б) линейного дешифратора

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

195

стеме счисления. Действительно, если, например, дешифруется пятиразряд
ный двоичный код, то дешифратор должен иметь пять входов и 32 выхода,
и подаваемой на вход, например, комбинации 1101 будет соответствовать
сигнал 1 только на одномединственном выходе под номером 25, а на всех
других выходах будут сигналы 0.
Линейный дешифратор. Простейший дешифратор, выполненный на эле
ментах И и НЕ (рис. 2.39a), называемый линейным. На рисунке 2.39б пока
зано его условное обозначение. Простейший дешифратор имеет два входа и
четыре выхода. Когда на выходы ничего не подается (комбинация 00), с эле
мента И1 должен быть снят сигнал 1, а с остальных выходов — сигналы 0.
Для этого на элемент И1 сигналы поступают не непосредственно с входов,
а через интервалы 1 и 2, в которых нули преобразуются в единицы. Два сиг
нала 1 на входе элемента И1 дают на его выходе также 1. На выходе для всех
остальных элементов будут нули, так как на один из выходов каждого из
этих элементов подаются сигналы 0, минуя инверторы. Заметим, что сигна
лы с инверторов поступают на элементы И тогда, когда на их входах символ
разряда равен нулю, и тогда, когда на их входах символ разряда равен нулю.
Например, если выбран выход 10 (на входе 21 — сигнал 1, а на выходе 20 —
сигнал 0), то вместо сигнала 0 с входа 20 на элемент И3 будет подан сигнал 1 с
инвертора НЕ1. Поэтому входы элемента И4 соединены с входами, минуя ин
верторы, а входы элемента И1 — через инверторы.
Каскадное соединение дешифраторов. На рисунке 2.40 представлен двух
каскадный дешифратор. На первый каскад (дешифратор Д4) подаются стар
шие разряды дешифруемой комбинации двоичного кода. Второй каскад со
стоит из четырех дешифраторов (Д0–Д3), на выходы которых подаются млад
шие разряды. Каждый из дешифраторов Д0–Д3 открывается сигналом с
дешифратора Д4, подаваемый на его вход C, причем сигнал с первого каскада
открывает в данный момент времени только один дешифратор, а остальные
при этом отключены. Если, например, на каждый вход дешифратора Д4 по
дано по сигналу 1, то у него возбудится выход 3, от чего откроется дешифра
тор Д3, а дешифраторы второго каскада Д0–Д2 будут закрыты. Если в это же
время на вход 21 подан сигнал 1, на вход 20 — сигнал 0, то возбудится вы
ход 2 дешифратора Д3, т. е. произойдет дешифрация комбинации 1110.
С помощью каскадного соединения можно строить дешифраторы на боль
шое число выходов. Так, если к изображенному на рисунке 2.40 двухкаскад
ному дешифратору добавить третий каскад, состоящий из 16 аналогичных
дешифраторов на четыре выхода, то можно получить трехкаскадный дешиф
ратор на 64 выхода. При этом каждый дешифратор второго каскада будет
управлять по входу С четырьмя дешифраторами третьего каскада. На входы
дешифраторов третьего каскада нужно подавать младшие разряды дешиф
руемой комбинации 20 и 21, на входы дешифраторов второго каскада — сим
волы разрядов 22 и 23 и на вход дешифратора первого каскада — символы
старшего разряда 24 и 25. Если использовать дешифраторы на большое число
входов, то число каскадов для дешифрации многоразрядной комбинации
можно уменьшить. В заключение заметим, что на рисунке 2.40 дешифрато
ры представлены согласно ГОСТ 1868272.

196

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.40

Каскадное соединение дешифраторов

Рис. 2.41

Функциональная схема прямоугольного дешифратора

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

197

Прямоугольный дешифратор. Этот дешифратор можно назвать также
ступенчатым, так как он состоит из двух ступеней (рис. 2.41). Первая сту
пень состоит из дешифраторов Д1 и Д2, вторая — из дешифратора, выполненно
го в виде матрицы на элементах И. Старшие и младшие разряды дешифрируе
мой комбинации подаются на входы дешифраторов Д1, Д2 и расшифровывают
ся в каждом из них. Так, например, если дешифрируется комбинация 1111, то
на дешифраторах Д1 и Д2 выходы 3. Сигналы 1 с этих выходов, поданные на
вход элемента И15, образуют на его выходе 1. На выходах остальных элементов
И потенциал равен нулю. При дешифрации, например, комбинации 0110 на
дешифраторе Д2 возбуждается выход 1, а на дешифраторе Д1 — выход 2. С этих
выходов сигналы 1 поступают на элемент И6, его выход. Таким образом, де
шифруемая комбинация образуется из поступающих на элемент И двух сим
волов старшего разряда с дешифратора Д2 и двух символов младшего разря
да с дешифратора Д1. DC означает декодер (от англ. decoder).
Простота реализации дешифратора второй ступени на двухкодовых эле
ментах И является преимуществом прямоугольного дешифратора.
Дешифратор двоичного кода на логических элементах И, НЕ, И–НЕ
(рис. 2.42). Этот дешифратор состоит из двух ступеней: в первой ступени

Рис. 2.42

Функциональная схема дешифратора на элементах И, НЕ, И–НЕ
и дешифратора двоичнодесятичного кода (пунктирные линии)

198

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

(элементы IXII) осуществляется преобразование кодовых комбинаций млад
ших разрядов; во второй ступени (элементы XIV–XX) — старших разрядов.
Таким образом, дешифратор может преобразовать трехразрядные двоичные
кодовые комбинации, поступающие на входы 20, 21 и 22 элементов, в деся
тичные числа. О назначении входа 23, элементов XVIII и XX, а также пунк
тирных линий будет сказано позже.
При поступлении на входы 20, 21 и 22 комбинации 000 на выходе элемента I,
сигнал 1, который подается на вход элемента II вместе с сигналом 0 с входа 21,
образуя на выходе элемента II сигнал 1. На выходе элемента III также возни
кает сигнал 1 с элемента I и сигнал 0 с входа 20. Все три сигнала 1, образующи
еся на выходах элементов I, II и III, поступают на вход элемента IV, создавая
на его выходе сигнал 0, который инвертируется в элементе VIII в 1. Этот сиг
нал 1 подается на элемент XII вместе с 1 с выхода инвертора XIII (0 с входа 22
преобразуется в инверторе в 1). Это значит, что поданной на входы комбина
ции 000 соответствует 1 на выходе элемента XII, т. е. на нулевом выходе (0).
В то же время единицы элементов I, II и III инвертируются в элементах V, VI
и VII в нули, поэтому нулевые потенциалы снимаются с выходов 1, 2, 3.
И так как с входа 22 в данном случае на элементы XIV–XVII подастся сиг
нал 0, то и на выходах 4, 5, 6, 7 также образуются нули. Это следует и из
первого вертикального столбца таблицы 2.24. При поступлении на входы
комбинации 001 сигнал 1 возникает только на выходе инвертора VII. Этот
сигнал 1 вместе с 1 на выходе инвертора XIII образует 1 на выходе элемента XI
(выход 1). При этом на всех остальных выходах — нулевые потенциалы (см.
второй столбец таблицы 2.24).
Если на выходы дешифратора поступают комбинации с 1 в старшем раз
ряде (100, 101, 110, 111), то возбуждается один из выходов элементов XIV–
XVII. Происходит своеобразное сложение чисел 1, 2, 3 с числом 4, так как
единица с входа 22 поступает сразу на входы всех элементов второй ступени,
минуя инвертор XIII. Так, при поступлении комбинации 100 на выходе
элемента VIII возникает сигнал 1, который вместе с 1 с выхода 22 подается на
элемент XVII, образуя на его выходе сигнал 1 (см. пятый столбец в табли
це 2.24). Соответственно в элементе XVI складываются числа 1 и 4, возбуж
дая выход 5, и т. д. При этом на выходах 0, 1, 2 и 3 образуются нулевые по
тенциалы, так как сигнал с входа 22 преобразуется в инверторе XIII в 0, ко
торый и подается на входы элементов IX–XII.
Дешифратор двоично"десятичного кода. Так как в двоичнодесятичном
коде, например, число 98 записывается как 10011000, то для его расшиф
ровки требуются два дешифратора: первый — для преобразования десятков,
второй — единиц. Для дешифрации трехзначного числа нужны три дешиф
ратора и т. д. При этом каждый дешифратор должен преобразовывать кодо
вые комбинации от 0000 до 1001 в числа 0–9 соответственно.
Дешифратор, преобразующий трехразрядный двоичный код в числа от 0
до 7, был рассмотрен ранее, в частности на рисунке 2.42. На том же рисун
ке пунктиром обозначены три логических элемента, позволяющие преоб
разовывать также четырехразрядные кодовые комбинации 1000 и 1001 в
числа 8 и 9.

199

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

1 2 3 4 5 6 2 7 898 7

1234256789 8 8642 987429834 86622969736899
79822 6779 276922 9 98354768973 9
1234256789
22 9

8 2!9
348679

"422!9
348679

123

43

43

43

43

43

3

3

3

53

3

113

43

43

43

43

53

53

53

53

43

43

153

43

43

53

53

43

43

53

53

43

43

143

43

53

43

53

43

53

43

53

43

53

63

53

53

53

43

53

53

53

43

3

3

663

53

53

43

53

53

53

43

53

3

3

6663

53

43

53

53

53

43

53

53

3

3

673

43

53

53

53

43

53

53

53

3

3

73

43

43

43

53

43

43

43

53

3

3

763

43

43

53

43

43

43

53

43

3

3

7663

43

53

43

43

43

53

43

43

3

3

76663

53

43

43

43

53

43

43

43

3

3

683

43

43

43

53

43

43

43

43

3

3

83

43

43

53

43

43

43

43

43

3

3

863

43

53

43

43

43

43

43

43

3

3

8663

3

43

43

43

43

43

43

43

3

3

86663

3

53

53

53

43

43

43

43

3

3

8673

43

43

43

43

43

43

43

53

3

3

873

43

43

43

43

43

43

53

43

3

3

8763

43

43

43

43

43

53

43

43

3

3

87663

43

43

43

43

53

43

43

43

3

3

876663

53

53

53

53

53

53

53

53

43

43

8683

43

43

43

43

43

43

43

43

43

53

883

43

3

3

43

43

43

43

43

53

43

При поступлении на входы комбинации 1000 (на вход 23 — единица, а на
остальные входы — нули), на входах элемента XX будут нули (с элементов XVIII
и XIX) и на выходе 8 возникает единица. Чтобы при этом на выходе 0 от по
ступления на элемент IV трех единиц (изза наличия нулей на входах 20 и 21)
не образовывался сигнал 1, предусмотрена блокировка. Сигнал 1 с входа 23 в
элементе XVIII преобразуется в 0, который и подается на вход элемента IV,
обеспечивая на его входе 1, а на выходе элемента VIII — 0 (когда на входе 23
сигнал 0, на элемент IV поступает 1 с элемента XVIII). При поступлении ком
бинации 1001 единицы старшего и младшего разрядов подаются непосред
ственно на элемент XIX, образуя на его выходе сигнал 1.
Одновременное образование единицы на выходе 1 от символов 0 и 1 (в ком
бинации 1001) предотвращается той же блокировкой. Девятый и десятый
вертикальные столбцы в таблице 2.24 иллюстрируют изложенное.

200

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 2.43

Шифратор на элементах ИЛИ:
а — функциональная схема; б — условное обозначение.

Рис. 2.44

Функциональная схема шифратора на элементах ИЛИ–НЕ и И–НЕ

Шифраторы. Шифратор — устройство, преобразующее код Cn1 в двоич
ный. Это означает, что шифратор выполняет функции, обратные дешифра
тору. Действительно, если в дешифраторе сигнал подается на несколько вхо
дов и возбуждает только выход, то в шифраторе сигнал поступает лишь на
один вход, образуя двоичный код на нескольких выходах.
Шифратор на элементах ИЛИ. Схема этого шифратора представлена на
рисунке 2.43a, а на рисунке 2.43б показано его условное обозначение. Ин
декс CD означает кодер (от англ. coder). При поочередной подаче сигналов на
входы 1, 2, 4 соответственно поочередно возбуждаются 20, 21, 22 (кодовые
комбинации 001, 010 и 100). Однако при поступлении сигналов сначала на
вход 3, затем на вход 5 и потом на вход 6 возбуждаются также поочередно
выходы 20 и 21; 20 и 22; 21 и 22, что соответствует комбинациям 011, 101, 110.
При подаче сигнала на вход 7 возбуждаются все три выхода.
Шифратор на элементах ИЛИ–НЕ и И–НЕ. Схема этого шифратора пред
ставлена на рисунке 2.44. Это так называемый неполный шифратор, так как

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

201

он имеет только 10 входов вместо 16, которые соответствовали бы 16 выхо
дам (от 0000 до 1111).
Схема работает таким образом. Если ни на один из входов от 1 до 9 не
подан сигнал 1, то это означает, что передается сигнал 0, которому соответ
ствует двоичное число 0000. Действительно, нулевые сигналы, поданные на
входы элементов ИЛИ–НЕ (I–VI), образуют на их выходах единичные сигна
лы, которые преобразуются в элементах И–НЕ (VII–X) в нулевые.
На выходах элементов I и II образуются нулевые сигналы (на выходах
элементов II, IV, V и VI попрежнему будут 1). Сигнал 0 с элемента I вместе с
1 с элемента II создадут на выходе элемента VII сигнал 1. Такой же сигнал 1
образуется и на выходе элемента IX. В итоге на выходах элементов VII–Х
запишется комбинация 0101.
Выход старшего разряда выполнен на обычном инверторе. Так, при по
ступлении сигнала на вход 8 на выходе элемента VI образуется сигнал 0, ко
торый инвертируется в элементе Х в 1. Поданный сигнал 1 на вход 9 создает
1 не только на выходе 23, но и 0 на выходе элемента I. Этот сигнал 0 вместе с
1 с выхода элемента II образует на выходе 20 сигнал 1. В итоге образуется
комбинация 1001.
Двухступенчатый шифратор. Он предназначен для большого числа вхо
дов (рис. 2.45).
Первая ступень состоит из шести элементов ИЛИ, подача сигналов на
которые частично аналогична рисунку 2.43. На выходах 20 и 21 шифруются
сигналы младших разрядов, подаваемые на первые три элемента ИЛИ. Соот
ветственно происходит шифрация старших разрядов при их поступлении на

Рис. 2.45

Функциональная схема двухступенчатого шифратора

202

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

входы 4, 5 и 6 элементов ИЛИ. Если, например, подан сигнал на вход 5, то он
снимается с выходов IV и I элементов ИЛИ и возбуждает выходы 22 и 20, что
соответствует комбинации 0101; выходы 23 и 21 при этом не возбуждены.
При подаче сигнала на вход 15 возбуждаются все выходы (комбинация 1111).
Используя двухступенчатый метод, можно строить шифраторы на очень
большое число входов.
2.5.2.
МУЛЬТИПЛЕКСОРЫ И ДЕМУЛЬТИПЛЕКСОРЫ

Мультиплексор — устройство, которое обеспечивает подключение не
скольких независимых каналов к одному каналу. Мультиплексор аналоги
чен коммутатору и служит для коммутации цифровых сигналов в вычисли
тельной технике, где под термином «мультиплексирование» понимается ис
пользование одной и той же шины в различные промежутки времени для
передачи по ней различной цифровой информации.
Функциональная схема одного из вариантов мультиплексора представ
лена на рисунке 2.46 (на 4 входа x0–x3, управляемая двухразрядным кодом
a0a1 — адресом выбираемого входа).
Управляющий сигнал, распознаваемый дешифратором, формирует еди
ничный сигнал на одном из его выходов, который, поступая на нижний вход
одной из схем И, пропускает на выход y (через дизъюнктор ИЛИ) импульсы с
той входной линии, которая подключена к верхнему входу данной схемы И.
Мультиплексор может быть синтезирован подачей на конъюнкторы синхро
импульсов, как показано пунктиром на рисунке 2.46a. Условное обозначе
ние мультиплексора на восемь входов приведено на рисунке 2.46б.
Реализация логических функций на основе мультиплексоров. На основе
мультиплексоров может быть реализована любая логическая функция, бла
а

б

Рис. 2.46

Функциональная схема (а) и условное обозначение мультиплексора (б)

203

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

годаря чему встроенные в микросхему мультиплексоры широко применяют
ся в СБИС программируемой логики.
Покажем, как на основе мультиплексора можно реализовать логическую
функцию «сумма по модулю 2», представленную таблицей истинности 2.25.
Так как мультиплексор может пропустить на выход сигнал с любого вхо
да, адрес которого установлен на соответствующих адресных входах, пода
дим на входы 0–3 сигналы 0 и 1 в соответствии с F. Номер входа при этом
будет соответствовать номеру набора (рис. 2.47). Теперь, если на адресные
входы мультиплексора a1a0 подавать аргументы функции x1x0, значения фун
кции F будут формироваться на вы
1 2 3 4 5 6 2 7 898 7
ходе мультиплексора в соответствии с
123456275895
8957
таблицей истинности.
117
127
23
7 23 27
Таким образом, чтобы мультиплек
12
12
12
12
сор выполнял логическую функцию, на
его информационные входы необходи
32
12
32
32
мо подать логические 1 или 0 в соответ
42
32
12
32
ствии с таблицей истинности, а на ад
52
32
32
12
ресные входы — аргументы функции.
Рисунок 2.48 иллюстрирует воз
можность воспроизведения с помо
щью мультиплексора любой функции
n аргументов. Действительно, каждо
му набору аргументов соответствует
передача на выход одного из сигналов
настройки. Если этот сигнал есть зна
чение функции на данном наборе ар
гументов, то задача решена. Разным
функциям будут соответствовать раз
Рис. 2.47
Реализация функции
ные коды настройки. Информационные
«сумма по модулю два»
входы становятся входами настройки
булевой функции, а адресные — входа
ми аргументов.
В примере с реализацией функ
ции «сумма по модулю 2» использу
ется мультиплексор с двумя адрес
ными входами, число которых рав
но числу аргументов функции. Однако
возможны ситуации, когда с помощью
такого мультиплексора можно реали
зовать и более сложные функции.
Пусть, например, булева функция
трех аргументов имеет вид
F 1 x1x2 x3 2 x2 x3 .

Аргумент x1 входит в функцию
только один раз (в конъюнкцию

Рис. 2.48

Реализация любой логической
функции n аргументов

204

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1 2 3 4 5 6 2 7 898 7

x1x2x3), в то время как x2 и x3 — два раза. Это
значит, что если x2 и x3 равны единице, то зна
чение функции F однозначно определяется зна
119
129
23459
чением x1. Это дает возможность перехода к со
12
12
32
кращенной таблице истинности функции F, ко
12
32
12
торая в этом случае называется остаточной
(табл. 2.26).
32
12
12
Таким образом, на входы настройки F(0),
32
32
32
F(1), F(2) мультиплексора, соответствующие на
борам x2x3 = 00, 01 и 10, подаются логические 1
или 0 в соответствии с Fост. На вход F(3) подается
аргумент x1. Схема включения мультиплексора,
реализующего функцию F, изображена на рисун
ке 2.49. Переменная x1 в этом случае переводит
ся из аргументов на входы настройки.
Если использовать дополнительные элемен
тарные логические схемы, то на основе мульти
плексора можно реализовать функции более чем
Рис. 2.49
трех аргументов. При этом два аргумента будут
Реализация функции трех
аргументов на
подаваться на адресные входы, а остальные два —
мультиплексоре с двумя
на входы настройки после соответствующей ло
адресными входами
гической обработки.
Пример 2.1. Пусть на основе мультиплексора с двумя адресными входа
ми необходимо реализовать функцию
1234356748934
23 77523 9

49

F 1 x1x2 2 x3 x4 .

Р е ш е н и е. Данная функция равна единице, когда x2x1 = 11 или x4x3 = 01.
Если на адресные входы подать аргументы x1 и x2, то на вход настройки F(3),
соответствующий набору x2x1 = 11 и в соответствии с таблицей истинности
Fост, необходимо подать единицу (табл. 2.27).
Для всех остальных сочетаний x1 и x2 результат конъюнкции x1x2 равен
нулю и функция F будет однозначно определяться конъюнкцией x3 x4 . По
этому на остальные входы настройки нужно подать этот сигнал, сформиро
ванный с помощью логических схем.
Если же в качестве адресных взять аргументы x3 и x4, то единицу нужно
будет подавать на вход настройки F(1), соответствующий набору x4x3 = 01
(табл. 2.28). На все остальные входы настройки нужно будет подавать ре
зультат конъюнкции x1x2 (рис. 2.50).
Однако для реализации конъюнкции x1x2 нужна всего одна схема И на
два входа, в то время как для конъюнкции x3 x4 требуется еще один инвер
тор. Поэтому в качестве адресных выбираем аргументы x1 и x2.
Еще более сложные логические функции можно реализовать на основе
нескольких мультиплексоров. Именно они являются основой для выполне
ния логических функций в СБИС программируемой логики.
Демультиплексором называют схему, подсоединяющую один входной
сигнал к одному из нескольких выходов. На рисунке 2.51 показано, что в

205

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

123456275895
8957
11777

1 2 3 4 5 6 2 7 898 7

57 23

1

123456275895
8957
11777

1 2 3 4 5 6 2 7 898 7

57 23

117

127

23457

117

127

23457

21

21

3 41

21

21

3 41

21

51

3 41

21

31

31

51

21

3 41

31

21

3 41

51

51

51

31

31

3 41

1

Рис. 2.50

Реализация заданной функции

Рис. 2.51

Функциональная схема демультиплексора

зависимости от комбинации сигналов, поданных на управляющие входы a1
и a2, информационный вход Х будет подсоединен к одному из выходов Y1–
Y4. Если a1 = a2 = 1, то откроется элемент И4 и вход Х будет подсоединен к
выходу Y4. Если a1 = a2 = 0, то логические 1 с инверторов НЕ1 и НЕ2 откроют
элемент И1 и соединят вход Х с выходом Y1.

206

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

2.5.3.
СУММАТОРЫ

Синтез одноразрядного сумматора. Как известно, все многообразие ма
тематических операций можно свести к единственной операции сложения
прямых и обратных кодов чисел, сдвинутых влево или вправо на то или иное
число разрядов. Поэтому одним из основных узлов вычислительных уст
ройств является сумматор (SM). Любые сумматоры многоразрядных чисел
могут быть построены на основе одноразрядного сумматора, который выпол
няет сложение трех одноразрядных двоичных чисел — двух слагаемых a и b
с учетом переноса из более младшего разряда суммы. Результатом его рабо
ты является один разряд суммы и сигнал переноса в старший разряд. В таб
лице 2.29 приведены все возможные варианты значений iго разряда суммы
si и переноса в старший разряд pi+1, возникающие при сложении слагаемых
ai, bi с учетом переноса pi.
Составленная дизъюнктивная нормальная форма для сигнала переноса
имеет вид
pi 11 2 pi ai bi 3 pi ai bi 3 pi ai bi 3 pi ai bi .
Произведя операции неполного склеивания первой конъюнкции с чет
вертой, второй с четвертой и третьей с четвертой, получим:
pi+1 = aibi Ú pibi Ú piai.

(2.2)

Для получения булевой функции сигнала суммы si можно воспользовать
ся обычным способом на основе совершенной дизъюнктивной нормальной
формы, однако в интегральной схемотехнике для этого используют другой
вид функции si, использующий полученное выражение для сигнала pi+1. Надо
обратить внимание на то, что во всех строках таблицы истинности, кроме
первой и последней, si 2 pi 11 . Чтобы использовать сигнал pi 11, необходимо
получить из него выражение, удовлетворяющее первой и последней строке.
Выражение ai Ú bi Ú pi равно нулю только в первой строке таблицы, а во всех
остальных равно единице. Значит, конъюнкция pi11 с выражением (ai Ú bi Ú pi)
сохранит все единичные значения pi11, кроме первой строки. Чтобы доба
1234567879 5

2 72  839  25

5882 2

1 2 3 4 5 6 2 7 898 7

48 41

22  78
 83 1121

12

12

12

32

32

12

32

12

32

12

32

32

12

32

32

12

12

32

12

32

12

32

12

32

32

32

12

12

32

32

32

32

32

32

22 29
42 838 11

21

31

12

12

12

12

12
12

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

207

а
б

Рис. 2.52

Сумматор:
а — функциональная схема; б — условное обозначение.

вить единицу в последней строке, выполним операцию ИЛИ полученного
выражения с конъюнкцией ai bi pi. Таким образом, выражение для сигнала
суммы si примет окончательный вид:
si 2 pi 11 (ai 3 bi 3 pi ) 3 ai bi pi .

Поскольку в интегральной схемотехнике базовый элемент обычно обес
печивает инвертирование, то схема сумматора имеет вид, приведенный на
рисунке 2.52a.
Чтобы получить прямые значения сигналов si и pi+1, необходимы еще два
инвертора. Условное обозначение одноразрядного сумматора приведено на
рисунке 2.52б.
Последовательный многоразрядный сумматор. Используя одноразряд
ный сумматор, можно построить суммирующее устройство для сложения
многоразрядных двоичных чисел. Различают многоразрядные последова
тельные и параллельные сумматоры.
Последовательный сумматор состоит (см. рис. 2.53) из одноразрядного
сумматора, на входы которого из сдвигающих регистров, хранящих слагае
мые A и B, подаются по тактам разряд за разрядом коды этих чисел, начиная
с младшего разряда. Если время элемента задержки равно одному такту (на
пример, использован Dтриггер), то сигнал переноса от предыдущего разря
да, сформированный в предыдущем такте, поступит на нижний вход сумма
тора только в следующем такте, когда на входы a и b будут поданы значения
следующего разряда слагаемых. В результате на выходе s разряд за разря
дом будет формироваться двоичное число, равное сумме чисел A и B, которое
будет восприниматься сдвигающим регистром суммы.

208

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.53

Последовательный многоразрядный сумматор

Рис. 2.54

Параллельный сумматор с последовательным переносом

Параллельные сумматоры. Недостатком последовательного сумматора
является то, что выполнение операции сложения растягивается на множе
ство тактов, которое тем больше, чем больше разрядность чисел. Значитель
но меньшее время выполнения операции имеет параллельный сумматор.
В этом устройстве операция сложения производится одновременно во всех
разрядах чисел A и B, поступающих в параллельном коде. Для этого схему
составляют из n одноразрядных сумматоров, соединяя выход переноса iго
разряда с входом переноса соседнего (i + 1)го разряда (рис. 2.54). Такой сум
матор называют сумматором с последовательным переносом. После того
как сформируется результат на выходах всех одноразрядных сумматоров, он
запоминается в параллельном регистре.
Для того чтобы на выходах одноразрядных сумматоров сформировался
результат, необходимо, чтобы на входах присутствовали все три сигнала —
ai, bi и pi. Но сигнал переноса из разряда в разряд формируется предыдущи
ми одноразрядными сумматорами, причем каждый последующий сумма
тор вынужден «ждать», пока не сформируется результат во всех предыду
щих. В крайнем случае возможна ситуация, когда сигнал переноса будет пос
ледовательно передаваться через всю цепочку от самого младшего разряда до

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

209

самого старшего, например при сложении чисел A = 11...11 и B = 00...01.
Поэтому во время формирования результата, в наихудшем случае, он вклю
чает в себя временные задержки, вносимые всеми одноразрядными суммато
рами.
Исключить длительность распространения переноса позволяет сумматор
с параллельным переносом. Идея заключается в том, чтобы сигналы перено
са для всех разрядов формировались чисто логически на основе слагаемых A
и B. Рассмотрим, как это можно сделать.
Сигнал переноса в 1й разряд p1 = a0b0. Сигнал переноса во второй разряд
можно определить по формуле (2.2):
p2 = a1b1 Ú a1p1 Ú b1p1 = a1b1 Ú p1(a1 Ú b1) = a1b1 Ú a0b0(a1 Ú b1).
Как видно, сигнал переноса p2 может быть получен по значениям преды
дущих разрядов чисел A и B без сигнала переноса p1, формируемого суммато
ром. Подставляя в формулу (2.2) выражение для сигнала переноса p2, можно
получить логическое выражение для сигнала переноса третьего разряда, в
котором также будут значения только предыдущих разрядов чисел A и B,
и т. д. Таким образом, сигналы переноса для любого разряда могут быть сфор
мированы чисто логическим путем по значениям слагаемых. Значит, нет
необходимости ожидать, пока будут сформированы сигналы переноса од
норазрядными сумматорами. Очевидно, однако, и другое. Чем больше раз
рядность чисел, тем выше сложность булевых функций сигналов перено
са, особенно для самого старшего разряда. Поэтому сумматоры с парал
лельным переносом делают для чисел небольшой разрядности — не более
восьми.
Структура сумматора с параллельным переносом приведена на рисун
ке 2.55.
Сигналы переноса формируются специальными логическими схемами ус
коренного переноса CR (от англ. carry — перенос), вычисляющими соответ
ствующие булевы функции.
Для чисел большой разрядности применяют сумматоры с групповым пере,
носом (см. рис. 2.56). Схема такого сумматора разбивается на l групп разряд
ности m: например, четыре группы по восемь разрядов для сложения 32раз
рядных чисел. (Обозначение m эквивалентно изображению группы из m про

Рис. 2.55

Сумматор с параллельным переносом

210

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.56

Групповой сумматор с цепным переносом

водников и используется для указания разрядности цифровых устройств и
линий связи между ними.) Каждая группа представляет собой параллель
ный сумматор, подобный изображенному на рисунке 2.55. На вход pвх посту
пает сигнал переноса от старшего разряда предыдущей группы к младшему
разряду последующей группы. Этот сигнала формируется блоком переноса,
анализирующим m разрядов слагаемых A и B «своей» группы, «не дожида
ясь», когда в ней произойдет сложение всех разрядов. Блоки переноса БП
разных групп включены последовательно и образуют тракт передачи пере
носа.
Эта структура сумматора с групповым переносом аналогична структуре
сумматора с последовательным переносом, где вместо одноразрядных сум
маторов включаются групповые. Такая структура получила название груп,
пового сумматора с цепным переносом.
Кроме структуры группового сумматора с цепным переносом возможна
структура с параллельными межгрупповыми переносами. Структура этого
сумматора аналогична структуре сумматора с параллельным переносом, в ко
тором роль одноразрядных сумматоров играют группы. Аппаратная слож
ность сумматоров с параллельными межгрупповыми переносами выше, чем
сложность предыдущего варианта, но при больших разрядностях они дают
преимущества по быстродействию.
2.5.4.
АРИФМЕТИКО"ЛОГИЧЕСКИЕ УСТРОЙСТВА
И МАТРИЧНЫЕ УМНОЖИТЕЛИ

Арифметико"логические устройства (АЛУ) выполняют арифметические
и логические операции над двумя числами. Основой АЛУ служит сумматор,
схема которого дополнена логикой, расширяющей функциональные возмож
ности АЛУ и обеспечивающей перестройку с одной операции на другую. Обыч
но АЛУ четырехразрядны и для наращивания разрядности объединяются.
Рассмотрим типовое АЛУ (рис. 2.57). В ИС имеются входы чисел A и B,
входы выбора операций S, вход переноса Ci из младшего разряда и вход M,
сигнал которого задает тип выполняемых операций: логические (M = 1) или
арифметикологические (M = 0). Результат операции вырабатывается на

211

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

выходах F. Выходы G и H используются для организации параллельных
переносов при наращивании разрядности обрабатываемых слов. Сигнал C0 —
выходной перенос в старший разряд, а выход «A = B» — выход, равный 1
при условии A = B.
Перечень выполняемых АЛУ операций дан в таблице 2.30. Для кратко
сти двоичные числа s3s2s1s0 представлены их десятичными эквивалентами.
Все логические операции выполняются поразрядно, т. е. между одноимен
ными (iми) разрядами чисел A и B. Межразряд
ные переносы возникают только в арифметичес
ких операциях. В арифметикологических опера
циях сначала выполняются логические операции,
а затем полученные коды складываются ариф
метически. Знак Å обозначает логическую опе
рацию «сумма по модулю два». При операциях
над словами большой разрядности АЛУ соеди
няются друг с другом с организацией последова
тельных и параллельных переносов. Соединение
микросхем АЛУ в первом случае аналогично со
единению сумматоров в схеме с последователь
ным переносом: выход C0 предыдущей микро
схемы соединяется с входом Ci последующей.
Рис. 2.57
Если используется организация с параллельны
Условное обозначение АЛУ
ми переносами, то совместно с АЛУ применяют
1232425678923
12

8 42 275

73777

1 2 3 4 5 6 2 7 89

77

3 2 88 42 275

12

2

232 2

42

12

212232 7

52

2

62

12

72

2

82

2

92

2322

2

2

2

12

2

32

412
442

2
2

452

42

462

12

472

2122

482

2

12

7

4232 7
2

2

12

2

2

2

22

2

 24 2

2

232 232 2
232232 7
12

2

7

2324232 7
232 232 2
212232 232 7
12

2

2324232 7

7

73777

7

212

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

специальные микросхемы — блоки ускоренного переноса. Один блок уско
ренного переноса обеспечивает анализ специальных вспомогательных сиг
налов G и H, формируемых всеми микросхемами АЛУ, и формирование для
них сигналов переноса Ci . Сигналы переноса в старший разряд C0 при этом
не используются.
Матричные умножители выполняют операцию умножения двоичных
чисел не традиционным путем последовательных сдвигов и сложений, а па
раллельно. Схема выполнения операции умножения соответствует обычно
му «умножению столбиком». Но поскольку в операции используют двоич
ные числа, то арифметическое умножение цифры множимого на одну из цифр
множителя заменяется конъюнкцией. Для трехразрядных чисел A и B схема
умножения имеет следующий вид:

2 a2b2
P5

a2b1
a1b2
P4

1
a2b0
a1b1
a0 b2
P3

a2
b2
a1b0
a0 b1

a1
b1

P2

P1

a0
b0
a0 b0

.

P0

Все конъюнкции aibj вырабатываются параллельно схемами И, а для опе
раций сложения используются одноразрядные сумматоры. Матричные ум
ножители могут быть просто множительными блоками, либо множительно
суммирующими. Последние обеспечивают удобство наращивания разрядно
сти перемножаемых двоичных чисел.
В виде ИС средней степени интеграции реализуются умножители малой
разрядности — не более 4´4. Умножители большей разрядности — 16´16
выполняются уже в виде БИС. Несколько лет назад предприятие «Интег
рал» (г. Минск) выпустило СБИС умножителя разрядности 32´32 в корпусе
с 172 выводами.

2.6.
ЦИФРОВЫЕ ЭЛЕКТРОННЫЕ СХЕМЫ
ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА
2.6.1.
ТРИГГЕРЫ
2.6.1.1.
RSТРИГГЕРЫ

Эти триггеры имеют два раздельных входа: S (от англ. set — устанавли
вать) и R (от англ. reset — возвращать в исходное положение). По входу S
триггер устанавливается в единичное состояние, а по входу R — в нулевое.
Асинхронный RS"триггер с прямыми входами. Он составляется из двух
элементов ИЛИ–НЕ путем соединения одного из входов каждого элемента с
выходом другого элемента (рис. 2.58а). Из таблицы функционирования триг
гера (рис. 2.58б) следует, что при подаче 1 на вход S и 0 на вход R на прямом

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

а

б

в

213

г

Рис. 2.58

Асинхронный RS,триггер
с прямыми входами:
а — функциональная схема; б — таблица функ
ционирования; в — условное обозначение; г —
принципиальная схема.

выходе Q также возникает 1. На условном обозначении триггера (рис. 2.58в)
против входа S изображен выход Q, на функциональной схеме (рис. 2.58а) —
выход Q. Это ясно из принципиальной схемы простейшего триггера, состав
ленного из элементов ИЛИ–НЕ (рис. 2.58г). Так, если транзистор Т1 открыт,
то с делителя напряжения R3R4 подается нулевой потенциал на базу транзи
стора Т2 и закрывает его. В свою очередь, положительное напряжение тран
зистора Т2 поступает через делитель R1R2 на базу транзистора Т1, повышая
надежность его открывания. Таким образом, при подаче сигнала 1 на вход S
транзистора Т1 (элемента I на рисунке 2.58а) снимается сигнал 1 с выхода Q
транзистора Т1 (элемента II на рисунке 2.58а). Этому переключению тригге
ра на временной диаграмме рисунка 2.59 соответствует интервал I, на кото
ром S = 1 и R = 0.
Если теперь на вход S подать сигнал 0, оставив 0 на входе R (интервал II),
то триггер не переключится и состояние его выходов не изменится. Действи
тельно, логическая 1 с выхода элемента II будет подана на вход а элемента I.
А согласно таблице функционирования на рисунке 2.58 (вторая строка), ло
гические 0 и 1 на входе элемента ИЛИ–НЕ образуют на его выходе сигнал 0,
т. е. попрежнему Q 1 0, а Q = 1, так как на входе элемента II поданы R = 0 и
Q = 0. Такое состояние триггера, характеризующее режим хранения инфор
мации обозначают Q* (см. таблицу функционирования на рисунке 2.58). Ког
да S = 0, а R = 1 (интервал III), на вход а элемента I подается тот же сигнал 1
и на его выходе будет сигнал 0, т. е. переключения
по входу S не произойдет. Оно произойдет по входу
R элемента II, на входы которого также поданы сиг
налы 1 и 0 (на входе б), что даст на выходе элемен
та 0, т. е. когда S = 0, а R = 1, то Q = 0, что и пока
зано в таблице функционирования на рисунке
2.58б.
Если теперь на вход S подать сигнал 1, оставив 1
на входе R (интервал IV), то переключится только
Рис. 2.59
Временная диаграмма
элемент I, так как S = 1, а на вход а подан сигнал 0.
работы асинхронного
На входы элемента II подаются две логические 1,
RSтриггера с прямыми
входами
что образует на его выходе все тот же 0, т. е. Q = 0

214

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

и Q 1 0. Это состояние для триггера является аномальным. При одновремен
ном снятии сигналов 1 с входов, схема окажется в заранее не предсказуе
мом состоянии (в состоянии неопределенности). Таким образом, одновре
менная подача сигналов 1 и на вход S и на вход R должна быть исключена.
В таблице функционирования (рис. 2.58б) состояние, когда S = R = 1, обо
значают знаком неопределенности ґ; затем триггер можно вывести из этого
состояния, подавая сигнал 0 или на вход S (S = 0, R = 1), или на вход R
(S = 1, R = 0).
Асинхронный RS"триггер с инверсными входами. Он составляется из
двух элементов И–НЕ (рис. 2.60а, б). Работу триггера можно проследить по
временной диаграмме рисунка 2.61. Если считать, что исходное состояние
его выходов такое же, как на рисунке 2.59, то для этого необходимо, чтобы
S 1 0, а R 1 1. В этом случае Q 1 0 и на вход а элемента I подается сигнал 0.
Два сигнала 0 на входе элемента И–НЕ образуют на его выходе сигнал 1,
а два сигнала 1 на входе элемента II — сигнал 0, т. е. Q 1 0.
Если теперь на вход S подать сигнал 1, оставив сигнал 1 и на входе R
(интервал II), то триггер не переключится. Действительно, 0 на входе а и
сигнал 1 на входе S снова образуют на выходе элемента I все ту же 1, а 1 на
входе б и сигнал 1 на входе R дают 0 на выходе элемента II.
Такое состояние триггера означает режим хранения информации (знак
Q* в таблице функционирования на рисунке 2.60в). Когда S 1 1, a R 1 0
(интервал III), переключение произойдет по входу R, так как R 1 0, а на вхо
де б — единица. В результате Q = 0, а Q 1 1.
Если теперь на входы S и R подать сигналы 0 (интервал IV), то переклю
чится только элемент I и Q 1 Q 1 1. Действительно, на вход а подавался сиг
нал 1 с входа Q, что обеспечивает на входе элемента I потенциал 1 (Q = 1).
В то же время, на вход б также был подан сигнал 0, который вместе с 0 на
входе R дает на выходе элемента II потенциал 1. Однако в этом состоянии
элемент II уже находится и поэтому не переключается. Вместо перехода в
устойчивое состояние триггер принял состояние неопределенности.
В таблице на рисунке 2.60, в состояние, когда S 1 R 1 0, обозначенное зна
ком неопределенности ´, триггер можно переключить, подавая сигнал 1 или
на вход S или на вход R. Поэтому одновременная подача сигналов 0 на вход
S и на вход R должна быть исключена.
а

б

в

Рис. 2.60

Асинхронный RSтриггер
с инверсными входами:
а — функциональная схема; б — условное обозначение; в —
таблица функционирования.

Рис. 2.61

Временная диаграмма
работы асинхронного
RSтриггера
с инверсными входами

215

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Сравнивая временные диаграммы на рисунках 2.59 и 2.61, видим, что
они инверсные, так как триггер с прямыми входами переключается от пода
чи сигнала 1 на вход, а переключение триггера с инверсными входами проис
ходит при поступлении на вход сигнала 0.
Синхронный одноступенчатый RS"триггер со статическим управлением
и прямыми входами. Для построения такого триггера (рис. 2.62а) к тригге
ру, представленному на рисунке 2.60, добавлены два логических элемента
И–НЕ (элементы I и II). Это следует из упрощенной функциональной схемы
рисунка 2.62б. У этого триггера три входа, на один из которых — вход C
подаются синхронизирующие импульсы. Условное обозначение данного триг
гера приводится на рисунке 2.62в.
Рассмотрим работу триггера по временной диаграмме рисунка 2.62г. По
тенциалы на входах элементов I и II на этой и последующих диаграммах
обозначены как UI и UII. В интервал времени t0–t1 C = 0 и независимо от зна
чений сигналов на входах S и R (порядок переключения элемента И–НЕ дан
в таблице рисунка 2.59) на входах элементов I и II, а значит, и на инверсных
входах S1 и R 1, будут равны единице, что согласно таблице на рисунке 2.60в
не может изменить состояние триггера. В момент времени t1 на элемент I
поступают два сигнала 1 (C = 1 и S = 1) и на его выходе появляется сигнал 0,
который и переключает триггер (Q = 1, а Q 1 0 ). После момента времени t2,
когда C = 0, на входах элементов I и II вновь возникают сигналы 1 и триггер
не изменяет своего состояния. Оно не изменяется в момент времени t3 после
смены сигналов на входах S и R, так как C = 0. Переключение триггера про
изойдет лишь в момент времени t4 при возникновении фронта синхронизи
рующего импульса и R = 1. С входа элемента II снимается 0, который пере
ключает триггер (Q 1 0, Q 1 1). В интервал времени t5–t6 переключения триг
гера снова не будет, так как C = 0. В момент времени t6, когда C = 1 и R = 1,
на входе элемента II возникает сигнал 0, который мог бы переключить триг
гер по входу R. Однако Q 1 1 и повторное переключение по этому входу про
изойти не может. Переключение триггера произойдет по входу S1 в момент
времени t7, когда C = 1 и S = 1.
Таким образом, изменение состояния триггера происходит от сигналов,
подаваемых на входы S и R, лишь при наличии сигнала на синхронизирую
щем входе, т. е. при C = 1.
а

б

в

г

Рис. 2.62

Синхронный одноступенчатый RS,триггер со статическим управлением:
а — функциональная схема; б — упрощенная схема; в — условное обозначение; г — временная диаграмма.

216

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 2.63

Синхронный двухступенчатый RS,триггер со статическим управлением:
а — структурная схема; б — условное обозначение.

Синхронный двухступенчатый RS"триггер со статическим управлением
и прямыми входами. Структурная схема такого триггера состоящего из двух
RS,триггеров, представлена на рисунке 2.63а, а его условное обозначение —
на рисунке 2.63б.
а
Это так называемый МSтриггер (от
англ. master — хозяин, здесь — основ
ной триггер Тос, и slave — раб, здесь —
дополнительный или вспомогательный
триггер Твс). Когда на синхронизирую
щий вход С¢ подан сигнал 1, информа
цию записывает в первую ступень по вхо
дам S¢ и R¢. При этом через инвертор на
б
вход второй ступени подается логичес
кий 0, вследствие чего это ступень не
изменяет своего состояния, т. е. нахо
дится в режиме хранения информации.
Когда на вход С¢ подан сигнал 0, первая
ступень информацию не принимает (ре
жим хранения): на входе C благодаря
инвертору возникает сигнал 1, и вся ин
формация из первой ступени переписы
вается во вторую.
На рисунке 2.64a представлена фун
кциональная схема этого триггера, а на
рисунке 2.64б — временная диаграмма
его работы.
В интервал времени t0–t1 на входе
элемента I поданы сигналы C = 0 и S1 = 1,
а на элемент II — сигналы C = 0 и R1 = 0.
Поэтому на входах этих элементов сиг
налы равны единице. Два сигнала 1, по
Рис. 2.64
Синхронный двухступенчатый
даваемые на входы триггера Тос, не изме
MS,триггер со статическим
нят его состояния. На входе инвертора 5
управлением:
сигнал равен единице, так как C = 0. Два
а — функциональная схема; б — временная диа
сигнала 1 (с выхода Q1 и инвертора V),
грамма.

217

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

подаваемые на вход элемента IV, дают на его выходе 0, который переключит
триггер Твс, от чего Q = 0, а Q 1 1.
В интервал времени t1–t2 на входе элемента I образуется сигнал 0, так
как C = 1 и S1 = 1, который переключает триггер Тос по входу S¢. На входе
инвертора Uv12 1 0 и с входов элементов III и IV снимаются сигналы 1, не из
меняющие состояния триггера Твс. В интервал времени t2–t3 снова C = 0 и
триггер Тос не переключается, однако на выходе инвертора V образуется сиг
нал 1, который вместе с сигналом 1 с выхода Q преобразуется в элементе III
в 0, переключающий триггер Твс по входу S. Переключение триггера Тос про
изойдет в момент времени t3, когда C = 1. Переключение триггера Твс по вхо
ду R осуществляется в момент времени t4 по заднему фронту синхронизиру
ющего импульса. Изменение состояния триггера Тос в момент времени t5 не
произойдет, хотя на входе элемента II и образовался сигнал 0 (на элемент II
поданы два сигнала 1 с выходов C и R), так как этот триггер уже переключен
по входу R¢. Его переключение по входу S¢ осуществится в момент времени t6,
когда S1 = 1 и C = 1.
Таким образом, первая ступень триггера Тос переключается лишь при
наличии синхронизирующего импульса, однако момент этого переключе
ния не строго фиксирован. Вторая ступень (триггер Твс) всегда переключает
ся от заднего фронта синхронизирующего импульса (переход 1/0).
RS"триггер с динамическим управлением и инверсными входами. Фун
кциональная схема такого триггера представлена на рисунке 2.65а, а его
условное обозначение — на рисунке 2.65б.
Основная особенность триггера с динамическим управлением заключает
ся в том, что изменение его состояния может происходить только в момент
нарастания переднего фронта синхронизирующего импульса, подаваемого
на вход C, т. е. в момент 0/1.
Триггерная схема на рисунке 2.65а составлена из шести элементов И–НЕ,
которые образуют четыре триггера: элементы I, III — первый, элементы III,
IV — второй, элементы II, IV — третий, элементы V, VI — четвертый тригге
ры. Элементы I, II, V и VI — двухвходовые, элементы III и IV — трехвходо
вые. В отличие от предыдущих триггеров у динамического RSтриггера
вход С подается не на элементы I, II, а на элементы III, IV.
а
б

Рис. 2.65

Синхронный одноступенчатый RS,триггер с динамическим управлением:
а — функциональная схема; б — условное обозначение.

218

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рассмотрим работу триггера по временной
диаграмме рисунка 2.66. Будем считать, что
в интервал времени t0–t1 состояние триггера
такое, как показано на диаграмме, т. е. он
был раньше переключен по входу S1. Одна
ко, так как С = 0, то выходы элементов III и
IV находятся в состоянии 1, что не изменяет
положения триггера. С выхода элемента III
сигнал 1 поступает на вход элемента I, и так
как S1 1 1, то на его выходе oбpазуется 0. На
выходе элемента II возникает сигнал 1 изза на
личия 0 на входе R1 . В момент времени t1, хотя
С = 1, на вход элемента III, попрежнему с вы
хода элемента I, поступает сигнал 0 и на выхо
де элемента III останется все тот же сигнал 1.
Однако на вход элемента IV подают три сигна
ла 1: с входа С и с элементов II, III. Возникший
0 на выходе элемента IV, переключает триггер
Рис. 2.66
(Q = 0, а Q 1 1 ). Характерно, что это переклю
Временная диаграмма работы
синхронного одноступенчатого чение произошло по входу R1 , когда на входе
RSтриггера с динамическим
элемента II сигнал R1 1 0. В момент времени
управлением
t11 2 t1 3 4t, следующий сразу же за началом
фронта синхронизирующего импульса, ситуация останется прежней: на вхо
де R будет сигнал 0. Однако переключение триггера не произойдет, так как
он только что переключился по этому входу. Не изменится ситуация на вы
ходах триггеров и в момент времени t3 после изменения значений сигналов
на входах S1 и R1, хотя это и приводит к тому, что на выходе элемента I
возникнет сигнал 1, а на выходе элемента II — 0. Триггер вновь переключит
ся в момент времени t4, т. е. при нарастании фронта синхронизирующего
импульса: три сигнала 1 поданы на элемент III (с входа С и с элементов I, IV),
отчего на выходе возник 0, который и переключает триггер по входу S. Если
в момент времени t1 состояние сигналов на входах элементов I и II было 1, 0
(S1 1 1, R1 1 0) и триггер переключился в состояния 0, 1 (Q 1 0, Q 1 1), то в мо
мент времени t4 на входы элементов I и II подаются сигналы 0 и 1 и на выхо
дах возникают сигналы Q = 1 и Q 1 0. В момент времени t41 2 t4 3 4t, ситуа
ция не изменится: 0 будет, попрежнему, на входе S и переключение тригге
ра не произойдет, так как он только что переключился по этому входу. Сразу
после момента времени t6 на выходе элемента III возникает 0, так как C = 1 и
с элементов I и IV также поступают сигналы 1. Создаются предпосылки для
переключения триггера по входу S, однако такого переключения произойти
не может, так как в момент времени t4 триггер был переключен по этому
входу. Переключение триггера произойдет в момент времени t9 вновь при
нарастании фронта синхронизирующего импульса.
Таким образом, переключение триггера с динамическим управлением мо
жет иметь место и не при каждом синхронизирующем импульсе, что зависит
от состояния входных сигналов. Однако если триггер изменяет свое состоя

219

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

ние, то это происходит только в момент переднего фронта синхронизирую
щего импульса. Это подтверждает сделанное рассмотрение режимов работы
триггера в моменты времени t11 и t41 , следующие сразу же после начала фрон
та синхронизирующего импульса.
2.6.1.2.
D, И DV,ТРИГГЕРЫ

На рисунке 2.67а представлен один из вариантов Dтриггера, а на рисун
ке 2.67б показано его условное обозначение. Рисунок 2.67в и пунктир на ри
сунке 2.67а будут объяснены ниже.
В Dтриггере исключено возникновение запрещенной комбинации, т. е.
поступление двух сигналов 0 на оба инверсных входа, как на рисунке 2.11а,
или двух сигналов 1, если Dтриггер имеет оба прямых входа. Если на вход D
подается 0, то с выхода элемента I он будет снят как сигнал 1, который, буду
чи проинвертирован в элементе II, поступит на вход R как сигнал 0. Если
D = 1, то на вход S будет подан сигнал 0, а на вход R — 1.
Синхронный D"триггер со статическим управлением и прямыми входа"
ми. Схема такого триггера представлена на рисунке 2.67а. Проследим за его
работой по временной диаграмме рисунка 2.68.
Если С = 0 (интервал времени t0–t1), а D = 1, то на выходе элемента I со
здается сигнал 1. На выходе элемента II также будет сигнал 1, так как на его
входы поданы логическая 1 с элемента I и логический 0 с входа С. Таким
образом, на каждый из инверсных входов триггера поданы сигналы 1 и он не
переключается, т. е. при С = 0 триггер находится в режиме хранения инфор
мации. Если С = 1 и D = 1 (интервал времени t1–t2), то на выходе элемента I
возникает сигнал 0, который и переключает триггер, а на выходе Q = 1.
В интервалы времени t2–t3 и t6–t7 синхронизирующий импульс отсутству
ет, переключение триггера не происходит. В интервал времени t3–t4 на выхо
де элемента I возникает сигнал 0 (С = 1 и D = 1), однако переключение тригге
ра попрежнему не происходит, так как он был уже переключен по входу S.
а

б

г

д

в

Рис. 2.67

Синхронный одноступенчатый Dтриггер со статическим управлением:
а — упрощенная функциональная схема; б — условное обозначение Dтриггера; в — условное обозначение
DVтриггера; г, д — таблицы функционирования D, и DV,триггеров.

220

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Изменение состояния триггера имеет место в мо
мент времени t4, когда С = 1, D = 0, от чего на вы
ходе элемента I возникает сигнал 1, а на выходе
элемента II — сигнал 0. В момент времени t5, ког
да С = 1 и D = 1, сигнал 0 на входе S вновь пере
ключит триггер; на выходе Q = 1 и Q 1 0. Очеред
ные переключения триггера произойдут в момен
ты времени t7 и t8.
Таким образом, Dтриггер переключается только
при наличии сигнала 1 на входе С. При этом его
выход принимает состояние, соответствующее зна
Рис. 2.68
чению сигнала на входе D. Это следует также из
Временная диаграмма
таблицы функционирования триггера на рисун
работы Dтриггера
ке 2.67г. Dтриггеры могут выполняться и двух
ступенчатыми.
Синхронный DV"триггер со статическим уп"
равлением и прямыми входами. Схема такого
триггера показана на рисунке 2.67а, а его услов
ное обозначение — на рисунке 2.67в. Он отлича
ется от Dтриггера дополнительным входом V, ко
торый обозначен пунктиром. DVтриггер переклю
чается только при наличии на входе V сигнала 1,
т. е. если V = 1, то DVтриггер ведет себя как Dтриг
гер. Сигнал 0 на входе V нейтрализует действие
импульса на входе С. Это поясняет временная диа
грамма работы триггера на рисунке 2.69.
Рис. 2.69
Переключение триггера происходит в момент
Временная диаграмма
времени
t1, когда на трехвходовой элемент I по
работы DVтриггера
ступят три сигнала 1 (с входов С, D и V) и на его
выходе возникнет сигнал 0, поступающий на вход S. Следующее переключе
ние триггера произойдет в момент времени t2, когда три сигнала 1 будут по
даны на элемент II с входов С, V и с выхода элемента I (D = 0). Таблица функ
ционирования DVтриггера на рисунке 2.67д поясняет изложенное.
2.6.1.3.
JKТРИГГЕРЫ

JKтриггер является универсальным триггером, из которого можно по
лучить ряд других триггеров (рис. 2.70).
На рисунке 2.70а изображено условное обозначение JKтриггера, а на
рисунке 2.70г — таблица его функционирования. JKтриггер всегда пере
ключается лишь при наличии на входе С синхронизирующего или тактового
импульса. Если JKтриггер синхронный, двухступенчатый, то переключение
происходит по заднему фронту синхронизирующего импульса (переход 1/0),
причем переключение происходит при определенном состоянии сигналов
на входах J и K. Так, два сигнала 0, поданные на каждый из входов триггера
(J и K), не изменяют состояния его выходов, т. е. триггер находится в режи

221

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

а

б

в

г

Рис. 2.70

JKтриггер:
а — условное обозначение JKтриггера; б — образование Tтриггера из JKтриггера; в — образование Dтриг
гера из JKтриггера; г — таблица функционирования JKтриггера.

Рис. 2.71

Функциональная схема синхронного
двухступенчатого JKтриггера со статическим
управлением

ме хранения информации. Если на каждый из
входов подается сигнал 1, то триггер изменяет
свое состояние на противоположное, что в табли
це функционирования обозначено Q, и JKтриг
гер начинает переключаться как счетный T,триг
гер. Это значит, что у JKтриггера запрещенной
комбинации, как у RSтриггера, нет. Изменять
Рис. 2.72
Временная диаграмма
свое состояние JKтриггер может, если на одном
работы синхронного
из входов имеется сигнал 1 (или 0), а на другом —
JKтриггера со статическим
управлением
сигнал 0 (или 1) и при этом на вход С подан так
же сигнал 1.
Если соединить входы J и K и подать на них постоянный сигнал +1 (pиc.
2.70б), то получится Ттриггер. Образование Dтриггера из JKтриггера по
казано на рисунке 2.70в.
Синхронный двухступенчатый JK"триггер со статическим управлением
и прямыми входами. Этот триггер (рис. 2.71) во многом схож с RSтригге
ром. Временная диаграмма работы JKтриггера представлена на рисунке 2.72.
Для получения сигналов на выходах элементов I и II в интервал времени
t0–t1 будем считать, что триггер Твс находится в состоянии, при котором
Q = 0, а Q 1 1. В этом случае на элемент I подаются сигналы С = 0, J = 1 и
Q 1 0, а на элемент II — сигналы С = 0, K = 0 и Q = 0 и на выходах этих эле
ментов возникают сигналы 1, не изменяющие состояния триггера Тос. Так

222

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

как Q = 0, то сигнал на выходе элемента III должен быть равен единице, а
сигнал на выходе элемента IV — 0, т. е. сигналу, который в предыдущем так
те подачи синхронизирующего импульса переключил триггер Твс по входу R.
Сигнал 0 на выходе элемента IV возник при подаче на него трех сигналов 1.
Это значит, что Q1 2 1.
Таким образом, определено состоя
ние триггера Тос. В интервал времени
t1–t2 на элемент I поступили три сиг
нала 1 (C 1 1, J 1 1и Q 1 1), отчего на его
выходе возник сигнал 0, который, во
первых, переключает основной триггер
по входу S¢ и, вовторых, блокирует
вспомогательный триггер, не позво
ляя ему переключиться вместе с триг
гером Тос. Блокировка осуществляет
ся подачей сигнала 0 с элемента I (или
с элемента II) на элементы III и IV. Пе
реключение триггера Твс, а значит, и
переписывание
информации из основ
Рис. 2.73
Функциональная схема синхронного
ного триггера во вспомогательный, про
одноступенчатого JKтриггера с
изошло в момент времени t2 по окон
динамическим управлением
чании синхронизирующего импульса,
когда на выходе элемента I возник сиг
нал 1 (С = 0, J = 1, Q = 1), снимающий
блокировку с триггера Твс. Этот сиг
нал 1 вместе с сигналами 1 с элемента II
и выхода Q¢ был подан на элемент III,
вследствие чего на его выходе возник
сигнал 0, который и переключил триг
гер Твс по входу S. В остальных времен
ных интервалах диаграмма строится
аналогично.
Таким образом, переключение триг
гера Тос происходит в разные моменты
действия синхронизирующего импульса
(t1, t3 и t6), а переключение триггера Твс —
только в моменты заднего фронта синх
ронизирующего импульса (t2, t4 и t7).
Синхронный одноступенчатый
JK"триггер с динамическим управле"
нием и прямыми входами. Функцио
нальная схема этого триггера представ
лена на рисунке 2.73, а временная диа
Рис. 2.74
грамма его работы — на рисунке 2.74.
Временная диаграмма работы
Задано, что в интервал времени t0–t1
синхронного JKтриггера с
Q = 0, а Q 1 1 и так как С = 0, то UV =
динамическим управлением

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

223

= UVI = 1. Соответственно UI = 0, поскольку на вход элемента I поданы сигна
лы Q 1 1 и J = 1. Так как K = Q = 0, то UII = 1, аналогично UIII = 1, поскольку
UI = 0 и UV = 1. На выходе элемента IV будет сигнал 0, так как UII = UVI = 1.
Переключение триггера по входу S произойдет в момент времени t1, ког
да на вход элемента V будут поданы три сигнала 1 и на его выходе возникнет
UV = 0. В интервале времени t2–t4 переключения не происходит изза того,
что С = 0 и вновь UV = UVI = 1. Переключение триггера по входу R при K = 1
произойдет в момент времени t4. Изменение состояния сигналов на входах J
и K в момент времени t5 не вызовет переключения триггера, несмотря на
наличие импульса на входе С, так как в этот момент UVI = 0, а триггер уже
переключен по входу R. Переброс триггера по входу J произойдет в момент
времени t9 появления фронта синхронизирующего импульса.
2.6.2.
СЧЕТЧИКИ

Счетчики предназначены для подсчета импульсов и широко используют
ся при построении различных узлов систем телемеханики.
Счетчики выполняются на триггерах и подразделяются на асинхронные
или последовательные и синхронные или параллельные. Асинхронные счет
чики менее быстродействующие, чем синхронные, вследствие того что в них
триггеры переключаются поочередно, а в синхронных — одновременно.
Асинхронный счетчик. Функциональная схема асинхронного счетчика
на счетных триггерах представлена на рисунке 2.75а, а временная диаграм
ма его работы — на рисунке 2.75в. На рисунке 2.75б показано условное обо
значение такого счетчика.
Счетные триггеры, из которых собран счетчик, получены из JKтригге
ров. Тактовые импульсы, переключающие счетчик, подаются только на
триггер I. Первый импульс, поданный на его вход С, переключает триггер Т1
по заднему фронту, т. е. в момент перехода 1 в 0 (1/0) и на выходах Q тригге
ров образуется комбинация 0001 (рис. 2.75в). Второй импульс на входе С в
момент перехода 1/0 переключает триггер Т1 в состояние 0, а он, в свою оче
редь, переключает триггер Т2 из состояния 0 в 1 (возникает комбинация 0010).
Поскольку счетные триггеры переключаются только при переходе 1/0, тре
тий импульс на входе С опрокинет триггер Т1 из состояния 0 в 1: образуется
комбинация 0011. Четвертый импульс на входе С задним фронтом опроки
нет триггер Т1, который переведет триггер Т2 в состояние 0. Триггер Т2 в
момент перехода 1/0 переключит триггер Т3 и на выходе триггеров возник
нет комбинация 0100. Триггер Т4 переключится при поступлении на вход С
восьмого импульса: возникает ситуация, когда один импульс изменяет со
стояние всех триггеров, на входах которых образуется комбинация 1000.
Вследствие задержки при переключении триггеров переход от одной комби
нации на выходах Q1–Q4 к другой может сопровождаться возникновением
промежуточных комбинаций, что в ряде случаев недопустимо. Например,
при переходе от комбинации 0111 к комбинации 1000 могут кратковремен
но возникнуть комбинации 0110, 0010 и 0000. Действительно, когда восьмой
импульс переключит триггер Т1 в состояние 0 и пока будет переключаться

224

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

Рис. 2.75

Асинхронный двоичный счетчик:
а — функциональная схема; б — условное обозначение; в — временная диаграмма.

Рис. 2.76

Функциональная схема синхронного двоичного счетчика
с защитой от возникновения ложных комбинаций

триггер Т2, возникнет комбинация 0110. После переключения в состояние 0
триггера Т2 и до переключения в это состояние триггера Т3 образуются ком
бинации 0010 и т. д.
Синхронный счетчик. Этот счетчик, выполненный на JKтриггерах (по
рядок их переключения дан на рисунке 2.74), в значительной мере лишен
недостатков асинхронного счетчика. Его функциональная схема представ
лена на рисунке 2.76.
Подача потенциала +1 на входы J и K не обязательна, так как в схеме ис
пользуются триггеры серии К155, в которых открытые (не подключенные к
схеме) входы J и K ведут себя так, как если бы на них была подана логическая 1.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

225

Хотя схемы рисунках 2.75 и 2.76 различны, но в результате переключе
ния этих счетчиков образуется один и тот же двоичный код, т. е. временная
диаграмма их работы одинакова. Поэтому рассмотрим работу счетчика, ис
пользуя диаграмму на pисунке 2.75в.
Первый тактовый импульс (условно C1) переключает триггер T1, и на его
выходе Q1 появляется сигнал 1 (Q1 = 1). Следующий импульс C2 вместе с 1 с
выхода Q1 образует на выходе элемента И1 сигнал 1 (И1 = 1), который пере
ключает триггер T2 и Q2 = 1 (одновременно Q1 = 0). Импульс C3 опрокидыва
ет триггер T1 и Q1 = 1. Уже при нарастании импульса C4 на выходах элемен
тов И1 и И2 образуется сигнал 1, так как Q1 = 1 и Q2 = 1. При переходе
импульса C4 из 1/0 одновременно изменяют свое состояние сразу три пер
вых триггера: Q1 = 0, Q2 = 0, а Q3 = 1. Импульс C5 задним фронтом пере
ключает триггер T1 и Q1 = 1, а импульс C6 вместе с единицей, снимаемой с
выхода Q1, образует на выходе элемента И1 единицу, которая переключает
триггер T2 (Q2 = 1). Импульс C7 опрокидывает триггер T1 (Q1 = 1). В начале
образования импульса C8 на выходах всех элементов И возникает 1, так как
Q1 = Q2 = Q3 = 1, а при переходе импульса C8 из 1/0 одновременно (а не после
довательно, как на рисунке 2.75a) переключаются все триггеры: первые
три — в состояние 0, а четвертый — в состояние 1. Некоторая неодновремен
ность переключения триггеров в этом счетчике определяется только задерж
ками сигнала в последовательно включенных элементах И.
Асинхронный реверсивный двоичный счетчик (см. рис. 2.77a). При сло
жении положительный потенциал +1 подается только на верхние схемы И
элементов 2И–ИЛИ. В этом случае работа счетчика ничем не отличается от
работы счетчика на рисунке 2.75а.
При вычитании, процесс которого и рассмотрим, потенциал +1 подается
только на нижние схемы И. На временной диаграмме рисунка 2.77б показа
но, как происходит вычитание после того, когда на счетчике образовалось
двоичное число 1000. Хотя результат счета при сложении и вычитании снима
ется только с прямых выходов Q1–Q4 триггеров, процесс вычитания лучше
прослеживается по изменению состояния инверсных выходов триггеров. По
этому на рисунке 2.77б представлена временная диаграмма как выходов Q, так
и выходов Q. Заметим, что счет на выходах Q дополняет счет на выходах Q до
числа 1111 (15). Например, при записи кода 1000 на выходах Q1–Q4, на вы
ходах Q1 1 Q4 образуется кодовая комбинации 0111. Эти единицы проходят
через нижние схемы И и образуют на выходах элементов А, Б и В единицы.
При переходе 1/0 поступающего на вход С триггера T1 первого тактового
импульса C1 переключается триггер T1 (Q1 1 1, Q1 1 0). На выходе элемента А
также возникает сигнал 0 и в момент перехода 1/0 (выход Q1 ) переключает
ся триггер T2 (Q2 1 1, Q2 1 0). Переход 1/0 образуется и на выходе элемента Б,
отчего опрокидывается триггер T3. Аналогично переключается и триггер T4.
На выходах Q1–Q4 записывается комбинация 0111 (7), вместо имевшейся
комбинации 1000 (8). Импульс C2 опрокидывает только триггер T1, отчего
возникает код 0110 (6). Импульс C3 создает на выходе Q1 сигнал 1, а сигнал 0
на выходе Q1 образует на выходе элемента А нуль, который опрокидывает
триггер T2 — записывается комбинация 0101 (5).

226

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 2.77

Асинхронный реверсивный двоичный счетчик:
а — функциональная схема; б — временная диаграмма.

Если теперь снять положительный потенциал +1 с шины вычитания и
подать его на шину сложения, то импульс C4 опрокинет триггер T1, нуль на
выходе Q1 через верхние шины И элемента А (нижние шины при снятии
потенциала +1 заземляются и не функционируют) переключит триггер T2 и
на выходе Q2 возникнет единица, а на всех выходах триггеров образуется
комбинация 0110, т. е. начнется процесс сложения.
Двоично"десятичный счетчик. Такой счетчик должен состоять из несколь
ких декад счетчиков в зависимости от числа десятичных разрядов, которые
должны быть просчитаны им. Так, если необходим подсчет до числа 99, то
нужны два счетчика, аналогичные счетчику, представленному на рисун
ке 2.75а, с той лишь разницей, что каждый из них должен считать не до
числа 2m (счетчик на рисунке 2.75а считает до 24 — 16), а только до 9. На
счете 10 счетчик декады младших разрядов должен сбрасываться в состоя
ние 0 с одновременной записью единицы в младший разряд старшей декады,
для того чтобы образовался двоичнодесятичный код 8.4.2.1.
Двоичнодесятичный четырехразрядный счетчик выпускается на ИМС и
имеет обозначение К155ИЕ2. Упрощенная схема этого счетчика представле
на на рисунке 2.78а. Шина начальной установки триггеров, при которой на
выходах Q образуются нули, показана пунктиром.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

227

Если на входы J и K триггеров, из которых собран счетчик, подан потен
циал +1 (в серии 155 на свободные входы J и K можно ничего не подавать,
что воспринимается микросхемой, как если бы на эти входы был подан по
тенциал +1), то они начинают переключаться от заднего фронта импульса,
подаваемого на вход С, т. е. работают как счетные триггеры. Так, триггер T1
переключается от каждого тактового импульса, что следует из временной
диаграммы на рисунке 2.78б. Триггер T2, у которого на вход K ничего не
подано, а на вход J поступает сигнал +1 с инверсного выхода триггера T4
(когда он не переключен, т. е. при Q4 = 0), переключается также от каждого
импульса, поступающего с выхода Q1. Триггер T3 переключается от каждого
импульса, приходящего с выхода Q2.
На выходе Q4, триггера T4 сигнал 1 возникает в момент его переключения
импульсом с выхода Q1, когда на вход J этого триггера подана 1 с элемента И,
что происходит лишь в такте 8, когда с выходов Q2 и Q3 снимаются сигна
лы 1. До этого момента с элемента И на вход J поступает сигнал 0. Поэтому,
как следует из таблицы на рисунке 2.78б, если С = 1 (здесь Q1 = 1), J = 0 и
K = 1, то Q4 = 0, т. е. триггер не переключается. Триггер T4 переключается
лишь в момент окончания восьмого тактового импульса при Q1 = 1 (пере
ход 1/0), J = 1, K = 1 и на выходе Q4 возникает сигнал 1, который поступает на
триггер младшего разряда в следующей декаде. Заметим, что такое же сочета
ние сигналов на входах триггера T4 могло бы возникнуть и в момент оконча
ния шестого тактового импульса. Однако ввиду задержек, возникающих при
а

б

Рис. 2.78

Двоичнодесятичный счетчик:
а — функциональная схема; б — временная диаграмма.

228

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

переключении триггера T2 (задержка е) и открывании элемента И (задержка
d), импульс Q1 успевает закончиться до поступления сигнала 1 с элемента И.
В то же время задержки по окончании импульсов (l, т и n) с выходов Q2, Q3 и
элемента И обеспечивают указанное сочетание потенциалов и триггер T1 пе
реключается (на рисунке задержки несколько завышены).
После девятого тактового импульса на выходах триггеров образуется ко
довая комбинация 1001. Десятый тактовый импульс переключает триггер
T1 в состояние 0, но триггер T2 при этом не изменяет своего состояния, так
как на его вход J подан сигнал 0 с инверсного выхода триггера T4. Триггер T4
переключится в состояние 0 также в десятом такте в момент окончания им
пульса на выходе Q1, так как J = 0 и K = 1. Переключение триггера младше
го разряда следующей декады счетчика происходит в момент окончания им
пульса на выходе Q4 (переход 1/0). Таким образом, после десятого тактового
импульса на выходах счетчика младшей декады возникают одни нули, а на
выходах старшей декады — комбинация 0001.
2.6.3.
РАСПРЕДЕЛИТЕЛИ И РЕГИСТРЫ
2.6.3.1.
РАСПРЕДЕЛИТЕЛИ

Однотактный распределитель на четырех D"триггерах. Схема тактового
распределителя приведена на рисунке 2.79а (число триггеров может быть
любым). Выход Q предыдущего триггера соединен с входом D следующего
триггера. Выход последнего триггера может быть соединен с входом первого,
а

б

Рис. 2.79

Распределитель на Dтриггерах:
а — функциональная схема; б — временная диаграмма.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

229

минуя элемент ИЛИ–НЕ (пунктир на рисунке). Распределитель будет рабо
тать и в этом случае. Однако если по какимлибо причинам одновременно
начнут переключаться два триггера или более (случай возможный при боль
шом числе триггеров), т. е. начнут циркулировать две единицы или больше,
то исправить такое положение без остановки распределителя невозможно. Для
предотвращения подобных ошибок предусмотрена защита в виде элемента
ИЛИ–НЕ, на который подаются выходы всех триггеров. Когда переключится
последний триггер, на входы этого элемента со всех выходов триггеров будут
поданы нули, что обеспечит поступление на вход Dтриггера единицы и подго
товку его. Если вместе с переключением последнего триггера будет переклю
чаться еще какойнибудь, например второй, триггер, то на вход элемента ИЛИ–
НЕ будет подана комбинация 0100 вместо 0000, что не обеспечит снятия с его
выхода единицы. Когда распределитель переключится до конца, т. е. последу
ют комбинации 0100, 0010, 0001 и, наконец, 0000 (Q1 = 0), первый триггер
будет подготовлен и распределитель начнет правильно работать.
На рисунке 2.79б представлена временная диаграмма распределителя,
иллюстрирующая изложенное. Для построения распределителя использова
ны двухступенчатые Dтриггеры, переключающиеся по заднему фронту син
хронизирующего импульса С, т. е. при переходе единицы в нуль (1/0). При
менение одноступенчатых триггеров, изменяющих свое состояние в момент
перехода нуля в единицу (0/1) и в течение всей длительности импульса С,
недопустимо, так как в зависимости от продолжительности импульсов С воз
можно переключение нескольких триггеров в течение действия одного им
пульса. Возможно и использование триггеров с динамическим управлением,
переключающихся только в момент перехода 0/1.
Как следует из рисунка 2.79б, длительность импульсов, снимаемых с
выходов распределителя, равна периоду тактовых импульсов Т. В случае не
обходимости ее можно сделать равной длительности тактового импульса t
(заштрихованная часть импульса). Об этом будет сказано позже.
Распределитель на восемь каналов, составленный из двух интеграль"
ных микросхем К155ИР1 и трех логических элементов (рис. 2.80). Каждая
из схем К155ИР1 представляет собой
четырехразрядный регистр. Тактовые
импульсы поступают на входы С. Пере
ключение начинается со схемы ИР11,
на вход V1 которой записывается сиг
нал 1, а на выходах 1, 2, 3 и 4 пооче
редно возникает сигнал 1, снимаемый
по назначению. Одновременно едини
ца с выхода 4 подготавливает по входе
V1 схему ИР12, которая начинает пе
реключаться и ее выходы 5–8 также
поочередно начинают возбуждаться.
Таким образом, в течение цикла с вы
2.80
ходов распределителя будут поочеред ФункциональнаяРис.
схема распределителя,
составленного из регистров
но сняты восемь импульсов.

230

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для непрерывного, цикл за цик
лом, переключения необходимо, во
первых, в начале каждого цикла запи
сывать на вход V1 схемы ИР11 сигнал t,
т. е. подготавливать распределитель к
работе и, вовторых, прекращать ра
боту распределителя в случае, если из
за помех на его выходах будет возни
кать в данный момент времени не один
сигнал 1, а два или более. Для этой
цели можно использовать метод, из
ложенный ранее (рис. 2.79). Однако
элементы ИЛИ–НЕ с восемью входа
ми не выпускаются, поэтому взяты две
серийные микросхемы К155ЛР3, каж
дая из которых представляет собой ло
гический элемент 2–2–2–3И–4ИЛИ–
НЕ. Этот элемент содержит четыре схе
мы И: три — на два входа, и одну — на
три входа. С каждой из этих схем мо
гут быть сняты единицы или нули, ко
торые являются входами схемы ИЛИ.
Элемент НЕ инвертирует приходящие
сигналы. Так как в нашем случае схе
мы И не нужны, их входы были объе
Рис. 2.81
Функциональная схема распределителя, динены, что преобразовало микросхе
составленного из счетчика и
му К155ЛР3 в элементы 4ИЛИ–НЕ.
дешифратора
До начала переключения распреде
лителя на его выходах будут нулевые потенциалы, которые поступают на
входы каждой из схем ЛР3. Образующиеся на выходах этих схем единичные
сигналы поступают на элемент ЛИ1, представляющий собой схему И на два
входа. Сигнал 1 с этого элемента записывается на вход V1 схемы ИР11, под
готавливая ее к работе.
Когда схема ИР11 начнет переключаться, с ее выходов поочередно будет
поступать сигнал 1 на схему ЛР31, т. е. возникнут комбинации 1000, 0100,
0010 и 0001. Во всех этих случаях на выходах схемы ЛР31 будет сигнал 0,
который поступит на вход элемента ЛИ1. Возникающий сигнал 0, на выходе
элемента ЛИ1 не сможет повторно подготовить схему ИР11 к работе.
Далее сигналы 1 начнут сниматься с регистра ИР12 во время его переклю
чения и подаваться на схему ЛР32, где они преобразуются в нули и подаются
на элемент ЛИ1 (в это же время на элемент ЛИ1 со схемы ЛР31 поступают
единицы, так как регистр ИР11 закончил свое переключение). Выход 8 реги
стра ИР12 не связан со схемой ЛР32, что эквивалентно подаче сигнала 0 на
нее, выходы которых преобразуются в 1. Два сигнала 1, поданные со схем
ЛР31 и ЛР32 на элемент ЛИ1, обеспечат на его выходе 1, которая и подгото
вит распределитель к новому циклу.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

231

Распределитель на восемь каналов, составленный из счетчика и дешиф"
ратора (рис. 2.81). Работа счетчика рассматривалась ранее, так что для уяс
нения работы распределителя целесообразно пользоваться временной диаг
раммой их работы. Дешифратор собран на восьми элементах И, каждый из
которых имеет три выхода. При необходимости получения с выхода распре
делителя импульсов, длительность которых равна длительности тактового
импульса (рис. 2.81), на вход каждого элемента И подаются тактовые им
пульсы с входа С (пунктир).
Импульс на выходе элемента И0 возникнет, когда на его входы будут пода
ны три сигнала 1 с выходов Q всех трех триггеров. Это момент счета 0, когда
все Q = 0, а все Q 1 1. По окончании импульса С1, т. е. когда переключится
триггер Т1, три сигнала 1 будут поданы только на вход элемента И1: две 1 —
с инверсных выходов Q3 и Q2, и одна 1 — с прямого выхода Q1. На выходе
элемента И1 возникает импульс. По окончании импульса С2 три сигнала 1 воз
никнут только на входе элемента И2 и на его выходе образуется импульс и т. д.
2.6.3.2.
РЕГИСТРЫ

Регистром называется устройство, предназначенное для приема, хране
ния и выдачи информации. Регистр состоит из ячеек, число которых равно
числу разрядов кодов комбинации. Имеется несколько разновидностей ре
гистров. Наибольшее применение получили регистры сдвига или последо
вательные регистры, запись информации в которые производится только че
рез первую ячейку, и регистры памяти или параллельные регистры, запись
в которые производится одновременно через все ячейки.
Регистр сдвига или последовательный регистр — регистр с последова
тельным приемом и выдачей информации. В простейшем случае в ячейку
Яч1 записывается единица, затем тактовыми импульсами она сдвигается в
ячейки Яч2, Яч3 и т. д. Это однонаправленный регистр. Если в регистре мож
но сдвигать единицу не только вправо, но и влево, например из ячейки Яч3 в
ячейку Яч2, то его называют реверсивным.
В общем случае в регистр можно записывать не одну единицу, а кодовую
комбинацию. Если запись начинается с младшего разряда, то при первом
тактовом импульсе этот разряд запишется в ячейку Яч1. От второго тактово
го импульса младший разряд комбинации сдвинется в ячейку Яч2, а в ячей
ку Яч1 запишется второй разряд и т. д. Выдача комбинации также будет про
исходить начиная с младшего разряда, записанного в ячейку Ячn.
Трехразрядный регистр сдвига на двухступенчатых D"триггерах
(рис. 2.82а). Выход предыдущего разряда подается на вход D следующего.
Если на вход D первого триггера записать только одну единицу, то первый
тактовый импульс, поступающий на входы С, переключит этот триггер и на
выходах Q1, Q2 и Q3 триггеров образуется код 100 (рис. 2.82б). Так как выход
Q1 подается на вход D второго триггера, то следующий тактовый импульс
переключит этот триггер и на выходах триггеров возникает код 010 и т. д.
Таким образом, каждый тактовый импульс сдвигает информацию на разряд
вправо и устанавливает следующий триггер в состояние, в котором находился

232

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 2.82

Регистр сдвига на Dтриггерах:
а — функциональная схема; б — временная диаграмма.

б
а

в

Рис. 2.83

Регистр сдвига на интегральной микросхеме К155ИР1:
a — функциональная схема; б — условное обозначение; в — временная диаграмма.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

233

предыдущий. С выхода последнего триггера снимается последовательный код
с задержкой относительно кода, подаваемого на вход, на число разрядов ре
гистра.
Регистр сдвига можно выполнить и на JKтриггерах. Однако если в реги
страх на Dтриггерах с предыдущего на следующий триггер подается сигнал
только с прямого выхода, то в JKтриггерах на входы J и K следующего
триггера подаются прямой и инверсный сигналы с предыдущего триггера.
Четырехразрядный универсальный регистр сдвига К155ИР1 (рис. 2.83а).
Это серийно выпускаемая интегральная микросхема, которая содержит в
одном корпусе (рис. 2.83б) 15 логических элементов, обеспечивающих рабо
ту регистра в режиме последовательной и параллельной записи.
1. Работа регистра в режиме сдвига. В этом режиме на вход V2 всегда
подается нулевой потенциал. Поэтому единичный потенциал, снимаемый с
выхода элемента VI, поступая на верхние схемы И элементов I–IV, подготав
ливает их к открытию. В то же время сигнал 0, подаваемый с элемента V на
нижние схемы И тех же элементов, блокирует их работу. Нулевой потенци
ал с входа V2 блокирует также верхнюю схему И элемента XV.
Сигнал 1 на вход регистра записывается по входу V1. Вместе с сигналом 1,
поступающим с элемента VI, он образует на выходе элемента I (2–2И–ИЛИ–
НЕ) нуль, который подается на вход R элемента XI, представляющего собой
RSтриггер с динамическим управлением и прямыми входами. Для работы
таких триггеров на вход S должен подаваться сигнал 1. Для этой цели и
предусмотрены инверторы VII–X. Таким образом, при поступлении едини
цы на вход V1 подготовленным оказывается только триггер XI.
Тактовые импульсы нулевого уровня подаются на вход С1. До поступле
ния этих импульсов на входе С1 имеется постоянный положительный потен
циал, который вместе с сигналом 1 с выхода элемента VI через нижнюю схе
му И создает на выходе элемента XV нулевой потенциал, подаваемый на все
входы С триггеров. При подаче первого нулевого тактового импульса на вход
С1 на выходе элемента XV образуется сигнал 1, поступающий на входы С
триггеров. Поскольку подготовленным оказывается триггер XI, он и пере
ключается. Положительный потенциал с выхода Q1 поступает на верхнюю
схему И элемента II, сигнал 0 с нее подается на вход R триггера XII и, будучи
проинвертирован в элементе VIII, в виде единицы поступает на вход S. Та
ким образом, подготавливается триггер XII, который переключается при
поступлении очередного тактового импульса, подготавливая очередной триг
гер. Происходит сдвиг информации от триггера XI к триггеру XIV. Так как в
нашем примере была записана только одна единица, то в результате сдвига
образовалась кодовая комбинация 0001. Если единица соответствует млад
шему разряду, то записанная комбинация соответствует числу 1, если стар
шему — числу 8. Так же может быть записана комбинация с несколькими
единицами, например 1010, 1011. Образованная на выходах Q1–Q4 кодовая
комбинация может быть снята в виде последовательного либо параллельно
го кода. Последовательный код снимается с выхода Q4 путем подачи такто
вых импульсов на вход С1. Параллельный код может быть снят, например, с по
мощью схем И (элементы XVI–XIX, изображенные пунктиром на рисунке 2.83а,

234

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

так как они не входят в состав микросхемы К155ИР1) путем подачи считы
вающего импульса СИ на второй вход каждой схемы.
2. Работа регистра в режиме параллельной записи. В этом режиме на
вход 6 подается положительный потенциал, и нуль, снимаемый с элемента VI,
блокирует верхние схемы И элементов I–IV, а единица, снимаемая с элемента V,
подготавливает нижние схемы И тех же элементов. Постоянный положи
тельный потенциал подается в этом случае на вход 8 и вместе с единицей с
входа 6 образует на выходе элемента XV сигнал 0, который поступает на вхо
ды С триггеров. При подаче тактового импульса нулевого уровня на вход 8 на
выходе элемента XV получится единица, которая разрешит переключение
всех триггеров; и на них будет записана информация, поданная на входы
D1–D4. В данном примере записывается кодовая комбинация 1111, хотя с
таким же успехом может быть записан любой четырехразрядный двоичный
код. Например, при записи кодовой комбинации 1010 старший разряд мож
но записать на выходе Q1. Записанная кодовая комбинация может быть сня
та в виде последовательного или параллельного кода, как было описано.
На временной диаграмме рисунка 2.83в показан пример параллельной
записи кодовой комбинации 1101. Сигналы, поступившие на входы D1–D4,
переключают триггеры в состояния, указанные в интервале времени I. Ну
левой потенциал в момент а, поданный на вход С2, будучи преобразован в
положительный импульс в элементе XV, переключает триггеры состояния,
представленные в интервале времени II. Таким образом, информация, по
данная с входов D1–D4, записывается на выходах триггеров.
Регистр памяти — регистр с параллельным приемом и выдачей информа
ции, каждая ячейка которого имеет свои вход и выход. На рисунке 2.84а пред
ставлена схема регистра памяти, выполненного на серийно выпускаемой
интегральной микросхеме К155ТМ5. В одном корпусе расположены четыре
Dтриггера. Входы С триггеров 2 и 3 должны быть дополнительно соединены.
Информация записывается на входы D. Сигнал 1, поданный на вход С, ус
танавливает все триггеры в соответствии с информацией, поданной на входы D.
Таким образом, осуществляется запись двоичной информации в регистр
памяти. Эта информация, установленная на выходах Q, будет храниться,
пока С = 0, независимо от наличия или отсутствия сигналов на входах D.
На рисунке 2.84б показан пример записи двух единиц, поданных на вхо
ды D1 и D2.
а

б

Рис. 2.84

Регистр памяти на Dтриггерах:
a — функциональная схема; б — временная диаграмма.

235

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

а

б

Рис. 2.85

Работа регистра сдвига с сумматором по модулю 2:
a — функциональная схема; б — условное обозначение.

123456789
245 7979

2

12

9 279 567 9  644972 9 2 42 

1 2 3 4 5 6 2 7 89

7

12672 85 55 567 9
11

12

13

2

12

12

12

32

42

42

12

12

332

2

12

42

12

3332

2

42

12

42

352

2

42

42

12

52

2

42

42

42

532

2

12

42

42

5332

2

12

12

42

Сигнал, поступивший на вход С, устанавливает на выходах Q1 и Q2 состо
яние 1. На входы D1–D4 может быть подан любой четырехразрядный двоич
ный код от 0000 до 1111 и после переключения триггеров по входу С эта
комбинация будет храниться сколь угодно долго.
Совместная работа регистра сдвига и сумматора по модулю 2. Совмес
тная работа регистра сдвига с обратной связью и сумматора по модулю 2 ши
роко используется в схемах кодирования и декодирования циклических ко
дов. Пример схемы, состоящей из регистра на три ячейки и сумматора по
модулю 2, представлен на рисунке 2.85а. Так как в дальнейшем подобные и
более сложные схемы будут неоднократно повторяться, эту схему заменим
упрощенной схемой рисунка 2.85б, в которой отдельные ячейки регистра
сдвига обозначены через Xi, а сумматоры — знаком Å.
Если ни в одну ячейку регистра (рис. 2.85б) ничего не записано, то его
состояние определится как 000. Предположим, что в ячейку X0 записан сиг
нал 1, а в ячейки X1 и X2 — 0. В этом случае регистр имеет состояние 100.
Если сумматор отсутствует, то получается обычный регистр сдвига и при
первом переключении сигнал 1 из ячейки X0 перейдет в ячейку X1 и состоя
ние регистра будет 010. В следующем такте состояние определится как 001.
Таким образом, при отсутствии сумматора по модулю 2 число состояний ре
гистра N = n, где n — число ячеек регистра. Рассмотрим работу схемы по
таблице 2.31.

236

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

В каждом такте (от I до VII, исключая нулевой) показано состояние ячеек
регистра после записи и считывания информации. В исходном состоянии во
всех ячейках регистра записан сигнал 0. В такте I в ячейку X0 регистра запи
сывается сигнал 1. Далее вторым тактовым импульсом происходит перепи
сывание сигнала 1 из ячейки X0 в ячейку X1 (косая стрелка из ячейки X0 в
ячейку X1). В такте III сигнал 1 из ячейки X1 переписывается в ячейку X2 и
через сумматор — в ячейку X0, что показано соответствующими стрелками.
Сигнал 1 из ячейки X2 через сумматор переходит в ячейку X0, а из ячейки
X0 — в ячейку X1 (такт IV). В такте V во всех ячейках будут записаны сигна
лы 1, что показано стрелками. В тактах VI и VII сумматор не пропускает два
сигнала 1 с ячеек X1 и X2 в ячейку X0 и в ней записывается 0. Сигналы 1 с
ячеек X0 и X1 переписываются в ячейки X1 и X2 соответственно (такт VI), а в
такте VII 1 заполнит только ячейку X2. В дальнейшем состояние ячеек реги
стра начнет повторяться, начиная с такта I.
а

б

в

г

Рис. 2.86

Схемы деления многочленов на многочлен:
a — многочлен nй степени; б — многочлен X6 + X5 + X4 + X3 + X2 + X + 1; в — многочлен X6 + X5 + X2 +
+ X + 1; г — многочлен X4 + X3 + 1.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

237

Таким образом, применение сумматора позволяет увеличить число со
стояний схемы с трех до семи, а в общем случае до N = 2n – 1, так как нулевая
комбинация никогда далее не повторяется.
Деление многочленов с помощью регистра и сумматоров по модулю 2.
Регистр с сумматорами по модулю 2 может быть использован для деления
многочлена на многочлен.
Для деления любого многочлена на заранее фиксированный многочлен
h(X) = a0X0 + a1X1 + a2X2 + ... + an–2Xn–2,
где ai = 1 или 0, может быть использована схема рисунка 2.86а, в которой
перед каждой ячейкой регистра имеется сумматор по модулю 2.
Ячейка регистра для члена со старшей степенью и соответствующий ей
сумматор отсутствуют. Это следует из процесса деления многочлена на мно
гочлен, из которого вытекает, что старшие члены делимого и делителя, в ко
торых всегда стоят единицы, складываясь по модулю 2, дают нуль. Для слу
чая аi = 1, т. е., например,
h(X) = X0 + X1 + X2 + X3 + X4 + X5 + X6,
схема делителя представлена на рисунке 2.86б.
Рассмотрим теперь, как составляется схема для деления на многочлен,
если в нем некоторая аi = 0. Например, если
P(X6) = X6 + X5 + X2 + X + 1,
то сумматоры перед ячейками X3 и X4 регистра отсутствуют. Поэтому схе
ма имеет вид, показанный на рисунке 2.86в. Однако все ячейки регистра
(исключая старшую степень) в схеме присутствуют.
Рассмотрим пример деления на многочлен
P(X4) = X4 + X3 + 1,
схема которого представлена на рисунке 2.86г. Разделим на этот многочлен
(делитель) многочлен
G(X) = X7 + X5 + X4 + X3 + X + 1, (делимое).
Результат деления может быть записан в виде таблицы 2.32.
Из таблицы 2.32 следует, что в такте I единица старшего разряда делимо
го записывается в ячейку X0, в такте II эта единица считывается с ячейки X0
и записывается в ячейку X1 (косая стрелка из ячейки X0 в ячейку X1). Одно
временно нуль делимого записывается в ячейку X0, а нули из ячеек X1 и X2
переходят соответственно в ячейки X2 и X3, что также показано косыми
стрелками. Нуль из ячейки X3 появляется на выходе.
В тактах III и IV ячейки регистра продолжают заполняться, но на выход
пока поступают только сигналы 0. Вследствие того что с ячейки X3 сигнал 1
через сумматор X0 поступает в ячейку X0 одновременно с 1 делимого, в ней
записывается 0 (такт V). В том же такте на выходе появляется 1 и через сум
матор X3 происходит запись 1 в ячейку X3 (обратная связь с ячейки X3 на
ячейку X0 регистра и на ту же ячейку X3 показана косыми стрелками влево

238

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

12345673839
 436
556

38 4 36
2 76

1 
11 6

695649

9 36 3363
12 6

1 2 3 4 5 6 2 7 89 87

8396
13 6

56
14 6

59 36
2 76

12

2

12

12

12

12

2

32

42

42

12

12

12

12

332

12

12

42

12

12

12

3332

42

42

12

42

12

12

352

42

42

42

12

42

12

52

42

12

42

42

42

42

532

12

42

12

42

12

42

5332

42

42

42

12

42

12

53332

42

12

42

42

42

42

а

б

в

г

Рис. 2.87

Схемы для умножения многочлена на многочлен и одночлен:
a — многочлен nй степени; б — многочлен X6 + X5 + X4 + X3 + X2 + X + 1; в — многочлен X4 + X3 + 1; г —
одночлен X3.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

239

и вниз). В такте VI, хотя на вход поступает 0 делимого по обратной связи с
ячейки X3, в ячейку X0 записывается 1. Однако изза той же обратной связи
в ячейке X3 происходит запись 0, так как сумматор X3 не пропустил два
сигнала 1.
Заполнение ячеек регистра в такте VII происходит без обратной связи,
которая вновь сказывается в такте VIII. Частное читается сверху вниз. Остат
ки от деления начинают записываться в ячейки регистра, начиная с такта V.
Последний остаток 1110 записан в такте VIII.
Умножение многочленов с помощью регистра и сумматоров. Для умно
жения на тот же заранее фиксированный многочлен может быть использова
на схема, представленная на рисунке 2.87а.
В случае аi = 1, т. е. если необходимо умножить на многочлен б, схема
соответствует рисунку 2.87б. На рисунке 2.87в изображена схема умножи
теля на многочлен
P(X) = X4 + X3 + 1.
Рассмотрим процесс умножения многочлена
X7 + X5 + X4 + X3 + X + 1
на многочлен
P(X) = X4 + X3 + 1 (табл. 2.32).
В такте I единица старшего разряда записывается одновременно в ячей
ки X0, X3 и поступает на выход. В такте II на выход проходит сигнал 1 с
ячейки X3, а с ячейки X0 он переходит в ячейку X1. В такте III сигнал 1 запи
сывается в ячейки X0, X3 и проходит на выход, а сигнал 1 с ячейки X1 пере
ходит в ячейку X2. В такте IV сигнал 1 записывается только в ячейку X0, но
на выход он не проходит и не записывается в ячейку X3. Этому препятствуют
сигналы 1 с ячеек X2 и X3. Начиная с такта IХ информация в регистр не
поступает, и регистр очищается, т. е. информация, записанная в такте VIII,
такт за тактом подается на выход. Результат умножения (111011010011)
читаются сверху вниз.
Для умножения на одночлен Xn используют регистр без сумматора. Схе
ма для умножения на одночлен X3 представлена на рисунке 2.87г. Пока на
выход поступает множимое, ключ разомкнут и с регистра, в котором записа
ны нули, ничего не снимается. После поступления на выход последнего сим
вола множимого ключ замыкается и в течение трех тактов с регистра считы
ваются на выход три нуля, так как умножение на Xn эквивалентно приписы
ванию к множимому n нулей справа.
2.6.4.
ПРЕОБРАЗОВАТЕЛИ ТИПА ЦАП — АЦП

Для связи ЭВМ с внешними устройствами (измерительными приборами,
датчиками и исполнительными узлами автоматических систем управления
и т. п.) необходимо либо преобразовать аналоговую информацию в цифровую,
либо решать обратную задачу. Эти процедуры осуществляют специальные

240

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

блоки, получившие название цифроаналоговых (ЦАП) и аналогоцифровых
(АЦП) преобразователей.
Таким образом, ЦАП — это устройства, преобразующие информацию из
цифровой формы в аналоговую. В ходе этой операции поступающий на вход
ЦАП двоичный код преобразуется им в пропорциональный аналоговый сиг
нал (обычно ток или напряжение).
Пусть X — цифровой сигнал (число) и A — соответствующий ему анало
говый сигнал. Тогда ЦАП осуществляет преобразование X в A по закону
A = XDA ± dA,
где DA — шаг квантования (аналоговый эквивалент единицы младшего разря
да двоичного кода числа X); dA — погрешность преобразования, dA = 1/2DA.
Выходной сигнал ЦАП определяется по формуле
A = kAоп(a1 × 2–1 + a2 × 2–2 + ... + an × 2–n),
где k — коэффициент пропорциональности; Aоп — опорный (эталонный) сиг
нал; a1, a2, ..., an — коэффициенты двоичных разрядов, которые могут при
нимать значения 0 или 1; n — число разрядов.
Для согласования диапазонов входного сигнала АЦП и выходного сигна
ла ЦАП микросхемы с реальными диапазонами сигналов в системе необхо
димо использовать масштабирующие усилители.
Назначение АЦП — преобразовать аналоговый сигнал в пропорциональ
ный ему цифровой код по закону
X2 1

A
2 3x,
4A

где dx — погрешность этого преобразования.
Основными параметрами ЦАП и АЦП являются:
· разрядность n (число двоичных разрядов), n = ln2N, где N — максималь
ное число кодовых комбинаций на входе (выходе) устройства;
· быстродействие — максимальный интервал времени от момента запуска
до момента достижения результата;
· абсолютная погрешность преобразования;
· нелинейность.
Рассмотрим некоторые варианты схемной реализации ЦАП.
2.6.4.1.
ЦИФРОАНАЛОГОВЫЕ ПРЕОБРАЗОВАТЕЛИ

Для примера ограничимся разрядностью n = 4. Рассмотрим инвертирую
щий суммирующий операционный усилитель (ОУ), схема которого приведе
на на рисунке 2.88a.
Его достоинство заключается в том, что входы Xi не влияют друг на дру
га. На входе ОУ включены взвешивающие резисторы, сопротивление каждо
го из которых кратно 2n. Благодаря этому коэффициент усиления по каждо
му из входов получается разным и соответствует «весу» определенного дво
ичного разряда. Если на входы Xi подать двоичный код, то напряжение на

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

а

241

б

Рис. 2.88

Схемы ЦАП с использованием сумматора на ОУ (a)
и ЦАП на основе ОУ с использованием транзисторных ключей и ИОН (б)

выходе ОУ будет пропорциональным величине этого кода. Коэффициент уси
ления инвертирующего ОУ вычисляется по формуле
K = Rос/Ri,
где Rос — сопротивление резистора обратной связи; Ri — сопротивление ре
зистора, включенное последовательно с источником сигнала на входе.
Тогда, используя для входных сигналов принцип суперпозиции, получим
Uвых = –U1Rос(X0 + 2Xi + 4X2 + 8X3)/R,
где U1 — уровень (напряжение) логической 1.
Недостатки преобразователя с использованием сумматора на ОУ:
· очень жесткие требования к уровням сигналов логических 0 и 1 (в нашем
примере уровень 1 должен быть стабилен с погрешностью, не превышаю
щей половины единицы младшего разряда, т. е. (1/2)(1/16) = 1/32 = 0,03.
Таким образом, уровень нуля не должен превышать 3% от уровня 1, что
может обеспечить не каждый экземпляр микросхем ТТЛ);
· жесткие требования к величинам сопротивлений взвешивающих резис
торов и выходным сопротивлениям цифровых микросхем, которые дол
жны быть как можно меньше.
Снизить до минимума требования к уровням логических сигналов позволя
ет схема, приведенная на рисунке 2.88б. Она представляет собой ЦАП на основе
ОУ с использованием ключей на униполярных транзисторах и источника опор
ного напряжения (ИОН). Фактически здесь реализуется идея, положенная в
основу предыдущей схемы, однако легко понять, что теперь стабильность выход
ного сигнала зависит в первую очередь от стабильности ИОН. Сигналы, посту
пающие на входы X0–X3, служат в этой схеме лишь для подключения соответ
ствующих резисторов. Выходное напряжение схемы определяется формулой
Uвых = –UопRос(X0 + 2X1 + 4X2 + 8X3)/R,
где Uоп — опорное напряжение.

242

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Достоинство схемы — одинаковый уровень 1 для всех разрядов, недостат
ки — жесткие требования к резисторам (особенно для старших разрядов) и к
выходному напряжению ИОН. Самым существенным недостатком системы
с взвешивающими резисторами является широкий диапазон используемых
в матрице высокоточных сопротивлений, что затрудняет ее реализацию при
большом числе разрядов.
Этот недостаток устранен в матрице типа R–2R, которая обладает следу
ющими свойствами:
· использует резисторы только двух номиналов;
· при любом числе звеньев обладает одинаковым сопротивлением 2R.
Рассмотрим схему, составленную из одинаковых Гобразных звеньев и
приведенную на рисунке 2.89. На рисунке 2.89 одно из таких звеньев (после
днее) выделено, а на входе и выходе цепочки добавлены симметрирующие рези
сторы. Воспользовавшись законом Ома, легко убедиться, что на выходе каждо
го последующего звена уровень напряжения будет вдвое меньше, чем на входе.
Цепочка R–2R может быть использована в качестве простейшего ЦАП.
Рассмотрим схему на рисунке 2.90. Если на входы X0–X3 подавать двоич
ный код, соответствующий входному сигналу, то, пользуясь правилами Кир
хгофа, можно показать, что напряжение Uвых на выходе схемы будет пропор
ционально величине этого кода.
Вклад в создание выходного сигнала напряжения на входе X3, соответ
ствующем старшему разряду, будет гораздо ощутимее, чем вклад входа X2 и
тем более входа младшего разряда X0. Недостатком схемы являются высо
кие требования к уровню логических 0 и 1 на входах X0–X3. Для устранения
этого недостатка можно воспользоваться схемой, приведенной далее.
Приведенная на рисунке 2.91 схема в значительной мере лишена недо
статков, свойственных предыдущим ЦАП, поскольку является комбинаци
ей схемы суммирующего усилителя и матрицы R–2R.

Рис. 2.89

Устройство матрицы типа R–2R

Рис. 2.90

ЦАП на основе матрицы типов R–2R

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

243

Рис. 2.91

ЦАП на операционном усилителе с использованием матрицы типа R–2R
а

б

Рис. 2.92

Устройство синтезирующего генератора (a)
и временные диаграммы его работы (б)

Матрица типа R–2R позволяет получить при подключении к ИОН ряд
напряжений, отличающихся друг от друга вдвое. Если (рис. 2.91) ключ на
ходится в положении 1, то это напряжение поступает на вход ОУ, а если в
положение 0 — замыкается на землю. Все сигналы суммируются, в резуль
тате чего на выходе имеем сигнал, пропорциональный входному коду.
Достоинства схемы:
· сопротивление матрицы не зависит от состояния ключей (т. е. от значе
ний двоичных разрядов);
· один источник Uоп;
· нет жестких требований к уровням 0 и 1, так как при качественной мат
рице уровни 0 и 1 всех разрядов совпадают;
· менее жесткие требования к выходному сопротивлению ИОН, так как
его нагрузка не меняется при коммутации ключей.
В качестве ключей можно использовать МДПтранзисторы, аналогично
тому, как это сделано на схеме рисунке 2.88б. Эта идея реализована, напри
мер, в микросхеме К572ПА1, которая представляет собой 10разрядный пре
образователь двоичного кода в ток. Она содержит матрицу R–2R, токовые

244

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

ключи и устройства управления в виде логических инверторов, ИОН и ОУ
подключаются к схеме извне. Такой интегральный ЦАП обеспечивает абсо
лютную погрешность ±3% от полной шкалы и нелинейность преобразования
менее 1%.
Помимо своего прямого назначения ЦАП можно использовать как синте
зирующий генератор произвольных периодических функций. В простейшем
варианте синтезирующий генератор (см. рис. 2.92a) состоит из стабилизиро
ванного кварцем задающего генератора тактовых импульсов G, счетчика,
дешифратора и ОУ с резистивной матрицей на входе. Весовые коэффициен
ты Rос/Ri матрицы рассчитывают таким образом, чтобы реализовать нуж,
ную форму сигнала, который синтезируется «ступеньками», длительность
которых равна периоду следования тактовых импульсов.
Высота ступенек определяется уровнем логической 1, поступающей в каж
дый момент времени с определенного выхода дешифратора, а также номина
лом соответствующего взвешивающего резистора на входе ОУ. Для примера
на рисунке 2.92б проиллюстрирована реализация с помощью такого генера
тора импульса типа «меандр».
2.6.4.2.
АНАЛОГОЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ

По способу преобразования все аналогоцифровые преобразователи под
разделяются на параллельные, последовательные и последовательнопарал
лельные.
В параллельных АЦП входной сигнал одновременно сравнивается с n
опорными напряжениями, поэтому результат получается за один шаг, из
чего следует, что параллельный преобразователь обладает максимальным
быстродействием.
Недостатком параллельных АЦП является большое число компараторов,
которое тем больше, чем большую точность преобразования мы хотим полу
чить. Для mразрядного преобразователя требуется n = (2m – 1) компарато
ров. Такой АЦП состоит (рис. 2.93) из ИОН, нагруженного на делитель на
пряжения — цепочку из 2m резисторов, из которых два (нижний и верхний
по схеме) имеют сопротивление 0,5R, а остальные — R. Входное напряжение
поступает на неинвертирующие входы компараторов, а на инвертирующие
входы подаются опорные сигналы с соответствующих точек делителя.
Образцовое напряжение на нижнем по схеме компараторе равно полови
не шага квантования. Таким образом, этот компаратор сработает (переклю
чится в 1), если входное напряжение превысит 0,5DA (этот уровень определя
ет 0 АЦП). (Напомним, что компаратором называется устройство, выдаю
щее на выходе сигнал 1, если входное напряжение больше опорного, или 0,
если входное напряжение меньше опорного.)
Напряжение в каждой точке делителя определяет порог срабатывания
«своего» компаратора, поэтому в состоянии 1 окажутся те из них, для кото
рых напряжение на неинвертирующих входах (входной сигнал, подлежа
щий преобразованию) будет больше напряжения на инвертирующих входах.
Выходы компараторов подключены к входам параллельного регистра, по

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

245

Рис. 2.93

Схема параллельного mразрядного АЦП

этому после поступления сигнала «Пуск» все разряды регистра загрузятся
соответствующей информацией. Преобразователь кодов немедленно переве
дет содержимое регистра в параллельный двоичный код. Обновление инфор
мации будет происходить при поступлении на вход «Пуск» каждого нового
тактового импульса.
Метод двойного интегрирования представляет собой разновидность
АЦП последовательного типа. Рассмотрим механизм работы такого АЦП
(см. рис. 2.94a). При поступлении сигнала «Пуск» RSтриггер устанавли
вается в 1 и мультиплексор подключает к входу интегратора входное на
пряжение Uвх (отрицательной полярности). Одновременно сигнал «Пуск»
обнуляет счетчик. Напряжение в точке A (выход интегратора) начинает рас
ти, компаратор срабатывает (при любой величине Uвх) и разрешает счетным
импульсам от генератора G поступать на счетчик.
Счет продолжается, пока не заполнится вся разрядная сетка (2n импуль
сов). При появлении 1 на выходе P счетчика (переполнение) RSтриггер
сбрасывается в 0 и мультиплексор подсоединяет к входу интегратора опор
ное напряжение Uоп (положительной полярности). Напряжение в точке A
начинает падать с постоянной скоростью, пока не станет равным нулю.
В этот момент компаратор сбрасывается в 0 и логический элемент И запре
щает прохождение счетных импульсов к счетчику. На выходе счетчика за
фиксируется двоичный код Uвх. Таким образом, в процессе измерения снача
ла интегрируется входной сигнал, а затем опорное напряжение (отсюда и
название метода — двойное интегрирование). Естественно, что скорость за
ряда интегрирующего конденсатора будет прямо пропорциональна входно
му сигналу, а скорость его разряда постоянна в силу постоянства опорного
напряжения. Из рисунка 2.94б наглядно видно, что при поступлении
Uвх = 0,5Uоп показания счетчика N в конце цикла измерения будут вдвое
меньше, чем в случае Uвх = Uоп, когда счетчик накапливает 2n импульсов.

246

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 2.94

Схема АЦП, реализующая
метод двойного
интегрирования (a),
и иллюстрация ее работы (б)

Достоинство метода двойного интегрирования по сравнению с другими
методами последовательного преобразования заключается в уменьшении
влияния нелинейности интегратора и погрешностей компаратора. Основной
недостаток — низкое быстродействие, свойственное всем последовательным
схемам.
В схеме параллельно,последовательного преобразователя чаще всего ис
пользуется метод последовательного приближения (поразрядное взвешива
ние). Имеется набор эталонов напряжения, пропорциональных степеням
числа 2, которые последовательно сравниваются с входным сигналом. Срав
нение начинают с эталона старшего разряда. Если эталон > Uвх, то в старший
разряд записывают 0. Затем Uвх уравновешивают следующим эталоном, если
эталон £ Uвх, то в соответствующем разряде ставится 1 и в дальнейшем урав
новешивается разность между Uвх и этим эталоном. Существуют специаль
ные микросхемы, позволяющие реализовать эту операцию, которые получи
ли название регистров последовательного приближения.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

247

2.6.5.
КОДОПРЕОБРАЗОВАТЕЛИ

Кодопреобразователями называются схемы или устройства, преобразу
ющие один код в другой. Например, на вход кодопреобразователя, имеюще
го n входов, подается двоичный код, а с выходов кодопреобразователя, име
ющего m выходов, снимается двоичнодесятичный код. В зависимости от
преобразуемых кодов число входов n может быть больше или меньше числа
выходов m. Однако чаще всего преобразователи применяют для преобразо
вания обычных двоичных кодов в корректирующие коды и для обратного
преобразования этих кодов в двоичные или двоичнодесятичные коды.
Строго говоря, дешифраторы и счетчики являются также кодопреобразова
телями; первые преобразуют подаваемый на вход двоичный код в код Cn1 на
выходах, а вторые — поступающую последовательность импульсов (единич
ный код) в двоичный или иной код на выходах.
Преобразование двоичного кода в код с четным числом единиц. Функци
ональная схема такого преобразователя для пятиразрадного кода приведена
на рисунке 2.95. Преобразуемый двоичный код записывается через элемен
ты И в регистр с помощью распределителя. Старший разряд кодовой комби
нации подается сразу на все элементы И и триггер, находящийся первона
чально в нулевом состоянии. Импульс с первой ячейки распределителя по
ступает только на элемент И1, с которого снимается импульс и записывается
в первую ячейку регистра. Следующий разряд кода запишется таким же об
разом во вторую ячейку регистра и т. д. Определение состава контрольного
символа m (0 или 1), который должен быть записан в последнюю ячейку
регистра, производится счетным триггером, переключающимся от каждой
единицы кодовой комбинации. В таблице 2.33 показан пример комбина
ции 11010.
В такте I при поступлении единицы старшего разряда триггер переключа
ется и на его выходе возникает единичный потенциал. В такте II единица кода
вновь переключает триггер, и на его выходе создается нулевой потенциал.

Рис. 2.95

Функциональная схема образования кода с четным числом единиц

248

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

В такте III ничего не изменяется. В такте IV потенциал триггера стано
вится равным единице и остается таким же после такта V. В такте VI им
пульс с ячейки 6 распределителя, подданный на элемент И, переписывает 1 с
выхода триггера в регистр. Таким образом, был образован код 110101 с чет
ным числом единиц.
Схема таблицы 2.33 может быть применена и при декодировании кода с
четным числом единиц. Если при передаче не произошло искажений и после
записи в регистр принятой кодовой комбинации символ m окажется равным
единице, то комбинация бракуется.
Преобразование двоичного кода в двоично"десятичный код. В системах
телеизмерения для воспроизведения измеряемой величины в виде цифр де
сятичной системы счисления перед подачей на цифровые индикаторы це
лесообразно двоичный код преобразовывать в двоичнодесятичный. В этом
случае схема оказывается проще, чем при воспроизведении информации
путем прямого преобразования двоичного кода в числа десятичной систе
мы счисления. Действительно, если число в двоичном коде, равно, напри
мер, 1100010, то после перевода его в двоичнодесятичный код (10011000)
для дешифрации этого кода потребуется два дешифратора не более чем по 10
выходов в каждом для подачи сигналов на индикатор, например лампу типа
ИН. Если число 1100010 преобразуется сразу в десятичное, то потребуется
дешифратор на 99 выходов, т. е. значительно более сложный. Однако преоб
разователь двоичного кода в двоичнодесятичный также оказывается доста
точно сложным.
Идея преобразования двоичного кода в двоичнодесятичный код заклю
чается в следующем. Имеется два счетчика: один — двоичный, в который
записывается преобразуемый код в инверсном виде (например, число 0011001
в инверсном виде запишется как 1100110), а другой — двоичнодесятичный,
в котором следует записать требуемый код; в нашем примере код 0011001
должен быть записан в двоичнодесятичном эквиваленте. Счетчики начина
ют одновременно переключаться от общего генератора. Когда на всех выхо
дах двоичного счетчика возникнут единицы, оба счетчика прекратят счет,
так как двоичный счетчик переключился на преобразуемый код (действи
тельно, чтобы число 1100110 превратилось в 1111111, к нему необходимо
добавить преобразуемое число 0011001). Поскольку то же число импульсов
12345673897

9 5

68975663 46 94637

6

1 2 3 4 5 6 2 7 89

943 65856

 9  68976

93  56 29756
 3 56

1 4 96

12

32

32

2

112

32

42

2

1112

42

42

2

152

32

32

2

52

42

32

2

512

2

2

32

7

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

249

Рис. 2.96

Структурная схема преобразователя двоичного кода в двоичнодесятичный код

(в нашем примере 0011001 ® 25) подается и на двоичнодесятичный счет
чик, в нем записывается требуемый код (0011001 запишется в виде двоично
десятичного числа 00100101). Структурная схема преобразователя двоично
го кода в двоичнодесятичный код представлен на рисунке 2.96.
Преобразуемая комбинация двоичного кода записывается в инверсном
виде, а двоичнодесятичного кода — в инверсном виде в блок памяти с помо
щью распределителя и логических элементов И и НЕ. По окончании записи
импульс с распределителя, подаваемый на схемы И, переписывает записан
ный в инверсном виде код на входе триггеров, образующих двоичный счет
чик ДС. На последнем такте работы распределителя открывается схема И1 и
импульсы с генератора Г начинают поступать на двоичный и двоичнодеся
тичный счетчики ДДС. Частота импульсов, поступающих с генератора, зна
чительно выше частоты переключения распределителя, что позволяет обоим
счетчикам за время одного такта распределителя переключиться от первого
до последнего разряда. Переключение заканчивается, когда на выходах всех
триггеров двоичного счетчика появляются единицы. Это открывает схему И1
и поступление импульсов с генератора на счетчики прекращается. В рассмат
риваемом примере счет прекратился после поступления с генератора 25 им
пульсов и на выходах двоичнодесятичного счетчика запишется число 25.
Преобразование двоичного кода в самодополняющийся двоично"деся"
тичный код 2.4.2.1. Для схемы преобразователя рисунка 2.97 использованы
элементы ИЛИ–НЕ и НЕ. Если серия ИМС содержит элементы ИЛИ, то вме
сто элементов ИЛИ–НЕ и НЕ (IX и XII, X и XIII, XI и XIV) можно поставить
три элемента ИЛИ.

250

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Таблица 2.34, поясняющая работу
схемы, составлена таким образом. В ее
верхних четырех строках записан пре
образуемый двоичный код, а в самой
нижней — десятичные цифры. В пя
тойвторой строках снизу зафиксиро
ваны комбинации кода 2.4.2.1, кото
рые образуются на выходах схемы.
В остальных строках таблицы записа
ны единицы или нули, которые обра
зуются на выходах перенумерованных
элементов.
Рассмотрим пример преобразова
ния комбинации двоичного кода 1001
в код 2.4.2.1. Младшие разряды обо
Рис. 2.97
Функциональная схема преобразователя их кодов всегда совпадают, поэтому
двоичного кода в самодополняющийся
логическая 1 с входа D поступает не
двоичнодесятичный код 2.4.2.1
только на элементы III, VII, но и на
выход 20 (1). На элемент IV поступают два логических 0 (с выхода С и
элемента III) и логическая 1 с элемента I, поэтому на выходе элемента IV обра
зуется нуль. На элемент V подаются логический 0 с входа В и логическая 1 с
элемента II и на выходе элемента V возникает нуль. На выходах элементов VI,
VII и VIII также образуются нули. На элемент IX подаются единица старше
го разряда и два нуля (с элементов IV и V), поэтому на его выходе образуется
нуль. Так как с элементов VI, VII и VIII на элементы X и XI поступают нули,
а с выхода А — единица, то на выходах элементов X и XI так же возникают
нули. Нули с элементов IX, X и XI преобразуются инверторами XII, XIII и
XIV в единицы. Таким образом, комбинации двоичного кода 1001 соответ
ствует комбинация 1111 кода 2.4.2.1, записанная на выходах 20, 21, 22, 23 в
таблице 2.34 (последний столбец справа).
Придерживаясь данных, приведенных в таблице, можно проследить пре
образование любой комбинации.
Преобразование двоичного кода в код Грея и обратно. Код Грея образу
ется путем сложения по модулю 2 преобразуемой комбинации двоичного кода
с той же комбинацией, сдвинутой на один разряд вправо. При таком сложе
нии символ старшего разряда не претерпевает изменений, а символ младше
го разряда сдвинутой комбинации отбрасывается. Схема, выполняющая ука
занную операцию, приведена на рисунке 2.98a. На входы подается комбина
ция двоичного кода (индекс «Д»), а с выходов снимается комбинация кода
Грея (индекс «Г»). Рассмотрим пример образования кода Грея из комбина
ции двоичного кода 110. Единица старшего разряда, подаваемая на вход АД,
снимается с выхода АГ и поступает непосредственно на верхнюю схему И
элемента I и нижнюю схему И того же элемента через инвертор в виде нуля.
Вторая единица входа БД подается на верхнюю и нижнюю схемы элемента I
(на нижнюю схему через инвертор). Таким образом, на верхнюю схему И по
ступают символы двоичного кода, а на нижнюю — их инверсии. Две единицы

251

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

123452674869 3 4 5 96
449 

8448

8448

5

5

1 2 3 4 5 6 2 7 89

84 944 46 8 4 

12345

65

65

65

65

65

65

65

65

75

75

12245

65

65

65

65

75

75

75

75

65

65

12745

65

65

75

75

65

65

75

75

65

65

12645

65

75

65

75

65

75

65

75

65

75

85

75

75

75

75

65

65

65

65

75

75

885

75

75

65

65

75

75

65

65

75

75

8885

75

65

75

65

75

65

75

65

75

65

895

65

65

65

65

65

75

65

65

65

65

95

65

65

75

75

65

65

65

65

65

65

985

65

65

65

65

65

65

75

75

65

65

9885

65

65

65

65

75

65

75

65

65

65

98885

65

65

65

65

65

75

65

75

65

65

8 5

75

75

65

65

75

65

75

75

65

65

5

75

75

75

75

65

75

65

65

65

65

85

75

75

75

75

75

65

65

65

65

65

261745

65

75

65

75

65

75

65

75

65

75

271245

65

65

75

75

65

75

65

65

75

75

221 45

65

65

65

65

75

65

75

75

75

75

271245

65

65

65

65

65

75

75

75

75

75

5

65

75

25

35

5

5

5

5

5

5

7

а

б

Рис. 2.98

Функциональные схемы преобразователей:
a — двоичного кода в код Грея; б — кода Грея в двоичный код.

образуют на выходе верхней схемы И единицу, а нули, поданные с инверто
ров, создают на выходе нижней схемы нуль. Единица и нуль, поданные на
схему ИЛИ–НЕ, образуют на выходе БГ нуль. На верхнюю схему И элемента II
поступают символы с входа БД (единица) и входа ВД (нуль). На нижнюю схе
му поступают инверсии тех же символов, т. е. нуль и единица. На выходах

252

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

обеих схем И образуются нули. Два нуля на входе схемы ИЛИ–НЕ обеспечи
вают на ее выходе единицу. Таким образом, комбинация двоичного кода 110
преобразовалась в комбинацию 101 кода Грея. Это зафиксировано в табли
це 2.35, где каждой десятичной цифре (0–7) дается эквивалент в кодах —
двоичном коде Грея. В общем случае преобразование двоичного кода в код
Грея можно выразить так:
АГ 1 АД,

БГ 1 А Д БД 2 А Д БД ,

123452674869 3 84






ВГ 1 БД ВД 2 БД ВД .
1 2 3 4 5 6 2 7 89

944 4 6 8 4 23











































112

32

32

32

32

32

32

32

32

42

42

42

42

42

42

42

42

142

32

32

32

32

42

42

42

42

32

42

32

42

42

32

42

32

132

32

32

42

42

32

42

42

32

32

32

42

42

32

42

42

32

а

б

Рис. 2.99

Функциональная схема преобразователя
двоичного кода в интервальный код (а) и
временная диаграмма его работы (б)

7

253

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Схема преобразователя кода Грея в двоичный код представлена на рисун
ке 2.98б. Код Грея, начиная со старшего разряда, подается на счетный триг
гер; 1 переключает его, 0 — нет. Если после переключения триггера на его
инверсном выходе возникнет единичный потенциал, то элемент И пропус
тит импульс с генератора тактовых импульсов ГТИ и на его выходе снимется
1 двоичного кода. Если на выходе Q триггера имеется нулевой потенциал, то
с элемента И снимется 0 двоичного кода.
На рисунке показано преобразование комбинации 10110 кода Грея. В ис
ходном состоянии Q = 1, а Q 1 0. Единица старшего разряда кода Грея пере
ключает триггер и на выходе Q возникает 1, которая снимается с выхода
элемента И как единица старшего разряда двоичного кода. Нуль кода Грея
не переключает триггер, Q 1 0 и с элемента И снимается 0. При k2 = 1 кода
Грея триггер вновь переключится Q 1 1 и второй разряд двоичного кода k2 = 1.
Нуль младшего разряда кода Грея ничего не изменит, Q 1 1 и с элемента И
снимется 1.
Преобразование двоичного кода в итеративный код. Рассмотрим пример
преобразования комбинации 1011. Эта комбинация записывается в регистр
(триггеры Т6–Т9 на рисунке 2.99а), импульсами с первых четырех ячеек рас
пределителя. Рисунок 2.99б иллюстрирует эту запись.
Запись начинается с символа k4. Первый импульс ячейки 1 распредели
теля, подаваемый на все входы С двухступенчатых триггеров, переключает
триггер Т6 (Q6 = 1). При С2 = 1, k3 = 0 переключаются как Т6 (Q6 = 0), так и
триггер Т7 (Q7 = 1), поскольку на оба входа триггеров поданы единица. В мо
мент окончания третьего синхронизирующего импульса и так как k2 = 1,
вновь переключается триггер Т6 и Q6 = 1. Вследствие того что на входе триг
гера Т7 был нуль, он также переключается (Q7 = 0). Переключается и триггер
Т8, на входе которого была единица, поэтому на выходе Q8 появится едини
ца. При С4 = 1, k1 = 1 триггер Т6 не переклю
1 2 3 4 5 6 2 7 89 7
чается, так как он только что был переклю
123454647849 7 3 6 79
чен при той же комбинации входных симво
8 6 98 43 87  9 59
лов. Триггер Т8 переключается в нуль (Q8 = 0),
12
32
12
поскольку на его входах были нуль (Q7 = 0) и
12
12
42
единица (С4 = 1), а на выходе триггера Т9 воз
52
62
32
никает единица.
По способу образования итеративного кода
42
12
12
преобразуемая комбинация делится пополам
52
62
72
и суммированием ее символом по горизон
12
42
12
тальным и вертикальным рядам определяют
ся контрольные символы m (табл. 2.36).
Таким образом, комбинация итеративного кода имеет вид
112

132

212

142

152

232

242

252

262

12

12

72

72

12

12

12

72

12

Роль сумматоров по модулю 2 выполняют счетные триггеры Т1–Т5. Триг
гер Т1 суммирует символы k1 Å k2 и определяет символ m1, триггер T2 —

254

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

k3 Å k4 ® m2, триггер T3 — k1 Å k3 ® m3, триггер T4 — k2 Å k4 ® m4 и триггер
T5 — m3 Å m4 ® m5.
Подача импульсов на триггеры T1–T5 с триггеров регистра производится
импульсами с распределителя. Так, после того как импульс с ячейки 4 рас
пределителя запишет старший разряд преобразуемой комбинации k4 на триг
гер Т9, импульс с ячейки 5 будет подан на элемент И6 и символ k1 поступит на
выход и переключит триггер Т1, отчего на выходе Q1 образуется единица.
Импульс с ячейки 6 также снимет с выхода элемента И7 единицу, которая
поступит на выход и вторично переключит триггер Т1 (Q1 = 0). Импульс с
ячейки 7 поступит на элемент И1 и с его выхода будет снят нуль. Таким обра
зом, две единицы, поданные на вход триггера Т1, образуют на его выходе
нуль, т. е. m1 = 1 Å 1 = 0. Аналогично определяются значения остальных кон
трольных символов. Так как триггер Т5 суммирует только контрольные сим
волы, на его вход подаются поочередно символы с выходов элементов И3 и И4
через элемент ИЛИ5.
Установка триггеров в исходное состояние для приема и преобразования
новой комбинации производится импульсом с ячейки 14 распределителя.
Цепи сброса триггеров Т1–Т5 показаны на схеме, а цепи сброса триггеров
регистра во избежание загромождения рисунка не показаны.
Преобразование итеративного кода в двоичный код. Схема преобразова
теля показана на рисунке 2.100. Схемы преобразователей на рисунках 2.99
и 2.100 во многом аналогичны. Распределители в обоих преобразователях
переключаются синхронно и синфазно.
Кодовая комбинация итеративного кода поступает с линии связи, начи
ная с младшего разряда. Будем считать, что принятой комбинацией иска
зился символ k4 и комбинация имеет вид, записанный на рисунке 2.100.
Счетные триггеры Т5–Т9 осуществляют проверку на четность в последова
тельности, указанной в таблице 2.37, причем триггеры Т5, Т6, Т7 — по горизон
тали, а триггеры Т8, Т9, Т10 — по вертикали. Как следует из таблицы 2.37, триг
геры Т6 и Т9 оказались в состоянии 1, что означает искажение какихлибо сим
волов, подаваемых на их входы, т. е. на их входы было подано нечетное число
единиц вместо четного. Поскольку в этих двух проверках общим был символ
k4, он и является искаженным. Действительно, заменив значение символа k4
c 0 на 1, получим четное значение выходов триггеров Т6, Т9. Другие символы
также проверяются дважды. Так, символ k1 проверяется триггерами Т5, Т8,
символ k2 — триггерами Т5, Т9, а символ k3 — триггерами Т6, Т8.
Контрольные символы также проверяются дважды. Для этого требуется
еще пять проверок. Однако вследствие того что данный код обнаруживает и
исправляет только одну ошибку в информационных символах, проверка сим
волов m не нужна. Поэтому на рисунке 2.100 триггеры Т7 и Т10 отсутствуют.
Поступающие на вход, символы итеративного кода подаются одновре
менно на элементы А, Б, В и Г (элементы И–НЕ). На триггеры Т1–Т4 записы
ваются только символы k. Эти триггеры являются Dтриггерами с устано
вочными инверсными входами S и R, а вход С — счетным входом.
В первом такте работы распределителя импульс ячейки 1 поступает на
элемент А, в котором он совпадает с символом k1 (1). Возникающий на входе

255

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Рис. 2.100

Функциональная схема преобразователя итеративного кода в двоичный код
123452678639

7

k1

k2

m1

1

1

0

k3

k4

m2

0

0

1

m3

m4

m5

1

0

1

O8

O9

O10

0

1

0

8 527 4 3386378 785 38

1 2 3 4 5 6 2 7 89

—

O5

0

—

O6

1

—

O7

0

7

элемента А нуль, переключает триггер Т1 и Q1 = 1. Через скобу ИЛИ1 тот же
импульс с ячейки 1 проходит на элемент И9, на который приходит с линии и
символ k1. Происходит опрокидывание триггера Т5 в состояние 1 (Q5 = 1).
Импульс с ячейки 2 совпадает с символикой k2 (1) в том же элементе И9 и
триггер Т5 переходит вновь в состоянии 0 (Q5 = 0). Одновременно символ k2
(1) через элемент Б записывается в триггере Т2 (Q2 = 1). Импульс с ячейки 3
распределителя на выход И9 не проходит, так как символ m1 c линии равен

256

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

нулю. Вследствие этого триггер Т5 не изменяет своего состояния, так как
осуществляется первая проверка на четность согласно первой строке табли
цы 2.37. По аналогии осуществляются и проверки триггерами Т6, Т8, Т9,
причем триггеры Т6, Т9 оказываются после проверки в состоянии 1. Выходы
с триггеров Т5, Т6, Т9 и Т9 подаются на элементы И5–И8 по принципу, указан
ному выше. Так, на элемент И5 подаются сигналы с выходов триггеров Т5, Т8
(0,0), на элемент И6 — сигналы с выходов триггеров Т5, Т9 (0,1), на элемент
И7 — сигналы с выходов триггеров Т6, Т8 (1,0), и на элемент И8 — сигналы с
выходов Т6, Т9 (1,1). На эти же элементы подается сигнал с ячейки 10 рас
пределителя. Выход с элемента И5 поступает на вход С триггера Т1, с элемен
та И6 — триггера Т2, с элемента И7 — триггера Т3, и с элемента И8 — триггера
Т4. Когда с ячейки 10 поступает импульс, с элементов И5, И6 и И7 будут сня
ты нули, а с элемента И8 — единица, которая и переключит триггер Т4 из
состояния 0 в состояние 1. Таким образом, будет исправлено искажение, ко
торое претерпел символ k4 при прохождении по линии связи.
Считывание исправленных символов двоичного кода происходит с выхо
дов элементов И1–И4 после подачи на них импульса с ячейки 11 распредели
теля. Установка триггеров в исходное состояние для приема новой комбина
ции из линии связи осуществляется импульсом с ячейки 12 распределителя.
Цепи сброса триггеров на схеме не показаны.
Рассмотренный итеративный код не обнаруживает две ошибки, если ис
кажения символов произошли в одном проверочном ряду, например, иска
зились символы k1 и k2, или k3 и k4, или k1 и k3, или k2 и k4 (на выходах
проверочных триггеров образуются нули). Если произошли две ошибки в k
символах, расположенных в разных проверочных триггерах, может возник
нуть несколько единиц, несоответствующих искажаемым символам. Напри
мер, при искажении символов k1, k4 исправляться будут символы k1, k2, при
искажении символов k1, m2 — символы k1, k3 и m2.
Искажение двух символов m, расположенных в одном проверочном ряду,
не дает исправления. Однако искажение двух символов в разных провероч
ных рядах может вызвать ложное исправление одного символа k. Например,
при искажении символов m1, m3 исправляться будут символы k1, m5. И пос
кольку исправление символов m в рассмотренной схеме не предусмотрено,
может возникнуть ложное исправление информационного символа. Частич
но этого можно избежать, добавив к четырем триггерам еще два для провер
ки символов m: триггеры Т7 и Т10. Однако этот код рассчитан на обнаруже
ние и исправление только одной ошибки.
Преобразование двоичного кода в код Хэмминга. Принцип построения ко
дирующего устройства не зависит от числа информационных разрядов переда
ваемого кода. Поэтому рассмотрим схему кодирующего устройства (рис. 2.101)
для числа информационных символов k = 4, контрольных символов m = 3,
т. е. n = 7, хотя она без принципиальных изменений может быть использова
на для кодирования любого числа k за счет увеличения числа элементов схе
мы. Триггеры Т1–Т4 выполняют роль ячеек памяти, триггеры Т5–Т7 пред
назначены для определения состава контрольных символов: их три, так как
число контрольных символов также равно трем для четырехразрядного кода.

257

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Рис. 2.101

Функциональная схема преобразователя двоичного кода в код Хэмминга
1234567489
6 3 4 4

 989
759

0

1 2 3 4 5 6 2 7 89

6 4 984
6689 39 367

T5

T6

T7

Q

Q

Q

Q

Q

Q

12

32

12

32

12

32

I

1 (k1)

32

12

32

12

32

12

II

0 (k2)

32

12

32

12

32

12
32

III

1 (k3)

12

32

32

12

12

IV

0 (m3)

12

32

32

12

12

32

V

1 (k4)

12

32

12

32

32

12

VI

0 (m2)

12

32

12

32

32

12

1 (m1)

12

32

12

32

32

12

VII

7

Кодирование начинается с преобразования последовательного кода, подле
жащего передаче, в параллельный. На рисунке в качестве примера показана
запись кодовой комбинации 1101 триггеров Т1–Т4 через элементы И1–И4.
Запись производится при подаче импульса с последней ячейки 9 распредели
теля на эти элементы, которые одновременно открываются, так как на них
сразу подаются символы всех разрядов с кодирующего диска. Кодирование
начинается с младших разрядов, поэтому под номерами ячеек распределите
ля проставлены символы, посылаемые этими ячейками.
Распределитель замкнут в кольцо, и после ячейки 9 включается ячей
ка 1 (такт 1). Так как на элемент И5 подается также постоянный потенциал с
триггера Т1, т. е. 1, то этот элемент посылает 1 в линию (через элементы
ИЛИ4, ИЛИ5 и усилитель У). Последовательность посылки символов кода в
линию связи, а также очередность работы выходных триггеров Т5–Т7 пока
заны в таблице 2.38.

258

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Импульс с ячейки распределителя посылается также на элементы ИЛИ1–
ИЛИ3, к которым подведены выходы с ячеек распределителя, позволяющие
при суммировании приходящих с этих ячеек распределителя, образовывать
контрольные символы. Например, на элемент ИЛИ1 подаются символы k1, k2
и k3, что соответствует определению контрольного символа m3, так как конт
рольные символы являются суммой по модулю 2 соответствующих инфор
мационных символов. Заметим, что простейшими счетчиками по модулю 2
последовательного типа являются счетные триггеры, которые и применены
в схеме.
Работа кодера происходит таким образом. Импульс с ячейки 1 распреде
лителя поступает на все схемы ИЛИ и через них на элементы И9–И11, на
которые также приходит импульс с элемента И5 через элемент ИЛИ4. По
этому с элементов И9–И11 снимается импульс на триггеры T5–T7 и переклю
чает их. В такте II импульс с ячейки 2 распределителя поступает на эле
мент И6, с которого, однако, ничего не снимается, так как с триггера Т2 на
элемент И6 поступает сигнал 0. Это значит, что в линию связи поступает 0,
соответствующий информационному символу k2. И так как с элемента И6
на элементы И9–И11 поступает логический 0, с этих элементов на триггеры
T6–T7 ничего не поступает и они не переключаются, сохраняя прежнее со
стояние.
В такте III открывается элемент И7 и в линию через элементы ИЛИ4 и
ИЛИ5 поступает импульс, соответствующий символу k3. Одновременно этот
импульс поступает на элементы И9–И11. На элементы И9 и И11 приходит так
же импульс с распределителя k3 (через элементы ИЛИ1 и ИЛИ3) и переклю
чает триггеры T5, T7. В такте IV должен следовать контрольный символ m3 и
импульс с ячейки 4 поступает на элемент И12. Поскольку выход Q триггера
Т5 находится в этот момент под нулевым потенциалом (см. состояние тригге
ра Т5 в такте III), в линию связи (через элементы ИЛИ4, ИЛИ5 и усилитель У)
импульс не поступает, что соответствует сигналу 0.
В такте V элемента И8 в линию будет подан сигнал 1. Одновременно этот
сигнал 1 совпадает на элементах И10 и И11 с проходящим через элементы
ИЛИ2 и ИЛИ3 импульсом, соответствующим символу k4, и переключает триг
геры Т6 и Т7. В такте VI импульс с ячейки 6 распределителя не проходит
через элемент И13 за счет нулевого потенциала на выходе триггера Т6. Это
значит, что контрольный символ m2 = 0. В такте VII элементом И14 будет по
слан в линию импульс, т. е. m1 = 1.
Таким образом, в линию связи будет послана комбинация кода Хэмминга:
112

132

142

242

152

232

212

12

62

12

62

12

62

12

На этом кодирование заканчивается. Однако распределитель состоит из
девяти ячеек и продолжает переключаться. Импульс с ячейки 8 распредели
теля восстанавливает триггеры T1–T4 в исходное состояние, а импульс с ячей
ки 9 поступает на элементы И1–И4 и подготавливает схему к кодированию
новой комбинации.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

259

Преобразование кода Хэмминга в двоичный код. Сравнение декодирую
щего устройства (рис. 2.102.) с устройством кодирования (см. рис. 2.101.)
показывает их сильное сходство. Исключение составляет лишь дешифра
тор. Триггеры T1–T4, так же как и в кодирующем устройстве, служат для
записи кодовой комбинации, а триггеры T5–T7 — для ее проверки. Распреде
литель синхронизирован с распределителем кодирующего устройства. Ана
логично кодирующему устройству в декодирующем устройстве осуществля
ется контроль по четности. Для этого на элементы ИЛИ1 — ИЛИ3 подаются
импульсы с ячеек распределителя, соответствующие как информационным,
так и контрольным символам, что обеспечивает проверку на четность.
Кодовая комбинация поступает с линии связи, начиная с младшего раз
ряда k1. Поскольку одиночная ошибка возможна в каждом из разрядов пере
даваемой комбинации, а в нашем примере — в каждом из семи разрядов,
в данном случае достаточно трех проверочных триггеров. Будем считать, что
принимается кодовая комбинация, закодированная устройством на рисун
ке 2.101, и что в линии произошло искажение в символе k2, т. е. комбинация
поступила в виде 1110101.
В такте I, когда с ячейки 1 распределителя поступает импульс на элемен
ты И5 и ИЛИ1–ИЛИ3, приходящий с линии символ k1 = 1, совпадая на эле
менте И5 с импульсом с распределителя, записывается на выходе триггера
Т1, а совпадая на элементах И9–И11 с тем же импульсом с распределителя
(проходящим через элементы ИЛИ1–ИЛИ3 на эти же элементы И), переклю
чает триггеры T5–T7 (см. табл. 2.39, такт I).
В такте II, поступивший из линии связи, символ k2 = 1 совпадает на эле
ментах И9 и И10 с импульсом с ячейки 2 распределителя, так как эта ячейка
соединена лишь с элементами ИЛИ1 и ИЛИ2. Поэтому переключается только
триггеры Т5 и Т6, а состояние триггера Т7 останется без изменения.

Рис. 2.102

Функциональная схема преобразователя кода Хэмминга в двоичный код

260

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1234567489 62 3459
427
939

45
6 9

0
I

1 (k1)

1 2 3 4 5 6 2 7 89

6 9

44 62 762748
T5

T6

T7

Q

Q

Q

Q

Q

12

32

12

32

12

Q

32

32

12

32

12

32

12

II

1 (k2)

12

32

12

32

32

12

III

1 (k3)

32

12

12

32

12

32

IV

0 (m3)

32

12

12

32

12

32

V

1 (k4)

32

12

32

12

32

12

VI

0 (m2)

32

12

32

12

32

12

VII

1 (m1)

32

12

32

12

12

32

12

32

12

32

12

32

32

12

32

12

32

12

0
I

1 (k1)

II

0 (k2)

32

12

32

12

32

12

III

1 (k3)

12

32

32

12

12

32

IV

0 (m3)

12

32

32

12

12

32

V

1 (k4)

12

32

12

32

32

12

VI

0 (m2)

12

32

12

32

32

12

VII

1 (m1)

12

32

12

32

12

32

В такте III символ k3 = 1 записывается на триггере Т3 и переключает триг
геры Т5, Т7. Приходящий контрольный символ m3 = 0 никаких изменений в
состояние триггеров не вносит. Символ k4 = 1 в такте V изменяет состояние
триггеров Т6, Т7 и записывается на выходе триггера Т4, а символ m2 = 0 ос
тавляет все триггеры в тех же состояниях. Последний символ m1 = 1, посту
пающий только на элемент ИЛИ3, переключает триггер Т7.
В итоге после такта VII на выходах Q триггеров T5–T7 будет записано
число 110 (табл. 2.39), что соответствует десятичному числу 6. Так как ин
формация в процессе переключения триггеров непрерывно поступала на де
шифратор, цифра 6 означает, что на выходе 6 дешифратора возникает потен
циал. Поэтому в такте VIII с распределителя на элементы И12–И15 поступает
импульс и элемент И14 открывается. Импульс с элемента И14 переключает
триггер Т2 и на его выходе Q образуется 0 вместо 1, т. е. происходит исправ
ление искаженного символа. В такте IX работы распределителя исправлен
ная комбинация через элементы И1–И4 будет передана потребителю. В пос
леднем такте X все триггеры сбрасываются в исходное состояние и подготав
ливаются к приему и проверке очередной кодовой комбинации.
Если при передаче кодовой комбинации искажения не произошло, то на
выходах триггеров T5–T7 будут записаны нули. Этот случай рассматривает
ся в следующих восьми строках таблицы 2.39. Если искажение произошло в
контрольном символе, то и оно будет обнаружено. Однако символы m на
выходах триггеров не записываются и не исправляются. На выход символы
m не поступают.

7

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

261

Если код Хэмминга используется не для исправления, а только для обна
ружения ошибок, то схема приемного устройства упрощается, так как отпа
дает необходимость в дешифраторе. Однако для осуществления общей про
верки на четность требуется дополнительный триггер, а наличие ошибок
будет фиксироваться изменением исходных состояний триггеров T5–T7 (при
отсутствии ошибок их состояние аналогично исходному).
Преобразование двоичного кода в циклический код. Как указывалось,
образование циклического кода состоит из двух операций: умножение ком
бинации обычного двоичного кода G(X) на одночлен Xm и последующего де
ления этого произведения на выбранный образующий многочлен P(X). По
лученные в остатке от деления контрольные символы приписываются к ко
дируемой комбинации. Таким образом, кодирующее устройство должно
совмещать функции умножения и деления.
Рассмотрим на конкретном примере методику построения кодирующего ус
тройства. Предположим, что требуется составить схему кодирующего устрой
ства для образующего многочлена P(X) = X4 + X3 + 1. Схема делителя на этот
многочлен приведена на рисунке 2.86г, а умножителя — на рисунке 2.87в.
Разница в этих схемах состоит лишь в расположении одного сумматора
и связей, поступающих с ячеек регистра на сумматоры. На рисунке 2.103а
а

б

в

г

д

е

Рис. 2.103

Образование циклического кода с помощью образующих многочленов:
а, б — многочлена Х4 + Х3 + 1; в — многочлена Х3 + Х2 + 1; г — многочлена Х5 + Х2 + 1; д — многочлена
Х5 + Х3 + 1; е — многочлена Х6 + Х5 + Х2 + Х + 1.

262

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

дана схема, объединяющая эти схемы (цепь считывания не показана). По
расположению ячеек сумматоров схема кодирующего устройства полностью
повторяет схему делителя. Однако сумматор, стоящий на входе, как бы объе
диняет сумматоры перед ячейкой Х0 в схеме делителя (рис. 2.86г) и после ячей
ки Х3 в схеме умножителя (рис. 2.87в). Кроме того, обратная связь с выхода на
оба сумматора показывает, что в схеме осуществляется деление, а прямая
связь с сумматора на входе на сумматор перед ячейкой Х3 свидетельствует о
том, что в схеме происходит умножение на одночлен Х3 (в общем случае Xm).
Схема работает таким образом. В начале работы ключ K1 находится в
положении 1, ключ K2 замкнут, и все, подлежащие кодированию информа
ционные символы k, начиная со старшего разряда, поступают одновремен
но, как и при умножении через сумматор на выходе в схему кодирования.
После того как пройдет последний символ k, ключ K1 переключается в поло
жение 2, ключ K2 размыкается, регистр делает m шагов, равных числу яче
ек, и весь остаток R(X) = G(X)Xm/P(X) поступает на выход. Этот остаток пред
ставляет собой контрольные символы m, следующие за символами k.
Процесс кодирования комбинации
G(X) = X7 + X5 + X4 + X3 + X + 1 ® 10111011
с помощью кодера на рисунке 2.103а показан в таблице 2.40.
В такте I единица кодируемого записывается в ячейки Х0, Х3 и поступает
на выход. Хотя в такте II на вход поступает нуль, единица с ячейки Х3 через
сумматор снова записывается в те же ячейки, а в ячейку Х1 переходит едини
ца с ячейки Х0. Дальнейший процесс ясен из таблицы 2.40.
После такта VIII остаток R(X) оказывается записанным в ячейках регис
тра. После переключения K1 в положение 2 и выключения ключа K2 этот
остаток в последующие четыре такта переписывается на выход вслед за ин
формационными символами.
1234567489
6 3
4 4

1 2 3 4 5 6 2 7 89

9 9  66 64

6689 

3 934

6 76
9866
64

11

12

13

14

6
9 9 
 66 64

1

1

21

21

21

21

1

31

41

41

21

21

41

41
21

331

21

41

41

21

41

3331

41

21

41

41

21

41

351

41

41

21

41

21

41

51

41

41

41

21

21

41

531

21

21

41

41

21

21
41

5331

41

41

21

41

21

53331

41

41

41

21

21

41

361

1

21

41

41

21

21

61

1

21

21

41

41

21

631

1

21

21

21

41

41

6331

1

21

21

21

21

41

7

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

263

На рисунке 2.103б представлена схема кодирующего устройства для того
же многочлена Р(Х) = Х4 + Х3 + 1, что и схема на рисунке 2.103а, но с сум
маторами, расположенными как в схеме умножителя на рисунке 2.87в. Од
нако обратная связь с выхода на вход выполнена как в делителе. Обе схемы
выполняют одни и те же функции, что можно проверить по таблице 2.40.
На рисунке 2.103в–е приведены примеры кодирующих устройств для
других образующих многочленов. При кодировании комбинации 1100111
(рис. 2.103г) образуется код 110011101101, при кодировании комбинации
1000101 (рис. 2.103д) — код 100010101011. Схема кодера для многочлена
Р(Х) = Х6 + Х5 + Х2 + Х + 1
представлена на рисунке 2.103е. Кодирование комбинации 110110110 дает
циклический код 110110110010000.
Структурная схема кодирующего устройства для образующего многочлена
Р(Х) = Х4 + Х3 + 1
приведена на рисунке 2.104а. Здесь кодер и ключи K1, K2 аналогичны таким
же на рисунке 2.103. С помощью счетчика производят подсчет числа инфор
мационных и контрольных символов и переключения ключей K1, K2. Через
б

а

Рис. 2.104

Структурная (а) и функциональная (б) схемы образования циклического кода

264

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

ключ K3 происходят включение счетчика и установка его в исходное состоя
ние. Из функциональной схемы (рис. 2.104б) следует, что ключ K1 реализу
ется схемой И3, а ключ K2 — схемами И1 и И2. На вход кодера комбинация
двоичного кода подается начиная с единицы старшего разряда, которая од
новременно поступает на регистр и сумматоры, проходит через схему И2 на
выход и переключает триггер Т1, вследствие чего импульс с генератора Г
через схему И5 начинает переключать счетчик, состоящий из триггеров T3–
T6. Так как схема И3 в исходном состоянии кодера открыта, в регистре с сум
маторами осуществляются кодирование и нахождение остатка. В нашем при
мере кодируемая комбинация состоит из восьми символов, поэтому, когда счет
чик сосчитает до восьми, открывается схема И7 и переключает триггер Т2, что
закрывает схемы И2, И3 и открывает схему И1; в результате образованные ыв
коде четыре контрольных символа начинают поступать на выход. После про
хождения четырех контрольных символов в такте XII открывается схема И6
и переключает триггер Т1 в исходное состояние; схема И5 перестает пропус
кать импульсы на счетчик, а через схему И4 триггеры T3–T6 устанавливают
ся в исходное состояние. Кодирующее устройство для кодов Боуза — Чоуд
хури и Файра составляется аналогично. Необходимо лишь знать образую
щий многочлен.
Декодирование циклического кода с обнаружением и исправлением оди"
ночной ошибки. Декодирование циклического кода в этом случае заключа
ется в делении принятой комбинации на заранее известный образующий
многочлен. Если при делении остаток отсутствует, то это означает, что кодо
вая комбинация принята неискаженной. Наличие остатка свидетельствует о
ее искажении.
Таким образом, декодирующее устройство должно состоять из делителя
и схемы памяти (рис. 2.105). На вход декодера подается вся кодовая комби
нация, состоящая из информационных и контрольных символов. Сначала
поступают информационные символы. Они записываются в регистр памяти,
который имеет число ячеек, равное числу информационных символов, и од
новременно поступают в регистр деления. После прихода всех информаци
онных символов ключ K1 размыкается. В регистр деления продолжают по
ступать контрольные символы. Если в принятой кодовой комбинации отсут

Рис. 2.105

Функциональная схема декодирования циклического кода

265

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

ствуют ошибки, то в регистр деления записываются одни нули. Наличие в
той или иной ячейке регистра деления единицы свидетельствует об ошибке.
Если схема предназначена только для обнаружения ошибок, то информация
в регистре памяти стирается. Если необходимо исправить ошибку, регистр
деления продолжает переключаться и номер шага, на котором в первой ячейке
регистра появится единица, а на остальных — нули, укажет, в каком месте
комбинации появилась ошибка. Рассмотрим примеры декодирования.
Пример 2.2. Пусть закодирована комбинация с помощью образующего
многочлена
Р(Х) = Х3 + Х2 + 1 ® 1101.
Поступившая на декодирующее устройство комбинация имеет вид 1011100.
Схема декодирования приведена на рисунке 2.105.
Процесс деления показан в таблице 2.41. Так как нас интересует только
остаток от деления, а не частное, последнее в таблице не приводится. Оста
ток в данном случае равен нулю, что свидетельствует об отсутствии ошибки.
Пример 2.3. Пусть комбинация была искажена и на вход декодера она
поступила в виде 1101100 (табл. 2.42). Остаток 100 указывает на наличие
искажения, и дешифратор ошибок дает команду на стирание записанной
1 2 3 4 5 6 2 7 89

1234567489 62 63 62344 3459
427 939

45 3459

7

44 62 223 72679
11

12

13

1

1

21

21

21

31

41

41

21

21

331

21

21

41

21

3331

41

41

21

41

351

41

21

41

41

51

41

21

21

21

531

21

21

21

21

5331

21

21

21

21
7
1 2 3 4 5 6 2 7 89 87

1234567489 62 63 62344 3459  4 972 62 4643
427 939

45 3459

44 62 223 72679
11

12

13

21

1

1

21

21

31

41

41

21

21

331

41

41

41

21

3331

21

21

41

41

351

41

21

21

21

51

41

41

21

21

531

21

21

41

21

5331

21

21

21

41
7

266

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

2 3 4 5 6 7 3 1 89

1234567489 62 63 62344 3459  6798 2 62 456 4 4 4636
427 939

45 3459

1

1

44 62 223 72679
11

12

13

21

21

21

31

41

41

21

21

331

21

21

41

21

3331

21

21

21

41

351

41

21

21

41

51

41

21

21

41

531

21

41

21

41

5331

21

41

41

41

31

1

41

41

21

331

1

21

41

41

3331

1

41

21

21

Рис. 2.106

Схема декодирования циклического кода
с обнаружением и исправлением нескольких ошибок

комбинации. Число единиц в остатке не указывает на число ошибок. Дей
ствительно, в данном случае произошла двойная ошибка, но в остатке име
лась одна единица. В то же время при одиночной ошибке (поступила комби
нация 1001100 вместо 1011100, таблица 2.43) в остатке оказываются три еди
ницы (111).
Если передается код с d = 3 и предполагается, что имеется одиночная
ошибка, то с помощью того же делителя на рисунке 2.106 можно определить
ее местоположение. Рассмотрим пример.
Пример 2.4. Пусть принята комбинация 1001100. После декодирования
в ячейках регистра был обнаружен остаток 111. Это показано в такте VII
таблицы 2.43, который представляет собой последний такт деления. Даль
нейшая работа регистра происходит с теми же обратными связями до тех
пор, пока в первой ячейке регистра не будет записана единица, а в осталь

1
1

267

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

ных — нули. Как следует из таблицы 2.43, это произошло в такте III после
окончания деления, что свидетельствует о наличии ошибки в третьем симво
ле, считая со старшего разряда. Поэтому была послана комбинация 1011100,
а не 1001100. Дешифратор производит исправление ошибки, и код поступа
ет на выход. Точно так же обнаруживаются ошибки, если они произошли в
контрольных разрядах.
Декодирование циклического кода с обнаружением и исправлением не"
скольких ошибок. Рассмотрим схемную реализацию декодирования комби
нации 1000000011101000, искаженной двумя ошибками и принявшей вид
111000011101000. Декодер (рис. 2.106) состоит из делителя, выполненного
для деления на многочлен
P(X) = X8 + X7 + X6 + X4 + 1,
и запоминающего устройства, представляющего собой регистр с сумматором
символов k. Комбинация поступает одновременно на делитель и запоминаю
щее устройство, начиная со старшего разряда. Искаженные символы в ком
бинации отмечены точками. Вначале ключ K1 замкнут, а ключ K2 разомк
нут. В таблице 2.44 показан процесс деления, начиная с такта VIII, так как в
первые семь тактов происходит заполнение делителя и обратная связь еще
не проявляется.
В такте XV синдром (остаток от деления) оказывается записанным в ячей
ках регистра (01001110). Однако его вес W = 4 больше числа исправляемых
ошибок s, поэтому делитель делает еще один шаг (такт I), в процессе которо
го снова осуществляется деление на многочлен P(X). Синдром 10011100 опять
имеет вес W = 4. Только после третьего такта W = 2 = s. В этот момент ключ
K1 размыкается, а ключ K2 замыкается и синдром с делителя начинает
1 2 3 4 5 6 2 7 89

1234526789 589 6
4 8652526

89

486

6
116

126

136

146

156

166

176

186

86
452526

12223

43

43

53

53

53

53

3

3

43

3

263

43

53

43

53

53

43

53

53

53

3

63

43

43

53

43

53

53

43

53

53

3

623

53

53

43

53

43

53

53

43

53

3

6223

43

43

53

43

53

43

53

53

43

3

62223

53

43

43

53

43

43

43

43

43

3

6213

53

43

43

43

53

53

43

53

53

3

613

53

53

43

43

43

53

53

43

53

73

23

3

53

53

43

43

43

53

53

43

73

223

3

43

53

53

43

53

43

43

43

83

2223

3

43

43

53

53

53

53

53

53

93

7

268

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

123452672849
49652526

2

1 2 3 4 5 6 2 7 89

4654526696 26  66
 94616

 94626

316

326

336

346

356

366

376

386

316

326

336

346

356

366

376

123

43

43

43

53

43

53

53

53

43

43

43

43

53

53

53

63

53

43

43

43

53

43

53

53

53

43

43

43

43

53

53

663

53

53

43

43

43

53

43

53

53

53

43

43

43

43

53

6663

53

53

53

43

43

43

53

43

53

53

53

43

43

43

43

3

7

3

Синдром 1 100 000

623

43

53

53

53

43

43

43

53

43

53

53

53

43

43

43

23

43

43

53

53

53

43

43

43

53

43

53

53

53

43

43

263

43

43

43

53

53

53

43

43

43

53

43

53

53

53

43

2663

43

43

43

43

53

53

53

43

43

43

53

43

53

53

53

26663

53

43

43

43

43

53

53

53

43

43

43

53

43

53

53

613

53

53

43

43

43

43

53

53

53

43

43

43

53

43

53

13

53

53

53

43

43

43

43

53

43

53

43

43

43

53

43

163

43

53

53

53

43

43

43

43

43

43

53

43

43

43

53

1663

53

43

53

53

53

43

43

43

43

43

43

53

43

43

43

16663

43

53

43

53

53

53

43

43

43

43

43

43

53

43

43

1623

43

43

53

43

53

53

53

43

43

43

43

43

43

53

43

123

43

43

43

53

43

53

53

53

43

43

43

43

43

43

53

поступать на сумматор запоминающего устройства, у которого ключ K3 зам
кнут, а ключ K4 разомкнут. Это устройство в такте XV первого этапа полнос
тью заполнилось, а на втором этапе его работы начался циклический сдвиг
записанной информации (табл. 2.45).
Так в такте I единица из ячейки Х6 информационных символов перемес
тилась в ячейку Х0 контрольных символов m. В такте II эта единица пере
двинулась в ячейку Х1, а ее место в ячейке заняла следующая единица и т. д.
Первые шесть нулей синдрома, поступающие на сумматор, не влияют на ра
боту запоминающего устройства. Лишь в тактах X и XI две единицы синдро
ма, складываясь по модулю 2 с двумя ошибочными единицами символов k
(обозначены точками), «уничтожают» их, т. е. исправляют ошибки. Регистр
запоминающего устройства продолжает переключаться до окончания второ
го цикла (этапа) его работы. После такта XV ключи K2 и K3 размыкаются,
а ключи K1 и K4 замыкаются; начинается считывание исправленной комби
нации и одновременная запись новой. Таким образом, декодирование состо
ит из двух этапов. На первом этапе осуществляется нахождение остатка и
запись кодовой комбинации, на втором — ее исправление и расстановка сим
волов k и m на свои места.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

269

Рис. 2.107

Функциональная схема мажоритарного декодирования циклического кода

Мажоритарное декодирование циклического кода. На рисунке 2.107
представлена структурная схема мажоритарного декодирования кода. В про
цессе заполнения регистра декодируемой кодовой комбинации ключ K0 на
ходится в положении 1, а все остальные ключи разомкнуты. Далее ключи
замыкаются, и при первом же считывании производится проверка, а именно
сложение по модулю 2: a1 Å a3 (в сумматоре С1), a2 Å a6 (в сумматоре С2) и
a4 Å a5 (в сумматоре С3); a0 поступает непосредственно в схему, где происхо
дит подсчет чисел 1 и 0, т. е. в мажоритарный элемент M. С этого же элемен
та через ключ K0, находящийся в положении 2, на вход регистра поочередно
поступают символы a0 (во втором такте), a1 (в третьем такте) и т. д. для обес
печения проверки.
ЗАДАЧИ И УПРАЖНЕНИЯ

Упражнения 2.1–2.6. В упражнениях 2.1–2.6 соберите схемы логичес
ких элементов в программе Elektronics Workbench и проверьте соответству
ющие таблицы истинности.
2.1.

2.2.

270
2.3.

2.4.

2.5.

2.6.

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

271

Упражнения 2.7–2.11. В упражнениях 2.7–2.11 соберите схемы логичес
ких элементов в программе Elektronics Workbench и составьте соответствую
щие таблицы истинности.
2.7.

2.8.

2.9.

272

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

2.10.

2.11.

Задача 2.12. Минимизация логических функций с использованием зако"
нов и тождеств.
X 1 ABC 2 ABC 2 ABC 1 BC ( A 2 A ) 2 ABC 1 BC 2 ABC 1 C ( B 2 AB) 1
1 C ( B 2 A ) ( B 2 B) 1 BC 2 AC.

Задача 2.13. Минимизация логических функций с использованием зако"
нов и тождеств.

X 1 ABCD 2 ABCD 2 ABCD 2 ABCD 1
1 ABD (C 2 C ) 2 ABD (C 2 C ) 1 BD ( A 2 A) 1 BD.
Задача 2.14. Минимизация логических функций с использованием зако"
нов и тождеств.
X 1 ABC 2 ABC 2 ABC 2 ABC 1 BC ( A 2 A ) 2 ABC 2 ABC 1
1 BC 2 ABC 2 ABC 1 C( B 2 AB) 2 ABC 1

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

273

1 C( A 2 B) ( B 2 B) 2 ABC 1 AC 2 BC 2 ABC 1
1 AC 2 B(C 2 AC ) 1 AC 2 B(C 2 A ) (C 2 C ) 1 AC 2 BC 2 AB.

Задача 2.15. Переход от ДНФ к СДНФ. В результате упрощения логичес
кого выражения в минтермах или в макстермах возможно отсутствие ряда
переменных. Такой вид записи называется ДНФ или КНФ. Если необходимо
вернуться к исходной форме записи — СДНФ, следует дописать отсутствую
щие переменные в виде суммы прямого и инверсного значений. Например:
X1 1 AB 2 AC 2 BC 1 AB(C 2 C ) 2 A ( B 2 B)C 2 ( A 2 A ) BC 1
1 ABC 2 ABC 2 ABC 2 ABC 2 ABC 2 ABC 1 ABC 2 ABC 2 ABC 2 ABC.

Задача 2.16. Переход от КНФ к СКНФ. Если необходимо вернуться к
СКНФ, следует дважды записать макстермы, дополнив каждый прямым и
инверсным значениями отсутствующей переменной. Например:
X0 1 ( A 2 B)( B 2 C ) 1 ( A 2 B 2 C)( A 2 B 2 C )( A 2 B 2 C )( A 2 B 2 C ) 1
1 ( A 2 B 2 C)( A 2 B 2 C )( A 2 B 2 C ).

Задача 2.17. Минимизация логических функций с использованием карт
Карно (диаграмм Вейча). Процесс упрощения (минимизации) функции со
стоит из трех этапов.
1. Представление переключательной функции на карте Карно. Для этого
на карте следует записать единицы в клетках, соответствующих заданным
сочетаниям переменных, при которых функция равна единице.
2. Объединение (склеивание) минтермов. В общем виде минтермы склеи
ваются в следующих случаях:
· единицы соответствующих минтермов, количество которых кратно двум
(два, четыре, восемь), расположены рядом в одном столбце (в одной стро
ке) или образуют квадрат;
· единицы соответствующих минтермов расположены в противоположных
концах столбца (строки) или по противоположным углам.
Необходимо иметь в виду, что склейки должны охватывать максималь
ное количество единиц. За счет этого достигается оптимальный вариант ми
нимизации, не требующий последующих дополнительных действий по уп
рощению переключательной функции.
3. Получение результата минимизации. Для минтермов, охваченных оп
тимальной склейкой, выявляются общие переменные, которые и являются
результатом упрощения.
На рисунках 2.108 и 2.109 показаны примеры упрощения функций двух
и трех переменных. На рисунке 2.110 показан пример упрощения переклю
чательных функций, содержащих четыре переменные:
f1 ( ABCD) 1 ABCD 2 ABCD 2 ABCD 2 ABCD 2 ABCD 2 ABCD 2 ABCD;
f2 ( ABCD) 1 ABCD 2 ABCD 2 ABCD 2 ABCD 2 ABCD 2 ABCD 2 ABCD.

274

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.108

Пример упрощения функций двух переменных

Рис. 2.109

Пример упрощения функций трех переменных

Рис. 2.110

Пример упрощения функций четырех переменных

Задача 2.18. Метод испытаний. Метод испытаний, позволяющий исклю
чить в процессе упрощения выражения лишние склейки, заключается в сле
дующем:
· последовательно из упрощенной функции исключается один из минтер
мов и приравнивается единице;
· анализируется значение функции без этого минтерма. Если при этом фун
кция равна единице, то исключенный минтерм больше в функцию не
вводится.

275

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Упростим переключательную функцию, представив ее на карте Карно
(рис. 2.111):
f ( ABC) 1 ABC 2 ABC 2 ABC 2 ABC 1 AC 2 AB 2 BC.

Проверим наличие лишних минтермов методом испытаний.
1. AC 1 1,следовательно, A 1 1; C 1 1; A 1 0; C 1 0.
Тогда 0 1 B 2 B 11 3 B, т. е. функция равна B, значит минтерм AC остается.
2. AB 1 1, следовательно, A 1 1; B 1 1; A 1 0; B 1 0.
Тогда 0 1 C 2 1 1 C 3 C, т. е. функция равна C, значит минтерм AB остается.
3. BC 1 1, следовательно, B 1 1; C 1 1;
B 1 0; C 1 0.
Тогда A 1 1 2 A 1 1 3 1, т. е. функция рав=
на 1, значит минтерм BC исключается.
После проведения испытаний оконча=
тельно получим функцию вида
f ( ABC) 1 AC 2 AB.

Рис. 2.111

Упрощение методом испытаний

Задача 2.19. Синтез шифратора.
1. Постановка задачи. Создать схему, реализующую функции шифрато=
ра, имеющую восемь входов Y7–Y10 и три выхода X1, X2, X3 с использова=
нием логических элементов 4 ИЛИ.
2. Составление таблицы истинности (табл. 2.46).
3. Составление СДНФ:
X1 = Y1 Ú Y3 Ú Y5 Ú Y7;
X2 = Y2 Ú Y3 Ú Y6 Ú Y7;
X4 = Y4 Ú Y5 Ú Y6 Ú Y7.
4. Построение схемы. На рисунке 2.112 представлена схема шифратора,
построенная в соответствии с заданием.
Из рисунка видно, что количество логических элементов, необходимых
для построения, соответствует разрядности двоичных кодов. При построе=
нии схемы необходимо последовательно анализировать каждую входную
комбинацию и единичный сигнал с входной шины заводить на те элементы,
123456275895
895 7 7

1

1 2 3 4 5 6 2 7 89

8957

7



7

17

17

17

17

17

17

17

17

27

27

27

12

32

12

42

42

42

42

42

42

42

42

12

52

32

42

12

42

42

42

42

42

42

12

42

62

32

42

42

12

42

42

42

42

42

12

12

72

32

42

42

42

12

42

42

42

12

42

42

82

32

42

42

42

42

12

42

42

12

42

12

92

32

42

42

42

42

42

12

42

12

12

42

2

32

42

42

42

42

42

42

12

12

12

12

7

276

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

с помощью которых получаем выходной дво
ичный код. Например, при возбуждении пя
той входной шины (лог. 1 на входе Y5) еди
ничный сигнал необходимо подать на входы
элементов DD1 и DD3, что обеспечивает по
явление на выходе шифратора кода 101(2)
или 5(10).
Практический интерес представляет со
вместное включение дешифратора и шифра
тора и построение на их основе схемы преоб
разователя одного кода на входе в заданный
Рис. 2.112
код на выходе. Условия преобразования за
Схема шифратора
даются таблицей (например, таблица 2.47).
Далее осуществляется переход от табличной формы записи функций к
формульной:
Z 1 a2 a1;
K 1 a2 a1 2 a2 a1 ;

J 1 a2 a2 .

На рисунке 2.113 представлена схема преобразователя, выполненная на
логических элементах 2И–НЕ и 2ИЛИ–НЕ.
На рисунке 2.114 показана реализация функций при совместном вклю
чении схем дешифратора и шифратора.
123456789

4

44848

1 2 3 4 5 6 2 7 89

45 678
44848

12

32

7

7

7

42

42

32

42

42

42

32

42

42

32

32

42

42

32

32

32

32

42

42

42

Рис. 2.114

Рис. 2.113

Схема преобразователя

Реализация функций при совместном
включении схем дешифратора и
шифратора

7

277

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

123456789 8 45 7
2

 34 99234

2

1 2 3 4 5 6 2 7 89

  9

7

1

1

1

2

2

2

2

12

12

32

12

12

12

11

42 32

12

32

12

32

12

12

31

42 32

32

12

12

12

32

12

41

42 32

32

32

12

12

12

32

5262 4222 32

Задача 2.20. Синтез линейного де"
шифратора. Чтобы создать схему пол
ного дешифратора, охватывающего все
сочетания переменных, необходимо
пройти все этапы синтеза комбинаци
онной схемы.
1. Постановка задачи. Создать схе
му, реализующую функцию дешифрато
ра, на два входа X1, X2 и четыре выхода
Y0, Y1, Y2, Y3. При синтезе схемы ис
пользовать логический элемент 2И–НЕ.
2. Составление таблицы истиннос
ти. Составляется таблица 2.48, в кото
Рис. 2.115
рую входят четыре сочетания перемен
Схема линейного дешифратора
ных и СДНФ для каждого из них.
3. Построение схемы линейного дешифратора. На основе функций, пред
ставленных в таблице 2.46, и выбранного вида логического элемента строит
ся схема. Следует учитывать, что для построения схемы необходимо иметь
как прямые, так и инверсные значения переменных. Схема линейного де
шифратора представлена на рисунке 2.115.
Процесс дешифрации сводится к следующему. При поступлении одного
из сочетаний входного кода необходимо обеспечить «совпадение» единиц на
входе определенного логического элемента И. Для этого единичные сигналы
берутся с прямых или инверсных входов дешифратора, соответствующих
данной комбинации. Например, подадим на входы дешифратора X2, X1 лог. 1
и лог. 0 соответственно. Чтобы обеспечить «совпадение» лог. 1 на входах ло
гического элемента DD3, необходимо взять сигналы с входов X2 и X1.
Только тогда на соответствующей этому сочетанию переменных выход
ной шине Y2 появится лог. 1. На остальных выходных шинах Y0, Y1, Y3 будут
лог. 0, так как хотя бы на одном из входов элементов DD1, DD2, DD4 будет
присутствовать лог. 0.
Задача 2.21. Использование мультиплексора для построения комбина"
ционной схемы. С помощью мультиплексоров могут быть построены комби
национные схемы, позволяющие реализовать различные функции. При этом
число мультиплексоров, используемых при синтезе, может быть меньше,

278

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.116

Схема мультиплексора в
интегральном исполнении

чем при использовании логических элементов. Так, из схемы мультиплексо
ра в интегральном исполнении (рис. 2.116) видно, что каждый из элемен
тов И выполняет логическое умножение между тремя переменными: ин
формацией, адресом со всеми возможными сочетаниями переменных A и B
и стробом.
Рассмотрим пример использования мультиплексора для построения ком
бинационной схемы, реализующей логическую функцию:
f ( X1, X2, X3) 1 X1X2X3 2 X1X2X3 2 X1X2X3 2 X1X2X3.

Используем адресные входы A и B для реализации различных сочетаний
переменных X1X2 в соответствии с формулами:
DD1 1 S 2 ( A 2 B 2 D1), DD2 1 S 2 ( A 2 B 2 D2),
DD4 1 S 2 ( A 2 B 2 D4).

DD3 1 S 2 ( A 2 B 2 D3),

Для обеспечения прямых значений X3 можно объединить пару любых
входов, например D2, D3, а для получения инверсных значений X3 восполь
зуемся дополнительным внешним инвертором и оставшейся парой входов
D1, D4. Тогда по аналогии со схемой,
представленной на рисунке 2.116, бу
дем иметь следующие эквиваленты
входов:
A 1 X1, B 1 X2,

D3 1 X3,
Рис. 2.117

Реализация заданной функции с
использованием мультиплексора

D1, D4 1 X3,

т. е. необходимые минтермы будут ре
ализованы с использованием следую
щих схем:

279

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

DD1 1 X1 2 X2 2 X3,

DD2 1 X1 2 X2 2 X3,

DD3 1 X1 2 X2 2 X3,

DD4 1 X1 2 X2 2 X3.

На рисунке 2.117 представлен вариант схемной реализации заданной
функции с использованием мультиплексора.
Задача 2.22. Мультиплексное дерево. Если количество передаваемых
входных сигналов превышает количество входов мультиплексора, применя
ют несколько схем, объединенных в мультиплексное дерево.
Например, необходимо обеспечить передачу сигнала от любого из 16 ис
точников сигнала D1–D16. Каждому из источников присваивается четырех
разрядный адрес в соответствии с таблицей 2.49.
Адреса делятся на четыре группы так, чтобы они отличались старшими
разрядами X4 и X3. На первой ступени мультиплексирования (см. рис. 2.118)
в зависимости от адреса X2, X1 производится выбор одного из четырех сиг
налов Di в каждой группе. На второй ступени с помощью старших адресов
X4, X3 производится выбор одного из четырех передаваемых сигналов пер
вой ступени.
На рисунке 2.119 показан другой способ увеличения возможного коли
чества коммутированных сигналов, при котором используется стробирую
щий вход S. В этом случае требуется использование дополнительных схем
дешифратора и схемы ИЛИ.
123456356738934
7 263 7789
5 9

73 9 8 282627  9628469

2847895 9
19

19

19

19

12

32

32

32

32

42

32

32

32

12

52

32

32

12

32

62

32

32

12

12

82

32

12

32

32

92

32

12

32

12

2

32

12

12

32

2

32

12

12

12

2

12

32

32

32

132

12

32

32

12

112

12

32

12

32

142

12

32

12

12

152

12

12

32

32

162

12

12

32

12

182

12

12

12

32

192

12

12

12

12

1 2 3 4 5 6 2 7 89

887389769
2 9

!3 2 4869

72

12

772

42

7772

52

7 2

62

7

280

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Получение разрешения на коммутацию сигналов одной из четырех групп
возможно только при определенном сочетании адреса старших разрядов X3,
X4. На остальные три мультиплексора от дешифратора поступают запреща
ющие сигналы.

Рис. 2.118

Первый способ построения
мультиплексного дерева

Рис. 2.119

Второй способ построения мультиплексного дерева

281

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

123456789 8 45 7

 34 99234

3298 5998

1 2 3 4 5 6 2 7 89

87454 37289 

11 2

312

4 12

51 2

12

12

12

12

12

32

32

12

32

12

32

12

32

32

12

32

а
б

Рис. 2.120

Схема полусумматора (a) и его УГО (б)

Задача 2.23. Одноразрядный сумматор на два входа (полусумматор). При
создании схемы полусумматора необходимо пройти этапы синтеза комбина
ционной схемы.
1. Составим таблицу истинности (табл. 2.50).
Образование суммы Si осуществляется в соответствии с логической функ
цией «Сложение по модулю 2»:
Si = Ai Å Bi.
2. Составим СДНФ:

Si 1 Ai 2 Bi 3 Ai 2 Bi ;

Pi 1 Ai 2 Bi .

3. Построить схему сумматора. На рисунке 2.120a представлена схема с
использованием произвольного набора логических элементов, а на рисун
ке 2.120б — условное графическое обозначение (УГО) полусумматора.
Задача 2.24. Одноразрядный сумматор на три входа. Выполнить синтез
схемы одноразрядного сумматора на три входа.
1. Составим таблицу истинности (см. табл. 2.51).
Под Pi–1 подразумевается третье слагаемое, в качестве которого, как пра
вило, выступает единица переноса из более младшего разряда.
Реальное значение суммы с учетом единицы переноса может быть пред
ставлено в следующем виде:
Si = (Ai Å Bi) Å Pi–1.

7

282

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

123456789 8 45 7
3298 5998

 34 99234

ÿ

1 2 3 4 5 6 2 7 89

2

87454

2

11 2

31 2

41 1 2

52

42

12

12

12

12

12

12

12

32

32

12

12

32

12

32

12

12

32

32

12

32

32

12

12

32

12

32

12

32

12

32

32

32

12

12

32

32

32

32

32

32

а

б

Рис. 2.121

Схема одноразрядного сумматора на три входа (a) и его УГО (б)

2. Составим СДНФ для Si и Pi, и упростим полученные выражения:

Si 2 Ai Bi Pi 11 3 Ai Bi Pi 11 3 Ai Bi Pi 11 3 Ai Bi Pi 11 ;
Pi 2 Ai Bi Pi 11 3 Ai Bi Pi 11 3 Ai Bi Pi 11 3 Ai Bi Pi 11 2 Ai Bi Pi 11 2
2 Bi Pi 11 ( Ai 3 Ai ) 3 Ai Pi 11 ( Bi 3 Bi ) 3 Ai Bi ( Pi 11 3 Pi 11 ) 2
2 Bi Pi 11 3 Ai Pi 11 3 Ai Bi .
Следовательно, Pi = BiPi–1 Ú AiPi–1 Ú AiBi, а при упрощении Pi вводится два
дополнительных минтерма.

7

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

283

Произведем дальнейшее преобразование минтерм сумм, сгруппировав их
определенным образом:
Si 2 ( Ai Bi 3 Ai Bi ) 4 Pi 11 3 ( Ai Bi 3 Ai Bi ) 4 Pi 11 2
2 ( Ai 5 Bi ) 4 Pi 11 3 ( Ai 2 Bi ) 4 Pi 11 ;
Si 2 ( Ai 5 Bi ) 4 Pi 11 3 ( Ai 2 Bi ) 4 Pi 11 .

В соответствии с предыдущим выражением можно сказать, что значение
суммы будет равно единице, если хотя бы одно из слагаемых равно единице и
отсутствует межтетрадный перенос или когда слагаемые совпадают по изоб
ражению и присутствует межтетрадный перенос.
3. На основе предыдущих выражений построим схему сумматора на три
входа.
На рисунке 2.121a представлена схема одноразрядного сумматора на три
входа с использованием произвольного набора элементов, а на рисунке
2.121б — его условное графическое обозначение.
Задача 2.25. Организация сумматора на три входа на основе полусумма"
торов. Для построения сумматора на основе полусумматоров выполним сло
жение двух двухразрядных чисел A и B:

Образование сумм производится в соответствии с реализацией функции
«Сложение по модулю 2»:
S1 = A1 Å B1, S¢2 = A2 Å B2, S2 = S¢2 Å P1 = (A2 Å B2) Å P1.
В полусумматорах DD1 и DD2 осуществляется поразрядное сложение сла
гаемых A и B, причем значение суммы на выходе схемы DD2 не учитывает
перенос из первого разряда, т. е.
S¢2 = A2 Å B2.
Для получения реального значения суммы второго разряда S2 с учетом
единицы переноса P1 используется схема полусумматора DD3, на вход кото
рого поступает значение суммы второго разряда без учета переноса и перенос
из первого разряда:
S2 = S¢2 Å P1.
В схеме DD4 формируется перенос в старший разряд, учитывая возмож
ность его появления в случае, если A2, B2 равны 1 или перенос возникает при
получении суммы.

284

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Задача 2.26. Реализация сумматора на интегральных схемах. Простей
шим сумматором в интегральном исполнении является одноразрядный сум
матор ИМ1. На его основе построены схемы двухразрядного сумматора ИМ2
и четырехразрядного сумматора ИМ3.
Рассмотрим особенности организации в этих схемах суммы Si. В микро
схеме ИМ1 значение суммы Si связано с использованием переноса Pi, полу
ченного в этом же разряде. На основе таблицы истинности (табл. 2.51) мож
но вывести следующую закономерность.
Сумма Si равна единице, если или Ai, или Bi, или Pi–1 равны единице и
отсутствует перенос в старший разряд; или если все три переменные Ai,
Bi, Pi–1 равны единице, при этом перенос Pi всегда равен единице и в формуле
не учитывается:

Si 2 ( Ai 3 Bi 3 Pi 11 ) 4 Pi 3 Ai Bi Pi 11 .
На рисунке 2.122 представлена схема, иллюстрирующая использование
полусумматоров при организации сумматора.
Кроме того, для построения схемы необходимо инверсное значение пере
носа, полученного в виде выражения:
Pi 2 Ai Bi 3 Ai Pi 11 3 Bi Pi 11 .

В схеме для каждого из слагаемых A и B имеется по четыре входа: два
прямых и два инверсных. Элементы входной логики объединены цепью «Мон
тажное И», поэтому сигналы на входы Ai1 и Bi1 должны поступать от уст
ройств с открытыми коллекторами. Благодаря усложненным входной и вы
ходной логикам данный одноразрядный сумматор обладает большими функ
циональными возможностями. Многоразрядные сумматоры на его основе
организуются без дополнительных логических элементов и могут работать в
положительной и отрицательной логиках.
Прямые и инверсные входы, принадлежащие каждому из слагаемых,
одновременно не используются. Слагаемые A1 и B1 подаются на входы Ai и
Bi соответственно, а перенос P0 — на вход Pi–1. Полученные значения сум
мы S1 снимаются с выхода Si, а значения переноса P1 — с выхода Pi . На

Рис. 2.122

Схема организации сумматора из полусумматоров

285

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

а

б

Рис. 2.123

Схема одноразрядного
сумматора ИМ1:
а — функциональная схема однораз
рядного сумматора; б — условное обо
значение одноразрядного сумматора.

рисунке 2.123б представлено графическое обозначение одноразрядного сум
матора ИМ1.
При работе с прямыми входами на инверсных входах устанавливается
уровень логической единицы (или их оставляют свободными). При работе с
инверсными входами на прямые входы подается уровень логического нуля.
Задача 2.27. Организация многоразрядного параллельного сумматора с
последовательным переносом на базе интегральных схем ИМ1, ИМ2, ИМ3.
При построении многоразрядного сумматора на базе микросхемы ИМ1 ис
пользуется свойство полной симметрии сумматора относительно замены вход
ных и выходных сигналов инверсными. На рисунке 2.124 представлена схе
ма такого сумматора на три разряда.
На первый разряд сумматора входные слагаемые A1 и B1 подаются на
прямые входы. Выходной сигнал суммы снимается с прямого выхода S1,

Рис. 2.124

Схема сумматора на три разряда

286

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а сигнал переноса — с единственного инверсного выхода P1. На второй раз
ряд сумматора входные слагаемые A2 и B2 подаются на инверсные входы.
В свою очередь, на его прямой вход P0 подается инверсный сигнал переноса с
первого разряда. Соответственно выходной прямой сигнал суммы формиру
ется на инверсном выходе S1 второго разряда, а выходной прямой сигнал
переноса — на инверсном выходе P1. Третий разряд сумматора организует
ся как первый, четвертый — как второй и т. д.
Чередование режимов работы одноразрядного сумматора ИМ1 обеспечи
вает минимальную задержку распространения сигнала переноса из разряда
в разряд.
При оценке скорости работы такого сумматора исходят из предположе
ния, что перенос возникает в каждом разряде, и поэтому время суммирования
складывается из времени суммирования в каждом разряде Ti и времени рас
пространения переноса из разряда в разряд tзд. р. При этом время присут
ствия слагаемых на входе микросхем ИМ1 всех разрядов Tслаг должно быть
больше времени суммирования Tсум, т. е. Tслаг > Tсум. В свою очередь Tсум оп
ределяется по формуле
Tсум = Ti + tзд. р(n – 1),
где n — количество разрядов полного сумматора.
В свою очередь длительность сигнала опроса (строба) результатов сумми
рования выбирается с учетом максимальной задержки суммирования и дол
жно быть меньше длительности слагаемых.

а

б

Рис. 2.126

Четырехразрядный
сумматор на базе
микросхемы ИМ2

Рис. 2.125

Микросхемы ИМ2 (a) и ИМ3 (б)
12345267893 5

1 2 3 4 5 6 2 7 89 87

5 8 3  32526785 5238 78 586 83 8

3 35 8

123456728529 5 9 52 4 8
454 928 3858 98

6

58

8

8

8

8

8

8

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

287

Микросхема ИМ2 (рис. 2.125a) представляет собой результат объединения
двух микросхем ИМ1, соединенных в соответствии с исключаемыми неисполь
зуемыми инверторами, а микросхема ИМ3 (рис. 2.125б) — двух микросхем ИМ2.
На рисунке 2.126 приведен пример организации четырехразрядного сум
матора на базе микросхемы ИМ2.
В таблице 2.52 представлены значения задержек распространения пере
носа для трех видов сумматоров.
При построении четырехразрядного сумматора с использованием трех
видов микросхем максимальное время распространения переноса будет сле
дующим:
· ИМ1 — tзд. р = 4(12–17) нс;
· ИМ2 — tзд. р = 2(19–27) нс;
· ИМ3 — tзд. р = (32–48) нс.
Задача 2.28. Использование сумматоров в интегральном исполнении при
выполнении различных арифметических операций. Наличие в микросхеме
ИМ1 инверсных входов A1 и B1 дает возможность использовать сумматор
для выполнения операций вычитания. В этом случае возможны два вариан
та, когда A > B и A < B. В первом случае, когда результат вычитания поло
жителен, разность определяется по формуле
(A – B)пр = Aпр + (Bобр + 1),
т. е. вычитаемое B представляется в дополнительном коде.
Во втором случае, когда результат вычитания отрицателен, разность оп
ределяется по формуле
(A – B)обр = –(Aпр + Bобр)обр.
Рассмотрим примеры.
Пример 1.
A > B; A = 13; Aпр = 1101; B = 8; Bпр = 1000; Bобр = 0111.
(A – B)пр = Aпр + (Bобр + 1) = 1101 + 0111 + 1 = 0101пр(2) = 5(10).
Единицей переноса в старший разряд пренебрегают.
Пример 2.
A < B; A = 8; Aпр = 1000; B = 13; Bпр = 1101; Bобр = 0010.
(A – B)обр = –(Aпр + Bобр)обр = –(1000 + 0010) = –1010обр;
(A – B)пр = –0101(2) = –5(10).
Единица переноса в старший разряд отсутствует. Единица переноса в стар
ший разряд используется в качестве признака знака результата: присутствие
единицы означает, что результат положителен; а ее отсутствие — что ре
зультат отрицателен.
Кроме того, наличие переноса в старший разряд используется в качестве
единицы для получения дополнительного кода числа B, который будет ра
вен (Bобр + 1). В результате на выходах S будет получена разность в прямом
коде; отсутствие переноса означает, что результат будет получен в обратном

288

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 2.127

Схемы вычитания (a) и сложения (б) на базе микросхемы ИМ3

Рис. 2.128

Схема умножения на базе микросхемы ИМ3

коде, который затем необходимо перевести в прямой. На рисунке 2.127a пред
ставлена схема для выполнения вычитания четырехразрядных чисел на базе
микросхемы ИМ3. Также на базе микросхемы ИМ3 можно построить схему
для выполнения умножения (рис. 2.128).
Задача 2.29. Комбинационный сумматор с ускоренным распростране"
нием переноса. В параллельном сумматоре с последовательным переносом

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

289

при увеличении разрядности числа увеличивается задержка распростране
ния переноса. Для предотвращения этого используются схемы сумматоров с
ускоренным распространением переноса. В таких схемах переносы между
разрядами отсутствуют. Они формируются отдельно для каждого разряда и
одновременно для всех разрядов слагаемых. Проанализируем возможные
варианты образования переноса в старший разряд.
Перенос в старший разряд возможен в двух случаях:
· когда и Ai, и Bi равны единице (состояние непосредственно образованного
переноса Gi):
Pi = Gi = Ai × Bi;
· когда или Ai, или Bi равны единице (состояние ожидания переноса Ti) и
есть перенос из младшего разряда:
Pi = Ti × Pi–1 = (Ai Ú Bi) × Pi–1.
Рассмотрим различные варианты, когда при сложении двух четырехраз
рядных чисел могут возникать единицы переноса.
Проведем анализ причин возникновения переноса из первого разряда во
второй.
Образование переноса P1 возможно при наличии состояния непосредствен
но образованного переноса G1 в первом разряде:
P1 = G1 = A1 × B1.
Это состояние можно выразить следующим образом:
1234356758

179 7

58118

12

12

32

12

Образование переноса P1 возможно при наличии состояния ожидания
переноса T1 в первом разряде:
P1 = T1 × P0 = (A1 Ú B1) × P0.
Такое состояние можно выразить следующим образом:
1234356758

179 7

58118

12

12

32

32
P0 = 1

В общем случае перенос возможен, когда
P1 = G1 Ú T1 × P0 = A1 × B1 Ú (A1 Ú B1) × P0.
Проведем анализ причин появления переноса из второго разряда в
третий.

290

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Образование переноса P2 возможно при наличии состояния G2 во втором
разряде:
P2 = G2 = A2 × B2.
Это состояние можно выразить следующим образом:
1
8289

1234256789
119

 9 59

12

12

32

12

3456758
9
2

Образование переноса P2 возможно при наличии состояния ожидания
переноса T2 во втором разряде и состояния G1 в первом:
P2 = T2 × G1 = (A2 Ú B2) × (A1 Ú B1).
Это состояние можно выразить следующим образом:
1

8 289

1234256789
119

229

12

12

12

32

32

12

Образование переноса P2 возможно при состояниях ожидания перено
са T2, T1:
P2 = T2 × T1 × P0 = (A2 Ú B2) × (A1 Ú B1) × P0.
Это состояние можно выразить следующим образом:
1

8 289

1234256789
11 9

12 9

12

12

32

32

32

12
P0 = 1

В общем случае, для того чтобы организовать перенос из второго разряда
в третий, необходимо выполнить одно из трех условий:
P2 = G2 Ú T2 × G1 Ú T2 × T1 × P0 =
= (A2 × B2) Ú (A2 Ú B2) × (A1 × B1) Ú (A2 Ú B2) × (A1 Ú B1) × P0.
Аналогично можно записать формулы образования переноса из третьего
разряда в четвертый и из четвертого в пятый:
P3 = G3 Ú T3 × G2 Ú T3 × T2 × G1 Ú T3 × T2 × T1 × P0 = (A3 × B3) Ú (A3 Ú B3) × (A2 × B2) Ú
Ú (A3 Ú B3) × (A2 Ú B2) × (A1 × B1) Ú (A3 Ú B3) × (A2 Ú B2) × (A1 Ú B2) × P0;

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

291

P4 = G4 Ú T4 × G3 Ú T4 × T3 × G2 Ú T4 × T3 × T2 × G1 Ú T4 × T3 × T2 × T1 × P0 =
= (A4 × B4) Ú (A4 Ú B4) × (A3 × B3) Ú (A4 Ú B4) × (A3 Ú B3) × (A2 × B2) Ú
Ú (A4 Ú B4) × (A3 Ú B3) × (A2 Ú B2) × (A1 × B1) Ú
Ú (A4 Ú B4) × (A3 Ú B3) × (A2 Ú B2) × (A1 Ú B1) × P0.
Следовательно, в общем случае значение образования переноса в любом
из разрядов подчиняется следующей закономерности:
Pi = Gi Ú Ti × Gi–1 Ú Ti × Ti–1 × Gi–2 Ú
Ú Ti × Ti–1 × Ti–2 × Gi–3 Ú Ti × Ti–1 × Ti–2 × Ti–(n–1) × P0.

Задача 2.30. Сумматор с ускоренным переносом на базе интегральной
микросхемы ИМ6. В общем случае образование суммы организуется в соот
ветствии с формулой
Si = (Ai Å Bi) Å Pi–1
и может быть реализовано с помощью схемы, представленной на рисунке 2.129.
На схеме DD1 реализуется функция «Сложение по модулю 2» слагаемых
Ai и Bi без учета единицы переноса. В микросхеме ИМ6 логическая функция
«Сложение по модулю 2» реализуется на логическом элементе «Запрет», на
вход которого поступают инверсные значения логических состояний Gi и Ti
(рис. 2.130).
Равнозначность замены одного логического элемента другим можно до
казать с помощью таблицы истинности (см. табл. 2.53).
Схема организации переноса строится на элементах И–ИЛИ–НЕ в виде

P1 1 G1 2 T1 3 P0 1 T1 2 G1 3 P0 1 ( A1 2 B1 ) 2 ( A1 3 B1 ) 3 P0 .
12222222
3 12222222
3
M

N

Рис. 2.129

Схема сумматора на базе интегральной схемы ИМ6

Рис. 2.130

Реализация «Сложения по модулю 2» на ЛЭ «Запрет»

292

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

123456275895

8957 2

 2

89572 7 

1 2 3 4 5 6 2 7 89

 74 58  74 927 57

S i1 7

117

217

31717417

31417

31727417

12

12

12

12

32

12

32

32

12

32

32

32

32

12

32

12

32

32

32

32

32

12

32

32

12

12

317

417

12
12

7

S i1 7

Gi 7

Gi Ti 7

Совпадение

123456275895

ÿ2 2
11 2 1 7

31717417

57

87

12

12

12

32

12

32

12

8957 2

6

8957  2 57

1 2 3 4 5 6 2 7 89

1 1 51 1 61 7

81 2 62
7

9

81 7

51 7

51 1 61 7

12

12

12

32

32

32

32

12

32

12

12

12

12

32

32

12

32

12

12

12

12

32

12

12

12

32

32

32

12

32

32

32

12

32

32

32

12

32

12

12

32

12

32

12

12

12

32

12

12

12

32

32

32

12

32

32

12

32

12

32

32

32

12

32

12

12

32

12

32

32

12

32

32

12

32

12

12

12

12

32

32

32

32

32

32

32

32

32

12

12

12

12

32

12

11 7

21 7

77

12

12

12

7

62 7

Совпадение

Равноценность данных выражений можно доказать с помощью таблицы
истинности (табл. 2.54) или аналитически:
P1 3 G1 4 T1 5 P0 3 ( A1 5 B1 ) 4 ( A1 4 B1 ) 5 P0 3 E 5 F 3 ( A1 5 B1 ) 5 ( A1 4 B1 ) 5 P0 3
122222
3 1222222222
3
E

F

3 ( A1 5 B1 ) 5 [( A1 4 B1 ) 4 P0 ] 3
3 ( A1 5 B1 ) 5 P0 4 ( A1 4 B1 ) 5 ( A1 5 B1 ) 3 ( A1 5 B1 ) 5 P0 4 1 A1 B1 4 ( A1 4 B1 )2.

Последнее выражение в квадратных скобках может быть преобразовано
следующим образом:
A1 B1 1 ( A1 1 B1 ) 2 A1 B1 1 A1 B1 1 A1 1 B1 2 A1 ( B1 1 1) 1 B1 (1 1 A1 ) 2 A1 1 B1 .

В результате имеем

P1 1 ( A1 2 B1 ) 2 P0 3 ( A1 3 B1 ) 1 G1 2 P0 3 T1.

7

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

Рис. 2.131

Принцип формирования сумм

Рис. 2.132

Четырехразрядный сумматор с ускоренным переносом ИМ6

293

294

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Таким образом, если сравнить исходное выражение и конечный резуль
тат преобразований, получим

P1 1 G1 2 T1 P0 1 T1 2 G1 P0 .
Аналогично можно переписать остальные логические выражения:
P2 1 G2 2 T2 G1 2 T2T1 P0 1 T2 2 G2T1 2 G2 G1 P0 ;
P3 1 G3 2 T3 G2 2 T3T2 G1 2 T3T2T1 P0 1 T3 2 G3T2 2 G3 G2T1 2 G3 G2 G1 P0 ;

P4 1 G4 2 T4 G3 2 T4T3 G2 2 T4T3T2T1 P0 1 T4 2 G4T3 2 G4 G3T2 2 G4 G3 G2 G1 P0 .
Взяв за основу упрощенную схему организации суммы (рис. 2.129), рас
смотрим принцип формирования сумм S1 и S2 (рис. 2.131):
S1 2 S11 3 P0 2 (G1 4 T1 ) 3 P0 ;

S2 2 S21 3 P1 2 (G2 4 T2 ) 3 P1 .

Аналогично строится схема для S3(DD14, DD15, DD20) и S4(DD11, DD12,
DD13), в результате чего получается четырехразрядный сумматор с ускорен
ным переносом ИМ6 (рис. 2.132).
Задача 2.31. Сумматор последова"
тельного типа. В комбинационных сум
маторах последовательного действия
поразрядное поступление слагаемых на
вход сумматора разнесено по времени
и подчинено специальным сигналам —
синхроимпульсам (или, как их еще на
зывают, тактовым импульсам). Поэто
му время суммирования определяется
количеством тактов, в каждом из кото
Рис. 2.133
рых будет происходить сложение одно
Сумматор последовательного типа
го из разрядов слагаемых. Безусловно,
быстродействие таких сумматоров низкое. Они могут быть применены там,
где есть ограничения по количеству входных и выходных цепей схемы.
Рассмотрим один из вариантов сумматора последовательного типа, пред
ставленный на рисунке 2.133.
Схема одноразрядного сумматора последовательного типа содержит:
· два электронных ключа DD1 и DD2, через которые происходит передача
слагаемых Ai и Bi только в момент действия синхроимпульса (СИ);
· сумматор DD3;
· элемент памяти DD4, представляющий собой двухтактный Dтриггер;
· выходной электронный ключ DD5.
Элемент памяти можно представить в виде двух последовательно соеди
ненных ячеек, в первую из которых запись информации производится с при
ходом СИ, а перезапись во вторую ячейку — по окончании действия СИ.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

295

Этому моменту соответствует появление переноса Pi–1 на выходе триггера и
на входе сумматора DD3 в качестве третьего слагаемого для дальнейшего
поразрядного сложения.
Рассмотрим сложение двух трехразрядных чисел A и B:

A 2 101
1 B 2 001

S 2 110
P 2 1.
В исходном состоянии элемент памяти очищен и на выходе, а следова
тельно, и на входе Pi–1 сумматора 0.
Первый такт. Поданные на вход схемы слагаемые A1 = 1 и B1 = 1 посту
пят на входы сумматора DD3 только с приходом первого СИ, когда входные
ключи DD1 и DD2 замкнутся. В результате получается значение суммы S1 = 0
и значение переноса из первого разряда во второй P1 = 1. Значение переноса
фиксируется в первой ячейке элемента памяти, так как с приходом СИ она
становится доступна. Полученное значение суммы поступит на выходной элек
тронный ключ DD5 и окажется на выходе схемы только в момент действия
сигнала «Опрос». Время прихода этого сигнала выбирается с учетом макси
мальной задержки суммирования, а длительность должна быть меньше дли
тельности слагаемых, т. е. длительности СИ.
По окончании действия СИ значение переноса P1 = 1 переписывается во
вторую ячейку памяти и оказывается на входе Pi–1 сумматора. Слагаемые Ai
и Bi на входе схемы к этому времени будут отсутствовать, так как действие
СИ уже закончилось.
Второй такт. Перед приходом второго СИ на входе Pi–1 сумматора нахо
дится единица. Поданные на вход схемы слагаемые A2 = 0 и B2 = 0 поступят на
вход сумматора только с приходом второго СИ. В результате получатся значе
ние суммы S2 = 1 и значение переноса P2 = 0, который зафиксируется в первой
ячейке элемента памяти. В момент действия сигнала «Опрос» полученное зна
чение суммы через замкнутый выходной ключ окажется на выходе схемы.
По окончании действия СИ значение P2 = 0 поступает на вход Pi–1 сумма
тора, а действие слагаемых A2 и B2 к тому времени заканчивается.
Третий такт. Аналогичным образом происходит формирование S3 и P3.
Задача 2.32. Накапливающий сумматор. Накапливающий сумматор
(рис. 2.134) также относится к комбинационным сумматорам последова
тельного действия. В отличие от предыдущей схемы здесь с помощью мно
горазрядного элемента памяти сохраняется не перенос, а полученное по
разрядное значение суммы, которое затем используется в следующем такте
сложения в качестве второго слагаемого. Такие сумматоры называют акку,
муляторами.
Рассматриваемая схема производит сложение четырехразрядных слага
емых A и B и состоит из входных ключей; многоразрядного сумматора; четы
рех двухтактных ячеек памяти, образующих две последовательные ступени,
и выходных ключей.

296

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.134

Накапливающий сумматор

В исходном состоянии многоразрядная память очищена и во всех разря
дах содержит нули, которые поступают в качестве исходного слагаемого B
на вход сумматора. С приходом первого СИ поданное четырехразрядное чис
ло A поступает на входы сумматора, где и происходит его сложение с исход
ным слагаемым B, равным 0. Под действием СИ полученное значение суммы
фиксируется в первой ступени памяти и проходит через выходные ключи на
выход схемы. По окончании действия СИ значение суммы переписывается
во вторую ступень памяти и автоматически поступает на вход сумматора.
Действие слагаемого A к этому времени заканчивается.
Аналогичным образом происходит формирование очередной суммы в сле
дующих тактах работы схемы.
Задача 2.33. Двоично"десятичный сумматор. При сложении двоичноде
сятичных чисел возникает необходимость коррекции результата с момента,
когда начинается различие в изображении двоичных и двоичнодесятичных
чисел, т. е. с числа 9.
Признаком необходимости введения коррекции (прибавление числа
6(10)–0110(2)) является:
· одновременное наличие единиц в четвертом и втором разрядах;
· одновременное наличие единиц в четвертом и третьем разрядах;
· наличие межтетрадного переноса для чисел больше 15(10).

Рис. 2.135

Схема двоичнодесятичного
сумматора

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

297

Схема двоичнодесятичного сумматора представлена на рисунке 2.135.
Она состоит из двух комбинационных сумматоров: сумматора исходных сла
гаемых DD1, где получается значение потетрадной суммы в двоичном коде,
и корректирующего сумматора DD5, преобразующего в случае необходимос
ти результат в двоичнодесятичный код, а также узла анализа результата
суммирования и организации коррекции DD2, DD3, DD4. В случае необхо
димости коррекции на выходе одной из этих схем появляется единица, кото
рая поступает на входы B2 и B3 сумматора DD5, образуя тем самым необхо
димый избыток 6(10)–0110(2), который складывается там с первоначальным
значением двоичного значения суммы. В результате на выходе получается
значение суммы в двоичнодесятичном коде.
Задача 2.34. Логический элемент И–ИЛИ в качестве электронного
ключа. Часто предусматривается возможность работы схем регистров как
в параллельном, так и в последовательном режимах, а также возмож
ность сдвига информации как влево, так и вправо. Когда в схеме такие
функции совмещены, то говорят, что она работает в реверсивном режиме.
Для организации работы в реверсивном режиме используют логические схе
мы И–ИЛИ (рис. 2.136).
Два внутренних логических элемента И управляются парафазными (про
тивоположными) сигналами, обеспечивая прохождение информации с одно
го из двух входов.
Рассмотрим упрощенную схему обеспечения сдвига информации в двух
направлениях (рис. 2.137). Замыкание ключей, обеспечивающих режим сдви
га, осуществляется здесь взаимоинверсными сигналами.

Рис. 2.136

Организация работы схем в реверсивном режиме

Рис. 2.137

Схема обеспечения сдвига информации в двух направлениях

298

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.138

Схемная реализация межразрядных связей

На рисунке 2.138 показан пример схемной реализации межразрядных
связей с использованием элемента И–ИЛИ, который обеспечивает поступле
ние сигналов с прямых выходов старших разрядов на выходы D младших,
или наоборот. Фиксация поступающей информации происходит в момент
прихода синхроимпульса.
Задача 2.35. Схема универсального регистра в интегральном исполне"
нии. На рисунке 2.139a представлена схема, на рисунке 2.139б — условное
графическое обозначение универсального регистра ИР1.
Схема может работать в следующих режимах:
· параллельная запись;
· последовательная запись и сдвиг информации из младших разрядов в
старшие;
· последовательная запись и сдвиг информации из старших разрядов в
младшие;
· совмещение двух режимов — параллельной записи и сдвига информации
с последующей записью в освобождающиеся разряды новых данных.
Режим работы задается сигналом, поданным на вход V2. При параллель
ной записи и последовательном сдвиге информации от старших разрядов к
младшим на вход V2 подается лог. 1, при последовательном вводе и сдвиге
информации от младших разрядов к старшим — лог. 0.
Параллельная запись информации осуществляется по информацион
ным входам D1, D2, D4, D8; последовательный ввод информации произво
дится по входу V1, начиная со старшего разряда. При параллельной запи
си синхроимпульс подается на вход C2, при последовательном сдвиге — на
вход C1.
Схемы DD1–DD4 исполняют роль ключейинверторов, которые пропус
кают информацию или с параллельных входов D1, D2, D4, D8, или с выхо
дов триггеров младших разрядов на входы старших разрядов при последова
тельном вводе и сдвиге информации.
Управление замыканием ключей осуществляется через схемы DD5, DD6.
Вводимая в триггеры информация проходит через дополнительные инверто
ры DD7–DD10, поступая парафазным кодом на входы S и R синхронных
триггеров, и фиксируется в них с приходом синхроимпульса.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

299

При последовательном сдвиге информации снизу вверх (от старших раз
рядов к младшим) организация режима ввода информации аналогична па
раллельной записи. В этом случае используются входы параллельного вво
да информации и осуществляются соединения: выхода Q8 с входом D4;
Q4 — с D2; Q2 — с D1. Входом последовательного ввода информации в этом
случае является D8. При использовании регистра в этом режиме параллель
ная запись невозможна. Такой режим сдвига обеспечивается подачей на вход
V2 лог. 1, а на C2 — синхроимпульса.
Управление работой регистра можно осуществлять от одного синхроим
пульса, для чего необходимо объединить входы C1 и C2.
а

б

Рис. 2.139

Схема универсального регистра в интегральном исполнении:
а — схема регистра универсального ИР1; б — условное графическое обозначение универсального
регистра ИР1.

300

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.140

Схема накапливающего сумматора

Задача 2.36. Практическое использование регистра ИР1 при построе"
нии схемы накапливающего сумматора. На рисунке 2.140 представлена схе
ма накапливающего сумматора, которая выполнена на основе полных ком
бинационных сумматоров (DD1, DD2 — ИМ3; DD3 — ИМ2) и регистра
(DD4–DD6 — ИР1).
На вход A сумматоров поступают изменяемые значения внешнего слагае
мого, на вход B — накопленное в результате предыдущих вычислений значе
ние суммы, хранящееся в регистре.
Перед началом суммирования все регистры памяти устанавливаются в
нулевое состояние, для чего можно было бы использовать входы параллель
ного ввода информации в регистр, но они уже задействованы в схеме, поэто
му регистр обнуляется в последовательном режиме путем подачи на вход V2
и на вход последовательного ввода V1 лог. 0. Затем, подав четыре синхроим
пульса на вход C1, осуществляется последовательное обнуление триггеров
регистра. Так, перед началом суммирования обеспечивается в качестве ис
ходного слагаемого нулевое значение слагаемого B. Далее происходит сло
жение и накопление последующих сумм.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

301

Рис. 2.141

Схема кольцевого счетчика на основе регистра сдвига с K = 5

Задача 2.37. Кольцевые счетчики на осно"
ве регистра сдвига. Простейшим счетчиком на
основе регистра сдвига является кольцевой, у
которого выходы триггера старшего разряда
соединены с входами триггера младшего раз
ряда, образуя кольцо. При этом сдвигаемое в
кольце число содержит всего одну единицу.
Коэффициент пересчета равен количеству ис
пользуемых в нем триггеров. Так, для построе
ния декадного счетчика (K = 10) необходимо
10 триггеров. Схема строится таким образом,
что продвижение единицы можно проследить
по выходам Q счетчика. Номер выхода пока
зывает, какой по счету импульс счета посту
пил на вход. На рисунке 2.141 приведена схе
Рис. 2.142
ма счетчика с K = 5, а на рисунке 2.142 — ди
Диаграмма работы счетчика
аграмма работы такого счетчика.
Схема представляет собой пятиразрядный регистр на JKтриггерах. Пе
ред началом счета триггер DD1 устанавливается в состояние, соответствую
щее лог. 1, а триггеры DD2–DD5 — в нулевое состояние с помощью сигнала
«Установка 0». Далее с приходом импульсов счета лог. 1 продвигается из
разряда в разряд. Кольцевой счетчик очень прост в построении, но не нашел
широкого применения изза большого количества триггеров.
Задача 2.38. Счетчики с перекрестными обратными связями (безвен"
тильные счетчики Джонсона). В зависимости от организации обратных свя
зей такие счетчики могут иметь как четный, так и нечетный коэффициент
счета.
Счетчик Джонсона, имеющий четный коэффициент счета, представляет
собой кольцевой регистр сдвига с перекрестными обратными связями, т. е.
связями с выходов Q и Q триггера старшего разряда на информационные
входы K и J (или R и S) триггера младшего разряда соответственно. В осно
ве его работы лежит последовательный сдвиг циркулирующей в регистре
информации. Количество триггеров n, используемое в схеме, равно K/2.

302

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Следовательно, можно организовать счетчик с K, равным 4, 6, 8, 10 и т. д. На
рисунке 2.143 приведена схема счетчика Джонсона с K = 6, а на рисун
ке 2.144 — диаграмма его работы. Схема состоит из трех (n = K/2) тригге
ров, соответствующих трем разрядам регистра сдвига. Обратные связи заво
дятся с выходов Q и Q старшего разряда на входы R и S триггера младшего
разряда соответственно.

Рис. 2.143

Схема счетчика Джонсона с K = 6

Рис. 2.144

Рис. 2.145

Схема счетчика Джонсона с K = 5

Рис. 2.146

Диаграмма работы счетчика
Джонсона

Диаграмма работы счетчика с K = 5

303

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

123456275895
89

8957

1 2 3 4 5 6 2 7 89

17

17

17

12

12

12

12

32

32

12

12

42

32

32

12

52

32

32

32

62

12

32

32

72

12

12

32

5789527

После установки всех триггеров в нулевое состояние на входе триггера
первого разряда появится лог. 1, которая с каждым импульсом счета будет
передаваться следующему триггеру до заполнения всех разрядов единица
ми. Далее за счет обратных связей в следующем цикле пойдет волна нулей
и т. д. Наглядно это видно из таблицы истинности (табл. 2.55). По достиже
нии требуемого значения K с выходов триггеров всех разрядов снимаются
нули.
Схема DD4 используется для выделения каждого шестого импульса. Для
организации связей с этой схемой анализируется состояние триггеров перед
приходом шестого импульса и с выходов, находящихся в единичном состоя
нии, заводятся управляющие сигналы на вход логического элемента, обес
печивая тем самым прохождение нужного импульса.
В счетчиках Джонсона с нечетным коэффициентом счета обратные связи
заводятся с выходов Q триггера старшего разряда и выхода Q триггера
последнего разряда. В этом случае распространение по счетчику лог. 0
начнется после прихода единицы на последний триггер, т. е. на один такт
раньше. Коэффициент счета данного счетчика вычисляется как K = 2(n – 1).
Используя этот способ построения можно организовать подсчет 3, 5, 7
импульсов и т. д. На рисунке 2.145 приведен пример организации подоб
ного счетчика с K = 5, а на рисунке 2.146 — диаграмма, поясняющая работу
схемы.
Число триггеров должно обеспечивать количество состояний, которое
больше значения K = 5. В данном случае используются три триггера, обеспе
чивая шесть состояний (2 × 3 = 6). Исключение лишнего состояния происхо
дит за счет несимметричной обратной связи, в результате чего перед третьим
импульсом счета триггер первого разряда переходит в счетный режим. Та
ким образом, после третьего импульса ситуация меняется (вместо наличия
во всех разрядах единиц в первом разряде появляется нуль), подготавливая
на один такт раньше волну нулей (соответственно, в следующей нулевой вол
не на один такт раньше будет подготовлена волна единиц).
Задача 2.39. Счетчик на основе регистра с использованием вентилей.
Принцип организации сдвига информации можно реализовать с использова
нием вентилей. Пример такого счетчика с K = 5 приведен на рисунке 2.147,

7

304

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.147

Схема счетчика с использованием вентилей

Рис. 2.148

Диаграмма работы счетчика

а на рисунке 2.148 показана диаграмма, поясняющая работу схемы. Как и в
предыдущей схеме, распространение нулей здесь начинается на один такт
раньше. Но в данном случае обратные связи заводятся с триггером двух стар
ших разрядов (Q2 и Q3) на дополнительный элемент 2И–НЕ (DD1), сигнал с
которого подается на вход K младшего разряда и через инвертор на вход J
этого же разряда.
Задача 2.40. Схемы на основе счетчиков с последовательным переносом
в интегральном исполнении. Широкое применение на практике находят схе
мы, построенные на основе счетчиков с последовательным переносом, в ко
торых введена обратная связь для исключения лишних состояний. Такой
счетчик работает в режиме прямого, или обратного счета до некоторого со
стояния, задаваемого коэффициентом K, которое дешифрируется (выделя

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

305

ется) на логическом элементе И, о чем свидетельствует появление сигнала на
его выходе, а затем с помощью обратных связей подается на входы N триг
геров счетчиков. На рисунке 2.149 представлена схема организации счетчи
ка с K = 10 на основе интегральной схемы ИЕ5, в которой уже предусмотрено
наличие логического элемента И. На рисунке 2.150 представлена диаграмма
работы такого счетчика. На рисунке 2.151 даны условные графические обо
значения трех видов счетчиков.

Рис. 2.149

Схема счетчика на основе ИС ИЕ5

Рис. 2.150

Диаграмма работы счетчика

Рис. 2.151

УГО трех видов счетчиков

306

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 2.152

Схема счетчика с K = 10

Рис. 2.153

Диаграмма работы счетчика

Задача 2.41. Схемы на основе счетчиков с параллельным переносом.
В таких счетчиках перед приходом последнего импульса счета, соответству
ющего заданному коэффициенту счета, выявляются разряды триггеров, ко
торые должны были бы перейти в единичное состояние. Именно на входы J
этих триггеров заводится обратная связь и с выхода Q старшего разряда.
Таким образом, осуществляется подготовка их к приходу последнего им
пульса счета, в результате которого все триггеры счетчика устанавливаются
в нулевое состояние, что свидетельствует о достижении требуемого коэффи
циента счета. После этого подсчет импульсов возобновляется.
На рисунке 2.152 приведен пример организации счетчика с K = 10, а на
рисунке 2.153 — диаграмма работы такой схемы.
Задача 2.42. Безвентильные счетчики, построенные методом наращива"
ния. Среди безвентильных счетчиков нашли широкое применение наращи
ваемые счетчики, строящиеся на основе базовой схемы, с помощью которой
формируется коэффициент счета:
K = 2n + 1.
Эта схема может быть использована также в качестве самостоятельного
счетчика, коэффициент пересчета которого отличается от K = 2n на единицу.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

307

Схема состоит из основного счетчика с
K = 2n, на выходе которого устанавливается
дополнительный триггер, с помощью кото
рого осуществляется добавление единицы
(рис. 2.154).
Основной счетчик можно организовать
как по схеме асинхронного счетчика сложе
Рис. 2.154
Схема безвентильного счетчика
ния, так и по схеме асинхронного счетчика
вычитания. В первом случае естественный
порядок счета сохраняется, но на таких схемах можно реализовать лишь
счетчики с малым коэффициентом пересчета. Для второго случая таких ог
раничений нет, но при этом порядок счета будет непоследовательным.
Дополнительный триггер подсоединяется к выходу Q триггера старшего
разряда основного счетчика. С выхода Q дополнительного триггера заво
дится обратная связь на вход J триггера первого разряда. О достижении не
обходимого коэффициента судят по одновременному нулевому состоянию
всех триггеров. На рисунке 2.155 представлен пример построения счетчиков
для K = 5.
Для случаев, когда коэффициент счета K не соответствует формуле
(2 n + 1), например для чисел 6, 7, 10, 11, 12, 13, 14, 15 и т. д., организация
счетчиков сводится к наращиванию базовой схемы с K = 2n + 1. В этом слу
чае коэффициент пересчета определяется по одной из следующих формул:
K = (2n + 1)2p, для K = 6, 10, 12;
K = (2n + 1)2p + 1, для K = 7, 11, 13;
K = [(2n + 1)2p + 1]2m, для K = 14, 22;
K = [(2n + 1)2p + 1]2m + 1, для K = 15, 23,

(2.3)
(2.4)
(2.5)
(2.6)

где n — степень для базовой схемы; m, p — степени для наращиваемых схем.
б

а

Рис. 2.155

Схема счетчика для K = 5:
а — функциональная схема; б — временные диаграммы.

308

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для счетчиков, организуемых в со
ответствии с формулой (2.3), наращи
вание схемы достигается путем добав
ления к ней двоичного счетчика с K = 2p,
где p — число триггеров в схеме с пос
ледовательным переносом для режима
вычитания (рис. 2.156).
Рис. 2.156
Схема счетчика по формуле (2.3)
Для малых значений коэффициен
с наращиванием к ней
тов
пересчета счетчик можно реализо
двоичного счетчика
вать по схеме для режима сложения,
при этом сохраняется последовательный порядок счета. Рассмотрим органи
зацию счета для K = 6:
K = (2n + 1)2p = (21 + 1)21 = 6.
На рисунке 2.157a, б представлены соответственно схема и диаграмма
работы этого счетчика. Такой счетчик представляет собой соединение одно
го Tтриггера DD1 (K = 2) и самостоятельного счетчика (K = 3), выполненно
го на базе элементов DD2, DD3. На рисунке 2.158a, б представлены анало
гично схема и диаграмма работы счетчика для режима вычитания.
а

б

Рис. 2.157

Схема (а) и диаграмма (б) работы счетчика с K = 6
б

а

Рис. 2.158

Схема (а) и диаграмма (б) работы счетчика для режима вычитания

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

309

Рис. 2.159

Упрощенная структура счетчика по формуле (2.4)
б
а

Рис. 2.160

Схема (а) и диаграмма (б) работы счетчика с K = 7

Рассмотрим организацию счетчика в соответствии с формулой (2.4), уп
рощенная структура которого показана на рисунке 2.159. Первые два фраг
мента схемы представляют собой предыдущую схему с дополнительным триг
гером на выходе, с помощью которого достигается нечетное значение коэф
фициента счета путем добавления 1 (+1).
Таким образом, если к схеме с K = 6 подключить дополнительный триг
гер DD4, осуществляющий добавление 1, то можно организовать счетчик
(K = 7):
K = (2n + 1)2p + 1 = (2 + 1)2 + 1.
На рисунке 2.160a, б представлены соответственно схема и диаграмма
работы такого счетчика.
Построение счетчиков с большим коэффициентом счета представляет со
бой дальнейшее наращивание рассмотренной схемы. Основными достоин
ствами таких счетчиков являются возможность наращивания их схем и от
сутствие дополнительных логических схем. К недостаткам можно отнести
большое число триггеров и сравнительно невысокое быстродействие, кото
рое вызвано тем, что значительная часть триггеров соединяется с использо
ванием последовательного переноса.

310

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Контрольные вопросы
1. Назовите основные преимущества цифровых устройств по сравнению с аналого
выми.
2. Для чего предназначены цифровые микросхемы?
3. Как подразделяются по типу обрабатываемых (информационных) сигналов циф
ровые ИМС?
4. Нарисуйте обрабатываемые сигналы в соответствующей по типу цифровой
ИМС.
5. Какую логику различают в зависимости от кодирования двоичного сигнала?
6. Дайте понятие положительной и отрицательной логики и их практической при
менимости.
7. Назовите основной отличительный признак элементов и схем потенциального
типа от импульсных и потенциальноимпульсных.
8. Как по функциональному назначению делятся элементы? Для чего они пред
назначены?
9. Дайте определение логического элемента.
10. Какой набор элементарных логических функций является функционально
полным?
11. Назовите типы микросхем на униполярных транзисторах.
12. Назовите виды логик (микросхем) на биполярных транзисторах.
13. Дайте понятие и характеристику насыщенных ИМС.
14. Дайте понятие и характеристику ненасыщенных ИМС.
15. Дайте понятие статических входной и выходной характеристик ИМС.
16. Дайте понятие буферного элемента ИМС.
17. Дайте понятие нагрузочной способности ИМС.
18. Дайте понятие коэффициента разветвления по выходу ИМС.
19. Дайте понятие амплитудной передаточной характеристики.
20. Дайте понятие инвертирующей и неинвертирующей ИМС.
21. Нарисуйте типичные и передаточные характеристики ЛЭ.
22. Какие статические параметры определяются по АПХ?
23. Нарисуйте типовую АПХ инвертирующего ЛЭ по математически определенным
статическим параметрам.
24. Дайте понятия логического перепада, минимального логического перепада и
статической помехоустойчивости.
25. Дайте понятие помехоустойчивости по уровню логического «0».
26. Дайте понятие помехоустойчивости по уровню логического «1».
27. Как влияет отрицательная (положительная) помеха на состояние ЛЭ?
28. Запишите выражение для средней статической потребляемой мощности ИМС.
29. Дайте понятие динамического параметра.
30. Дайте понятие динамической помехоустойчивости.
31. Запишите функциональную зависимость амплитудновременной импульсной
помехи.
32. От чего зависит импульсная (динамическая) помехоустойчивость ЛЭ?
33. Нарисуйте график амплитудновременной характеристики импульсной поме
хи и охарактеризуйте области допустимых и недопустимых импульсов помех.
34. Дайте понятие динамической мощности.
35. Запишите выражение полной потребляемой мощности.
36. Нарисуйте графики полной потребляемой мощности от частоты различных ИМС.
37. Дайте понятие максимальной рабочей частоты ИМС и времени задержки рас
пространения сигнала.
38. Запишите выражение среднего времени задержки распространения сигнала.
39. Чем определяется быстродействие ЛЭ?
40. Как делятся логические ИМС по быстродействию в зависимости от задержки
сигнала?

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

311

41. Назовите три категории причин ограничения по быстродействию полупровод
никовых ИМС.
42. Какой компонент размером 1 можно рассматривать как элемент с сосредоточен
ными параметрами?
43. До какой величины гигагерц в полупроводниковых ИМС характерные размеры
компонентов таковы, что их можно считать сосредоточенными?
44. Дайте понятие двух параметров ИМС: граничная частота и максимальная час
тота генерации.
45. Запишите выражение для работы (энергии) переключения ИМС.
46. Нарисуйте график сравнения базовых ЛЭ, выпускаемых отечественной промыш
ленностью.
47. Перечислите эксплуатационные параметры ИМС.
48. Дайте понятие базового логического элемента.
49. Какова характерная особенность ТТЛэлемента?
50. Нарисуйте упрощенную схему ТТЛэлемента.
51. Дайте понятие элемента диоднотранзисторной логики И–НЕ.
52. Нарисуйте схему базового элемента ТТЛ, содержащую многоэмиттерный тран
зистор и инвертор, и приведите его принцип работы.
53. Нарисуйте условное графическое обозначение (УГО) транзистора Шоттки.
54. Нарисуйте базовый ЛЭ И–НЕ с транзистором Шоттки и приведите его основные
параметры.
55. Дайте понятие составного транзистора (схема Дарлингтона).
56. Перечислите основные достоинства ИМС на основе эмиттерносвязанной логи
ки (ЭСЛ).
57. Перечислите серии, к которым относятся ЛЭ с ЭСЛ, и приведите их основные
характеристики.
58. Что входит в состав серий для стыковки логических уровней микросхем ЭСЛ со
схемами ТТЛ?
59. Что включает в себя структурнобазовый элемент ЭСЛ?
60. Нарисуйте схему с объединенными эмиттерами токового переключателя ИМС
ЭСЛ и поясните принцип ее работы.
61. Нарисуйте схему с базового элемента ЭСЛ с эмиттерными повторителями и по
ясните принцип ее работы.
62. Нарисуйте схему элемента логики nМОП, реализующего функцию ИЛИ–НЕ, и
поясните принцип ее работы.
63. Нарисуйте схему КМОПлогического элемента, реализующего функцию ИЛИ–
НЕ, и поясните принцип ее работы.
64. Назовите основные причины предпочтения изготовления транзисторов при ин
тегральной технологии, нежели изготовление резисторов.
65. Дайте понятие интегральноинжекционной логики и два принципа, на которых
основано построение ИМС на биполярных транзисторах.
66. Дайте понятие двух способов введения избыточных носителей заряда в базу
переключающего транзистора.
67. Назовите достоинства приборов с инжекционным питанием, построенных на
И2Л.
68. Нарисуйте структуру И2Л элемента и его эквивалентную схему.
69. Укажите недостатки И2Л элементов.
70. Нарисуйте схему элемента ИЛИ–НЕ на основе И2Л элемента и поясните прин
цип ее работы.
71. Перечислите типы логических элементов на основе арсенида галлия.
72. Нарисуйте схему инвертора и схему, реализующую функцию ИЛИ–НЕ на поле
вых транзисторах с непосредственными связями (НСПТ) и поясните принцип
их работы.
73. Нарисуйте схему ИЛИ на полевых транзисторах с диодами Шоттки (ДШПТ) и
поясните принцип ее работы.

312

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

74. Нарисуйте схемы логических элементов (инверторы с истоковым повторителем
и без истокового повторителя) с буферными каскадами на полевых транзисто
рах и поясните принцип их работы.
75. Дайте понятие и предисторию создания приборов с зарядовой связью (ПЗС).
76. Какова основа ПЗС, их структура и принцип действия?
77. Дайте понятие зарядового пакета в структуре ПЗС и приведите принципы пост
роения схем микросистемотехники ПЗС.
78. Перечислите и охарактеризуйте достоинства ПЗСструктур, а также факторы,
сдерживающие их применение.
79. Дайте характеристику основных режимов работы ПЗС.
80. Объясните принцип работы ПЗС.
81. Объясните процесс переноса зарядового пакета на примере трехфазного сдвиго
вого регистра.
82. Назовите классы фотоэлектрических преобразователей изображения на ПЗС.
83. Охарактеризуйте способ организации покадрового считывания и матрицы
ПЗС.
84. Охарактеризуйте связь режимов работы элемента матрицы ПЗС и ее световой
характеристики.
85. Нарисуйте спектральную характеристику матрицы ПЗС и свяжите ее со спект
ральной чувствительностью матричного формирователя.
86. Приведите понятие разрешающей способности матрицы ПЗС.
87. Перечислите основные характеристики телевизионных камер на ПЗС фирм
Texas Instruments и Tektzonix.
88. Приведите сравнительные характеристики ЛЭ.
89. Дайте понятие логической или булевой функции.
90. Приведите оригинальные названия и математические обозначения логических
функций одной и двух переменных.
91. Какой набор логических функций является функционально полным?
92. Запишите функционально полные наборы из двух и трех функций.
93. Приведите альтернативные названия и символические обозначения логических
функций.
94. Запишите законы алгебры логики.
95. Запишите правила и теоремы алгебры логики.
96. Дайте понятие таблицы истинности.
97. Приведите пример таблицы истинности логической функции трех переменных.
98. Дайте понятие СДНФ аналитического представления логической функции, а
также минтерма.
99. Приведите минтермы функции трех переменных.
100.Приведите порядок и пример перехода от таблицы истинности к СДНФ.
101.Дайте понятие и приведите примеры карт Карно.
102.Приведите порядок минимизации логических функций по карте Карно.
103.Дайте понятие абстрактного цифрового автомата.
104.Приведите логические функции для описания автомата.
105.Приведите два способа определения выходного сигнала в цифровом автомате и
соответствующего рода автомата.
106.Дайте понятие матричного описания автомата и соответственно таблиц перехо
дов и выходов для автоматов Мили и Мура.
107.Дайте понятие графического описания автомата.
108.В чем заключается задача синтеза конечного автомата?
109.Что представляет собой структурная схема автомата?
110.Нарисуйте структурную схему автомата Мура и дайте характеристику ее эле
ментов.
111.Нарисуйте структурную схему автомата Мили и дайте характеристику ее эле
ментов.
112.Назовите этапы синтеза автомата и поясните сущность каждого из них.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

313

113.Приведите описание RSтриггера как автомата Мура с двумя состояниями и
структурной таблицей переходов, диаграммой и уравнением состояний, харак
теристическим уравнением.
114.Приведите описание JKтриггера как автомата Мура с двумя состояниями и
структурной таблицей переходов, диаграммой и уравнением состояний, харак
теристическим уравнением.
115.Приведите описание Dтриггера как автомата Мура с двумя состояниями и струк
турной таблицей переходов, диаграммой и уравнением состояний, характерис
тическим уравнением.
116.Приведите описание Tтриггера как автомата Мура с двумя состояниями и струк
турной таблицей переходов, диаграммой и уравнением состояний, характерис
тическим уравнением.
117.Привести таблицу переходов автомата Мура с его таблицей переходов и табли
цей переходов Tтриггера.
118.Привести таблицу истинности схемы возбуждения автомата с Dтриггерами.
119.Привести таблицу истинности схемы возбуждения автомата с Tтриггерами.
120.Привести таблицу истинности схемы возбуждения автомата с JKтригге
рами.
121.Привести таблицу возбуждения формирования выходных сигналов автомата.
122.Дайте определение и характеристику преобразуемых входных и выходных сиг
налов дешифратора.
123.Нарисуйте функциональную схему и условное обозначение линейного дешиф
ратора. Поясните принцип его работы.
124. Нарисуйте схему каскадного соединения дешифраторов и поясните принцип ее
работы.
125.Нарисуйте функциональную схему прямоугольного дешифратора. Поясните
принцип ее работы.
126.Нарисуйте функциональную схему дешифратора на элементах И, НЕ, И–НЕ и
дешифратора двоичнодесятичного кода. Поясните принцип ее работы.
127.Дайте определение шифратора.
128.Нарисуйте функциональную схему и условное обозначение шифратора на эле
ментах ИЛИ. Поясните принцип ее работы.
129.Нарисуйте функциональную схему шифратора на элементах ИЛИ–НЕ и И–НЕ.
Поясните принцип ее работы.
130.Нарисуйте функциональную схему двухступенчатого шифратора. Поясните
принцип ее работы.
131.Дайте определение мультиплексора.
132.Нарисуйте функциональную схему и условное обозначение мультиплексора.
Поясните принцип ее работы.
133.Нарисуйте схему и поясните принципы реализации функции «сумма по моду
лю два» на основе мультиплексора.
134.Нарисуйте схему и поясните принципы реализации любой логической функ
ции и аргументов на основе мультиплексора.
135.Нарисуйте схему и поясните принципы реализации функции трех аргументов
на основе мультиплексора с двумя адресными входами.
136.Дайте определение мультиплексора.
137.Нарисуйте функциональную схему демультиплексора. Поясните принцип ее
работы.
138.К какой единственной операции можно свести все многообразие математичес
ких операций?
139.Зарисуйте таблицу сложения двоичных слагаемых ai, bi с учетом переноса pi.
140.Запишите выражение ДНФ для сигнала переноса и поясните принцип получе
ния для сигнала суммы si.
141.Запишите выражение для сигнала суммы si через входные сигналы и сигналы
переноса.

314

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

142.Нарисуйте функциональную схему сумматора и его условное обозначение. По
ясните принцип ее работы.
143.Нарисуйте структуру последовательного многоразрядного сумматора. Поясни
те принцип его работы.
144.Нарисуйте структуру параллельного сумматора с последовательным переносом.
Поясните принцип его работы.
145.Нарисуйте структуру сумматора с параллельным переносом. Поясните прин
цип его работы.
146.Нарисуйте структуру группового сумматора с цепным переносом. Поясните
принцип его работы.
147.Какие операции выполняют арифметикологические устройства (АЛУ)?
148. Как устроено и каково условное обозначение АЛУ?
149.Приведите принцип работы типового АЛУ.
150.Запишите основные операции, выполняемые АЛУ.
151.Какую основную операцию выполняет матричный умножитель?
152.Запишите схему умножения двух разных чисел A и B.
153.Какой разрядностью реализуются умножители интегрального исполнения?
154.Дайте определение триггера.
155.Как различают триггеры в зависимости от способов управления?
156.Как подразделяют триггеры по способу записи информации?
157.Нарисуйте функциональную и принципиальную схемы, таблицу функциони
рования и условное обозначение RSтриггера. Поясните принцип работы асин
хронного RSтриггера с прямыми входами на основе его временной диаграммы.
158.Нарисуйте функциональную схему, условное обозначение, таблицу функцио
нирования асинхронного RSтриггера с инверсными входами. Поясните прин
цип его работы на основе временной диаграммы.
159.Нарисуйте функциональную и упрощенную схемы, условное обозначение синх
ронного одноступенчатого RSтриггера со статическим управлением. Поясните
принцип его работы на основе временной диаграммы.
160.Нарисуйте структурную схему и условное обозначение синхронного двухсту
пенчатого RSтриггера со статическим управлением. Поясните принцип его ра
боты.
161.Определите понятие, нарисуйте функциональную схему синхронного двухсту
пенчатого MSтриггера со статическим управлением. Поясните принцип его
работы на основе временной диаграммы.
162.Нарисуйте функциональную схему и условное обозначение синхронного одно
ступенчатого RSтриггера с динамическим управлением. Поясните принцип его
работы на основе временной диаграммы.
163.Нарисуйте функциональную схему, таблицу функционирования и условное обо
значение синхронного одноступенчатого Dтриггера со статическим управлени
ем. Поясните принцип его работы.
164.Нарисуйте функциональную схему, таблицу функционирования и условное обо
значение синхронного одноступенчатого DVтриггера со статическим управле
нием. Поясните принцип его работы.
165.Нарисуйте условное обозначение синхронного JKтриггера, таблицу функцио
нирования. Поясните принцип его работы.
166.Нарисуйте функциональную схему синхронного двухступенчатого JKтригге
ра со статическим управлением. Поясните принцип его работы на основе вре
менной диаграммы.
167.Нарисуйте функциональную схему синхронного одноступенчатого JKтриггера
с динамическим управлением и прямыми входами. Поясните принцип его рабо
ты на основе временной диаграммы.
168.Дайте назначение счетчика и приведите классификацию счетчиков.
169.Нарисуйте функциональную схему и условное обозначение асинхронного двоич
ного счетчика. Поясните принцип его работы на основе временной диаграммы.

ГЛАВА 2. ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ И ЦИФРОВЫЕ УСТРОЙСТВА

315

170.Нарисуйте функциональную схему синхронного двоичного счетчика с защитой
от возникновения ложных комбинаций. Поясните принцип его работы на осно
ве временной диаграммы.
171.Нарисуйте функциональную схему асинхронного двоичного счетчика. Поясни
те принцип его работы на основе временной диаграммы.
172.Нарисуйте функциональную схему двоичнодесятичного счетчика. Поясните
принцип его работы на основе временной диаграммы.
173.Нарисуйте функциональную схему распределителя на Dтриггерах. Поясните
принцип его работы на основе временной диаграммы.
174.Нарисуйте функциональную схему распределителя, составленного из регист
ров. Поясните принцип его работы на основе временной диаграммы.
175.Нарисуйте функциональную схему распределителя, составленного из счетчика
и дешифратора. Поясните принцип его работы на основе временной диаграммы.
176.Дайте определение регистра и укажите его разновидности.
177.Дайте общую ячеистую структуру регистра сдвига и характеристику его ра
боты.
178.Нарисуйте функциональную схему трехразрядного регистра сдвига на двухсту
пенчатых Dтриггерах. Поясните принцип его работы на основе временной ди
аграммы.
179.Нарисуйте функциональную схему и условное обозначение универсального ре
гистра сдвига на интегральной микросхеме К155ИР1. Поясните принцип его
работы на основе временной диаграммы в различных режимах.
180.Нарисуйте функциональную схему регистра памяти на Dтриггерах. Поясните
принцип его работы.
181.Нарисуйте функциональную схему и условное обозначение регистра сдвига с
сумматором по модулю два. Поясните принцип его работы на основе таблицы
состояния ячеек регистра.
182.Нарисуйте схемы деления многочленов на многочлен. Поясните принцип их
работы на основе таблицы состояния ячеек регистра.
183.Нарисуйте схемы для умножения многочленов на многочлен и одночлен. Пояс
ните принцип их работы.
184.Запишите формулу для выходного сигнала ЦАП и охарактеризуйте ее.
185.Запишите закон преобразования аналогового сигнала в пропорциональный ему
цифровой код (АЦП).
186.Перечислите основные параметры ЦАП и АЦП.
187.Нарисуйте схемы ЦАП с использованием сумматора на ОУ и на основе ОУ с
использованием транзисторных ключей и ИОН. Поясните принцип их ра
боты.
188. Нарисуйте схему ЦАП на основе матрицы типа R–2R, а также устройство мат
рицы типа R–2R. Поясните принцип их работы.
189.Нарисуйте схему ЦАП на ОУ с использованием матрицы типа R–2R. Поясните
принцип ее работы.
190.Нарисуйте схему синтезирующего генератора. Поясните принцип его работы на
основе временной диаграммы.
191.Как подразделяются по способу преобразования АЦП? В чем сущность каждого
АЦП?
192.Нарисуйте схему параллельного mразрядного АЦП. Приведите принцип его
работы.
193.Нарисуйте схему АЦП, реализующую метод двойного интегрирования. Пояс
ните принцип его работы.
194.Приведите предназначение и общую характеристику кодопреобразователя.
195.Нарисуйте функциональную схему преобразователя двоичного кода в код с чет
ным числом единиц. Поясните принцип его работы.
196.Нарисуйте функциональную схему преобразователя двоичного кода в двоично
десятичный код. Поясните принцип его работы.

316

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

197.Нарисуйте функциональную схему преобразователя двоичного кода в самодо
полняющийся двоичнодесятичный код 2.4.2.1. Поясните принцип его работы
с учетом таблицы состояний.
198.Нарисуйте функциональную схему преобразователя двоичного кода в код Грея
и обратно. Поясните принцип их работы с учетом таблицы состояний.
199.Нарисуйте функциональную схему преобразователя двоичного кода в итера
тивный код. Поясните принцип его работы с учетом таблицы контрольных сим
волов.
200.Нарисуйте функциональную схему преобразователя итеративного кода в дво
ичный код. Поясните принцип его работы с проверкой комбинации итеративно
го кода на четность.
201.Нарисуйте функциональную схему преобразователя двоичного кода в код Хэм
минга. Поясните принцип его работы с учетом таблицы состояния триггеров.
202.Нарисуйте функциональную схему преобразователя кода Хэмминга в двоич
ный код. Поясните принцип его работы с учетом таблицы состояния триггеров.
203.Нарисуйте функциональные схемы образования циклического кода с помощью
образующих многочленов. Поясните принцип их работы с учетом состояния
ячеек регистра.
204.Нарисуйте структурную и функциональную схемы образования циклического
кода. Поясните принцип его работы.
205.Нарисуйте функциональную схему декодирования циклического кода. Пояс
ните принцип его работы с учетом таблицы состояния ячеек регистра, с учетом
декодирования циклического кода с обнаружением ошибки, исправления оди
ночной ошибки.
206.Нарисуйте функциональную схему декодирования циклического кода с обна
ружением и исправлением ошибок. Поясните принцип его работы с учетом таб
лицы состояния ячеек делителя и работы запоминающего устройства.
207.Нарисуйте функциональную схему мажоритарного декодирования цикличес
кого кода. Поясните принцип его работы.

РЕКОМЕНДУЕМАЯ ЛИТЕРАТУРА
1. Щука, А. А. Электроника : учеб. пособие / под ред. проф. А. С. Сигова. — СПб. :
БХВПетербург, 2005. — 800 с.
2. Степаненко, И. П. Основы микроэлектроники : учеб. пособие для вузов. — 2е
изд. — М. : Лаборатория базовых знаний, 2003.
3. Гусев, В. Г. Электроника и микропроцессорная техника : учебник для вузов /
В. Г. Гусев, Ю. М. Гусев. — 3е изд. — М. : Высш. шк., 2004. — 790 с.
4. Миловзоров, О. В. Электроника : учебник для вузов / О. В. Миловзоров, И. Г. Пан
ков. — 2е изд. — М. : Высш. шк., 2005. — 288 с.
5. Ефимов, И. Е. Микроэлектроника. Физические и технологические основы, надеж
ность : учеб. пособие / И. Е. Ефимов, И. Я. Козырь, Ю. Я. Горбунов. — 2е изд. —
М. : Высш. шк., 1986.
6. Ефимов, И. Е. Микроэлектроника. Проектирование, виды микросхем, функцио
нальная микроэлектроника : учеб. пособие / И. Е. Ефимов, И. Я. Козырь, Ю. Я. Гор
бунов. — 2е изд. — М. : Высш. шк., 1987. — 416 с.
7. Бойко, В. И. Схемотехника электронных систем. Цифровые устройства / В. И. Бойко
[и др.]. — СПб. : БХВПетербург, 2004. — 512 с.
8. Угрюмов, Е. П. Цифровая схемотехника. — СПб. : БХВПетербург, 2004. —
528 с.
9. Головатенко,Абрамова, М. П. Задачи по электронике / М. П. ГоловатенкоАбрамо
ва, А. М. Лапидес. — М. : Энергоатомиздат, 1992. — 112 с.

ГЛАВА ТРЕТЬЯ

ПРОГРАММИРУЕМЫЕ
ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

3.1.
ОСНОВНЫЕ СВЕДЕНИЯ,
КЛАССИФИКАЦИЯ И ОБЛАСТИ ПРИМЕНЕНИЯ

В

цифровые системы обработки информации входят процессор, память, пе
риферийные устройства и интерфейсные схемы.
Процессор является стандартным устройством — он не изготовляется для
конкретной системы по специальному заказу, а решает требуемую задачу
путем последовательного выполнения определенных команд из присущей
ему системы команд.
Память также реализуется стандартными микросхемами — ее функции
остаются одними и теми же для разных систем.
Высокая стоимость проектирования оптимизированных по плотности
БИС/СБИС (лидирующих по уровню интеграции), достигающая сотен мил
лионов долларов, оказывается в данном случае приемлемой, поскольку рас
кладывается на большое число производимых микросхем.
Наряду со стандартными, в системе присутствуют и некоторые нестан
дартные части, специфичные для данной разработки. Это относится к схе
мам управления блоками, обеспечения их взаимодействия и др. Реализация
нестандартной части системы исторически была связана с применением мик
росхем малого и среднего уровней интеграции. Применение МИС и СИС со
провождается резким ростом числа корпусов ИС, усложнением монтажа,
снижением надежности системы и ее быстродействия. В то же время зака
зать для системы специализированные ИС высокого уровня интеграции зат
руднительно, так как это связано с очень большими затратами средств и
времени на проектирование БИС/СБИС.
Возникшее противоречие нашло разрешение на путях разработки БИС/
СБИС с программируемой и репрограммируемой структурой. Такие устрой
ства получили название программируемых логических интегральных схем
(ПЛИС). Программируя ПЛИС, получают требуемые изменения структуры,
что и обеспечивает реализацию необходимых функций. Очевидно, что уни
версальность, присущая ПЛИС, достигается избыточностью их аппаратной
части, что, конечно, сказывается на быстродействии, которое ниже, чем при
использовании специализированных БИС и СБИС, но значительно выше, чем
при применении интегральных схем малой и средней степеней интеграции.

318

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.1

Укрупненная структура ПЛИС

Однако преимущества ПЛИС, и прежде всего многофункциональность,
способствуют их широкому распространению. Для понимания принципа,
положенного в основу ПЛИС, рассмотрим, в какой структуре можно реали
зовать систему логических уравнений, заданных в совершенной дизъюнк,
тивной нормальной форме, например:

4F1 2 xn xn 11...x2 x1 3 xn xn 11 ...x2 x1 3 ... 3 xn xn 11 ...x2 x1 ;
5
6...
5F 2 x x ...x x 3 x x ...x x 3 ...x x ...x x ,
n n 11
2 1
n n 11
2 1
n n 11
2 1
7 m
где число конъюнкций (произведений) в каждой функции не может превы
шать 2n, n — число аргументов функции.
Очевидно, чтобы реализовать такую систему логических функций, необ
ходимо два блока, в одном из которых осуществляется формирование конъ
юнкций (произведений входных переменных), а в другом — их логическое
сложение (т. е. дизъюнкция). Следовательно, укрупненная структура ПЛИС
выглядит следующим образом (рис. 3.1).
Входные (Вх) и выходные (Вых) буферные каскады осуществляют необ
ходимые (иногда довольно сложные) преобразования входных и выходных
сигналов. Например, формируют прямые и инверсные входные сигналы,
формируют сигналы необходимой мощности, обеспечивают необходимую
нагрузочную способность выходов и т. п.
Входные переменные (прямые и инверсные) поступают на матрицу И и на
ее выходах формируются необходимые произведения этих переменных, ко
торые затем складываются в матрице ИЛИ, обеспечивая реализацию требуе
мых логических функций.
По структурному признаку (по архитектуре) ПЛИС подразделяют на сле
дующие классы.
1. Программируемые логические матрицы ПЛМ (PLA, Programmable
Logic Array) — ПЛИС, имеющие программируемые матрицы И и ИЛИ.
2. Программируемая матричная логика ПМЛ (PAL, Programmable Array
Logic) — ПЛИС, имеющие программируемую матрицу И и фиксированную
матрицу ИЛИ.
В зарубежной литературе ПЛИС этих двух классов — ПЛМ и ПМЛ —
объединяют аббревиатурой PLD (Programmable Logic Devices).
3. Базовые матричные кристаллы БМК, называемые также вентильны
ми матрицами ВМ (GA, Gate Array). ВМ представляют собой набор несоеди
ненных логических элементов.
4. Программируемые вентильные матрицы ПВМ (FPGA, Field Program,
mable Gate Array). ПВМ — это ПЛИС, состоящая из логических блоков, со
держащих логические элементы, и программируемых матриц соединений.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

319

5. Программируемые коммутируемые матричные блоки ПКМБ (CPLD,
Complex Programmable Logic Devices). ПКМБ — это ПЛИС, содержащие не
сколько матричных логических блоков (каждый из которых имеет структу
ру ПЛМ), объединенных коммутирующей матрицей.
6. ПЛИС комбинированной архитектуры и типа «система на кристалле».
Так, ППЗУ можно рассматривать как ПЛИС с постоянной структурой мат
рицы И и программируемой структурой матрицы ИЛИ.
Развитие БИС/СБИС с программируемой и репрограммируемой структу
рой оказалось настолько перспективным направлением, что привело к со
зданию новых эффективных средств разработки цифровых систем, таких
как CPLD (Complex PLD), FPGA (Field Programmable GA) и SPGA (System
Programmable GA).
В рамках современных БИС/СБИС с программируемой и репрограмми
руемой структурой решается и задача создания целой системы на одном кри
сталле.
В настоящее время производятся ПЛИС с эквивалентной емкостью более
1 млн логических вентилей (обычно это количество двухвходовых элемен
тов И–НЕ или ИЛИ–НЕ), причем цены на производимые ПЛИС неуклонно
падают. Так, ПЛИС емкостью 100 000 вентилей стоит сейчас 100–400 у. е.,
а емкостью 10 000–30 000 элементов — менее 10 у. е.

3.2.
ПРОГРАММИРУЕМЫЕ
ЛОГИЧЕСКИЕ МАТРИЦЫ
Программируемые логические матрицы появились в середине 70х годов
XX века. Основой их служит последовательность программируемых матриц
из элементов И и ИЛИ. В структуру входят также блоки входных и выход
ных буферных каскадов (БВх и БВых).
Входные буферы, если не выполняют более сложных действий, преобра
зуют однофазные входные сигналы в парафазные и формируют сигналы не
обходимой мощности для питания матрицы элементов И.
Выходные буферы обеспечивают необходимую нагрузочную способность
выходов, разрешают или запрещают выход ПЛМ на внешние шины с помо
щью сигнала ОЕ, а иногда выполняют и более сложные действия.
Основными параметрами ПЛМ (рис. 3.2) являются число входов m, чис
ло термов l и число выходов n.

Рис. 3.2

Базовая структура ПЛМ

320

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Переменные X1–Xm подаются через БВх на входы элементов И (конъюн
кторов), и в матрице И образуются l термов. Под термом t здесь понимается
конъюнкция, связывающая входные переменные, представленные в прямой
или инверсной форме. Число формируемых термов равно числу конъюнкто
ров или, что тоже самое, числу выходов матрицы И.
Термы подаются далее на входы матрицы ИЛИ, т. е. на входы дизъюнк
торов, формирующих выходные функции. Число дизъюнкторов равно числу
вырабатываемых функций п.
Таким образом, ПЛМ реализует дизъюнктивную нормальную форму
(ДНФ) воспроизводимых функций (двухуровневую логику). ПЛМ способна
реализовать систему n логических функций от m аргументов, содержащую
не более l термов.
Воспроизводимые функции являются комбинациями из любого числа
термов, формируемых матрицей И. Какие именно термы будут выработаны
и какие комбинации этих термов составят выходные функции, определяет
ся программированием ПЛМ.
Выпускаются ПЛМ как на основе биполярной технологии, так и на МОП
транзисторах. В матрицах имеются системы горизонтальных и вертикаль
ных связей, в узлах пересечения которых при программировании создаются
или ликвидируются элементы связи.
Рассмотрим фрагмент принципиальной схемы ПЛМ на основе биполяр
ной технологии (рис. 3.3), на которой точками условно (для упрощения ри

Рис. 3.3

Фрагмент принципиальной схемы ПЛМ на биполярной технологии

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

а

321

б

Рис. 3.4

Соединения строк и столбцов соответственно в матрице И (a) и ИЛИ (б)

сунка) показаны соединения соответствующих строк и столбцов в матрицах
И и ИЛИ.
На рисунке 3.4а показано реальное соединение строк и столбцов матри
цы И с помощью диодов, а на рисунке 3.4б — соединение в матрице ИЛИ с
помощью биполярных транзисторов. Именно такое соединение использова
но в отечественной ПЛМ К556РТ1.
Определим с учетом рисунка 3.4, какие логические функции F1 и F2 бу
дут реализованы на ПЛМ, имеющей показанные на рисунке 3.3 соединения.
Только при наличии и на входе x1, и на входе x2 сигналов высокого уровня
(соответствующих логической единице), на выходе первого столбца P1 име
ется сигнал высокого уровня. Таким образом, по отношению к выходу перво
го столбца реализуется функция И, т. е.
P 1 = x 1 × x 2.
Для второго столбца высокое напряжение на выходе (логическая 1) будет
лишь тогда, когда высокий уровень напряжения будет на шинах x1, x2 , x3 , т. е.
P2 1 x1 2 x2 2 x3 .

Аналогично получим
P3 1 x1 2 x3 ,

P4 1 x2 2 x3 .

Высокий уровень напряжения (логическая 1) на шине F1 матрицы ИЛИ
будет лишь тогда, когда высокий уровень напряжения (логическая 1) дей
ствует или на третьем, или на четвертом столбцах, т. е. по отношению к вы
ходной шине F1 выполняется функция ИЛИ:
F1 1 P3 2 P4 1 x1 3 x3 2 x2 3 x3 .

По аналогии получим
F2 1 P1 2 P2 1 x1 3 x2 2 x1 3 x2 3 x3 .

Таким образом, осуществляя программирование ПЛМ, т. е. оставляя
лишь необходимые элементы связи шин и столбцов и устраняя ненужные

322

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

пережиганием перемычек, можно реализовать большое число логических
функций (которое определяется, прежде всего, количеством входов и выхо
дов ПЛМ).
В качестве примера укажем, что микросхемы ПЛМ типа К556РТ1, РТ2,
РТ3, выполненные по ТТЛШтехнологии, имеют программируемые (пере
жиганием перемычек) матрицы И и ИЛИ. Их размерность 16 входов, 8 вы
ходов и 48 термов. Длительность цикла чтения 50–70 нс. Микросхема РТ1
имеет выходы с открытым коллектором, а РТ2 и РТ3 — выходы с тремя
состояниями.
Часто используют упрощенное изображение ПЛИС, в котором многовхо
довые элементы И и ИЛИ условно изображаются одновходовыми. Реальное
же число входов такого элемента равно числу пересечений его единственной
линии входа с линиями входных переменных.
Упрощенное изображение фрагмента схемы ПЛМ (рис. 3.3) приведено на
рисунке 3.5.
Используя ПЛМ, можно реализовать логические функции, представлен
ные в скобочной форме записи.
Положим, что требуется получить логические функции:

F1 1 x1 2 x2 3 x2 2 x3 ;
F2 1 x2 2 x3 2 (x1 2 x2 3 x2 2 x3 ).
Реализация данных функций показана на рисунке 3.6.
Из выражений для логических функций видно, что функция F1 входит в
состав функции F2, т. е. F2 1 F1 2 x1 2 x3 . Поэтому, реализовав функцию F1, ее
можно использовать в качестве четвертой входной переменной для ПЛМ.
Для этого в схему вводится обратная связь, т. е. выход F1 соединяется с вхо
дом четвертого входного элемента.

Рис. 3.5

Упрощенный фрагмент схемы ПЛМ

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

323

Рис. 3.6

Реализация функций F1 и F2

Рис. 3.7

Схемотехника ПЛМ, реализованной на МОПтранзисторах

Из анализа схемы следует, что
P1 1 x1 2 x2 ,

P2 1 x2 2 x3 и F1 1 P1 3 P2 1 x1 2 x2 3 x2 2 x3 .

Следовательно,
F2 1 P3 1 F1 2 x1 2 x3 1 (x1 2 x2 3 x2 2 x3 ) 2 x1 2 x3 .

Если возможностей ПЛМ (числа входов, выходов, термов) недостаточно
для получения тех или иных функций, то ПЛМ можно наращивать, расши
ряя ПЛМ по числу входов, числу выходов и числу термов.
В схемах на МОПтранзисторах в качестве базовой логической ячейки
используют инвертирующие элементы (ИЛИ–НЕ, И–НЕ). Соответственно
этому меняются и операции, реализуемые в первой и второй матрицах ПЛМ.
В частности, в схемотехнике n,МОП базовой ячейкой обычно служит ячей
ка ИЛИ–НЕ, а структура ПЛМ имеет вид (рис. 3.7). Такая ПЛМ является
последовательностью двух матриц ИЛИ–НЕ, одна из которых служит для
выработки термов, другая — для выработки выходных функций.

324

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Следует отметить, что известная связь между операциями, выражаемая
правилами де Моргана, говорит о фактическом совпадении функциональ
ных характеристик биполярной ПЛМ и ПЛМ на МОПтранзисторах: если на
входы последней подавать аргументы, инвертированные относительно аргу
ментов биполярной ПЛМ, то на выходе получим результат, отличающийся
от выхода биполярной ПЛМ только инверсией.
Подготовка задачи к решению с помощью ПЛМ. Имея в виду подбор
ПЛМ минимальной сложности, следует уменьшить по возможности число
термов в данной системе функций. Содержанием минимизации функций бу
дет поиск кратчайших дизъюнктивных форм. Вести поиск минимальных
по числу термов представлений задачи следует до уровня, когда число тер
мов становится равным l — параметру имеющихся ПЛМ. Дальнейшая мини
мизация не требуется. Если размерность, имеющихся ПЛМ, обеспечивает
решение задачи в ее исходной форме, то минимизация не требуется вообще,
так как не ведет к сокращению оборудования.
Программирование ПЛМ. Программирование ПЛМ, выполняемое пользо
вателем, проводится с помощью специальных устройств (программаторов)
и сведения для них о данной ПЛМ должны иметь определенную форму. Име
ются программаторы, которые принимают в качестве информации о ПЛМ
таблицу функционирования (истинности), однако удобнее задавать сведе
ния о самих перемычках.
Символы, используемые при таком задании сведений для программиро
вания ПЛМ, имеют вид:
· Н — переменная входит в терм в прямом виде, т. е. нужно оставить целой
перемычку прямого входа и пережечь перемычку инверсного входа;
· L — переменная входит в терм в инверсном виде, т. е. нужно сохранить
перемычку у инверсного входа и пережечь у прямого;
· «—» — переменная не входит в терм и не должна влиять на него, т. е.
нужно пережечь перемычки обоих входов. Оставление перемычек у обо
их входов переменной как бы «устраняет» из матрицы соответствующую
схему И, поскольку выход этой схемы всегда нулевой и не влияет на
работу матрицы ИЛИ, на вход которой с него подается сигнал;
· А — указывается в выходном столбце (столбце функции) и свидетель
ствует о связи данной схемы И с выходом ПЛМ через матрицу ИЛИ. Пе
ремычка должна быть сохранена;
· «.» — указывает на то, что данная схема И не подключается к выходу и
должна иметь пережженную перемычку в матрице ИЛИ.

3.3.
ПРОГРАММИРУЕМАЯ МАТРИЧНАЯ ЛОГИКА
Одно из важных применений БИС программируемой логики — замена
ИС малого и среднего уровня интеграции при реализации так называемой
произвольной логики. В этих применениях логическая мощность ПЛМ зача
стую используется неполно. Это проявляется, в частности, при воспроизве
дении типичных для практики систем переключательных функций, не име

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

325

Рис. 3.8

Базовая структура ПМЛ

ющих больших пересечений друг с другом по одинаковым термам. В таких
случаях возможность использования выходов любых конъюнкторов любыми
дизъюнкторами (как предусмотрено в ПЛМ) становится излишним усложне
нием. Отказ от этой возможности означает отказ от программирования мат
рицы ИЛИ и приводит к структуре ПМЛ (PAL, GAL).
В ПМЛ (рис. 3.8) выходы элементов И (выходы первой матрицы) жестко
распределены между элементами ИЛИ (входами матрицы ИЛИ). В показан
ной ПМЛ m входов, n выходов и 4n элементов И, поскольку каждому элемен
ту ИЛИ придается по четыре конъюнктора.
В сравнении с ПЛМ схемы ПМЛ имеют меньшую функциональную гиб
кость, так как в них матрица ИЛИ фиксирована, но их изготовление и ис
пользование проще.
Преимущества ПМЛ особенно проявляются при проектировании неслож
ных устройств.
Подготовка задач к решению на ПМЛ имеет много общего с подходом к
решению задач на ПЛМ, но есть и различия. Для ПМЛ важно уменьшить
число элементов И для каждого выхода, но если для ПЛМ стремятся искать
представление функции с наибольшим числом общих термов, то для ПМЛ
это не требуется, поскольку элементы И фиксированы по своим выходам и не
могут быть использованы другими выходами (т. е. для других функций).
Рассмотренные выше структуры ПЛМ и ПМЛ — базовые, с которых на
чалось развитие этих направлений. В дальнейшем происходило обогащение
функциональных возможностей ПЛМ и ПМЛ с помощью ряда приемов, в пер
вую очередь нижеследующих.
3.3.1.
СХЕМЫ С ПРОГРАММИРУЕМЫМ
ВЫХОДНЫМ БУФЕРОМ

В этих схемах обеспечивается возможность получения выходных функ
ций в прямом или инверсном виде. В такой схеме (см. рис. 3.9) выработан
ные матрицами функции F11 2 Fn1 проходят через выходной буфер, разряд
ные схемы которого выполнены как сумматоры по модулю 2 (М2).

326

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.9

Схема программируемого выходного буфера

В показанной на рисунке схеме вторые входы сумматоров получают ну
левые сигналы от потенциала «земли» через плавкие перемычки ПП. При
этом Fi1 2 Fi и функции с выхода матриц передаются через буфер без изме
нений. Если пережечь перемычку у нижнего входа сумматора, то он полу
чит сигнал логической единицы от источника питания через резистор R.
Складываясь по модулю 2 с единицей, функции Fi1 инвертируются. Следо
вательно, в линиях с целыми перемычками функции проходят через буфер
неизменными, а в линиях с отсутствующими перемычками — инвертиру
ются.
Программируемый буфер дает дополнительные возможности для мини
мизации числа термов в реализуемой системе. В исходной системе можно
заменять функции их инверсиями, если это приводит к уменьшению числа
термов. Никаких последствий в смысле введения дополнительных схем это
не вызовет — возврат к исходной системе будет обеспечен просто программи,
рованием буфера.
3.3.2.
СХЕМЫ С ДВУНАПРАВЛЕННЫМИ
ВЫВОДАМИ

Используя элементы с тремя состояниями выхода, можно построить схе
му, в которой некоторые выводы можно приспосабливать для работы в каче
стве входов или выходов в зависимости от программирования перемычек.
В такой схеме один из конъюнкторов предназначен для управления элемен
том с тремя состояниями выхода (рис. 3.10). Выход элемента одновременно
связан с матрицей И как вход.
Возможны четыре режима вывода входа/выхода в зависимости от того,
как запрограммированы входы конъюнктора K.
1. Все перемычки нетронуты. В этом режиме на выходе конъюнктора K
будет нуль, буфер имеет третье состояние выхода и вывод функционирует
как вход.
2. Все перемычки пережжены, на выходе конъюнктора единица, буфер
активен, вывод работает как выход (его сигналы не используются в матри
це И).

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

327

3. Выход с обратной связью. Этот режим отличается от предыдущего толь
ко тем, что сигналы вывода используются в матрице И.
4. Управляемый выход. Здесь входы конъюнктора программируются. При
заданной комбинации входных сигналов конъюнктор приобретает единич
ный выход, и вывод срабатывает как выход.
В схеме с некоторым числом двунаправленных выводов можно изменять
соотношение числа входоввыходов. Если число входов равно m, число вы
ходов n и число p двусторонних выводов, то можно иметь число входов от m
до m + p и число выходов от n до n + p при условии, что сумма числа входов и
выходов не превосходит m + n + p.

Рис. 3.10

Схема с двунаправленным буфером

Рис. 3.11

Структура ПМЛ с памятью

328

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

3.3.3.
СХЕМЫ С ПАМЯТЬЮ

Эти схемы позволяют строить автоматы наиболее удобным способом, так
как помимо комбинационной части они содержат на кристалле триггеры
(регистры) Dтипа (см. рис. 3.11). ПМЛ с памятью характеризуется четырь
мя параметрами. Кроме трех обычных параметров, она имеет и параметр r —
число элементов памяти (разрядов регистра). Структура рисунка 3.11 совпа
дает с канонической схемой автомата. Результат данного шага обработки
информации зависит в ней от результатов предыдущих шагов, что обеспечи
вается обратной связью с регистра на вход ПМЛ.
Автомат рассматривается как синхронный — петля обратной связи ак
тивизируется только по разрешению тактовых сигналов ТС.
3.3.4.
ПМЛ С РАЗДЕЛЯЕМЫМИ
КОНЪЮНКТОРАМИ

Наряду с модификациями схем, рассмотренными выше, существуют и
специфические модификации, относящиеся только к ПМЛ. К ним относит
ся вариант с так называемыми разделяемыми конъюнкторами. Прием «раз
деления конъюнкторов» состоит в следующем. Для двух смежных элементов
ИЛИ отводится некоторое количество конъюнкторов (например, 16), которое

Рис. 3.12

Пример реализации разделения термов в ПМЛ

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

329

может быть произвольно разделено между этими смежными элементами. Дру
гие элементы ИЛИ использовать данный набор конъюнкторов не могут. Пол
ного программирования матрицы ИЛИ здесь не возникает, но все же эта
модификация является шагом в направлении к ПЛМ.
Вариант с разделяемыми конъюнкторами смягчает наиболее очевидное
ограничение функциональных возможностей простых (жестких) ПМЛ —
фиксированное число элементов И на входах элементов ИЛИ, которого мо
жет не хватить при воспроизведении сложных функций. Имея ПМЛ с разде
ляемыми конъюнкторами и размещая сложную функцию рядом с простой,
можно позаимствовать часть общего набора конъюнкторов у простой функ
ции в пользу сложной.
Вариант схемотехнической реализации разделяемости конъюнкторов
показан на рисунке 3.12.
В ПМЛ имеется дополнительный набор элементов ИЛИ и сложения по
модулю 2 (исключающее ИЛИ), с помощью которого можно комбинировать
сигналы выходов обеих основных схем ИЛИ для образования окончатель
ных значений функций F1 и F2. Выходы основных схем ИЛИ могут объеди
няться по операциям дизъюнкции или сложения по модулю 2 и распреде
ляться по основным выходам F1 и F2. Операция сложения по модулю 2 дает
дополнительные функциональные возможности. Характер получаемых фун
кций зависит от того, какой из трех транзисторов в показанных двух груп
пах будет проводящим.

3.4.
БАЗОВЫЕ МАТРИЧНЫЕ КРИСТАЛЛЫ
(ВЕНТИЛЬНЫЕ МАТРИЦЫ
С МАСОЧНЫМ ПРОГРАММИРОВАНИЕМ)
Первые образцы базовых матричных кристаллов (БМК) появились в
1975 году как средство реализации нестандартных схем высокопроизводи
тельной ЭВМ без применения микросхем малого и среднего уровней интегра
ции. Разработка БМК, кроме того, позволила выполнить и нетиповые части
машины на БИС.
Формулировку «позволила выполнить» в данном случае следует пони
мать с учетом экономических факторов.
Стоимость проектирования БИС/СБИС велика и достигает десятков или
даже сотен миллионов долларов. Ясно, что производство БИС/СБИС стано
вится рентабельным только при достаточно большом объеме их потребле
ния, чего нет при разработке нестандартных частей конкретных систем.
Выход из создавшихся трудностей был найден на путях разработки БИС/
СБИС, функционирование которых может быть приспособлено к решению
той или иной задачи на заключительных этапах их производства. При этом
полуфабрикаты производятся в массовом количестве без ориентации на
конкретного заказчика. Придание полуфабрикатам индивидуального ха
рактера лишь на заключительных стадиях производства БИС/СБИС обхо
дится значительно дешевле и требует значительно меньшего времени на

330

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

проектирование. Такие БИС/СБИС называют полузаказными в отличие от
полностью заказных.
Развитие полузаказных БИС/СБИС привело к появлению ряда их разно
видностей. Применительно к БМК это канальные, бесканальные и блочные
архитектуры.
Прежде чем подробнее остановиться на рассмотрении перечисленных ва
риантов, уточним терминологию. Термин БМК характерен для литературы
на русском языке и поэтому используется здесь наиболее часто. В английс
кой терминологии принят термин GA (Gate Array), чему соответствует рус
ский термин — вентильная матрица. В силу тенденции к единообразию тер
минов «вентильная матрица» предпочтительнее и, видимо, со временем ста
нет основным обозначением данного типа БИС/СБИС.
Основа БМК первого поколения — совокупность регулярно расположен
ных на кристалле базовых ячеек (БЯ), между которыми имеются свободные
зоны для создания соединений (каналы). Эта архитектура называется ка
нальной. Базовые ячейки занимают внутреннюю область БМК, в которой
они расположены по строкам и столбцам, и содержат группы нескоммутиро
ванных элементов (транзисторов, резисторов и др.). В периферийной облас
ти кристалла размещены ячейки ввода/вывода, набор схемных компонен
тов которых ориентирован на реализацию связей БМК с внешними цепями.
Таким образом, БМК является заготовкой, которая преобразуется в тре
буемую схему выполнением необходимых соединений. Потребитель может
реализовать на основе БМК некоторое множество устройств определенного
класса, задав для кристалла тот или иной вариант рисунка межсоединений
компонентов.
Первые БМК (фирмы Amdahl Corp., США) выполнялись по схемотехни
ке ЭСЛ, для которой полный процесс изготовления включал 13 операций с
фотошаблонами. Для изготовления схемы на основе БМК (такие схемы на
зывают МАБИС или БИСМ) требуются только 3 индивидуальных (перемен
ных) шаблона для задания рисунка межсоединений. Соответственно этому
сроки и стоимость проектирования МАБИС в 3–5 раз меньше, чем для пол
ностью заказных БИС/СБИС.
Плата за сокращение сроков и стоимости проектирования — неоптималь
ность результата. МАБИС проигрывают по площади кристалла и быстродей
ствию полностью заказным схемам, так как часть их элементов оказывается
избыточной (не используется в данной схеме), взаимное расположение эле
ментов и пути межсоединений не являются наилучшими и т. д.
Промышленное производство БМК широко развернулось с начала 80х
годов. Применяются схемотехнологии КМОП, ТТЛШ, ЭСЛ и др. В настоя
щее время уровень интеграции БМК достиг миллионов вентилей на крис
талле.
При проектировании БМК стремятся наилучшим образом сбалансиро
вать число базовых ячеек, трассировочные ресурсы кристалла и число кон
тактных площадок для подключения внешних выводов. Неудачные соотно
шения между указанными параметрами могут существенно ограничивать
полноту использования ресурсов кристалла при построении МАБИС.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

331

Трассировочная способность БМК определяется, прежде всего, площа
дью, отводимой для межэлементных связей в ортогональных направлениях.
Учитывается и число слоев межсоединений. Недостаточная трассировочная
способность приводит к уменьшению числа задействованных при построе
нии МАБИС базовых ячеек. Избыточная трассировочная способность ведет
к нерациональному использованию площади кристалла, что понижает уро
вень интеграции БМК и повышает его стоимость. Примерно то же можно
сказать и о числе внешних выводов БМК. Для современных БМК может по
требоваться до 500–600 внешних выводов. При проектировании БМК требу
емые трассировочная способность и число внешних выводов рассчитывают
ся по эмпирическим формулам, основанным на статистических данных, по
лученных из опыта построения систем различного назначения. Эта работа
выполняется до изготовления БМК и в этом смысле не входит в компетен
цию системотехника. Системотехник (потребитель) должен иметь представ
ление о существующих БМК, их разновидностях и особенностях, а также о
средствах и методике разработки МАБИС.
До описания разновидностей БМК остановимся подробнее на основных
понятиях и определениях.
Базовая ячейка (БЯ) уже определялась как некоторый набор схемных
элементов, регулярно повторяющийся на определенной площади кристал
ла. Этот набор может состоять из нескоммутированных элементов, а также
из частично скоммутированных. Базовые ячейки внутренней области БМК
именуются матричными базовыми ячейками (МБЯ), ячейки периферийной
зоны — периферийными базовыми ячейками (ПБЯ). Применяются два спо
соба организации ячеек БМК:
· из элементов МБЯ может быть сформирован один логический элемент,
а для реализации более сложных функций используются несколько ячеек;
· из элементов МБЯ может быть сформирован любой функциональный узел,
а состав элементов ячейки определяется схемой самого сложного узла.
Функциональная ячейка (ФЯ) — функционально законченная схема,
реализуемая путем соединения элементов в пределах одной или несколь
ких БЯ.
Библиотека функциональных ячеек — совокупность ФЯ, используемых
при проектировании МАБИС. Эта библиотека создается при разработке БМК
и избавляет проектировщика МАБИС от работы по созданию на кристалле
тех или иных типовых подсхем, так как предоставляет для их реализации
готовые решения. Библиотека содержит большое число (сотни) функцио
нальных элементов, узлов и их частей. Пользуясь библиотекой, проектиров
щик реализует схемы, работоспособность которых уже проверена, а пара
метры известны. Работая с библиотекой, он ведет проектирование на функ
циональнологическом уровне, поскольку проблемы схемотехнического
уровня уже решены при создании библиотеки. Библиотечные элементы име
ют различную сложность (логические элементы, триггеры, более сложные
узлы или их фрагменты). В состав библиотечного элемента могут входить
одна или несколько БЯ. Площадь библиотечного элемента кратна площади
БЯ. При проектировании МАБИС функциональная схема изготовляемого

332

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

устройства, как принято говорить, должна быть покрыта элементами биб,
лиотеки.
Эквивалентный вентиль (ЭВ) — группа элементов БМК, соответствую
щая возможности реализации логической функции вентиля (обычно это двух
входовый элемент И–НЕ либо ИЛИ–НЕ). Понятие «эквивалентный вентиль»
предназначено для оценки логической сложности БМК.
Каналы трассировки — пути на БМК для возможного размещения меж
соединений.
3.4.1.
КЛАССИФИКАЦИЯ БМК

Классификация БМК показана на рисунке 3.13. Первоначальной и, в из
вестной мере, классической является структура канального БМК (рис. 3.14а).
Во внутренней (центральной) области такого БМК расположена матрица ба
зовых ячеек 1 и каналы для трассировки 2.
Каналы могут быть вертикальными и горизонтальными, как на рисун
ке 3.14а, либо только вертикальными (рис. 3.14б). Канальные БМК могут
иметь большие возможности по созданию связей, но имеют низкую плот
ность упаковки изза значительных затрат площади кристалла на области
межсоединений.
Канальная архитектура характерна для биполярных БМК, так как зна
чительная мощность рассеивания биполярных БЯ сама по себе препятствует
плотной их упаковке.
Повышение уровня интеграции БМК ведет к быстрому росту числа необ
ходимых межсоединений между базовыми ячейками, а значит и площади,
отводимой для них. Поиск путей создания БМК высокого уровня интегра
ции с минимизацией площади, отводимой под межсоединения, привел к бес,
канальной архитектуре БМК. Внутренняя область такого БМК содержит
плотно упакованные ряды базовых ячеек и не имеет фиксированных кана
лов для трассировки межсоединений (рис. 3.14в). В этом кристалле любая

Рис. 3.13

Классификация базовых матричных кристаллов

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

а

б

333

в

г
д

Рис. 3.14

Структуры БМК различных типов (а), (б), (в), (г) и расположение областей БМК (д):
1 — матрица базовых ячеек; 2 — каналы для трассировки.

область, в которой расположены БЯ (строка, столбец, либо их часть), может
быть использована как для создания логической схемы, так и для создания
межсоединений. Вследствие более рационального расположения связей в
бесканальном БМК уменьшается и задержка передачи сигналов по связям,
так как и длины, и паразитные емкости межсоединений уменьшаются.
Бесканальные БМК характерны для КМОПсхемотехники, в которой ком
пактность схемных элементов и малая мощность рассеяния БЯ при их рабо
те на не слишком высоких частотах способствуют возможностям плотной
упаковки базовых ячеек.
Бесканальные БМК реализуются в вариантах «море вентилей» и «море
транзисторов». Первый содержит массив законченных логических элемен
тов, второй — массив транзисторов.
Так как в бесканальных БМК, называемых иногда универсальными, по
ложение трассировочных каналов и ячеек на рабочем поле не является жест
ким и при проектировании конкретной МАБИС площадь кристалла может
перераспределяться между трассировочными каналами и функциональны
ми ячейками, потери площади кристалла снижаются. Например, в БМК с плот
ным расположением на рабочем поле рядов транзисторов в некоторых рядах
реализуются логические элементы, а другие ряды используются под трассиро
вочные каналы, в них транзисторы остаются нескоммутированными и не ис
пользуются (над ними проходят трассы). В зависимости от загруженности
каналов, для них может быть отведено различное число рядов транзисторов.
В КМОП БМК используются также архитектуры с переменной длиной
ячеек (рис. 3.14г). Здесь каждая строка представляет собою последовательное
соединение пар n и pканальных транзисторов. Если в такой длинной цепи

334

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

разместить в заданных местах пары запертых транзисторов, то цепочка бу
дет разделена на базовые ячейки произвольной длины. Возможность варьи
рования длиной БЯ ведет к более рациональному построению МАБИС и, сле
довательно, к повышению уровня интеграции реализуемых на БМК схем.
Внутренняя область кристалла (ВО) окружена периферийной областью
(ПО) (рис. 3.14д), расположенной по краям прямоугольной пластины БМК.
В периферийной области расположены специальные ПБЯ, набор схемных
элементов которых ориентирован на решение задач ввода/вывода сигналов,
а также контактные площадки (КП). Рост уровня интеграции ведет к воз
можностям реализации на одном кристалле все более сложных устройств и
систем. Это вызвало к жизни блочные структуры БМК, архитектура кото
рых упрощает построение комбинированных устройств, содержащих как
блоки логической обработки данных, так и память или другие специализи
рованные блоки. При этом в БМК реализуются несколько блоковподмат
риц, каждый из которых имеет как бы структуру БМК меньшей размерно
сти. Между блоками располагаются трассировочные каналы (рис. 3.15). На
периферии блоков изготавливаются внутренние буферные каскады для фор
мирования достаточно мощных сигналов, обеспечивающих передачу сигна
лов по межблочным связям, имеющим относительно большую длину.
Тип обрабатываемых сигналов (цифровые, аналоговые) влияет на каче
ство и состав схемных элементов базовых ячеек. В связи с этим БМК подразде
ляются на цифровые, аналоговые и цифроаналоговые. Аналоговые и цифроа
налоговые БМК, появившиеся позднее цифровых и менее распространенные,
имеют состав базовых ячеек, позволяющий получать на их основе такие схе
мы, как операционные усилители, аналоговые ключи и компараторы и т. д.
Классификация по используемой схемотехнике отражает только основ
ные варианты БМК. Варианты максимального быстродействия реализуются
на схемах типа ЭСЛ или, что более экзотично, на арсениде галлия. Большое
место занимает схемотехника КМОП, проявляющая свойственные ей извес
тные достоинства. На основе схемотехнологии ТТЛШ выполнялись БМК сред
него быстродействия.
Кроме перечисленных, известны и другие по схемотехнике БМК. Напри
мер, БМК на основе схемотехники БиКМОП, кремний на диэлектрике и др.
Однако эти варианты пока не принадлежат к числу широко распростра
ненных.

Рис. 3.15

Блочная структура БМК

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

335

Важной характеристикой БМК является число слоев межсоединений
(в настоящее время это 2–6). Многослойность облегчает трассировку и по
зволяет изготовлять БМК более высокого уровня интеграции. В простейшем
случае двухслойной трассировки на первом (нижнем) уровне обычно выпол
няются переменные соединения внутри БЯ (часть соединений не зависит от
реализуемой на БМК схемы и постоянна) и связи по вертикальным каналам.
Этот слой делается либо в виде диффузионной области самого кристалла,
либо в виде поликремниевых или металлических дорожек. Второй слой ме
таллизированных соединений дает разводку горизонтальных трасс и обслу
живающих линий (питание, «земля», синхронизация и т. д.).
В четырехслойном кристалле в первом слое задаются связи внутри БЯ,
во втором — вертикальные трассы, в третьем — горизонтальные, а в четвер
том — обслуживающие цепи.
При увеличенном числе слоев можно исключить трассировочные каналы
между ячейками, перейдя к бесканальным структурам.
На рисунке 3.16 показан компонентный состав БЯ БМК типа ЭСЛ, рас
считанный на реализацию двухъярусных логических элементов. Не рассмат
ривая функциональные возможности схем, получаемых на основе таких БЯ,
укажем только, что резисторы RO, входящие в состав источников тока для
вышележащих переключателей, могут включаться параллельно или после
довательно. Это дает возможность получить несколько значений переключа
емых токов, т. е. модификации схем, отличающиеся быстродействием и по,
требляемой мощностью.
На рисунке 3.17 представлен один из вариантов БЯ БМК типа КМОП.
Схемными элементами таких БЯ служат только транзисторы с p и nкана
лами. Число транзисторов в ячейке выбирается по результатам анализа
частоты использования различных логических элементов в устройствах за
данного класса и преобладающих требований по нагрузочной способности,

Рис. 3.16

Компонентный состав базовой ячейки БМК типа ЭСЛ

336

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.17

Вариант базовой ячейки БМК типа КМОП

быстродействию и т. д. Высокий коэффициент использования транзисторов
дают кристаллы с числом транзисторов в ячейке 4, 8 или 10. На рисунке 3.17
показаны топология и электрическая схема ячейки с 4 транзисторами. Квад
ратные элементы топологического рисунка — контактные площадки к зат,
ворам и фиксированные контактные окна к элементам ячейки. Транзисторы
можно соединять последовательно или параллельно, т. е. можно получать ти
повые схемы логических элементов И–НЕ и ИЛИ–НЕ. В схемотехнике КМОП
транзисторы с противоположными по типу проводимости каналами всегда ис
пользуются попарно, поэтому пары транзисторов могут иметь общий затвор.
Усложнение ячейки достигается объединением простых ячеек в группу.
3.4.2.
ПАРАМЕТРЫ БМК

Параметры БМК можно разделить на 4 группы:
· функциональные возможности (число эквивалентных вентилей, тип БЯ,
число МБЯ и ПБЯ, состав библиотеки функциональных ячеек и т. п.);
· электрические параметры (уровни напряжений, кодирующих логичес
кие сигналы, напряжения питания, потребляемые токи, задержки рас
пространения сигналов, максимальные частоты переключений и т. п.);
1232456378965 5 6 5
  25 6
78 5 6
5867 8

9 626 78
9298

253 28
5 6!8" #8
86269 2!8
2 69628"$%#8

9 9 6&8
5 6!8
4'6( 5 68

9

259

459

539 9

49

9
9

359

4389

439 9

5539

9 !!9
"#$%9

17&9

449

249

3597'(9

)9

*59

"7+ 9, -!
%9
17&9

59

4549

459 9

- -!. 925/09
1! 2!. 9
55239 39

5428

1

1 2 3 4 5 6 2 7 89 7

788

88

123456789

1

359

1

9

9)94 -+- 95 . 64 !#9, -! #97'(79

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

337

· конструктивнотехнологические параметры (тип корпуса, число выво
дов, число уровней металлизации, площадь кристалла и т. п.);
· эксплуатационные характеристики (устойчивость к воздействию вне
шних факторов, надежность и т. п.).
В таблице 3.1 приведены основные параметры некоторых отечественных
БМК, представляющих разные схемотехнологические типы.
На уровне мировых стандартов изготавливаются БМК с миллионами эк
вивалентных вентилей, обладающих задержками 0,1–0,2 нс.

3.5.
ПРОГРАММИРУЕМЫЕ
ВЕНТИЛЬНЫЕ МАТРИЦЫ
Такие ПЛИС (обозначаемые как ПВМ или FPGA) явились развитием БМК:
в них реализованы логические элементы, триггеры и межсоединения, кото
рые могут программироваться пользователем.
Архитектура ПВМ возникает из архитектуры БМК, если базовые ячейки
заменить на логические блоки, а периферийные ячейки — на блоки ввода/
вывода. Но, благодаря наличию программируемых матриц соединений, ПВМ
относят уже не к полузаказным интегральным схемам, как БМК, а к полно
стью готовым, которые, как и другие ПЛИС, могут программироваться
пользователем.
В ПВМ, а также в других сложных ПЛИС, в программируемых матрицах
соединений используются:
· перемычки;
· ЛИЗМОПтранзисторы с двойным затвором;
· ключевые транзисторы.
Перемычки обеспечивают возможность лишь однократного программи
рования, но позволяют создавать соединения с управляемыми параметрами
(сопротивление перемычки изменяется в зависимости от величины тока про
граммирования), которые могут сохраняться в течение десятков лет. (Так,
перемычки фирмы Actel, которые обозначают как ONO (в соответствии с их
структурой: «оксид — нитрид — оксид»), в первоначальном (исходном) со
стоянии не проводят ток. Для образования проводящей перемычки необхо
димо подать импульс напряжения.)
ЛИЗМОПтранзисторы используются в ПЛИС аналогично тому, как они ис
пользовались в ППЗУ, и позволяют реализовать перепрограммируемые ПЛИС.
Транзисторные ключи, управляемые триггерами памяти конфигурации,
также позволяют реализовать перепрограммируемые ПЛИС. Конфигурацией
называют процесс физической загрузки данных в устройство.
Если ПВМ (FPGA) реализованы с использованием транзисторных клю
чей, управляемых триггерами памяти конфигурации, то их называют ПВМ с
триггерной памятью конфигурации. Следует подчеркнуть, что при каждом
выключении питания конфигурация разрушается и, следовательно, при каж
дом включении питания требуется загрузка данных конфигурации, которые
должны быть сохранены в энергонезависимой памяти.

338

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 3.18

Логический блок фирмы Actel (a) и отечественного производства (б)

Логические блоки, являющиеся важными элементами архитектуры ПВМ,
могут содержать цепочки транзисторов, логические элементы И–НЕ, ИЛИ–
НЕ, мультиплексоры, программируемые ПЗУ и т. п. Если логические блоки
реализованы, например, в виде цепочки транзисторов, то это расширяет
возможности реализации логических функций, т. е. повышается гибкость
использования, однако усложняет систему связей в ПВМ в связи с большим
числом точек связей.
Построение логических блоков, например, с использованием мультиплек,
соров упрощает систему связей в ПВМ. Так, логический блок семейства АСТ1
фирмы Actel реализован на двухвходовых мультиплексорах (рис. 3.18а).
(В зарубежной литературе мультиплексоры изображают иначе, чем в нашей
(рис. 3.18б), располагая адресные входы сбоку.)
Система коммутации логических блоков в FPGA довольно сложна и пред
ставляет систему сегментированных связей, т. е. линии связи состоят из про
водящих участков (сегментов) разной длины, соединяемых друг с другом
программируемыми элементами. С целью оптимизации системы связи по
количеству программируемых элементов связи, минимизации задержек сиг
налов и т. п. используются иерархические системы связей, содержащие раз
личные разновидности линий связи: линии связи общего назначения, пря
мые связи, линии тактирования и т. п.
К ПВМ (FPGA) относятся ПЛИС фирмы Xilinx (ХС2000, ХС3000, ХС4000,
Spartan), фирмы Actel (ACT1, 1200XL, 3200DX) и др.

3.6.
ПРОГРАММИРУЕМЫЕ КОММУТИРУЕМЫЕ
МАТРИЧНЫЕ БЛОКИ
Такие ПЛИС (обозначаемые аббревиатурами ПКМБ или CPLD) яви
лись развитием PLD и содержат объединенные коммутационной матри
цей (программируемой матрицей соединений — PIA) логические блоки
(ЛБ), имеющие архитектуру ПМЛ (PAL). Такие логические блоки содер
жат макроячейки, каждая из которых состоит из программируемой матри
цы логических элементов И, фиксированной матрицы ИЛИ и других эле
ментов.
На периферии кристалла CPLD имеются блоки ввода и вывода сигналов.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

339

Рис. 3.19

Фрагмент CPLD семейства MAX3000

Система коммутации CPLD отличается от системы коммутации FPGA,
являясь не сегментированной, а непрерывной системой связей, и обеспечи
вает возможность коммутации логических блоков друг с другом, подачи на
требуемые входы логических блоков сигналов от различных источников:
сигналов обратной связи, сигналов от элементов ввода и вывода и т. п.
К CPLD относятся ПЛИС фирмы Altera (MAX3000, MAX7000), фирмы
Xilinx (XC7000, XC9500), а также ряд ПЛИС фирм Atmel, Vantis, Lucent и др.
Так, ПЛИС семейства МАХ3000 имеют архитектуру, близкую к архитек
туре МАХ7000 (первые CPLD фирмы Altera), и выполнены по КМОПтехно
логии с электрическим стиранием. Содержат от 32 до 256 макроячеек, объе
диненных в логические блоки (от 2 до 16). Рассчитаны на работу в системах с
уровнями сигналов 2,5 В; 3,3 В; 5 В. Имеется режим пониженного энерго
потребления, а также возможность задания бита безопасности для защиты
от несанкционированного тиражирования разработки. Корпусы МАХ3000
содержат от 44 до 208 выводов.
Фрагмент CPLD семейства МАХ3000 приведен на рисунке 3.19.

3.7.
ЗАПОМИНАЮЩИЕ
УСТРОЙСТВА
Работа программно управляемых цифровых вычислительных устройств
и систем заключается в последовательном выполнении команд программы.
В процессе работы происходит обращение за данными, при этом результа
ты работы одних устройств часто являются исходной информацией для ра
боты других. Постоянно происходит обмен информацией между отдельными

340

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

частями системы. Таким образом, для функционирования цифровых сис
тем обработки информации необходимы устройства, которые обеспечивали
бы хранение программы работы, хранение исходных данных и результатов
обработки, обмен цифровой информацией между отдельными частями сис
темы. Эти функции выполняют полупроводниковые запоминающие устрой
ства (ЗУ). Микросхемы памяти в общем объеме выпуска ИС занимают около
40% и играют важнейшую роль во многих системах различного назначения.
Микросхемы и системы памяти постоянно совершенствуются. Повышается
быстродействие микросхем ЗУ, растут объемы информации, которые могут
храниться в одной микросхеме, совершенствуется архитектура ИС. В насто
ящее время созданы и используются десятки различных типов ЗУ.
3.7.1.
ПАРАМЕТРЫ,
КЛАССИФИКАЦИЯ И СТРУКТУРА

Информационная емкость — максимально возможный объем хранимой
информации. Выражается в битах или словах (в частности, в байтах). Бит
хранится запоминающим элементом (ЗЭ), а слово — запоминающей ячей
кой, т. е. группой ЗЭ, к которым возможно лишь одновременное обраще
ние. Добавление к единице измерения множителя «к» (кило) означает ум
ножение на 210 = 1024, а множителя «М» (мега) — умножение на 220 =
= 1 048 576.
Организация ЗУ определяет: сколько слов и какой разрядности хранит
запоминающее устройство. ЗУ одинаковой емкости могут иметь разную
организацию. Например, ЗУ, хранящее 64 8разрядных слова, имеет емкость
512 бит. Ту же емкость имеет ЗУ, хранящее 128 4разрядных слов.
Быстродействие (производительность) ЗУ оценивают временем считыва
ния, записи и длительностью циклов чтения/записи. Время считывания —
интервал между моментами появления сигнала чтения и слова на выходе
ЗУ. Время записи — интервал после появления сигнала записи, достаточ
ный для установления запоминающей ячейки в состояние, задаваемое вход
ным словом. Минимально допустимый интервал между последовательными
чтениями или записями образует соответствующий цикл.
Для любой цифровой вычислительной системы характерна шинная струк
тура. Чтобы процессор мог однозначно выбрать нужную команду или дан
ные, он обращается к определенной ячейке ЗУ, которая имеет свой номер.
Этот номер называется адресом. Адрес ячейки передается по шине адреса A.
Очевидно, что число различных адресов, которые могут быть переданы по
шине, содержащей n проводников, равно
N = 2 n.
При этом самый младший адрес ячейки состоит из одних нулей A = 00...0,
а самый старший — из одних единиц A = 11...1 = 2n–1. Поэтому нумерация
ячеек начинается с нуля.
Типичный набор сигналов полупроводникового ЗУ (рис. 3.20) включает
следующие сигналы:

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

341

· А — адрес, разрядность которого и определяется мак
симально возможным числом хранимых в ЗУ слов.
Для полупроводниковых ЗУ число ячеек, размеща
емых в одной ИС, должно быть кратно целой степе
ни числа 2, например: 29 = 512; 210 = 1 кбайт = 1024;
220 = 1 Мбайт = 1048576. Разрядность адреса n свя
зана с числом ячеек N соотношением n = log2N. На
Рис. 3.20
пример, ЗУ с информационной емкостью 64 кбайт с
Типичные
байтной организацией имеет 16разрядные адреса,
сигналы ЗУ
выражаемые словами A = A15A14A13...A0;
· CS (Chip Select) или CЕ (Chip Enable) — разрешает или запрещает работу
данной микросхемы. Для организации памяти вычислительного устрой
ства одной микросхемы ЗУ обычно недостаточно. В этом случае с помо
щью сигнала CS обеспечивается обращение к нужной микросхеме, на ос
тальные же микросхемы при этом подается запрещающий уровень сигна
ла CS;
· R/W (Read/Write) — задает выполняемую операцию (при единичном зна
чении — чтение, при нулевом — запись);
· DI (Data Input) и DO (Data Output) — шины входных и выходных дан
ных, разрядность которых т определяется организацией ЗУ (разрядно
стью его ячеек). В некоторых ЗУ для входных и выходных данных ис
пользуется одна и та же шина, обозначаемая как DIO;
· OЕ (Output Enable) — осуществляет управление выходными буферными
каскадами. Чтобы ИС не нагружала выходные линии, ее выходные кас
кады кроме обычных состояний лог. 1 и лог. 0 имеют еще третье состоя
ние высокого выходного сопротивления, эквивалентного отключению ИС
от шины данных. Вход ОЕ обеспечивает перевод выходных буферных
каскадов в третье состояние.
Очередность поступления рассмотренных выше сигналов следующая.
Прежде всего подается адрес, чтобы последующие операции не коснулись
какойлибо другой ячейки, кроме выбранной. Затем сигналом CS (СЕ) разре
шается работа микросхемы, после чего подается сигнал чтения/записи R/W.
Если задана, например, операция чтения, то после подачи перечисленных
сигналов ЗУ готовит данные для чтения, что требует определенного време
ни, спустя которое на выходах DO появляются данные. По заднему фронту
сигнала R/W производится считывание данных. Если же задана операция
записи, то данные, подлежащие записи, подаются на входы DI и по заднему
фронту сигнала R/W происходит запись данных в ЗУ.
Для полупроводниковых ЗУ характерна специфическая характеристи
ка — свойство энергонезависимости — способность ЗУ сохранять данные
при отключении напряжения питания. Если ЗЭ обладают свойством энерго
независимости, то память, построенная на их основе, будет хранить инфор
мацию при отключенном питании неограниченно долгое время. Если же ЗЭ
этим свойством не обладают, а информацию необходимо сохранять, в память
вводят резервные источники питания, автоматически подключаемые при
снятии основного питания.

342

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

3.7.2.
КЛАССИФИКАЦИЯ ПОЛУПРОВОДНИКОВЫХ ЗУ

Важнейшим признаком ЗУ является способ доступа к данным, в соответ
ствии с которым их классифицируют на три типа: адресные ЗУ; ЗУ с после
довательным доступом; ЗУ с ассоциативным доступом.
Первыми были созданы полупроводниковые адресные ЗУ. Чтобы обра
титься к ячейке адресного ЗУ для чтения или записи информации, необхо
димо указать адрес этой ячейки. Эти ЗУ лежат в основе постоянной и опера
тивной памяти всех ЭВМ и вычислительных устройств, построенных на базе
микропроцессоров, в частности, устройств числового программного управ
ления станков (УЧПУ).
ЗУ с последовательным доступом используются там, где поступающие
данные могут быть выстроены в очередь. Очередь может обслуживаться либо
по принципу «первый пришел — первый ушел» — FIFO (first in first out),
либо «последний пришел — первый ушел» — LIFO (last in first out), т. е.
запись данных осуществляется не по какомулибо адресу, а в конец очереди,
а чтение — либо из конца, либо из начала очереди. ЗУ с последовательным
доступом могут использоваться, например, в видеопамяти, обеспечивающей
хранение данных о цвете и яркости каждой точки экрана монитора.
В ЗУ с ассоциативным доступом поиск информации осуществляется не
по адресу ячейки и не по месту в очереди, а по некоторому признаку. Отсюда
в их названии присутствует слово «ассоциация». Наиболее важной областью
использования ассоциативных ЗУ является КЭШпамять ЭВМ.
Адресные ЗУ. Эти ЗУ наиболее разработаны, и другие виды памяти часто
строят на основе адресной с соответствующими модификациями.
Адресные ЗУ делятся на:
· RAM (Random Access Memory) — русские синонимы ОЗУ (оперативные
ЗУ) или ЗУПВ (ЗУ с произвольной выборкой). Оперативные ЗУ хранят
данные, участвующие в обмене при исполнении текущей программы, ко
торые могут быть изменены в произвольный момент времени, либо коды
самой программы. Для этого программа предварительно должна быть заг
ружена в оперативную память. Запоминающие элементы ОЗУ, как пра
вило, не обладают энергонезависимостью;
· ROM (Read Only Memory) — русский эквивалент — ПЗУ (постоянные ЗУ).
В процессе работы вычислительного устройства содержимое ПЗУ не из
меняется. Процессор вычислительного устройства из этой памяти может
лишь прочитать данные или очередные команды программы. Отсюда бук
вальный перевод английского названия этого вида ЗУ — «память толь,
ко для чтения». На основе этого вида ЗУ изготавливается постоянная
память вычислительных устройств. Информация в микросхему ЗУ зано
сится либо в процессе ее производства, либо пользователем в специаль
ном режиме программирования.
ОЗУ делятся на статические и динамические. В статических ЗУ запо
минающими элементами являются триггеры, состоящие из нескольких тран
зисторов. В динамических ЗУ информация хранится в виде зарядов конден,
саторов, образуемых элементами МОПтранзисторов, и для одного ЗЭ доста

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

343

точно одного транзистора. Поэтому емкость динамических ЗУ в несколько
раз превышает емкость статических. Статические ЗУ называются SRAM
(Static RAM), а динамические — DRAM (Dynamic RAM).
Статические ОЗУ можно разделить на асинхронные, тактируемые (син,
хронные) и конвейерные. В асинхронных сигналы управления могут зада
ваться как импульсами, так и уровнями. Например, сигнал разрешения ра
боты CS может оставаться неизменным и разрешающим на протяжении мно
гих циклов обращения к памяти. В тактируемых ЗУ сигнал разрешения
работы CS в каждом цикле обращения к памяти должен переходить из пас
сивного состояния в активное, т. е. должен формироваться фронт этого сиг
нала в каждом цикле. Этот тип ЗУ называют также синхронным. В конвей
ерных ЗУ тракт передачи данных реализован по конвейерному принципу.
Конвейер работает с тактовой частотой процессора. Это позволяет повысить
темп передачи данных в несколько раз.
Так как динамические ЗУ характеризуются наибольшей информацион
ной емкостью, именно они используются как основная память ЭВМ. Разра
ботаны многочисленные схемы повышенного быстродействия.
Статические ЗУ в 4–5 раз дороже динамических и во столько же раз меньше
по информационной емкости. Их достоинством является более высокое быст
родействие, а типичной областью использования — схемы КЭШпамяти.
Постоянная память типа ROM (M) программируется при изготовлении
методами интегральной технологии с помощью одной из используемых при
этом масок. Поэтому в русской терминологии эти ЗУ называются масочны
ми ПЗУ. Для потребителя это в полном смысле постоянная память, так как
изменить ее содержание он не может.
В следующих трех разновидностях ROM в обозначениях присутствует
буква Р (от Programmable). Это программируемая пользователем память
(в русской терминологии ППЗУ — программируемые ПЗУ). Для записи ин
формации в ЗЭ подаются специальные электрические сигналы. В ЗУ типа
PROM данные могут быть занесены один раз путем прожигания плавких
перемычек или, наоборот, за счет создания перемычек путем электрическо
го пробоя. В ПЗУ типа EPROM и EEPROM имеется возможность стирания ста
рой информации и записи новой, поэтому их называют репрограммируемыми
ПЗУ. В EPROM стирание выполняется путем облучения кристалла ультрафио
летовыми лучами, а в EEPROM — электрическими сигналами. Программиро
вание этих разновидностей ROM обычно производится пользователем с по
мощью специальных приборов — программаторов в лабораторных условиях.
Память типа Flash по запоминающему элементу подобна памяти типа
EEPROM, но их отличие — в скорости стирания информации. Чтобы стереть
информацию из ПЗУ типа EEPROM, необходимо обратиться к каждой запоми
нающей ячейке, что требует сравнительно большого времени. В ПЗУ типа Flash
вся информация может быть стерта подачей одного сигнала, т. е. мгновенно
(flash — вспышка). В некоторых ПЗУ типа Flash весь объем запоминающих
ячеек делится на блоки и стирание информации осуществляется поблочно.
ЗУ с последовательным доступом. В ЗУ этого класса записываемые дан
ные образуют очередь. Считывание происходит из очереди слово за словом

344

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

либо в порядке записи, либо в обратном порядке. Моделью такого ЗУ являет
ся последовательная цепочка запоминающих элементов, в которой данные
передаются между соседними элементами.
Прямой порядок считывания имеет место в буферах FIFO, a также 8 фай
ловых и циклических ЗУ.
Разница между памятью FIFO и файловым ЗУ состоит в том, что в FIFO
запись в пустой буфер сразу же становится доступной для чтения, т. е. посту
пает в конец цепочки. В файловых ЗУ данные поступают в начало цепочки и
появляются на выходе после некоторого числа обращений, равного числу эле
ментов в цепочке. Записываемые данные объединяются в блоки, обрамляемые
специальными символами конца и начала (файлы). Прием данных из файлово
го ЗУ начинается после обнаружения приемником символа начала блока.
В циклических ЗУ слова доступны одно за другим с постоянным перио
дом, определяемым емкостью памяти. К такому типу среди полупроводни
ковых ЗУ относится видеопамять (VRAM).
Считывание в обратном порядке свойственно стековым ЗУ, для которых
реализуется принцип «последний пришел — первый ушел». Такие ЗУ назы
вают буферами LIFO.
Ассоциативные ЗУ. ЗУ этого типа реализует поиск информации по неко
торому признаку, а не по ее расположению в памяти (адресу или месту в очере
ди). В наиболее полной версии все хранимые в памяти слова одновременно про
веряются на соответствие признаку, например, на совпадение определенных
полей слов — тегов (от англ. tag) с признаком, задаваемым входным словом
(теговым адресом). Таким признаком может быть полный адрес ячейки опера
тивной памяти. Заметим, что емкость оперативной памяти современных ЭВМ
составляет сотни мегабайт, в то время как емкость ассоциативного ЗУ измеря
ется сотнями килобайт. На выход выдаются слова, удовлетворяющие призна
ку. Принцип выдачи слов (если тегу удовлетворяют несколько слов), а также
принцип записи новых данных могут быть разными. Основная область приме
нения ассоциативной памяти современных ЭВМ — КЭШпамять данных.
3.7.3.
СТРУКТУРА АДРЕСНЫХ ЗУ

В полупроводниковых ЗУ адресного типа можно выделить две основные
функциональные части: матрицу запоминающих элементов, обеспечиваю
щую хранение данных, и схему выборки, обеспечивающую запись или счи
тывание информации в выбранной ячейке памяти (рис. 3.21). Матрица ЗЭ —
прямоугольная и в ранних образцах ЗУ имела размерность
M = k × m,
где М — информационная емкость памяти в битах; k — число хранимых
слов; т — их разрядность. Схема выборки состоит из дешифратора адресно
го кода DC и усилителей записи/считывания.
Каждая строка матрицы ЗЭ соответствует ячейке памяти и хранит одно
слово данных, а номера строк соответствуют адресам ячеек. Адрес выбран
ной ячейки по шине адреса поступает на все микросхемы памяти, но воспри

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

345

нимается только той микросхемой, на которую пришел разрешающий сиг
нал СS (Chip Select — выбор кристалла).
С приходом сигнала CS дешифратор адресного кода активизирует одну
из выходных линий, разрешая одновременный доступ ко всем элементам
выбранной строки. Одноименные разряды всех ячеек образуют столбцы мат
рицы, соединяемые вертикальными линиями — внутренними линиями дан
ных. Если осуществляется операция чтения, то состояния ЗЭ выбранной стро
ки транслируются по этим линиям, усиливаются и выдаются на внешнюю
шину данных. Если же выполняется операция записи, то усилители уста
навливают на линиях уровни напряжения в соответствии с записываемыми
данными, и ЗЭ переходят в соответствующие состояния «нуля» или «едини
цы». Подобная структура ЗУ получила название структуры 2D.
Структура 2D может быть использована только в ЗУ малой информаци
онной емкости. С ростом емкости возрастает сложность дешифратора, по
скольку число его выходных линий равно числу хранимых слов. Для ЗУ боль
шой информационной емкости структура была усовершенствована, она полу
чила название структуры 2DM. На рисунке 3.22 показана такая структура

Рис. 3.21

Структура ЗУ типа 2D

Рис. 3.22

Структура ЗУ типа 2DM

346

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

для ЗУ типа ROM. В ней возбужденный выход дешифратора DCX попрежне
му выбирает целую строку матрицы ЗЭ. Однако, в отличие от предыдущей
структуры, длина строки не равна разрядности хранимых слов, а многократ
но ее превышает. Число строк матрицы, а значит, и число выходов дешифра
тора, теперь меньше количества хранимых слов. Для выбора одной из строк
служат не все разряды адресного кода, а их часть An–1, ..., Ak. Остальные
разряды адреса (от Аk–1 до A0) используются для того, чтобы выбрать необхо
димое слово из множества слов, содержащихся в этой строке. Это выполня
ется с помощью мультиплексоров, на адресные входы которых подаются коды
Аk–1, ..., A0. Длина строки равна m2, где т — разрядность хранимых слов.
Каждый отрезок строки длиной 2k хранит все одноименные (нулевые, пер
вые, ..., mе) разряды всех 2k слов этой строки. Из каждого такого отрезка
мультиплексор выбирает один бит. Количество мультиплексоров соответ
ствует количеству разрядов в слове. Таким образом, на выходах мультиплек
соров формируется выходное слово. По разрешению сигнала СS, поступаю
щего на входы ОЕ управляемых буферов с тремя состояниями, выходное
слово передается на внешнюю шину.
Структура 2DM используется не только для ЗУ типа ROM, но и для ЗУ
типа RAM с операциями чтения и записи. В этих ЗУ вместо мультиплексо
ров используются управляемые буферы данных, выполняющие не только
функции мультиплексирования и выдачи данных в шину DO, но и функции
приема данных по шине DI и формирования сигналов записи для соответ
ствующих ЗЭ. Направление передачи данных определяется сигналом R/W,
а управление буферами данных осуществляется дешифратором.

3.8.
МИКРОПРОЦЕССОРЫ
И МИКРОКОНТРОЛЛЕРЫ
Термин «микропроцессор» появился в начале 70х годов XX века и за
30 лет стал настолько популярным, что сегодня трудно встретить человека,
который с ним не знаком. Микропроцессоры являются основой любого ком
пьютера, на них основана работа разнообразных систем обработки информа
ции, систем управления техническими средствами, технологическими про
цессами. Можно сказать, что именно микропроцессоры обеспечили проник
новение вычислительной техники в самые разнообразные сферы жизни.
Микропроцессор (МП) — программноуправляемое устройство, осуществ
ляющее процесс обработки цифровой информации и управление им, постро
енное на одной или нескольких БИС/СБИС.
Основное отличие МП от всех ранее рассмотренных цифровых устройств
заключается в способе обработки информации. В обычных цифровых уст
ройствах — последовательностных или комбинационных — обработка вход
ных сигналов осуществляется аппаратно и результат определяется схемой
соединения различных элементарных узлов — конъюнкторов, дизъюнкторов,
триггеров и т. д. В МП процесс обработки информации осуществляется про,
граммно, т. е. путем последовательного выполнения элементарных действий —

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

347

команд программы, и результат обработки определяется этой программой.
Решаемая задача, таким образом, задается программой, а сами аппаратные
средства (микропроцессор и набор дополнительных ИС) остаются неизмен
ными. Это определяет универсальность устройств и систем на основе МП.
Микропроцессоры появились, когда уровень развития микроэлектрони
ки позволил в одной ИС разместить все узлы, необходимые для работы уст
ройств программной реализации алгоритмов. Такие устройства назывались
процессорами. Процессоры ЭВМ, выполненные на транзисторах, а затем и
на элементах малой и средней степени интеграции, представляли собой це
лые шкафы, начиненные платами. БИС, выполняющие все функции процес
сора, пусть и над словами малой разрядности, получили название «микропро
цессоры», а электронные системы, главным вычислительноуправляющим
узлом которых является микропроцессор, стали называться микропроцес,
сорными системами.
В составе микропроцессорной системы всегда можно выделить микроЭВМ
и набор устройств ввода/вывода информации (поскольку они находятся за
пределами микроЭВМ, их называют внешними устройствами (ВУ)). Кроме
микропроцессора в микроЭВМ входят также память и устройства, непосред
ственно взаимодействующие с внешними устройствами. Набор микросхем,
пригодных для совместного применения в составе микроЭВМ, называют
микропроцессорным комплектом БИС/СБИС (МПК). Микросхемы, входя
щие в МПК, могут быть выполнены по различным технологиям, но они дол
жны быть совместимы по архитектуре, электрическим параметрам, конст
руктивным признакам.
Приведенное выше классическое определение микропроцессора было
сформулировано, когда микропроцессорная техника только начинала раз
виваться. При этом сразу наметились два направления. Первое — разработ
ка однокристальных МП, второе — многокристальных. В однокристальных
МП все элементы процессора размещались в одной БИС, при этом разряд
ность обрабатываемых слов составляла 1 байт, а система команд была раз и
навсегда заданной. Эти МП выполнялись по МОПтехнологии, которая в то
время не могла обеспечить высокого быстродействия. Более быстродейству
ющими были ИС на основе ТТЛШтехнологии, но уровень интеграции в то
время не позволял в одной ИС совместить все узлы процессора. Тогда схема
процессора была разделена на части — секции небольшой (2 бита) разрядно
сти, осуществляющие более элементарные (чем команды) действия — мик
рокоманды. Каждая секция выполнялась в виде отдельной БИС. Путем пос
ледовательного их соединения обеспечивалось наращивание разрядности
обрабатываемых слов. Для выработки команд, складывающихся из последо
вательности микрокоманд, разрабатывались другие БИС — блоки микропрог
раммного управления. Таким образом, чтобы собрать схему процессора тре
бовалось несколько БИС. Такие МП назывались многокристальными.
В настоящее время уровень развития КМОПтехнологии стал настолько
высок, что однокристальные МП практически вытеснили многокристаль
ные из большинства областей применения, оставив за ними узкую область
специализированной вычислительной техники.

348

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

3.8.1.
СТРУКТУРА И ПРИНЦИП РАБОТЫ
МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ

Структура любой микропроцессорной системы является магистрально,
модульной. Это означает, что в ней можно выделить набор модулей — уст
ройств, подключенных к общим магистралям, называемых шинами. Под
шиной понимают набор линий связи, по которым передается информация
определенного типа, осуществляется обмен информацией между различны
ми модулями системы.
Обобщенная структура микропроцессорной системы представлена на ри
сунке 3.23.
Любую микропроцессорную систему можно представить как микроЭВМ
и набор ВУ. Под внешними устройствами понимают устройства двух типов:
· устройства ввода/вывода информации, обеспечивающие вычислительный
процесс и связь с оператором (монитор, клавиатура, внешние запомина
ющие устройства и т. д.);
· устройства, обеспечивающие управление техническими средствами тех
нологического оборудования, станками и т. п.
Кроме микропроцессора, который также называют центральным про,
цессорным элементом, в состав микроЭВМ входят ПЗУ, ОЗУ и блок интер
фейса. ПЗУ обеспечивает хранение неизменяемых программ работы систе
мы. Если это универсальная система типа персонального компьютера, то в
ПЗУ хранится программа базовой системы ввода/вывода, обеспечивающая
функционирование и начальную загрузку системы — инициализацию. Если
это специализированная система, типа устройства числового программного
управления, то в ПЗУ заносится все программное обеспечение системы. ОЗУ
предназначено для хранения информации, которая может изменяться в процес
се работы системы. Это могут быть данные, промежуточные результаты вычис
лений и программы, исполняемые в текущий момент времени. В простых
системах это только входная информация и промежуточные результаты.

Рис. 3.23

Структура микропроцессорной системы

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

349

Весь обмен информацией МП с ВУ осуществляется через блок интерфей
са. ВУ передают данные из внешней среды в МП или ОЗУ или получают их из
микроЭВМ. Для подключения ВУ к микропроцессорной системе его сигна
лы, скорость передачи информации, формат слов необходимо привести к
стандартному виду, с которым работает МП. Все эти преобразования данных
выполняются в интерфейсном блоке. Фактически блок интерфейса это на
бор различных узлов — адаптеров и контроллеров. Сложные ВУ, типа мо
нитора или накопителей на магнитных дисках, подключаются через кон,
троллеры ВУ, которые обеспечивают не только преобразование данных, но
и управление самими ВУ. Они на структурной схеме не показаны.
Взаимодействие узлов микроЭВМ между собой осуществляется с помо
щью трех шин: шины адреса (ША), шины данных (ШД) и шины управления
(ШУ). Чтобы МП мог однозначно выбрать нужную ячейку памяти или ре
гистр ВУ, они имеют адреса. Адрес ячейки (регистра) передается от МП в
память или интерфейсный блок по ША. ША однонаправленная, так как на
правление передачи информации по ней только одно — из МП. В отличие от
нее ШД является двунаправленной, так как передача данных по ней осуще
ствляется как из МП в память и интерфейс, так и наоборот. ША и ШД состо
ят из параллельных линий, передача информации по которым осуществля
ется одновременно для всех линий (поэтому на рисунке эти шины обозначе
ны широкими стрелками). Число линий ШД определяется разрядностью МП,
а ША — объемом памяти, т. е. разрядностью двоичного кода, необходимого
для адресации всех ячеек. ШУ состоит из отдельных линий, по которым
передаются те или иные управляющие сигналы. Естественно, что они пере
даются не одновременно, поэтому на рисунке ШУ обозначена узкими стрел
ками. В основном это сигналы, передаваемые из МП в остальные узлы, но
некоторые имеют обратную направленность — в МП. Примером первых мо
гут служить сигналы чтения и записи, указывающие, какую именно следует
выполнять операцию с ячейкой, адрес которой выставлен на ША. Ко вторым
относят осведомительные сигналы запроса обслуживания, поступающие от
ВУ, а также сигнал сброса МП в начальное (нулевое) состояние.
Внешние устройства в зависимости от способа передачи информации раз
деляются на две большие группы: устройства, обменивающиеся параллель
ными словами данных (на рисунке они подключены к параллельной шине),
и устройства, обменивающиеся информацией в последовательном коде, т. е.
последовательно, бит за битом (подключены к однопроводной шине, обозна
ченной узкой стрелкой).
Основными узлами МП являются устройство управления (УУ), регистр
команд (РК), дешифратор команд (ДШК), арифметико,логическое устрой,
ство (АЛУ), регистр флажков (РФ), набор внутренних регистров, разделя
емых на адресные регистры (РА) и регистры данных (РД), программный
счетчик (ПС), устройство управления шинами (УУШ).
Координация работы всех узлов в соответствии с выполняемой командой
осуществляется тремя узлами: УУ, РК и ДШК. РК обеспечивает хранение
команды в течение всего цикла ее исполнения, а ДШК выполняет расшифров
ку кода этой команды. УУ вырабатывает серию импульсов, обеспечивающих

350

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

последовательное и слаженное срабатывание узлов МП в соответствии с вы
полняемой командой. Для выработки управляющих импульсов на вход УУ
поступают импульсы синхронизации от внешнего генератора. Такой генера
тор может быть также встроен в УУ. Кроме управления внутренними узлами
УУ обеспечивает прием и выдачу внешних управляющих сигналов.
АЛУ обеспечивает выполнение всех операций, с помощью которых осу
ществляется переработка данных в МП. Оно может выполнять несложные
арифметические, логические и сдвиговые операции. Количество операндов,
т. е. двоичных чисел, над которыми выполняются действия в АЛУ, может
колебаться от одного до двух. Например, при инвертировании (логическое
НЕ) АЛУ достаточно одного операнда, а для операции сложения двух чисел
необходимо два операнда. Перечень операций, выполняемых АЛУ, зависит
от типа МП. Для большинства МП в АЛУ выполняются следующие опера
ции: сложение, вычитание, логические И, ИЛИ, НЕ, исключающее ИЛИ
(сумма по модулю 2), сдвиг вправо, сдвиг влево, сложение с единицей (инк
ремент), вычитание единицы (декремент). Сложные арифметические опера
ции, такие как умножение и деление, АЛУ не выполняет. В зависимости от
результата операции АЛУ формирует признаки результата, называемые
флажками. Эти признаки используются не в текущей, а в последующих ко
мандах, поэтому для их хранения в МП используется РФ.
Регистры — составная и очень важная часть МП. Каждый регистр МП
можно использовать для временного хранения одного слова данных. Неко
торые регистры имеют специальное назначение, другие — многоцелевое.
Внутренние РА и РД являются внутренней памятью МП. РА используются
для временного хранения двоичных чисел, с помощью которых МП вычис
ляет адреса ячеек памяти, к которым он обращается в процессе работы. РД
используются как для непосредственного хранения операндов, так и для вы
числения адресов ячеек ОЗУ, хранящих операнды. Через РД также осуще
ствляется обмен информацией между МП и ВУ. Программный счетчик слу
жит для хранения адреса ячейки памяти, в которой хранится очередная ис
полняемая команда программы.
Выполняя программу, МП обрабатывает команду за командой, которые
обычно располагаются в ячейках памяти последовательно одна за другой.
Команда задает выполняемую операцию и содержит сведения, где находятся
операнды. Выполнение команды можно разбить на две фазы: фазу выборки
команды и фазу ее исполнения. Первая фаза начинается с того, что МП выс
тавляет на ША содержимое ПС, хранящее адрес ячейки памяти с очередной
командой. Содержимое ячейки выставляется на ШД, МП считывает инфор
мацию с ШД и помещает команду в РК.
Вторая фаза заключается в собственно выполнении команды. При этом
сначала МП должен подготовить операнды. Операнды могут храниться как в
самом МП, так и в ОЗУ. В первом случае они хранятся в регистрах данных, и
МП может переходить к непосредственному исполнению математической или
логической операции в соответствии с кодом команды. Во втором случае МП
должен сначала вычислить адрес ячейки ОЗУ, хранящей операнд, потом вы
ставить этот адрес на ША и считать содержимое указанной ячейки ОЗУ и

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

351

только затем выполнить операцию. Выполнение операции осуществляется в
АЛУ, после чего результат должен быть помещен на место первого операнда.
Если это один из внутренних регистров МП, результат сразу же переписыва
ется в этот регистр, если это ячейка ОЗУ, требуется еще один цикл обраще
ния к памяти. Таким образом, время исполнения команды зависит от коли
чества циклов обращения к памяти, и самыми короткими являются те ко
манды, в которых операнды хранятся непосредственно в МП.
Во время выполнения команды при каждом обращении МП к памяти про
грамм содержимое ПС автоматически увеличивается на единицу. Команды
могут занимать не только одну ячейку памяти, а две и даже три, при этом,
чтобы считать всю команду, МП должен несколько раз обратиться к памяти
программ. В результате в конце выполнения команды в ПС уже хранится
адрес следующей, и МП готов к выполнению очередной команды. Отсюда и
название этого регистра — программный счетчик.
Регистр ПС хранит адрес следующей выполняемой команды только в слу
чае естественного порядка следования команд программы — команда за ко
мандой. В случае разветвления алгоритма в зависимости от выполнения или
невыполнения заданного условия необходимо идти по одной из двух ветвей
программы. Такие разветвления выполняются с помощью команд условного
перехода. Для этого в команде условного перехода задается проверяемое ус
ловие и указывается адрес команды, подлежащей исполнению в случае вы
полнения условия. При невыполнении условия сохраняется естественный
порядок следования команд, т. е. выполняется следующая по порядку ко
манда. Так как адресация осуществляется через программный счетчик, то
при выполнении заданного условия в ПС загружается адрес, указанный в
команде, если же условие не выполняется, то адрес следующей команды
оказывается уже сформированным в ПС. Проверка тех или иных условий в
МП обычно заключается в анализе признаков результата, которые были
сформированы при исполнении предыдущей команды и сохранены в регист
ре флажков.
В процессе работы МП постоянно обращается к ША и ШД. Передача ин
формации внутри МП осуществляется по внутренним шинам, которые не
посредственно не связаны с внешними шинами. Для передачи адресов и дан
ных из МП во внешние шины и приема данных с ШД в МП необходимо буфер
ное устройство, которым служит устройство управления шинами (УУШ).
В простейшем случае — это набор буферных регистров, управляемых УУ.
Буферный регистр адреса принимает данные с внутренней шины и хранит
его в течение цикла обращения к памяти или ВУ, при этом адрес через вы
ходные каскады регистра выставляется на ША. Буферный регистр данных —
двунаправленный и может как передавать данные с внутренней шины во
внешнюю, так и принимать их с внешней ШД и передавать во внутреннюю.
Эти регистры имеют третье состояние и переводятся в него, когда МП с ША и
ШД не работает. В более сложных МП в состав УУШ помимо буферных вхо
дит набор внутренних регистров, некоторые адресные регистры и комбина
ционные схемы. Такое УУШ работает самостоятельно, обеспечивая взаимо
действие МП с внешними шинами.

352

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

3.8.2.
РЕЖИМЫ ОБМЕНА
В МИКРОПРОЦЕССОРНОЙ СИСТЕМЕ

В процессе работы в микропроцессорной системе постоянно происходит
обмен информацией между МП и внешними устройствами. При этом воз
можны три режима обмена:
· программноуправляемый обмен;
· обмен по инициативе ВУ с прерыванием работы МП;
· обмен между ВУ и памятью в режиме прямого доступа к памяти.
Наиболее простой — программно,управляемый обмен. В этом режиме вза
имодействие МП с ВУ осуществляется по инициативе МП в процессе выпол
нения основной программы. Имеются ВУ двух типов: всегда готовые к обме
ну и не всегда готовые к обмену. В первом случае обмен осуществляется без
задержки. Во втором — МП вынужден ожидать готовности устройства к об
мену. При этом программа не выполняется, МП ждет появления сигнала
готовности ВУ к обмену и только после его появления выполняет операцию
обмена. Так как МП в это время не выполняет полезной работы, а его быстро
действие гораздо выше быстродействия ВУ, такой режим обмена сопряжен с
непроизводительными потерями времени.
Обмен по инициативе ВУ с прерыванием работы МП более производи
тельный, так как время ожидания МП исключается. При своей готовности к
обмену ВУ сообщает об этом МП специальным сигналом запроса прерыва,
ния. Процессор завершает выполнение текущей команды программы, выда
ет сигнал подтверждения прерывания и переходит к выполнению подпрог
раммы обмена с ВУ. Эта подпрограмма носит название подпрограммы обслу
живания прерывания. Чтобы начать выполнение подпрограммы, достаточно
адрес ее первой команды загрузить в ПС. Но в результате выполнения про
граммы содержимое всех внутренних регистров МП уже не будет соответ
ствовать тому, что было в момент прерывания. Поэтому возникает необходи
мость сохранения состояния МП на момент прерывания в оперативной памя
ти, чтобы можно было вернуться к прерванной основной программе. Для
этого в микропроцессорных системах используется так называемая стеко,
вая память. Стек — это область памяти, запись в которую и считывание
осуществляется по принципу «последний пришел — первый ушел». Про
цесс функционирования стека напоминает работу с пачкой документов, ког
да каждый новый документ кладется сверху пачки, т. е. самый первый по
времени поступления документ оказывается в самом низу пачки и его рас
смотрение происходит в последнюю очередь, в то время как последний доку
мент рассматривается в первую очередь. Точно так же в стековую память
осуществляется загрузка данных. При переходе от текущей программы к
программе обслуживания прерывания содержимое некоторых адресных ре
гистров МП заносится в стековую память автоматически. Запись содержи
мого остальных регистров должна быть предусмотрена в начале программы
обслуживания прерывания с помощью специальных команд работы со сте
ком. При этом в конце программы должны стоять команды, обеспечиваю
щие восстановление состояния регистров МП.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

353

Рис. 3.24

Процессы записи данных в стек и извлечения из стека

Для работы со стековой памятью в МП есть специальный регистр — указа,
тель стека (УС). Этот регистр всегда содержит адрес «верхней» (по аналогии
со стопкой документов) загруженной ячейки стека, называемой вершиной сте
ка. На рисунке 3.24 показаны процессы записи и извлечения данных из стека.
При включении данных в стек происходит автоматическое уменьшение
содержимого УС на единицу, а при извлечении — увеличение на единицу.
Таким образом, при работе со стековой памятью МП не нужно вычислять
адрес ячейки памяти, так как он всегда имеется в УС.
Причиной прерывания в микропроцессорных системах может быть не
только готовность медленно действующего ВУ к обмену. Прерывание может
быть вызвано действиями оператора, когда возникает необходимость вме
шаться в ход управляемого процесса. В режиме прерывания осуществляется
также работа МП с различными технологическими устройствами и система
ми в случае возникновения аварийных ситуаций.
Режим обмена внешнего устройства с памятью в режиме прямого досту,
па к памяти (ПДП) используется при передаче больших объемов информа
ции. Например, в режиме ПДП осуществляется передача информации между
ОЗУ и внешней памятью. Если бы такой обмен осуществлялся под управлени
ем МП, то каждое слово данных сначала необходимо было прочитать из памя
ти и поместить его в МП и только затем из МП передать приемнику — регист
ру ВУ. Такой обмен потребовал бы слишком больших непроизводительных
затрат времени. В режиме ПДП происходит передача данных между памятью
и ВУ без участия процессора. При этом микропроцессор отключается от шин
адреса и данных, и весь процесс обмена осуществляется под управлением спе
циального контроллера ПДП. Происходит временный захват системных шин
со стороны ВУ, памяти и контроллера ПДП. Режим ПДП начинается с того,
что ВУ сигнализирует процессору о своем «желании» начать обмен с памятью
выдачей сигнала запроса захвата шин. Если процессор разрешает такой об
мен, он выдает сигнал разрешения захвата, отключается от системных шин и
передает управление контроллеру ПДП. В режиме ПДП выдача данных на
ШД источником и считывание их с ШД приемником происходит в одном цик
ле записи/чтения. За счет устранения одного лишнего цикла записи/чтения
значительно увеличивается темп передачи данных.

354

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

3.8.3.
ОДНОКРИСТАЛЬНЫЙ МП INTEL 8086 (К1810 ВМ86)

В настоящее время однокристальные МП с фиксированной системой ко
манд и фиксированной разрядностью самые распространенные в средствах
вычислительной техники. В своем развитии они претерпели целый ряд схе
мотехнических и архитектурных усовершенствований, однако базовая струк
тура и основополагающие принципы их работы остались прежними. Изу
чать микропроцессоры лучше всего на конкретном образце. В качестве тако
го образца был выбран МП Intel 8086 и его российский аналог К1810 ВМ86.
Этот МП был разработан в конце 70х годов. Именно с его появлением нача
лась интенсивная компьютеризация всех областей деятельности, включая
науку, производство, медицину, образование и просто быт.
МП Intel 8086 был создан для использования в качестве процессора в пер
сональных компьютерах. Этот МП — 16разрядный, поэтому его вычисли
тельные возможности стали совместимы с возможностями процессоров боль
ших ЭВМ. В настоящее время в компьютерах используются гораздо более
мощные МП, а сферой использования этого МП остаются средства автомати
зации производственных процессов. Однако идеи, заложенные в нем, про
должали развиваться в последующих типах МП — 80186, 80286, 80386, 80486
(обратите внимание на две последние цифры каждого МП). МП Pentium так
же можно считать дальнейшим развитием МП 8086, и первоначально он дол
жен был иметь шифр 80586. В некоторых литературных источниках все се
мейство МП Pentium также проходит под номерами 80–86.
СТРУКТУРА МП INTEL 8086

Как известно, перед тем как МП начинает выполнять команду, он дол
жен ее считать из памяти программ. В первых МП процессы чтения очеред
ной команды и ее выполнения производились последовательно друг за дру
гом. В МП 8086 впервые был применен принцип совмещения во времени вы
полнения очередной команды с выборкой следующей. Этот принцип получил
название конвейерного и был положен в основу работы всех последующих
типов МП. Для этого МП (рис. 3.25) разделен на два сравнительно независи
мых устройства: операционное устройство ОУ и шинный интерфейс (ШИ).
Операционное устройство осуществляет выполнение операций (матема
тических, логических и т. д.), заданных командой. Шинный интерфейс вы
бирает команды из памяти программ, считывает операнды из памяти или
ВУ, записывает результаты. Оба устройства работают параллельно, и пока
ОУ выполняет операцию, ШИ подготавливает к выполнению следующую
команду.
ОУ содержит набор 16разрядных регистров, доступных при программи
ровании микропроцессора, т. е. регистров для занесения или извлечения ин
формации по командам программы. В состав ОУ входят регистры данных и
адресные регистры (рис. 3.26). Регистры данных могут использоваться для хра
нения операндов и результатов операций. Каждый из них можно разделить и
использовать как два независимых 8разрядных регистра. В этом случае стар
шая половина регистра обозначается буквой H (high), а младшая — L (low).

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

355

Рис. 3.25

Структура микропроцессора Intel 8086

Рис. 3.26

Внутренние регистры микропроцессора

Каждый из регистров данных кроме арифметических функций имеет так
же и специальное назначение в некоторых командах. Так, через регистр АХ
(accumulator — аккумулятор) осуществляется передача и прием данных меж
ду микропроцессором и внешними устройствами в командах ввода/вывода.
Регистр ВХ (base — база) может использоваться для хранения базового дво
ичного числа, используемого при вычислениях адресов ячеек ОЗУ. Регистр
СХ (counter — счетчик) в некоторых командах используется как счетчик.
Регистр DX (data — данные) в некоторых командах ввода/вывода содержит
адрес регистра внешнего устройства — порта ввода/вывода.
Адресные регистры могут использоваться только для хранения 16раз
рядных двоичных чисел, используемых при вычислении адресов ячеек ОЗУ.
Регистры SI и DI называют индексными (index), а BP и SP — указательны
ми (pointer — указатель). Регистры SI, DI и ВР используются во многих
командах для адресации ячеек ОЗУ и являются универсальными адресными
регистрами. Регистр SP — специальный регистр, предназначенный для ра
боты со стеком (stack pointer — указатель стека).
В состав ОУ также входят АЛУ, буферные регистры, регистр состояния
процессора и схема управления. АЛУ, как и во многих МП, обеспечивает

356

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

выполнение арифметических, логических и сдвиговых операций, формируя
при этом признаки результата. Буферные регистры используются для вре
менного хранения операндов и результата операции во время выполнения
команды. Эти регистры недоступны для пользователя. Регистр состояния
процессора осуществляет запись признаков результата — флажков, а также
хранение флажков условий, от которых зависит выполнение некоторых спе
циальных функций.
Каждому признаку соответствует свой флажок. Весь набор различных
условий в командах условного перехода формируется на основе анализа со
держимого разрядов слова состояния процессора — флажков. Таких флаж
ков всего шесть. Это флажок знака, соответствующего старшему биту ре
зультата (1 — отрицательный, 0 — положительный); флажок нуля — если
результат равен нулю; флажок паритета — если в младших битах четное
число единиц; флажок переноса — если возникает перенос (заем) из старше
го бита; флажок вспомогательного переноса — если возникает перенос (заем)
из третьего бита при выполнении операций в двоичнодесятичной арифме
тике; флажок переполнения — если результат не помещается в установлен
ном диапазоне.
Схема управления осуществляет дешифровку команды и формирует не
обходимые управляющие сигналы. ОУ изолировано от внешней шины, по
этому обмен данными и адресами между ОУ и ШИ осуществляется по внут
ренней шине.
ШИ выполняет все операции обмена данными с памятью и ВУ по требова
нию ОУ. ШИ содержит устройство управления шиной, набор адресных реги
стров, включая ПС и специальные сегментные регистры, сумматор и набор
регистров, называемых очередью команд.
Устройство управления шинами обеспечивает взаимодействие МП с вне
шними шинами. Когда ОУ занято выполнением команд и не требует выбор
ки операндов из памяти или ВУ, ШИ самостоятельно выбирает из памяти
программ очередные команды. Эти команды хранятся во внутренней регист
ровой памяти ШИ — очереди команд (рис. 3.26). Длина очереди — 6 байт.
По мере выполнения команд очередь движется и в ней появляется свободное
место. При этом ШИ обращается к памяти и считывает очередную команду.
Такой порядок работы действует только при отсутствии команд условного
или безусловного перехода. Если необходимо перейти к новому участку про
граммы, очередь сбрасывается, в ПС заносится соответствующий адрес, ШИ
выбирает эту команду и передает ее в ОУ. Пока ОУ выполняет команду, ШИ
заполняет очередь следующими командами.
МУЛЬТИПЛЕКСИРОВАНИЕ
ИНФОРМАЦИОННЫХ ЛИНИЙ

С повышением разрядности обрабатываемых слов и расширением объе
ма памяти микропроцессору требуется все больше линий для передачи дан
ных и адресов. Если для каждой линии выделять вывод микросхемы, потре
буется чрезвычайно большое число выводов, которое часто просто невозможно
сделать в корпусе ИС. Для того чтобы обходиться меньшим количеством

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

357

выводов, в МП стали применять мультиплексирование линий ввода/вывода
информации. Одним из первых МП, использующих мультиплексирование
линий, стал МП 8086. Так, для передачи адресов и данных в нем использует
ся одна и та же 16разрядная мультиплексная шина адреса/данных. В пер
вый момент времени по шине передается адрес, а в следующий — данные.
Адрес заносится во внешний буферный регистр и хранится там в течение
всего цикла работы МП с памятью или ВУ. При этом выходы буферного реги
стра связаны с ША микроЭВМ и обеспечивают работу этой шины.
В МП 8086 применено мультиплексирование и для некоторых других
выводов ИС. Часть выводов имеет двойное назначение. В одних режимах
они используются для передачи одной информации, а в других те же выводы
несут другую информацию.
СЕГМЕНТАЦИЯ ПАМЯТИ

Производительность микроЭВМ и микропроцессорной системы в целом
во многом определяется емкостью ОЗУ. При этом МП должен иметь возмож
ность адресации всего объема ОЗУ, т. е. вычисления адресов ячеек памяти и
передачи их по ША в ОЗУ. Так, например, для адресации ОЗУ емкостью 1 Мб
(220 байт) требуется вычисление 20разрядных двоичных чисел — адресов
ячеек ОЗУ, и передача их в ОЗУ по шине адреса.
В то же время архитектура МП и разрядность его регистров определяется
длиной обрабатываемых слов и обычно она составляет число, кратное вось
ми — 1 байту. Так, МП 8086, так же как и многие другие, обеспечивает обра
ботку 16разрядных слов, и все его регистры, в том числе и адресные, 16
разрядные. Для расширения адресного пространства МП применяют меха
низм сегментации памяти. МП рассматривает весь объем памяти как набор
сегментов памяти (рис. 3.27).
Сегмент — это часть памяти такого объема, адресация которого возмож
на с помощью одного регистра МП. Таким образом, разрядность регистров
МП определяет размер сегментов памяти. Так, например, для 16разрядных
МП — это 64 Кб, т. е. 216 байт. Выделение сегмента осуществляется опреде
лением его начального адреса, или базы сегмента. В МП 8086 для выделения
сегментов имеется четыре специальных сегментных регистра — CS, DS,

Рис. 3.27

Сегментация памяти в МП 8086

358

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

SS, ES. Регистр CS содержит начальный адрес сегмента программы, DS —
сегмента данных, SS — сегмента стека, а ES — дополнительного сегмента.
Эти регистры, так же как и все остальные регистры МП, 16разрядные, и
в них нельзя записать все разряды начального адреса. Поэтому в них загру
жаются 16 старших разрядов начального адреса сегмента. Оставшиеся млад
шие разряды адреса считаются равными нулю. МП 8086 имеет адресное
пространство, равное 1 Мб, и равными нулю считаются четыре младших
разряда адреса сегмента. Всего МП 8086 одновременно работает с четырьмя
сегментами, которые могут быть как смежными, так и перекрывающимися.
В последнем случае одни и те же ячейки памяти могут быть адресованы как в
одном, так и в другом сегментах (рис. 3.27). Местоположение ячейки памя
ти внутри сегмента определяется 16разрядным внутрисегментным адре,
сом. Полный физический адрес ячейки памяти образуется сложением адре
са сегмента с внутрисегментным адресом, которое выполняет сумматор шин
ного интерфейса. Если это адрес команды, то складываются содержимые
сегментного регистра программы и программного счетчика, если это адрес
операнда, то внутрисегментный адрес поступает из операционного устрой
ства и складывается с содержимым сегментного регистра данных. Младшие
16 разрядов вычисленного адреса поступают на внешнюю шину адреса/дан
ных. Для передачи четырех старших разрядов используются еще четыре ли
нии, которые также работают в мультиплексном режиме.
УПРАВЛЯЮЩИЕ СИГНАЛЫ МП INTEL 8086

В микропроцессоре имеется целый набор управляющих сигналов, обес
печивающих работу микроЭВМ и ее взаимодействие с ВУ. Всего таких сигна
лов 17, которые в зависимости от выполняемой функции можно разбить на
четыре группы.
1. Выходные сигналы, обеспечивающие управление устройствами при их
работе с внешней мультиплексной шиной адреса/данных. Это такие сигна
лы, как «Запись» и «Чтение» (в микроЭВМ центральным узлом считается
МП, поэтому под «записью» понимается запись информации из МП в ОЗУ
или ВУ, а под «чтением» — чтение данных из ОЗУ или ВУ в МП); сигналы,
идентифицирующие тип устройства, с которым работает МП — память или
ВУ; стробирующие сигналы, указывающие устройствам, что именно переда
ется в данный момент по мультиплексной шине — адрес или данные.
2. Сигналы, обеспечивающие работу МП в режиме прерывания. К ним
относят сигнал запроса прерывания (входной для МП) и сигнал подтвержде
ния прерывания (выходной).
3. Сигналы, обеспечивающие работу микроЭВМ в режиме ПДП. К этим
сигналам относят сигнал запроса захвата шин и сигнал подтверждения зах
вата.
4. Сигналы, управляющие работой МП — сигналы синхронизации, сбро
са, а также сигналы, обеспечивающие многопроцессорный режим работы.
С сигнала сброса начинается работа МП. Приняв этот сигнал, МП обнуляет
все свои регистры, после чего он формирует нулевой адрес первой команды
программы, считывает ее и начинает работу.

359

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

МП 8086 может работать в режиме минимальной конфигурации, т. е. ког
да МП один и все управляющие сигналы он генерирует сам, и в режиме мак,
симальной конфигурации. В этом режиме в одну систему объединяется не
сколько МП, которые взаимодействуют по одной системной шине. Управле
ние системной шиной в этом случае осуществляет не МП, а специальный
контроллер шины. В многопроцессорном режиме часть сигналов управле
ния системной шиной и четыре мультиплексных линии, по которым переда
ются четыре старших разряда адреса, используются для индикации состоя
ния МП. Объединение нескольких МП для увеличения производительности
микропроцессорной системы используется очень часто.
СТРУКТУРА КОМАНДЫ МП INTEL 8086

Команды, выполняемые микропроцессорами, записаны в памяти — по
стоянной или оперативной. Поскольку информационной единицей для ад
ресной памяти является 1 байт, длина команды обычно кратна 1 байту. В МП
Intel 8086 длина команды может изменяться от 1 до 6 байтов. Команда со
держит сведения о выполняемой операции в виде ее кода, а также сведения
об операндах (рис. 3.28).
1234256789

4

2 6425678 3844

2 6425678 3844

Рис. 3.28

Обобщенный формат команды

Система команд микропроцессора насчитывает более 100 команд, поэто
му поле кода операции в большинстве команд составляет 1 байт и помещает
ся в первом байте команды. В нем помимо сведений об операции содержатся
некоторые сведения об операндах и, в частности, об их разрядности. Чтобы
сократить длину команды, число операндов обычно ограничивают одним
двумя. Если операндов два, то один из них обязательно должен храниться в
одном из внутренних регистров МП, поэтому для указания места его располо
жения достаточно нескольких разрядов, размещаемых во втором байте коман
ды. Другой операнд может присутствовать в самой команде в виде двоичного
числа, но гораздо чаще в команде указаны данные, по которым МП определяет
непосредственное местонахождение операнда. Операнд может храниться во
внутреннем регистре процессора, или в ячейке (нескольких ячейках) ОЗУ.
В последнем случае процессор должен вычислить адрес этой ячейки. Резуль
тат операции обычно размещается на месте первого операнда. При этом сам
первый операнд теряется, но обычно это не играет роли. Если его необходимо
сохранить для дальнейших вычислений, можно предварительно, до выпол
нения команды, запомнить его в какойлибо другой ячейке ОЗУ.
РЕЖИМЫ АДРЕСАЦИИ МП INTEL 8086

Способ определения местонахождения операнда называется режимом
адресации. Различают семь основных режимов адресации данных, которые
можно разделить на две группы. К первой относят режимы, в которых мес
то, где находится операнд, указывается непосредственно в команде. Это —

360

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

г

д

е

ж

Рис. 3.29

Непосредственный (а), прямой (б), регистровый (в), регистровый косвенный (г),
регистровый относительный (д), базовый индексный (е) и относительный базовый
индексный (ж) режимы адресации

непосредственный, регистровый и прямой режимы адресации. В непосред,
ственном режиме адресации операнд располагается в самой команде в виде
двоичного числа (рис. 3.29а). В прямом режиме в команде после кода опе
рации располагается внутрисегментный адрес ячейки ОЗУ, в которой хра
нится операнд (рис. 3.29б). Наконец, в регистровом режиме в команде ука
зан один из регистров данных или адреса, в котором хранится операнд
(рис. 3.29в).
Ко второй группе режимов адресации относят режимы, в которых содер
жатся данные для вычисления внутрисегментного адреса ячейки ОЗУ, хра
нящей операнд. Это — четыре косвенных режима: регистровый косвенный,
регистровый относительный, базовый индексный и относительный базовый
индексный. При формировании адреса в этих режимах используется содер
жимое универсальных адресных регистров, дополнительно к которым выде
ляется регистр данных ВХ.
Самым простым является регистровый косвенный режим (рис. 3.29г),
в котором адрес операнда хранится в одном из индексных регистров или в
регистре ВХ, а в команде указывается код этого регистра. Более сложными
являются регистровый относительный (рис. 3.29д) и базовый индексный
(рис. 3.29е) режимы адресации. В первом адрес образуется путем сложения
содержимого одного из указанных регистров и смещения — двоичного чис
ла, хранящегося в команде в поле операнда. Во втором режиме адрес получа
ется путем сложения содержимого одного из базовых регистров (BP, ВХ) с
содержимым одного из индексных регистров (SI, DI).

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

361

Самым сложным косвенным режимом адресации является относитель,
ный базовый индексный режим (рис. 3.29ж). Здесь адрес операнда образует
ся путем сложения трех чисел: содержимого одного из базовых регистров,
одного из индексных регистров и смещения.
Прямой и все косвенные режимы адресации данных определяют только
внутрисегментный адрес. Для вычисления физического адреса ячейки ОЗУ
кроме внутрисегментного необходим начальный адрес сегмента. Код сегмен
тного регистра, хранящего этот адрес, содержится во втором байте команды.
Косвенные режимы адресации обеспечивают гибкость создаваемых про
грамм. Как известно, очень часто программы содержат циклические участ
ки, когда одна и та же группа команд исполняется многократно, но с разны
ми данными. Если в программе использовать команды с прямым режимом
адресации, то процессор будет постоянно обращаться к одним и тем же дан
ным. При использовании косвенных режимов адресации в процессе испол
нения команд можно модифицировать содержимое адресного регистра, на
пример, увеличивая в каждом цикле на единицу его содержимое. В этом слу
чае в очередном цикле вычисленный адрес ячейки ОЗУ будет на единицу
больше, чем в предыдущем. Таким образом, одни и те же команды програм
мы будут обращаться уже к разным ячейкам ОЗУ. Это дает возможность
небольшим циклическим участком программы обработать большой массив
данных.
Работу с массивами можно организовать следующим образом. Поместим
в базовый регистр (ВХ или BP) начальный адрес массива, а в индексный
регистр (DI или SI) — номер элемента массива. Номер элемента можно в
каждом цикле увеличивать на единицу (например, SI: = SI + 1). В результа
те в каждом новом цикле адрес ячейки ОЗУ, вычисленный в режиме базовой
индексной адресации, будет соответствовать новому элементу массива.
С помощью режима относительной базовой индексной адресации можно
оперировать не только с одномерными, но и с двухмерными массивами. Для
этого в качестве смещения необходимо указать начальный адрес массива.
В базовом регистре формируют адрес первого элемента строки относительно
начального адреса массива, а в индексном регистре — адрес элемента масси
ва в своей строке относительно начального адреса строки.
Кроме режимов адресации, используемых для определения местонахож
дения операндов, в МП Intel 8086 имеется несколько режимов для определе
ния адреса следующей выполняемой команды в случаях переходов. Перехо
ды возможны как внутри сегмента исполняемой программы, так и в другие
сегменты. Для переходов внутри сегмента исполняемой программы исполь
зуются внутрисегментный прямой и внутрисегментный косвенный режи
мы адресации. В прямом режиме адрес следующей команды формируется
путем сложения содержимого программного счетчика со смещением (поло
жительным или отрицательным), содержащимся в самой команде. В косвен
ном режиме адрес следующей команды загружается на место текущего не
посредственно в программный счетчик. Адрес может быть взят либо из реги
стра, либо из ячейки ОЗУ. Чтобы указать эту ячейку ОЗУ, используются все
возможные режимы адресации данных.

362

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для перехода из одного сегмента памяти в другой недостаточно изменить
только содержимое программного счетчика. Для этого нужно занести новый
начальный адрес сегмента в регистр CS. Для этого используют прямой и кос
венный межсегментные режимы адресации. В первом из них в команде со
держится два адреса — новые адрес сегмента и внутрисегментный. Во вто
ром — оба адреса хранятся в соседних ячейках ОЗУ.
СИСТЕМА КОМАНД

Понятие об Ассемблере. Команды, выполняемые микропроцессором,
представляются комбинациями единиц и нулей. Такое представление ко
манд называют машинными командами. Чтобы представить машинные ко
манды более понятными для человека, используют их символьные (мнемо
нические) обозначения. В этом случае каждой машинной команде соответ
ствует командный оператор на специальном языке — Ассемблере и машинная
программа представлена в виде ассемблерной программы. Программа на язы
ке Ассемблер является простейшей, так как в точности описывает последо
вательность действий микропроцессора. Для перевода ассемблерной програм
мы на машинный язык единиц и нулей можно, конечно, воспользоваться
таблицами перевода, но практически для этого имеются специальные ас
семблирующие программы. Процесс преобразования программы с языка
Ассемблер в машинные коды называется трансляцией. Программа, на
писанная на языке Ассемблер, кроме операторов содержит также дирек,
тивы, т. е. специальные указания ассемблирующей программе. Они не
транслируются в машинные команды, но информация, заложенная в них,
используется для преобразования командных операторов в машинные ко
манды.
Общий формат ассемблерной команды имеет следующий вид:
Метка: Мнемоника Операнд, Операнд; Комментарий
Метка — это идентификатор, присваиваемый команде. С помощью ме
ток в программе можно указывать команды, которым следует передать уп
равление в случае условных или безусловных переходов.
Мнемоника — краткое обозначение команды, обычно состоящее из трех
четырех латинских букв, представляющих сокращение от английского назва
ния команды: ADD — addition (сложение); MOV — move (переслать) и т. д.
Операнд, Операнд — поля первого и второго операндов. Первый операнд
является приемником результата операции. Запятая служит признаком раз
деления полей операндов. Один из операндов — содержимое регистра, вто
рой задается всеми возможными режимами адресации.
Комментарий — необязательная составляющая оператора. Он игнори
руется при трансляции и служит только для пояснений программы, ее от
дельных фрагментов или операторов.
Для записи операндов используются следующие правила:
1. Если в регистре содержится сам операнд, его обозначение дается без
скобок, если в регистре содержится составляющая адреса ячейки ОЗУ при
косвенной адресации, то дается обозначение регистра в квадратных скоб

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

363

ках. Например, запись ADD АХ, [ВХ] означает, что в операции сложения
первый операнд находится в регистре АХ, а второй — в ячейке ОЗУ, адрес
которой содержитсяв регистре ВХ. По записи оператора ассемблирующая
программа автоматически определяет режим адресации.
2. Операнд может быть задан идентификатором — каким8либо сочетани8
ем букв, не совпадающим с наименованием регистров, например ADD АХ,
BETA. В этом случае идентификатору (в нашем случае метке BETA) соответ8
ствует ячейка ОЗУ, которая должна быть зарезервирована за ним в начале
программы специальным оператором. Ассемблирующая программа при транс8
ляции вычислит смещение этой ячейки относительно начала сегмента, и со8
ответствующий операнд будет задан в машинной команде в режиме прямой
адресации в виде адреса.
3. Знак «+» в записи операнда используется для задачи смещения. На8
пример, запись ADD АХ, [SI] + 8 определяет второй операнд в режиме регис8
тровой относительной адресации. Адрес ячейки ОЗУ, содержащей второй
операнд, определится как сумма содержимого регистра SI и смещения «8».
Знак «+» можно использовать также для задачи дополнительного смеще8
ния. Например, операнд, заданный как ВЕТА + 2, будет указывать на ячей8
ку ОЗУ, адрес которой больше адреса ячейки BETA на «2». При этом ассемб8
лирующая программа вычислит соответствующий адрес и поместит его в
машинную команду в режиме прямой адресации.
4. Операнд может быть задан непосредственно числом. При этом необхо8
димо указать, в какой системе счисления оно записано. Этот признак про8
ставляется сразу после числа. Ассемблирующая программа самостоятельно
переведет это число в двоичную форму и занесет в машинную команду. Дво8
ичные числа сопровождаются признаком В (например, 10100110 В); деся8
тичные сопровождаются признаком D или совсем без признака; шестнадца8
теричные — признаком Н. В шестнадцатеричных числах для обозначения
цифр 10, 11, 12, 13, 14 и 15 используются буквы А, В, С, D, Е и F. Так,
например, запись 53AFH обозначает шестнадцатеричное число 53AF, ко8
торое после трансляции запишется в машинной команде в виде двоичного
числа
12123 11223
53

63

21213

222243

217893

257 93

1
Команды передач данных. Во всех компьютерах необходимы команды,
предназначенные просто для пересылок данных, адресов и непосредствен8
ных операндов в регистры или ячейки памяти. В МП Intel 8086 имеется пять
базовых команд для выполнения таких действий: MOV — переслать; LEA —
загрузить (load) эффективный (внутрисегментный) адрес; LDS и LES — заг8
рузить адрес в сегментные регистры DS и ES соответственно; XCHG — обме8
нять (exchange).
MOV — наиболее универсальная команда, предназначенная для пересыл8
ки информации между регистрами МП, регистрами и ячейками памяти, заг8
рузки непосредственного операнда в регистр или ячейку памяти. Для краткого

364

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

символического описания сути выполняемых командами МП действий вве
дем следующие обозначения:
· (...) — содержимое регистра или ячейки памяти;
· ¬ — заменить старое содержимое новым.
Приведем несколько примеров команды MOV с использованием разных
режимов адресации:
MOVAX, SI

(АХ) ¬ (SI)

— в регистр АХ заносится содержимое регистра SI;
MOV ALPHA, CL

(ALPHA) ¬ (CL)

— в ячейку ALPHA заносится содержимое регистра CL, при этом сама ячей
ка должна быть объявлена как однобайтная;
MOV ВЕТА + 5, 9835Н

(BETA + 5) ¬ 9835Н

— в двухбайтную ячейку, отстоящую от ячейки BETA на 5 байтов, заносится
шестнадцатеричное число 9835, т. е. 1001100000110101;
MOVDX, [BP] [SI] + 30

(DX) ¬ ([BP] [SI] + 30)

— в регистр DX заносится содержимое двухбайтной ячейки,внутрисегмент
ный адрес которой вычисляется сложением содержимого регистров BP, SI и
смещения 30.
Команды LEA, LDS и LES обеспечивают загрузку адресов из памяти.
Команда LEA загружает внутрисегментный адрес в любой регистр МП, этот
адрес в ассемблере называется эффективным. Адрес ячейки памяти может
быть указан всеми косвенными способами адресации, причем если в коман
дах MOV, LDS, LES при этом будет выбрано содержимое ячейки, то в этой
команде будет загружен именно адрес. Команды LDS и LES аналогичны, но
первая загружает из памяти регистр DS, а вторая — ES. Обе команды кроме
сегментных регистров загружают также дополнительно еще один внутрен
ний регистр МП (несегментный), указанный в качестве операнда в команде.
Типичный вид команд:
LEA SI, COL [ВХ] (SI) ¬ COL [ВХ]
LDS DI, TABLE [BX] (DI) ¬ (TABLE [BX])
(DS) ¬ (TABLE [BX] + 2)
Команда XCHG осуществляет обмен содержимым двух операндов, т. е.
первый операнд помещается на место второго, а второй — на место первого:
XCHG ВХ, [BP] [SI] + 68

(ВХ) « ([BP] [SI] + 68)

Арифметические команды. К арифметическим операциям, выполняемым
МП Intel 8086, относятся сложение, вычитание, умножение и деление. Од
нако набор арифметических команд МП гораздо больше. Так как разряд
ность регистров МП составляет 16, диапазон чисел, представленных таким
числом двоичных разрядов, ограничен и составляет всего ±32768. Для рас

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

365

ширения диапазона представляемых чисел двухбайтные слова могут сцеп
ляться в четырехбайтные, шестибайтные и т. д. Поэтому наряду с команда
ми, обеспечивающими сложение и вычитание обычных 16разрядных чи
сел, в МП есть команды для выполнения арифметических операций с учетом
переноса или заема, образовавшегося при обработке предыдущего двухбайт
ного слова цепочки.
Команды сложения и вычитания без учета и с учетом переноса (заема)
имеют следующий вид:
ADD opl, ор2
— сложение без учета переноса;
SUB opl, ор2
— вычитание без учета заема;
ADC opl, ор2
— сложение с учетом переноса;
SBB opl, ор2
— вычитание с учетом заема.
Под opl и ор2 понимают первый и второй операнды, один из которых —
содержимое регистра, а другой может быть задан всеми возможными режи
мами адресации данных.
Кроме команд, реализующих обычные операции сложения и вычитания
двух операндов в МП, как и во многих других, имеются команды сложения
(инкремент) и вычитания (декремент) операнда с единицей: INC opl — инк
ремент; DEC opl — декремент.
В этих командах только один операнд (другой определен операцией, это —
единица), а результат операции помещается на прежнее место операнда. В ка
честве операнда может выступать содержимое регистра МП или ячейки ОЗУ:
INCAX (АХ) ¬ (АХ) + 1;
DEC [ВХ] [DI] + 45 ([ВХ] [DI] + 45) ¬ ([ВХ] [DI] + 45) – 1.
Очень часто возникает задача сравнения двух операндов. При этом необ
ходимо определить, какой из операндов больше или меньше, но сами опе
ранды нужно сохранить. Для этого в МП есть команда сравнения двух опе
рандов СМР. Сравнение операндов осуществляется путем вычитания второ
го операнда из первого. При этом формируются все признаки результата
операции, но сам результат нигде не сохраняется. Эта команда схожа с ко
мандой SUB, но отличается от нее тем, что результат операции не запомина
ется.
В двоичной арифметике, как и в любой другой, разрядность произведе
ния больше разрядности сомножителей. Если в качестве сомножителей выс
тупают однобайтные операнды, то произведение будет двухбайтным, если опе
ранды двухбайтные, то произведение — четырехбайтное. В качестве одного

366

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

из операндов всегда выступает содержимое регистра АХ, или его младшей
половины AL, и в команде он не обозначается. Другой операнд может быть
содержимым регистра или ячейки ОЗУ. Если в команде указан однобайтный
операнд, то он умножается на содержимое регистра AL, а двухбайтное произ
ведение размещается в регистре АХ. Если же операнд двухбайтный, то он
умножается на содержимое всего регистра АХ, для размещения произведе
ния требуется еще один регистр. Старшая половина произведения помеща
ется в регистр DX, а младшая — в АХ.
Операция деления является обратной умножению. Здесь также указыва
ется только один операнд — делитель, а делимое всегда размещается либо в
регистрах DX, АХ, либо только в регистре АХ. Частное всегда помещается в
регистр АХ (AL).
Другая особенность двоичной арифметики — в работе с двоичными чис
лами со знаком и без знака. Если число со знаком, его функцию выполняет
старший разряд, при этом 0 соответствует положительному числу, а 1 — от
рицательному. Поэтому операции умножения и деления с учетом знака чисел
и без учета знака также отличаются друг от друга, и команды МП, выполняю
щие операции с учетом и без учета знака операндов, разные. Приведем коман
ды умножения и деления без знаковых чисел с кратким символическим по
яснением:
MUL GAMMA (DX) (AX) ¬ (АХ) ´ (GAMMA)
(при условии, что GAMMA — двухбайтная ячейка);
DIV СН
DIV [SI]

(AL) ¬ (АХ): (СН)
(АХ) ¬ (DX, АХ) :([SI])

(при условии, что ячейка, адрес которой содержится в SI, — двухбайтная).
Беззнаковые команды умножения и деления используются при обработ
ке чисел с разрядностью, кратной 2 байтам, составленных из цепочек. Мне
моника команд, обеспечивающих обработку чисел с учетом знака, отличает
ся наличием буквы I в обозначении: IMUL opl и IDIV opl.
Наконец, еще одной особенностью арифметики МП является возможность
представления двоичнодесятичных чисел. В таких числах четыре двоичных
разряда объединяются в тетраду и соответствуют одной десятичной цифре.
Двухбайтное двоичное число может соответствовать четырехразрядному
десятичному числу. Такая форма представления чисел и называется дво
ичнодесятичной. Так, например, десятичное число 958010 запишется в
двоичнодесятичном виде как 1001010110000000. Операции над двоично
десятичными числами выполняются в два этапа. Сначала осуществляется
операция над операндами, как обычными двоичными числами, а затем осу
ществляется коррекция результата с помощью специальных команд кор
рекции.
Логические команды и команды сдвига. В МП могут выполняться все
базовые логические операции, а также некоторые другие. Их мнемоника
практически совпадает с названием операций: AND opl, ор2 — логическое И;

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

367

OR opl, op2 — логическое ИЛИ; NOT opl — логическое НЕ; XOR opl, op2 —
исключающее ИЛИ или сумма по модулю 2.
Каждый разряд двоичного числа в логических командах рассматривает
ся как логическая переменная — 1 или 0, и выполнение логических опера
ций осуществляется поразрядно. Команда AND используется для того, что
бы сбросить в 0 отдельные разряды операнда, не затронув остальные. Для
этого операция логического И выполняется между операндом и «маской» —
двоичным числом, все разряды которого равны единице, а те, которые у опе
ранда должны быть установлены в 0, — равны нулю. Например, для уста
новки третьего разряда у некоторого операнда А в нуль достаточно выпол
нить операцию логического И с маской, в которой все разряды, кроме третье
го, равны 1, т. е. 11110111:
a7a6a5a4a3a2a1a0 × 11110111 = a7a6a5a40a2a1a0.
Для установки в единицу отдельных разрядов операнда, не затрагивая
других, используется команда OR (логическое ИЛИ). Для этого в качестве
маски выбирается число, в котором все разряды равны нулю, кроме тех,
которые в операнде должны быть установлены в единицу:
a7a6a5a4a3a2a1a0 Ú 00100001 = a7a61a4a3a2a11.
В данном примере с помощью операции логического ИЛИ пятый и нуле
вой разряды операнда A устанавливаются в 1, не затрагивая остальных.
Команда XOR используется для получения инверсии всех или отдельных
разрядов операнда A или обнуления всех его разрядов. В первом случае необ
ходима маска, в которой разряды, подлежащие инвертированию, равны 1,
во втором достаточно выполнить команду, используя в качестве операндов
одно и то же слово:

a7 a6 a5 a4 a3 a2 a1a0 1 11111111 2 a7 a6 a5 a4 a3 a2 a1a0 ;
a7 a6 a5 a4 a3 a2 a1a0 1 a7 a6 a5 a4 a3 a2 a1a0 2 00000000.
Логической командой, позволяющей осуществлять проверку отдельных
разрядов операнда без изменения его, является команда TEST. Эта команда
выполняет операцию логического И операнда с маской. При этом устанавли
ваются все признаки результата, а сам результат не сохраняется и операнд,
таким образом, не изменяется.
Для выполнения операций сдвига битов операнда на определенное число
разрядов влево или вправо в МП Intel 8086 имеется восемь команд. Сдвиги
подразделяются на простые и циклические, арифметические и логические,
сдвиги с учетом бита переноса CF или без учета (см. рис. 3.30).
В командах логических сдвигов влево или вправо (рис. 3.30а) с противо
положной стороны операнда «вдвигаются» нули, а выдвигаемые биты теря
ются, кроме последнего, который сохраняется в бите переноса CF. Арифме
тический сдвиг влево аналогичен логическому, а сдвиг вправо (на рисунке
не показан) отличается от логического тем, что вместо нулей на место выдви
гаемых битов дублируется самый старший знаковый бит. Команды цикли
ческого сдвига отличаются тем, что операнд считается кольцом, в котором

368

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

Рис. 3.30

Логический сдвиг (а), циклический сдвиг через перенос (б),
циклический сдвиг (в)

выдвигаемые с одной стороны биты вдвигаются с другой (рис. 3.30б, в). Цик
лический сдвиг может осуществляться с учетом бита переноса или без учета.
Если сдвиг осуществляется с учетом бита переноса (рис. 3.30б), то этот бит
включается в кольцо.
Команда сдвига имеет следующий обобщенный вид:
Мнемоника Операнд, Число сдвигов
Мнемоника команд сдвига состоит из трех символов. Первый обозначает
тип сдвига: простой S (shift) или циклический, называемый ротацией R
(rotation). Второй символ конкретизирует тип сдвига: арифметический Н,
логический L, простой циклический О, циклический с учетом переноса С.
Третий символ обозначает направление сдвига: влево L и вправо R. Напри
мер, команда RCL соответствует циклическому сдвигу с учетом переноса вле
во. В качестве операнда может выступать содержимое регистра или ячейки
ОЗУ. Число сдвигов может быть указано числовой константой, либо косвен
но, путем указания регистра CL. В последнем случае в этот регистр предва
рительно должна быть занесена константа, соответствующая числу сдвигов.
Приведем примеры команд сдвигов:
SLR [SI] + 50, 1
— логический сдвиг вправо содержимого ячейки ОЗУ с адресом [SI] + 50 на
один разряд;
ROL SIGMA, CL
— циклический сдвиг влево содержимого ячейки ОЗУ SIGMA. Количество
сдвигаемых разрядов содержится в регистре CL.
Команды условных и безусловных переходов. Нарушение естественного
порядка следования команд, когда адрес следующей выполняемой команды
автоматически вычисляется программным счетчиком, осуществляется путем
загрузки в программный счетчик и, при необходимости, в сегментный регистр
CS новых адресов. Эти действия выполняются при помощи команд условных и
безусловных переходов. Мнемоника этих команд начинается с символа J (jump).
Команды безусловного перехода имеют одну и ту же мнемонику JMP и
дополнительную уточняющую информацию, определяющую дальность пе
рехода. В командах безусловного перехода адрес новой команды может фор

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

369

мироваться двумя способами. В первом способе в самой команде указывает
ся смещение относительно текущей команды, которое может быть как поло
жительным, так и отрицательным. Адрес, загружаемый в программный счет
чик, образуется путем сложения с его текущим содержимым этого смеще
ния или его вычитания. Смещение может быть задано как однобайтное и
двухбайтное число. В первом случае переход называется коротким (SHORT),
отстоящим от текущего адреса не более чем на ±127, во втором случае — близ
ким (NEAR), т. е. находящимся в одном сегменте с текущим адресом, напом
ним, что объем одного сегмента — 26 = 64 кбайт.
Во втором способе адрес новой исполняемой команды непосредственно
загружается в программный счетчик. При этом он может быть взят из ко
манды в виде двухбайтного числа или из ячейки памяти, адрес которой ука
зан в команде всеми возможными режимами адресации. Второй способ обес
печивает переход не только внутри текущего сегмента программы, но и в
любой другой. Для этого новый адрес загружается не только в программный
счетчик, но и в сегментный регистр CS. Он может быть задан либо вторым
двухбайтным словом, содержащимся в команде, либо содержимым двух яче
ек ОЗУ, находящихся следом за ячейками с внутрисегментным адресом для
программного счетчика. Такой переход называют далеким (FAR).
При транслировании команд с языка Ассемблер в машинные коды даль
ность перехода и тип определяются либо дополнительной информацией —
SHORT, NEAR или FAR, либо размером адреса (одно, двух, четырехбайт
ный). Очень часто в качестве адреса в команде дается ссылка на метку, кото
рой помечена команда, к которой осуществляется переход:
JMP SHORT NEXT
По этой команде адрес следующей исполняемой команды определится
как сумма текущего с однобайтным смещением. Расчет смещения выполня
ет ассемблирующая программа по состоянию текущей команды от команды,
помеченной меткой NEXT:
JMP FAR[DI] + 100
Эта команда определяет межсегментный переход. Адреса, загружаемые
в программный счетчик и регистр CS, содержатся в четырех соседних ячей
ках ОЗУ. Адрес первой из них определяется как содержимое регистра DI
плюс смещение 100.
Команды условных переходов имеют только один способ определения адре
са перехода — как смещение не более чем ±127 относительно текущего адреса.
В этих командах осуществляется проверка различных условий выполнения пе
рехода. Порядок действия МП при выполнении команды условного перехода
следующий: если условие, заданное в команде, выполняется, то следующий ад
рес вычисляется путем сложения (вычитания) текущего содержимого про
граммного счетчика со смещением; если же условие не выполняется, то авто
матически сформированный адрес и есть адрес следующей команды. Таким
образом, сохраняется естественный порядок следования команд и следующая
команда стоит непосредственно за командой условного перехода.

370

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Мнемоника команд условного перехода начинается с символа J. Затем
идут символы, определяющие проверяемое условие. Проверка условий осу
ществляется путем анализа различных флажков — битов регистра слова
состояния процессора, хранящих признаки результата предыдущей опера
ции. Таким образом, непосредственно перед командой условного перехода
обязательно должна стоять команда, с помощью которой формируются при
знаки результата. У одной части команд осуществляется анализ только од
ного признака результата — бита регистра, у другой двух или трех битов.
Приведем мнемоники некоторых команд с их наименованиями и необхо
димыми пояснениями:
· JZ — «Перейти, если ноль» — переход осуществляется, если результат
предыдущей операции равен нулю;
· JNZ — «Перейти, если не ноль» — команда противоположна команде JZ;
· JS — «Перейти, если знаковый бит равен 1» — переход выполняется,
если результат вычитания двух операндов отрицателен;
· JNS — «Перейти, если знаковый бит равен 0» — переход выполняется,
если результат вычитания положителен.
В следующих четырех командах осуществляется проверка условий, со
ответствующих математическим операторам отношений <, >, £, ³:
· JL — «Перейти, если меньше»;
· JNL — «Перейти, если больше»;
· JLE — «Перейти, если меньше или равно»;
· JNLE — «Перейти, если больше или равно».
Эти команды предназначены для использования после команды сравне
ния СМР, в которой второй операнд вычитается из первого, а результат опе
рации не сохраняется.
Команды условного перехода обычно имеют следующий обобщенный вид
Мнемоника Метка,
например
JLE NEXT
В данном примере NEXT — это метка команды, которую следует выпол
нить в случае выполнения условия. Она должна находиться не далее чем на
±127 относительно команды условного перехода. При трансляции ассембли
рующая программа вычислит соответствующее смещение и поместит его в
машинную команду. Если команда, которой следует передать управление,
находится дальше или в другом сегменте, то используют конструкцию из
двух команд: условного и безусловного перехода. Сначала проверяется усло
вие с помощью команды условного перехода, которая дает ссылку на коман
ду безусловного перехода, находящуюся вблизи ее. Затем по команде безус
ловного перехода осуществляется переход к нужному участку программы в
любую точку памяти.
Команды ввода/вывода. Все внешние устройства рассматриваются мик
ропроцессором как внешние регистры или порты ввода/вывода. Для переда
чи данных между МП и ВУ имеются две команды: IN — ввод и OUT — вы

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

371

вод. Весь процесс обмена ведется через регистр АХ или его отдельные поло
вины. Он является как бы почтовым ящиком. Через него осуществляются
пересылки данных из МП в ВУ, и в него же данные принимаются. Обобщен
ный вид команд можно представить в следующем виде:
Мнемоника Приемник, Источник
В команде IN в качестве приемника может выступать регистр АХ (АН,
AL). В качестве источника должен выступать адрес регистра ВУ, который
может быть задан либо однобайтной константой (от 0 до 255), либо косвенно,
путем указания регистра DX. В этом случае в этот регистр должен быть зане
сен двухбайтный адрес регистра ВУ. В команде OUT регистр АХ теперь выс
тупает уже в качестве источника, а адрес регистра ВУ должен быть помещен
на место приемника. Он может быть задан так же, как и в команде IN.
В команде IN АХ, 40 приемником является АХ, а источником — регистр
с адресом 40.
В команде OUT DX, AL приемником является регистр с адресом, содер
жащемся в DX, а источником — регистр AL.
Кроме рассмотренных команд в МП Intel 8086 имеются команды для ра
боты со стеком — записи в стек и извлечения из стека; команды для органи
зации циклических программ; команды для установки и сброса отдельных
признаков результата — флажков; команды, обеспечивающие управление
микропроцессором.
3.8.4.
ТЕНДЕНЦИИ РАЗВИТИЯ ОДНОКРИСТАЛЬНЫХ
МИКРОПРОЦЕССОРОВ И СИСТЕМ НА ИХ ОСНОВЕ

Со времени появления первых микропроцессоров прошло более 30 лет.
За это время произошел гигантский скачок в технологии и производитель
ности микропроцессоров.
Уже в самом начале истории развития однокристальных микропроцессо
ров наметились основные тенденции их развития и повышения производи
тельности микропроцессорных систем.
Повышение степени интеграции. Степень интеграции непосредственно
определяет, сколько транзисторов может поместиться на кристалле. Она ха
рактеризуется технологической нормой — минимально возможными разме
рами напыляемого элемента, т. е. области полупроводника с заданным типом
проводимости (не путать с транзистором, который состоит из нескольких та
ких элементов). Самый первый МП Intel 4004, появившийся в 1971 году,
был выполнен по 10мкм технологии и содержал только 2300 транзисторов.
МП Pentium выполнялся по 0,8мкм технологии и содержал уже 3,1 млн
транзисторов. Самые последние разработки МП выполняются по 0,13мкм
технологии и содержат десятки млн транзисторов.
Повышение тактовой частоты микропроцессора. Это самый простой и
наиболее понятный способ повышения производительности микропроцессо
ра. Если в первых МП тактовая частота составляла сотни кГц, то в современ
ных МП это уже сотни МГц — единицы ГГц.

372

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Увеличение разрядности микропроцессоров. У первых МП разрядность
обрабатываемых слов составляла 8 бит. Затем вместе с развитием интеграль
ной технологии повысилась степень интеграции БИС, что позволило созда
вать 16разрядные МП. Начиная с появления МП Intel 80386, разрядность
обрабатываемых слов составила 32 бита. Для большинства сфер применения
МП, в том числе в персональных компьютерах, этой разрядности и на сегод
няшний день вполне достаточно. Разработанные в последнее время 64раз
рядные однокристальные микропроцессоры обеспечивают еще более высо
кую производительность.
Кроме разрядности обрабатываемых слов для микропроцессорной систе
мы очень важна разрядность адресов, с которыми может работать МП. Это
определяет объем адресуемой памяти системы, а значит, и возможность ра
боты с большим объемом программ и обрабатываемых данных, более совер
шенным программным обеспечением, более производительными и удобны
ми для пользователя операционными системами.
Распараллеливание процесса обработки данных. В самых первых мик
ропроцессорах, использованных в качестве процессоров персональных ком
пьютеров, — Intel 8080 — процесс выполнения команды растягивался во вре
мени на большое число тактов. Каждая команда сначала считывалась из про
граммной памяти, причем сам микропроцессор в это время простаивал, и
только после этого команда исполнялась. Уже в следующем МП Intel 8086
процессы считывания команды и ее исполнения возлагались на разные уст
ройства МП — шинный интерфейс и операционное устройство. Это позволи
ло распараллелить процессы выполнения команды и ее выборки. В дальней
шем архитектура микропроцессоров еще более совершенствовалась, и прин
цип повышения производительности за счет распараллеливания процесса
выполнения команд отобразился в конвейерной структуре МП. Процесс
исполнения команды при этом разбивается на несколько ступеней, а каж
дой ступени соответствует свой модуль в структуре МП. С очередным такто
вым импульсом команды продвигаются на следующую ступень. Выполнен
ная команда покидает конвейер, а новая поступает в него. Таким образом,
процессор одновременно осуществляет обработку нескольких команд, хотя
каждая команда, взятая в отдельности, проходит несколько ступеней обра
ботки.
Процессоры, имеющие несколько ступеней, получили название супер,
скалярные, а имеющие несколько конвейеров — суперконвейерные.
Использование сопроцессоров для выполнения математических и дру"
гих операций. Микропроцессор может выполнять множество различных
команд, которые являются достаточно элементарными действиями. Более
сложные действия, например операции умножения и деления, выполня
ются программно. Но, как известно, любое сложное вычисление может
быть выполнено чисто аппаратным путем за гораздо меньшее время. По
этому можно добиться существенного повышения производительности
микропроцессорной системы, если параллельно с основным процессором
будет работать математический сопроцессор. Такие сопроцессоры имеют
специальную систему команд, ориентированную на выполнение математи

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

373

ческих операций — умножение, деление, вычисление трансцендентных фун
кций, операции с вещественными числами (числами с плавающей точкой)
и т. д. Сопроцессоры не осуществляют выборку команд — эту функцию вы
полняет основной процессор. Но при появлении специальных команд, пред
назначенных для сопроцессора, он активизируется и выполняет требуемую
операцию. Команды и данные он получает по системной шине данных, а ре
зультат операции может быть передан в основной процессор, либо в па
мять. В процессе работы основной процессор и сопроцессор обмениваются
управляющими сигналами, в соответствии с которыми сопроцессор прини
мает требуемые команды, а также оповещает основной процессор о своем
состоянии.
Кроме математических сопроцессоров имеются также сопроцессоры вво
да/вывода, которые освобождают основной процессор от непроизводитель
ных затрат времени, связанных с обслуживанием обмена данными с вне
шними устройствами.
Первоначально сопроцессоры выполнялись как отдельные БИС, которые
получали команды от основного процессора, и выдавали ему результат опе
рации.
В дальнейшем основной процессор и сопроцессоры стали совмещать в од
ном кристалле БИС.
Использование быстродействующей КЭШ"памяти. Основной причиной
снижения производительности микропроцессорной системы являются зат
раты времени, связанные с обращением к памяти. Динамические ЗУ, на
основе которых осуществляется построение оперативной памяти в боль
шинстве микропроцессорных систем, имеют существенно меньшее быст
родействие, чем процессоры. Поэтому для сокращения временных затрат,
связанных с обращениями к оперативной памяти, используют более быст
родействующую КЭШпамять. КЭШпамять реализуется на быстродейству
ющих триггерных элементах (статические ЗУ). КЭШпамять содержит ко
пии данных, хранящихся в ОЗУ, которые были считаны процессором ранее
и параллельно занесены в КЭШ. Поэтому если к данным уже было обраще
ние, то их копия, отмеченная соответствующим адресом, будет храниться в
КЭШпамяти.
При чтении данных микропроцессор выдает адрес, который поступает в
ОЗУ и КЭШпамять (рис. 3.31). Если эти данные имеются в КЭШе, форми
руется сигнал Hit — попадание, и данные из КЭШа выдаются на шину дан
ных, выдача данных из ОЗУ при этом блокируется сигналом Hit. Если же
копии данных в КЭШе нет, то осуществляется обычный цикл чтения из
ОЗУ, данные поступают на шину данных и параллельно заносятся в КЭШ
память.
Эффективность использования КЭШпамяти обусловлена тем, что про
граммы, исполняемые процессором, как правило, являются циклическими,
поэтому происходит многократное обращение к одним и тем же данным или
командам программы. Естественно, что степень повышения производитель
ности микропроцессорной системы при этом зависит от характера програм
мы, ее цикличности.

374

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

Рис. 3.31

Структура микропроцессорной системы с КЭШпамятью (а),
структура адреса (б) и организация КЭШпамяти (в)

КЭШпамять имеет небольшой объем и любое слово, заносимое в КЭШ,
должно сопровождаться дополнительными данными, определяющими, ко
пией какой ячейки памяти оно является. Структура КЭШпамяти показана
на рисунке 3.31в. Запоминающие ячейки КЭШа разбиты на строки, причем
одна строка соответствует нескольким страницам ОЗУ. Адрес ячейки памя
ти, поступающий от процессора, разбивается на два поля. Старшие разряды
адреса образуют тег — цифровую метку, которая идентифицирует одну стро
ку КЭШа. Эта строка имеет поле адреса, куда и заносится тег. Младшие раз
ряды адреса соответствуют индексу, который определяет местоположение
конкретной ячейки строки КЭШа (на рисунке эта ячейка заштрихована).
Информация из ОЗУ в КЭШ заносится не отдельными байтами, а целыми
страницами, т. е. построчно. Здесь необходимо отметить, что блочные пере
сылки данных в современных системах выполняются достаточно быстро под
управлением контроллера КЭШпамяти.
При поступлении в КЭШ адреса требуемой ячейки ОЗУ осуществляется
сравнение старших разрядов (тега) с теговыми адресами всех строк. Если
имеется совпадение, то вырабатывается сигнал Hit и считывается целая стро
ка, из которой по значениям младших разрядов (индексу) осуществляется
выборка нужной ячейки. В противном случае из ОЗУ в строку КЭШа зано
сится несколько страниц, старшие разряды адресов которых совпадают с
тегом. Эта строка записывается на место строки, к которой «давно» не было
обращений.
Рассмотренная структура характерна для внешней КЭШпамяти, под
ключаемой к внешним шинам адреса и данных. В современных микропро
цессорах имеется также внутренняя КЭШпамять, расположенная внутри
кристалла процессора. Внутренняя КЭШпамять разделена на КЭШ данных
и КЭШ команд. В процессе работы такого процессора сначала осуществляет
ся обращение к внутренней КЭШпамяти, если требуемой информации нет
(сигнал Hit не установился), выполняется обращение к внешней КЭШпамя
ти, и только если в этом случае требуемая информация в КЭШе отсутствует,
выполняется обращение к ОЗУ. Производительность современных микро
процессоров во многом определяется объемами КЭШпамяти.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

375

3.8.5.
ОСНОВНЫЕ ЭТАПЫ РАЗВИТИЯ
ОДНОКРИСТАЛЬНЫХ МИКРОПРОЦЕССОРОВ

В истории развития микропроцессорной техники выделяют восемь поко
лений микропроцессоров.
Процессоры первого и второго поколения. К этим процессорам относят
ся МП фирмы Intel 8080, 8086/8088 и 80286. Первым МП, на основе которо
го стали создавать персональные компьютеры, был МП 8080. Он был 8раз
рядным, имел тактовую частоту 2 МГц и содержал 6 тыс. транзисторов. Про
изводительность такого компьютера была невысокой, однако ее оказалось
достаточно для успешного применения в качестве контроллера различных
приборов, устройств и систем автоматики. В настоящее время этот МП не
используется, но вместо него широко применяется 8разрядный МП 8085,
отличающийся значительно меньшей потребляемой мощностью.
Затем фирмой Intel был разработан МП 80186, не получивший распрост
ранения, а в 1982 году — МП 80286, ставший основой компьютера РС АТ,
появившегося на рынке в 1984 году. Если МП 8086 содержал 29 тыс. транзи
сторов, то МП 80286 уже 134 тыс. Этот МП имел ту же разрядность, но более
высокие тактовую частоту и объем адресуемой памяти (до 16 Мб). Кроме того,
МП позволял работать с так называемой виртуальной памятью и поддержи
вал мультизадачный режим. Если физическая память оказывалась полнос
тью загруженной, то данные, не поместившиеся в память, располагались на
винчестере, т. е. процессор работал уже не с реальными, а с виртуальными
адресами, которые формировались с помощью специальных таблиц, храня
щихся во внутренней регистровой памяти МП.
В мультизадачном режиме процессор выполнял различные программы в
отведенные отрезки времени, при этом пользователю казалось, что они вы
полняются одновременно. В целом производительность МП 80286 более чем
в 6 раз превышала производительность МП 8086.
Процессоры третьего поколения. В 1985 году был представлен 32раз
рядный МП 80386, который с учетом более совершенных модификаций
базового МП выпускался до 1992 года. Этот МП содержал 275 тыс. тран
зисторов. Процессор работал с более высокой тактовой частотой (послед
ние модификации — до 33 МГц). Удвоение разрядности адресов обеспе
чивало адресацию физической памяти до 4 Гб, а виртуальной — до 64 Гб.
Повышение производительности МП потребовало и более быстродейству
ющей памяти, и у МП 80386 впервые была обеспечена работа с внешней
КЭШпамятью, выполненной на основе быстродействующих статических
ЗУ. Для этого на материнской плате компьютера кроме обычных динами
ческих ЗУ размещались микросхемы КЭШпамяти и КЭШконтроллер. Вы
пуском МП 80386 занималась не только фирма Intel, но и многие ее конку
ренты — фирмы Chips&Technologies, Texas Instruments, Cyrix. А фирма AMD
разработала и выпустила в 1991 году МП, работающий с тактовой частотой
40 МГц.
Процессоры четвертого поколения. МП 80486, появившийся в 1989 году,
содержал уже 1,2 млн транзисторов и в течение долгого времени являлся

376

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

стандартом для высококлассных компьютеров. Различия между процессо
ром 80386 и 80486 значительны. Преимущество в производительности
нового МП перед предшественником определялось не столько более высо
кой тактовой частотой, сколько усовершенствованиями в архитектуре.
МП 80486 имел расширенный набор из шести команд. В микросхему МП
была встроена внутренняя КЭШпамять для данных и команд, управляе
мая внутренним контроллером. МП 8086 имел встроенный в микросхему
математический сопроцессор, обеспечивавший эффективные вычисления с
вещественными числами. Наконец, в МП была реализована конвейеризация
вычислений, при которой каждая последующая команда начинала выпол
няться сразу же после прохождения первой ступени конвейера предыдущей
командой.
Фирма Intel последовательно совершенствовала этот МП, выпустив не
сколько модификаций, в которых работа самого МП осуществлялась с вдвое,
а затем и вчетверо большей частотой, чем частота работы в материнской пла
те (эту возможность обеспечивает наличие внутренней КЭШпамяти). Неко
торое время он даже конкурировал с МП Pentium.
Процессоры пятого поколения. Первый МП этого поколения был выпу
щен в 1993 году. Он разрабатывался под кодовым номером Р5 и должен был
называться 80586, но впоследствии его стали называть Pentium. МП имеет
3,1 млн транзисторов. Повышение производительности МП пятого поколе
ния связано со следующими архитектурными усовершенствованиями:
· получила дальнейшее развитие конвейеризация вычислений; количество
конвейеров увеличилось до двух, а число ступеней одного конвейера —
до пяти;
· МП обеспечивает хранение адресов последних 256 условных и безусловных
переходов, что позволяет быстро сформировать адрес следующей выполня
емой команды (так называемая технология предсказывания переходов);
· КЭШпамять у МП Pentium раздельная для команд и данных, по 8 Кб для
каждой (у МП 80486 КЭШпамять — общая);
· МП имеет более совершенный математический сопроцессор, обеспечива
ющий 3–4кратный выигрыш по скорости выполнения операций;
· МП имеет 64битную шину данных (у 80486 — 32битная).
Был разработан ряд модификаций МП Pentium, у которых внутренняя
тактовая частота в 1,5, 2, 2,5 и 3 раза больше, чем тактовая частота работы
материнской платы. Постоянно совершенствовалась технология: если пер
вый МП был изготовлен по 0,8мкм технологии, последующие модифика
ции — по 0,35мкм технологии, то последние модели — по 0,25мкм техно
логии.
Наивысшим достижением фирмы Intel в разработке МП пятого поколе
ния явился МП Pentium ММХ, выпущенный в 1997 году. Этот МП ориенти
рован на решение задач мультимедиа, требующих интенсивных операций с
целыми числами. Подобные задачи решают игровые, коммуникационные,
обучающие программы, которые используют графику, аудио, трехмерное
изображение, мультипликацию и т. п. По сравнению с первыми МП пятого
поколения он отличается следующими изменениями архитектуры:

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

377

· вдвое большим размером внутренней КЭШпамяти команд и данных (по
16 Кб);
· увеличенной на один шаг длиной конвейера (6 ступеней);
· новым блоком формирования адресов переходов;
· вдвое большим количеством буферов записи данных.
Производителем МП пятого поколения была не только фирма Intel. Фир
мы AMD, Cyrix, SGS, Thomson и другие разработали свои собственные МП,
в том числе и по технологии ММХ.
Процессоры шестого поколения. В 1995 году фирмой Intel был разрабо
тан МП 80686, получивший название Pentium PRO. В этом МП, содержа
щем 5,5 млн транзисторов, наряду со старыми были применены новые при
емы повышения производительности.
Новый МП имеет не пять, а четырнадцать ступеней конвейера, число же
самих конвейеров возрастает с двух до трех, применены новые приемы заб
лаговременного определения адресов переходов. МП обладает двухуровне
вой КЭШпамятью. КЭШпамять второго уровня, ранее размещавшаяся на
материнской плате, теперь встроена в МП и может работать с тактовой часто
той МП, в несколько раз большей тактовой частоты материнской платы.
КЭШпамять второго уровня значительно увеличивает производительность
МП при реализации многозадачного режима работы.
Дальнейшее совершенствование МП шестого поколения привело к появ
лению МП Pentium II (1997 год), который сочетал в себе преимущества тех
нологии Pentium PRO и ММХ. Был выпущен целый ряд МП серии Pentium II,
отличавшихся друг от друга все более высокой тактовой частотой (от 233 до
450 МГц).
Кроме того, велись работы по повышению тактовой частоты материнской
платы. Если у первых образцов всего семейства МП Pentium она составляла
60–66 МГц, то у последних модификаций МП серии Pentium II — 100 МГц.
В 1999 году на смену МП Pentium II, пришел МП Pentium III. Его основ
ное отличие от предыдущего заключалось в существенном расширении набо
ра специальных команд для обработки целочисленных данных, необходи
мых для обработки изображений. Совершенствование технологии привело к
переходу от 0,25мкм технологии к 0,18мкм и появлению ряда модифика
ций с более высокими тактовыми частотами, последней из которых была
733 МГц.
Больших успехов в разработке МП шестого поколения добилась фирма
AMD. Некоторые ее процессоры семейства K6 Athlon не только соответ
ствовали МП семейства Pentium III по производительности, но и превосхо
дили их.
Фирмами Intel и AMD велись разработки более дешевых МП шестого
поколения. Упрощенным аналогом МП Pentium стал процессор Celeron, а МП
Athlon — Duron. МП этих семейств предназначены для использования в обыч
ных домашних компьютерах, поэтому они все поддерживают технологию
ММХ, но не имеют КЭШпамяти второго уровня, которая дает существен
ный выигрыш в производительности лишь в многозадачном режиме и при
использовании профессиональных операционных систем.

378

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Процессоры седьмого поколения. Первый МП этого поколения был вы
пущен не фирмой Intel, а AMD в 1999 году. Это — первый процессор семей
ства K7, выполненный по 0,22мкм технологии. Этот МП работает с такто
вой частотой 500 МГц и содержит 22 млн транзисторов. Главные отличия
МП этого семейства заключаются в следующем:
· новая системная шина работает с тактовой частотой до 400 МГц (у МП
шестого поколения — только 133 МГц);
· расширен объем КЭШпамяти первого и второго уровней. Объем КЭШа
команд и данных первого уровня составляет по 64 Кб, а второго уровня
варьируется от 512 Кб до 8 Мб;
· процессор содержит по три конвейерных блока для выполнения опера
ций с целыми числами и операций с вещественными числами. Число кон
вейеров, таким образом, возросло вдвое;
· расширен набор инструкций для работы с целыми числами и КЭШпа
мятью.
Все это позволило существенно повысить производительность МП этого
семейства по сравнению с МП семейства Pentium III.
МП седьмого поколения корпорации Intel — Pentium IV — стал серьез
ной модернизацией архитектуры процессора Pentium PRO. Направления
модернизации были аналогичны тем, что и у МП K7. Это переход на новую
системную шину, расширение объемов КЭШпамяти и числа конвейеров.
Общее число ступеней конвейера у Pentium IV составляет 20 (у K7 только
10). Кроме того, применено одно усовершенствование, позволяющее уско
рить процесс выполнения команд. Если у МП K7 команда, содержащаяся в
КЭШпамяти, декодируется каждый раз при ее выполнении, то в КЭШе
Pentium IV хранятся уже декодированные команды, т. е. внутренние коман
ды для узлов МП. Тактовая частота последних разработок МП Pentium IV
(2004 год) составляет 3,8 МГц.
Дальнейший рост производительности МП Pentium IV планируется за
счет увеличения частоты не МП, а системной шины, а также увеличения
объема системной КЭШпамяти. Еще одним перспективным направлением
является разработка двухъядерных МП (два параллельно работающих ядра
МП в одном кристалле).
Процессоры восьмого поколения. Пока фирма Intel занималась усовер
шенствованиями своего процессора Pentium IV, фирма AMD разработала
принципиально новые 64разрядные процессоры семейства K8 Athlon 64 и
Opteron, появившиеся в 2003 году.
МП, выполненный по 0,13мкм технологии, имеет девять конвейерных
блоков для операций с целыми и вещественными числами, а также три деко
дера команд, улучшен блок предсказания ветвлений — до 16 тыс. адресов
переходов. Длина конвейера по сравнению с K7 была увеличена с 10 ступе
ней до 12. Удвоено число регистров общего назначения, ставших 64битны
ми. Одна из инноваций МП — встроенный контроллер памяти, который по
зволяет существенно ускорить процессы обращения МП к ОЗУ.
Преимущества процессоров K8 проявляются при работе с большими ба
зами данных и системами САПР (CADсистемы). По сравнению с 32битной

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

379

адресацией в 4 Гб памяти при 64битной адресации компьютер получает в
свое распоряжение 16 Тб. Сегодня большие базы данных уже значительно
превысили объем в 4 Гб. Процессоры могут работать как в режиме совмес
тимости с 32битными программными приложениями, так и с 64битны
ми. Для полной реализации преимуществ второго режима требуется новая
64битная операционная система Windows.
Очень важными преимуществом МП K8 является возможность органи
зации высокопроизводительной многопроцессорной структуры благодаря
новому трехшинному высокоскоростному интерфейсу HyperThransport, че
рез который процессоры связываются между собой.
3.8.6.
ТЕХНОЛОГИЯ ИЗГОТОВЛЕНИЯ МП

Производство современных процессоров. Технологический экскурс
(рис. 3.32). Микропроцессоры, без сомнения, находятся среди самых слож
ных полупроводниковых продуктов, поскольку в скором времени число тран
зисторов достигнет миллиарда, а спектр функциональности поражает уже
сегодня. Скоро выйдут двухъядерные процессоры Core 2 на почти готовом
45нм техпроцессе Intel, причем содержать они будут уже 410 млн транзи
сторов (хотя их большая часть будет использоваться для 6Мб КЭШа L2).
45нм процесс назван так по размеру одного транзистора, который теперь
примерно в 1000 раз меньше диаметра человеческого волоса. В определен
ной степени именно поэтому электроника начинает управлять всем в нашей
жизни: даже когда размеры транзистора были больше, производить не очень
сложные микросхемы было очень дешево, бюджет транзисторов был весьма
большим. Производство микропроцессоров состоит из двух важных этапов.
Первый заключается в производстве подложки. Сюда входит и придание под
ложке проводящих свойств. Второй этап — тест подложек, сборка и упаков
ка процессора.
Как создаются чипы. Производство чипов заключается в наложении тон
ких слоев со сложным «узором» на кремниевые подложки. Сначала созда
ется изолирующий слой, который работает как электрический затвор.
Сверху затем накладывается фоторе
зистивный материал, а нежелатель
ные участки удаляются с помощью ма
сок и высокоинтенсивного облучения.
Когда облученные участки будут уда
лены, под ними откроются участки ди
оксида кремния, который удаляется с
помощью травления. После этого уда
ляется и фоторезистивный материал, и
мы получаем определенную структуру
на поверхности кремния. Затем прово
дятся дополнительные процессы фото
литографии, с разными материалами,
Рис. 3.32
пока не будет получена желаемая трех Производство современных процессоров

380

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

мерная структура. Каждый слой можно легировать определенным веществом
или ионами, меняя электрические свойства. В каждом слое создаются окна,
чтобы затем подводить металлические соединения. Что касается производ
ства подложек, то из цельного монокристаллацилиндра их необходимо на
резать тонкими «блинами», чтобы потом легко разрезать на отдельные крис
таллы процессоров. На каждом шаге производства выполняется сложное те
стирование, позволяющее оценить качество. Для тестов каждого кристалла
на подложке используются электрические зонды. Наконец, подложка раз
резается на отдельные ядра, нерабочие ядра сразу же отсеиваются. В зависи
мости от характеристик ядро становится тем или иным процессором и заклю
чается в упаковку, которая облегчает установку процессора на материнскую
плату. Все функциональные блоки проходят через интенсивные стресстесты.
Изготовление процессоров — дорогостоящее производство. На построй
ку современного завода со всем оборудованием легко «улетают» 2–3 млрд
долларов, а на тестовые прогоны новых технологий требуется несколько ме
сяцев. Только затем завод может серийно выпускать процессоры.
Процесс производства чипов состоит из нескольких шагов обработки под
ложек. Сюда входит и создание самих подложек, которые в итоге будут раз
резаны на отдельные кристаллы.
Производство подложек (рис. 3.33). Все начинается с выращивания мо
нокристалла, для чего затравочный кристалл внедряется в ванну с расплав
ленным кремнием, который находится чуть выше точки плавления поликри
сталлического кремния. Важно, чтобы кристаллы росли медленно (примерно
день), чтобы гарантировать правильное расположение атомов. Поликристал
лический или аморфный кремний состоит из множества разномастных кри
сталлов, которые приведут к появлению нежелательных поверхностных
структур с плохими электрическими свойствами. Когда кремний будет рас
плавлен, его можно легировать с помощью других веществ, меняющих его
электрические свойства. Весь процесс происходит в герметичном помеще
нии со специальным воздушным составом, чтобы кремний не окислялся.
Монокристалл разрезается на «блины» с помощью кольцевой алмазной пилы,
которая очень точная и не создает крупных неровностей на поверхности под
ложек. Конечно, при этом поверхность
подложек все равно не идеально плос
кая, поэтому нужны дополнительные
операции. Сначала с помощью вращаю
щихся стальных пластин и абразивного
материала (такого, как оксид алюми
ния), снимается толстый слой с подло
жек (процесс называется притиркой).
В результате устраняются неровности
размером от 0,05 мм до, примерно,
0,002 мм (2000 нм). Затем следует зак
руглить края каждой подложки, по
скольку при острых кромках могут от
Рис. 3.33
Производство подложек
слаиваться слои. Далее происходит про

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

381

цесс травления, когда с помощью разных химикатов (плавиковая кислота,
уксусная кислота, азотная кислота) поверхность сглаживается еще пример
но на 50 мкм. Физически поверхность не ухудшается, поскольку весь про
цесс полностью химический. Он позволяет удалить оставшиеся погрешности
в структуре кристалла, в результате чего поверхность будет близка к идеалу.
Последний шаг — полировка, которая сглаживает поверхность до неровнос
тей, максимум 3 нм. Полировка осуществляется с помощью смеси гидрокси
да натрия и гранулированного диоксида кремния. Сегодня подложки для
микропроцессоров имеют диаметр 200 или 300 мм, что позволяет производи
телям чипов получать с каждой из них множество процессоров. Следующим
шагом будут 450мм подложки, но раньше 2013 года ожидать их не следует.
В целом, чем больше диаметр подложки, тем больше можно произвести чи
пов одинакового размера. 300мм подложка, например, дает более чем в два
раза больше процессоров, чем 200мм.
Легирование, диффузия (рис. 3.34). Мы уже упоминали легирование,
которое выполняется во время роста монокристалла. Но легирование произ
водится и с готовой подложкой, и во время процессов фотолитографии по
зднее. Это позволяет менять электрические свойства определенных областей
и слоев, а не всей структуры кристалла.
Добавление легирующего вещества может происходить через диффузию.
Атомы легирующего вещества заполняют свободное пространство внутри
кристаллической решетки, между структурами кремния. В некоторых слу
чаях можно легировать и существующую структуру. Диффузия осуществля
ется с помощью газов (азот и аргон) или с помощью твердых веществ или
других источников легирующего вещества. Еще один подход к легированию
заключается в ионной имплантации, которая очень полезна в деле измене
ния свойств подложки, которая была легирована, поскольку ионная имп
лантация осуществляется при обычной температуре. Поэтому существую
щие примеси не диффундируют. На подложку можно наложить маску, кото
рая позволяет обрабатывать только определенные области. Конечно, об
ионной имплантации можно говорить долго и обсуждать глубину проникно
вения, активацию добавки при высокой температуре, канальные эффекты,
проникновение в оксидные уровни и т. д., но это выходит за рамки нашей
работы. Процедуру можно повторять
несколько раз во время производства.
Создание маски. Чтобы создать уча
стки интегральной схемы, использует
ся процесс фотолитографии. Поскольку
при этом нужно облучать не всю поверх
ность подложки, то важно использовать
так называемые маски, которые про
пускают излучение высокой интенсив
ности только на определенные участ
ки. Маски можно сравнить с чернобе
лым негативом. Интегральные схемы
Рис. 3.34
Легирование, диффузия
имеют множество слоев (20 и больше),

382

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

и для каждого из них требуется своя маска. Структура из тонкой хромовой
пленки наносится на поверхность пластины из кварцевого стекла, чтобы со
здать шаблон. При этом дорогие инструменты, использующие поток элек
тронов или лазер, прописывают необходимые данные интегральной схемы,
в результате чего мы получаем шаблон из хрома на поверхности кварцевой
подложки. Важно понимать, что каждая модификация интегральной схемы
приводит к необходимости производства новых масок, поэтому весь процесс
внесения правок очень затратный. Для очень сложных схем маски создают
ся весьма долго.
Фотолитография (рис. 3.35).С помощью фотолитографии на кремниевой
подложке формируется структура. Процесс повторяется несколько раз, пока
не будет создано множество слоев (более 20). Слои могут состоять из разных
материалов, причем нужно еще и продумывать соединения микроскопичес
кими проволочками. Все слои можно легировать. Перед тем, как начнется
процесс фотолитографии, подложка очищается и нагревается, чтобы удалить
липкие частицы и воду. Затем подложка с помощью специального устрой
ства покрывается диоксидом кремния. Далее на подложку наносится связы
вающий агент, который гарантирует, что фоторезистивный материал, кото
рый будет нанесен на следующем шаге, останется на подложке. Фоторезис
тивный материал наносится на середину подложки, которая потом начинает
вращаться с большой скоростью, чтобы слой равномерно распределился по
всей поверхности подложки. Подложка вновь нагревается. Затем через маску
обложка облучается квантовым лазером, жестким ультрафиолетовым излу
чением, рентгеновским излучением, пучками электронов или ионов — мо
гут использоваться все эти источники света или энергии. Пучки электронов
применяются главным образом для создания масок, рентгеновские лучи и
пучки ионов — для исследовательских целей, а в промышленном производ
стве сегодня доминируют жесткое УФизлучение и газовые лазеры (рис. 3.36).
Для получения требуемого результата очень важны время проецирова
ния и фокусировка. Плохая фокусировка приведет к тому, что останутся
лишние частицы фоторезистивного материала, поскольку некоторые отвер
стия в маске не будут облучены должным образом. То же самое получится,
если время проецирования будет слишком маленьким. Тогда структура из

Рис. 3.35

Фотолитография

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

383

Рис. 3.36

Жесткое УФизлучение с длиной волны 13,5 нм облучает
фоторезистивный материал, проходя через маску

фоторезистивного материала будет слишком широкой, участки под отвер
стиями будут недодержанными. С другой стороны, чрезмерное время про
ецирования создает слишком большие участки под отверстиями и слишком
узкую структуру из фоторезистивного материала. Как правило, очень трудо
емко и сложно отрегулировать и оптимизировать процесс. Неудачная регу
лировка приведет к серьезным отклонениям и в соединительных проводни
ках. Специальная шаговая проекционная установка перемещает подложку
в нужное положение. Затем может проецироваться строчка или один учас
ток, чаще всего соответствующий одному кристаллу процессора. Дополни
тельные микроустановки могут вносить дополнительные изменения. Они
могут отлаживать существующую технологию и оптимизировать техпроцесс.
Микроустановки обычно работают над площадями меньше 1 кв. мм, в то вре
мя как обычные установки покрывают площади большего размера.
Травление и очистка (рис. 3.37). Затем подложка переходит на новый
этап, где удаляется ослабленный фоторезистивный материал, что позволяет
получить доступ к диоксиду кремния. Существуют мокрый и сухой процессы
травления, которыми обрабатываются участки диоксида кремния. Мокрые
процессы используют химические соединения, а сухие процессы — газ. От
дельный процесс заключается и в уда
лении остатков фоторезистивного ма
териала. Производители часто сочетают
мокрое и сухое удаление, чтобы фото
резистивный материал был полностью
удален. Это важно, поскольку фоторе
зистивный материал органический, и
если его не удалить, он может привес
ти к появлению дефектов на подлож
ке. После травления и очистки можно
приступать к осмотру подложки, что
обычно и происходит на каждом важ
ном этапе, или переводить подложку на
Рис. 3.37
новый цикл фотолитографии.
Травление и очистка

384

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Тест подложек, сборка, упаковка. Готовые подложки тестируются на так
называемых установках зондового контроля (рис. 3.38). Они работают со всей
подложкой. На контакты каждого кристалла накладываются контакты зон
да, что позволяет проводить электрические тесты (рис. 3.39).
С помощью программного обеспечения тестируются все функции каждо
го ядра.
Отдельные ядра получают путем разрезания подложки. На данный мо
мент установки зондового контроля уже выявили, какие кристаллы содер
жат ошибки, поэтому после разрезания их можно отделить от годных. Рань
ше поврежденные кристаллы физически маркировались, теперь в этом нет
необходимости, вся информация хранится в единой базе данных.
Затем функциональное ядро нужно связать с процессорной упаковкой,
используя клейкий материал.
Затем нужно провести проводные соединения (рис. 3.40), связывающие
контакты или ножки упаковки и сам кристалл. Могут использоваться золо
тые, алюминиевые или медные соединения.
Большинство современных процессоров используют пластиковую упа
ковку с распределителем тепла (рис. 3.41).

Рис. 3.38

Тест подложек

Рис. 3.40

Проводное соединение

Рис. 3.39

Электрические тесты

Рис. 3.41

Упаковка

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

385

Обычно ядро заключается в керамическую или пластиковую упаковку,
что позволяет предотвратить повреждение. Современные процессоры осна
щаются так называемым распределителем тепла, который обеспечивает до
полнительную защиту кристалла, а также большую контактную поверхность
с кулером.
Последний этап подразумевает тестирование процессора, оно происхо
дит при повышенных температурах, в соответствии со спецификациями про
цессора. Процессор автоматически устанавливается в тестовый сокет, после
чего происходит анализ всех необходимых функций.
3.8.7.
МИКРОКОНТРОЛЛЕРЫ
И ИНТЕРФЕЙСНЫЕ УСТРОЙСТВА

Микроконтроллеры — устройства, имеющие структуру микропроцессор
ной системы, выполненные в виде БИС и предназначенные для решения за
дач управления техническими устройствами и системами. Поскольку в со
ставе таких БИС имеются все узлы, присущие ЭВМ, они называются также
однокристальными микроЭВМ.
Первые микроконтроллеры появились в 1976 году, когда в одной БИС
стало возможным совместить процессор, ОЗУ, ПЗУ и порты ввода/вывода.
В отличие от универсальных микроЭВМ в микроконтроллерах небольшие по
размерам память и простой интерфейс для связи с внешними устройствами.
Это объясняется прежде всего спецификой решаемых задач. Микроконтрол
леры не используются в универсальных вычислительных системах, а пред
назначены для создания высокоэффективных и дешевых управляющих и
регулирующих систем. Микроконтроллеры реализуют несложные алгорит
мы, и для размещения программ им требуется емкость памяти, на несколько
порядков меньшая, чем у микроЭВМ универсального назначения. Внешние
устройства также значительно проще, а их набор существенно у´же. Микро
контроллеры применяются в устройствах управления приборов, бытовой
аппаратуры, автомобилей, станков, в частности в устройствах числового про
граммного управления.
Первый микроконтроллер, выпущенный фирмой Intel, был 8разряд
ным. В настоящее время выпускаются также 16 и 32разрядные микро
контроллеры, но наибольшим спросом все равно пользуются 8разрядные
(см. рис. 3.42).
Емкость ОЗУ микроконтроллера может меняться от десятков до сотен
байт. Она используется не для хранения программ, а только для временного
хранения данных и промежуточных результатов, поэтому этой емкости для
простых задач управления вполне достаточно. Для хранения программ слу
жит флэшпамять, емкость которой обычно не превышает 20 Кб. В микро
контроллере предусмотрена возможность расширения объема памяти за счет
подключения внешних БИС ПЗУ и ОЗУ.
Управление работой всех узлов осуществляет центральный процессор
ный элемент ЦПЭ. ГТИ вырабатывает тактовые импульсы, синхронизирую
щие работу ЦПЭ. Их частота задается кварцем, подключаемым к внешним

386

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.42

Типовая структура микроконтроллера

выводам микросхемы. ЦПЭ может работать с невысокой тактовой частотой
(12–24 МГц).
Для передачи адресов и данных между ЦПЭ и всеми остальными узлами
микроконтроллера служит мультиплексная шина адреса/данных. Ее раз
рядность определяется разрядностью обрабатываемых слов в микроконтрол
лере.
Средства ввода/вывода микроконтроллера представлены четырьмя па
раллельными портами Р0–Р3 и последовательным портом ввода/вывода.
Через порты Р0–Р3 осуществляется обмен информацией с внешними уст
ройствами по 8разрядным шинам, при этом каждый порт обеспечивает вза
имосвязь с одним устройством. Для сокращения физической ширины интер
фейса (числа внешних выводов микросхемы) функции линий параллельных
портов совмещены, и в разных режимах имеют разное значение. Через вход
RxD осуществляется прием данных в последовательном коде, а через выход
TxD — передача данных.
Микроконтроллер может обслуживать до пяти запросов прерывания. При
этом два запроса — собственно сигналы запроса прерывания от внешних уст
ройств INT0 и INT1, два прерывания формируются таймерами, а еще один —
по сигналу на входе последовательного порта RxD. Таймерысчетчики, чис
ло которых для разных микроконтроллеров колеблется от одного до трех,
предназначены для отработки интервалов времени или подсчета внешних
синхронизирующих сигналов. Они обеспечивают синхронизацию работы
микроконтроллера в системе.
Система команд микроконтроллера специально ориентирована на реше
ние задач управления, поэтому наряду с обычными командами, характерны
ми для всех микропроцессоров, в ней есть и некоторые специфические. По
скольку все ресурсы микропроцессорной системы — ОЗУ, ПЗУ, порты вво
да/вывода находятся внутри микросхемы, то ЦПЭ при выполнении команд
не требуются циклы обращения к внешним по отношению к нему микросхе

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

387

мам. Поэтому большинство команд — короткие, аналогичные командам мик
ропроцессора, в которых данные находятся в регистровой памяти. Время
выполнения команд зависит от тактовой частоты и при частоте 12 МГц со
ставляет 1 мкс, некоторые команды выполняются за 2 мкс.
Интерфейсные устройства. В процессе работы микропроцессорной сис
темы постоянно происходит обмен информацией между различными уст
ройствами системы с помощью так называемого интерфейса. «Интерфейс»
очень широкое понятие. В зависимости от области знаний под интерфейсом
могут понимать процесс диалога человека с компьютером, программноап
паратные средства для этого диалога; различают понятия «дружественного
интерфейса», «пиктографического интерфейса», «системного интерфейса»
и т. д. В микропроцессорных системах под интерфейсом понимают совокуп,
ность аппаратных, программных и конструкторских средств, обеспечи,
вающих информационный обмен между устройствами системы. Это опре
деление включает в себя три составляющие: аппаратную, программную и
конструкторскую. К аппаратной составляющей интерфейса относят отдель
ные узлы микропроцессорной системы, через которые осуществляется об
мен. К программной составляющей относят строгий порядок, алгоритм вза
имодействия устройств, реализованный в виде специальных программ. По
рядок следования информационных и служебных сигналов в процессе обмена
информацией называют протоколом обмена. Конструкторскую составляю
щую образуют линии связи, объединенные в шины, по которым осуществля
ется передача информации. Каждая шина обеспечивает передачу какогото
определенного вида информации, например адреса, данных или управляю
щих сигналов.
Параллельный и последовательный способы передачи информации.
Приемники и источники информации могут находиться как в непосредствен
ной близости, так и на значительном удалении. В зависимости от удален
ности источника и приемника информации в микропроцессорных систе
мах может использоваться либо параллельный способ передачи информа
ции (параллельный интерфейс), либо последовательный (последовательный
интерфейс). При параллельной передаче информация передается по шинам
данных (магистралям), состоящим из n параллельных проводников. Пере
дача информации осуществляется целыми машинными словами, причем все
разряды слова данных передаются одновременно. Такой способ передачи ин
формации может использоваться, если длина линий связи между приемни
ком и источником обычно не превышает полутора, а с применением специ
альных магистральных приемопередатчиков — нескольких метров. Это свя
зано с тем, что на частотах, с которыми осуществляется передача информации
(десятки мегагерц), проявляются волновые свойства электрических сигна
лов и проводников. В результате сигналы, передаваемые по разным провод
никам шины, доходят до источника не одновременно, происходит «размы
вание» сигнала, и приемники такой информации становятся неприемлемо
сложными и дорогими.
При последовательной передаче информация передается по одной линии
связи разряд за разрядом. Для этого необходимо преобразование данных из

388

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

параллельного кода в последовательный (при передаче) и обратное преобра
зование из последовательного кода в параллельный (при приеме). Расстоя
ние, на которое может передаваться информация последовательным спосо
бом, уже не ограничено волновыми свойствами сигналов и проводников. Оно
определяется лишь мощностью передатчика. В частности, во всех информа
ционных сетях передача осуществляется в последовательном коде.
Прием и передача данных в устройствах микропроцессорной системы осу
ществляется через специальные буферные узлы, называемые портами. Пор
ты могут быть параллельными и последовательными. Микропроцессоры,
предназначенные для использования в системах управления, обычно имеют
оба типа портов.
Синхронный и асинхронный способы обмена. Существует два основных
способа обмена: синхронный и асинхронный. При синхронном обмене темп
выдачи информации определяет источник, который сопровождает выдачу
импульсами синхронизации. Приемник информации при этом должен при
нимать данные в темпе, задаваемом источником. Если приемник не успел
принять информацию, она будет потеряна, так как между источником и
приемником нет обратной связи. Поэтому темп передачи данных должен учи
тывать быстродействие приемника и рассчитывается на наихудший случай.
В асинхронном способе обмена между источником и приемником суще
ствует обратная связь. В основе этого способа лежит метод квитирования.
Сущность метода в том, что источник при каждой посылке данных должен
получать от приемника подтверждение о том, что данные приняты, т. е. сво
еобразную «квитанцию». Сигналы, обеспечивающие такой диалог между
источником и приемником, называются сигналами квитирования. При по
сылке данных источник сообщает об этом приемнику сигналом «Данные вы
даны». Приемник, получив этот сигнал, считывает слово данных и выдает
приемнику сигнал «Данные приняты». Только после получения этого сигна
ла источник приступает к посылке следующего слова данных. При таком
обмене интервал времени приема — передачи данных будет переменным в за
висимости от быстродействия источника и приемника, длины линий связи.
Радиальная и магистральная структура интерфейсов. В интерфейсах с
радиальной структурой каждое из устройств системы связано с централь
ным устройством, управляющим обменом (концентратором), через инди
видуальную группу шин с одинаковым составом линий для каждого устрой
ства, т. е. каждому устройству выделяется собственный набор шин. Концен
тратор получает заявки от устройств и соединяет их между собой. Если заявки
поступают одновременно от нескольких устройств, концентратор определя
ет очередность обмена. Радиальные интерфейсы применяются для связи с
удаленными внешними устройствами.
Если интерфейс одним и тем же набором шин обеспечивает работу мно
жества устройств микропроцессорной системы во главе с микропроцессо
ром, его называют системным, а шины — системными. Набор системных
шин, обеспечивающих работу интерфейса, называют магистралью. В интер
фейсах с магистральной структурой все шины являются шинами коллектив
ного пользования и к ним подключены все устройства системы. В микропро

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

389

цессорных системах обычно используется магистральный интерфейс. Для
реализации обмена к шинам одновременно может подключаться только два
устройства — приемник и источник. Порядок использования общей магист
рали для организации обмена между множеством различных устройств оп
ределяется контроллером магистрали.
Интерфейсы и интерфейсные БИС. Как только микропроцессоры стали
использоваться в качестве процессоров ЭВМ, возникла задача разработки БИС
для реализации интерфейсных функций. Первые микроЭВМ были 8разряд
ными, работавшими с невысокой тактовой частотой, и интерфейсы, обеспечи
вающие работу микропроцессорных систем, обладали соответствующими тех
ническими характеристиками. Эти интерфейсы были, как правило, парал
лельными, магистральными, асинхронными, с 8разрядной шиной данных
и 16разрядной шиной адреса. В некоторых интерфейсах была мультиплекс
ная шина адреса/данных.
С ростом разрядности и быстродействия микропроцессоров изменялись
и соответствующие характеристики интерфейсов. С появлением ПЭВМ IBM
РС/АТ стал применяться интерфейс (шина) 15А, шина ISA (extended — рас
ширенная) стала применяться с появлением микропроцессоров 80386. В на
стоящее время наиболее перспективной является шина РСI, хотя на мате
ринских платах ПЭВМ обеспечивается возможность работы и с шиной EISA.
Тактовая частота современных системных шин составляет сотни МГц.
Первые интерфейсные БИС были ориентированы на работу с 8разряд
ной шиной данных и 16разрядной шиной адреса. Простейшими микросхе
мами были шинные формирователи и буферные регистры (порты ввода/вы
вода). Более сложные операции обслуживались адаптерами и контроллера
ми. Каждое из таких устройств выполнялось в виде отдельной БИС. Сейчас
уровень интеграции ИС позволяет в одном кристалле объединить целый ряд
устройств, выполняющих различные интерфейсные функции. Однако в
структурном плане современные интерфейсные ИС до сих пор базируются на
«простых», ранее разработанных ИС.
В маркировке первых интерфейсных БИС первыми были цифры 82, пос
ле которых стояли еще две цифры, обозначающие вид конкретной схемы.
При описании функциональных возможностей и структуры современных
интерфейсных БИС обычно идет перечисление ранее разработанных БИС
семейства 82ХХ, структурно входящих в современную БИС. Например, о сов
ременном периферийном контроллере 82С206 сказано: содержит две ИС 8259,
две ИС 8237, одну ИС 8254 и др. Более того, даже в библиотеках схемных
решений новейших СБИС программируемой логики присутствуют структу
ры традиционных БИС 82ХХ.
Шинные формирователи и буферные регистры. Шинные формировате,
ли включаются между источником информации и шиной. Так как к шине
может подключаться множество устройств, сигналы, выдаваемые в шину,
должны быть достаточно большой мощности, которую обычная БИС обеспе
чить не в состоянии. Шинные формирователи усиливают сигналы источни
ка по мощности, отключают его от шины, когда он не участвует в обмене,
формируют при необходимости требуемые уровни сигналов лог. 1 и лог. 0.

390

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Двунаправленные шинные формирователи позволяют не только передавать
сигналы источника в шину, но и принимать их с шины и передавать прием
нику данных. Работа ИС определяется управляющими сигналами. Так, для
двунаправленного формирователя требуются два сигнала управления. Пер
вый — разрешающий прием/передачу данных или отключающий от шины
путем перевода выходных усилителей в третье состояние. Второй — указы
вающий направление передачи данных: в шину или с шины. Обычно в дву
направленном шинном формирователе по каждому разряду работает два уси
лителя. Один усиливает сигнал источника и выдает его в шину, другой при
нимает сигнал этого же разряда с линии шины и выдает усиленный сигнал
приемнику. При этом мощность первого усилителя, нагруженного на шину,
обычно больше второго, нагрузкой которого является одна ИС. Так как шина
обладает емкостью, с которой элементы, выполненные по МОПтехнологии
справляются плохо, ИС шинных формирователей выполняются по биполяр
ной технологии ТТЛШ.
Буферные регистры служат для подключения к магистрали внешнего
устройства. В отличие от шинных формирователей, которые только усили
вают сигналы, буферные регистры способны хранить данные. Благодаря
этому они могут выполнять функцию портов. Буферные каскады с тремя
состояниями на выходах регистра обеспечивают портам возможность от
ключения от магистрали под действием управляющих сигналов, а также
необходимую нагрузочную способность. Через порты ввода данные от внеш
него устройства поступают в магистраль, а через порты вывода данные с ма
гистрали передаются тому или иному модулю. Порты ввода/вывода могут
выполнять обе указанные операции.
Параллельные периферийные адаптеры. Шинные формирователи и пор
ты обеспечивают лишь непосредственную передачу данных между систем
ной шиной и устройством (микропроцессором или ВУ). Более сложные опера
ции выполняют периферийные адаптеры. Эти устройства могут выполнять
разнообразные функции обмена данными, причем режим работы устройства
задается путем их программирования командами микропроцессора. Для свя
зи с системной шиной данных внешних устройств, работающих с параллель
ными кодами, используются контроллеры ввода/вывода параллельной ин
формации — параллельные периферийные адаптеры.
Таким адаптером является БИС Intel 8255А (российский аналог К580
ВВ55А). Адаптер (рис. 3.43) подключается к 8разрядной системной ШД че
рез канал данных. Этот канал имеет три состояния, благодаря чему адаптер
может отключаться от системной ШД. Адаптер содержит три 8разрядных
порта А, В и С, причем порт С может разделяться на два 4разрядных канала.
Каждый порт имеет три состояния и через них осуществляется подключение
ВУ к системной ШД. Направление передачи (из МП в ВУ или наоборот) про
граммируется микропроцессором. Управление работой всех узлов адаптера
осуществляет устройство управления, которое получает управляющие сиг
налы от микропроцессора. К ним относятся сигналы «Чтение» (RD), «За
пись» (WR), «Выборка кристалла» (CS), «Сброс» (Reset), а также два разряда
адреса для выбора порта. Программирование адаптера заключается в том,

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

391

Рис. 3.43

Структура параллельного интерфейсного адаптера

что МП заносит в устройство управления специальную команду — управля
ющее слово, которое определяет режим работы портов, а также направление
передачи информации.
Адаптер может работать в трех режимах:
· синхронного обмена под управлением МП;
· асинхронного однонаправленного обмена, сопровождаемого сигналами
квитирования;
· асинхронного двунаправленного обмена.
Наибольшее число ВУ, обслуживаемых адаптером, обеспечивает первый
режим. В этом режиме осуществляется программноуправляемая передача
данных по четырем независимым каналам: портам А, В, С1 и С2. Обмен осу
ществляется со скоростью, определяемой процессором. Сигналы квитирова
ния, подтверждающие, что обмен происходит без сбоев, не передаются. Адап
тер может обслуживать два ВУ с 8разрядным словом обмена и два с 4раз
рядным словом. Направление передачи для каждого ВУ фиксировано и
определяется управляющим словом, заносимым в адаптер перед началом об
мена. В процессе работы МП двумя разрядами адреса выбирает порт, через
который осуществляется ввод или вывод данных.
Во втором режиме происходит асинхронный обмен данными между МП и
ВУ. Для этого необходимы линии для передачи сигналов квитирования, кото
рые создаются из линий портов С1 и С2. В результате образуются два 12раз
рядных канала: портам А и В, через которые осуществляется передача дан
ных, дополнительно передается по три линии портов С1 и С2, через которые
происходит обмен сигналами квитирования. Таким образом, в этом режиме
адаптер может обслуживать два ВУ. Направление обмена, как и в первом ре
жиме, определяется управляющим словом. Поскольку для одного сигнала
квитирования требуется один разряд, в этом режиме возможна индивиду
альная установка в 0 и 1 каждого из разрядов портов С1 и С2.
Адаптер является приемопередатчиком между МП и ВУ, поэтому сигна
лы квитирования используются для организации диалога адаптера как с ВУ,
так и с МП. Вот, например, какие сигналы квитирования нужны при переда
че данных из ВУ в МП. ВУ после выдачи слова данных выдает сигнал «Дан
ные выданы». Чтобы ВУ не выдавало нового слова данных до тех пор, пока
данные не запишутся в МП, адаптер выдает ВУ сигнал «Буфер заполнен»

392

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

и записывает слово данных в порт. После этого адаптер выдает в МП сигнал
прерывания INT. МП, получив этот сигнал, переходит к выполнению под
программы обслуживания прерывания, в которой имеется команда ввода
данных из порта. Получив эту команду, адаптер снимает сигнал прерыва
ния, а по окончании сигнала RD, свидетельствующего о завершении чтения
слова данных, снимает сигнал «Буфер заполнен». После этого ВУ может пе
реходить к посылке следующего слова. Аналогичные три сигнала квитиро
вания требуются и для пересылки данных из МП в ВУ.
Для режима двунаправленного асинхронного обмена необходимы уже не
три, а пять сигналов квитирования. Поэтому в этом режиме адаптер может
обслуживать только одно ВУ. Для передачи слова данных используется
порт А. Для передачи сигналов квитирования ему выделяются пять линий
порта С.
Параллельный интерфейсный адаптер используется для связи микропро
цессорной системы с удаленными не более чем на 15 м ВУ. Такая связь обыч
но осуществляется через радиальный параллельный интерфейс ИРПР. Шина
данных этого интерфейса может быть 8 или 16разрядной. Аппаратные сред
ства для реализации этого интерфейса могут быть построены с использова
нием рассмотренной БИС или ее более современных аналогов.
Программируемые связные адаптеры. При увеличении расстояний, на
которые передаются данные, параллельные связи уже не применяют. Пере
дачу данных осуществляют в последовательном коде по одной сигнальной
линии. Для аппаратной реализации этого способа передачи данных исполь
зуют контроллеры последовательного ввода/вывода, называемые программи,
руемыми связными адаптерами (ПСА). Тракт передачи последовательных
данных в общем случае включает в себя источник системной шины данных,
осуществляет преобразование данных из параллельной формы в последова
тельную или наоборот в приемник данных, программируемые связные адап
теры и модемы (рис. 3.44). Адаптер, подключенный к системной шине дан
ных, осуществляет преобразование данных из параллельной формы в после
довательную или наоборот.
Модем (модулятордемодулятор) преобразует двоичные импульсные сиг
налы в некоторый аналоговый модулированный сигнал, приспособленный к
передаче по узкополосным (»3 кГц) телефонным линиям. Если по такой
линии передавать простую последовательность импульсов, соответствую
щих единицам и нулям, скорость передачи информации будет очень низ
кой. С помощью различных видов модуляции получают сигнал с более высо
кой информационной емкостью. Так, современные модемы обеспечивают
передачу не менее 38,4 кбит/с. Если расстояние между источником и прием
ником не настолько велико, чтобы использовать телефонный канал, то пере
дача последовательных данных осуществляется непосредственно от одного
адаптера до другого.

Рис. 3.44

Структура последовательного тракта передачи данных

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

393

Различают два основных режима последовательной передачи данных:
синхронный и асинхронный. В обоих режимах работа приемника и передат
чика синхронизируется тактовыми сигналами синхронизации одной часто
ты. В синхронном режиме поток передаваемых символов непрерывный. Для
того чтобы приемник мог выделить из потока символов полезную информа
цию (данные), передатчик в поток информации вводит специально закоди
рованные слова — определенную последовательность единиц и нулей. Такие
слова называют синхросимволами. Скорость передачи информации опреде
ляется частотой синхронизации. Если между словами данных имеются вре
менные промежутки (данные для передачи еще не готовы), они заполняются
синхросимволами до тех пор, пока не возобновится передача данных. При
синхронной передаче данных приемник находится в состоянии активного
ожидания. Он сравнивает каждое принятое слово с символом синхрониза
ции. Как только такое слово будет выделено, приемник продолжает сравне
ние принимаемых слов с синхросимволом, при этом все слова, отличающие
ся от него, считаются полезной информацией и считываются.
В асинхронном режиме информационный поток делится на отдельные
посылки, соответствующие словам данных. При отсутствии посылок на ли
нии устанавливается единичный уровень. Каждая посылка начинается с ну
левого старт,бита, затем следуют биты слова данных (информационные
биты), за ними — бит четности. Заканчивается посылка 1; 1,5 или 2 еди
ничными стоп,битами (рис. 3.45).
В зависимости от числа единиц в передаваемом слове в бите четности пе
редают 0 или 1 таким образом, чтобы общее число единиц, передаваемых в
посылке (не считая старт и стопбитов), было четным. Это обеспечивает при
емнику возможность проверки достоверности передаваемых данных.
Приемник подсчитывает количество единиц в слове, и если оно четно,
значит, информация в тракте передачи не исказилась. Аналогичным обра
зом может осуществляться контроль достоверности и на нечетность количе
ства единичных битов в посылке.
Выделение информации в посылке осуществляется следующим образом.
Тактовая частота, которой синхронизируется работа источника и приемни
ка, в 16 раз выше частоты передачи данных, так что на один бит приходится
16 тактовых импульсов. При поступлении нулевого стартбита приемник за
пускает счетчик импульсов и с его помощью определяет моменты, соответству
ющие серединам информационных битов. В эти моменты определяются значе
ния передаваемых битов. Так как число битов в слове данных известно зара
нее, после приема всех битов проверяется наличие и длительность единичного
стопбита. Затем принятое слово записывается в параллельный регистр и про
веряется на четность/нечетность. Пос
ле этого параллельное слово данных
готово для дальнейшей работы.
Программируемые связные адапте
ры выполняются в виде БИС. Такая БИС
Рис. 3.45
есть и в семействе интерфейсных ИС
Структура посылки в асинхронном
Intel — 8251А (российский аналог —
режиме передачи данных

394

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

К580 ВВ51А). Этот адаптер обеспечивает прием от МП 8разрядного парал
лельного кода и преобразование его в последовательный, а также обратное
преобразование последовательного потока символов в параллельный код.
Работа адаптера начинается с его программирования. При этом в него
заносится следующая информация:
· прием или передача данных;
· режим обмена (синхронный или асинхронный);
· наличие контроля достоверности и его вид (четность или нечетность);
· длина слова данных (5, 6, 7 или 8 битов);
· вид синхросимвола и длина стопбита (для асинхронного обмена).
На рисунке 3.46 показана функциональная схема взаимодействия при
асинхронной передаче двух адаптеров, один из которых является передатчи
ком последовательных данных, а другой — приемником. По системной ШД
адаптерпередатчик принимает слово данных и формирует посылку, присое
диняя стартбит, бит четности и стопбит. Готовая к отправке посылка поме
щается в регистр сдвига. Как только от приемника приходит сигнал о его
готовности к приему данных, устройство управления УУ запускает генера
тор, который «выталкивает» биты передаваемого слова в линию передачи.
После передачи стопбита УУ останавливает генератор.
УУ адаптераприемника по стартбиту запускает генератор и начинается
прием слова данных в регистр сдвига. Определение значения очередного прини
маемого бита осуществляется по его середине. Когда время, отведенное на при
ем одного бита, истекает, происходит сдвиг регистра. После приема всех битов
принятое слово помещается в выходной буферный регистр, откуда оно может
быть считано внешним устройством или другим микропроцессором. Для этого
адаптер должен сообщить приемнику информации о своей готовности к выдаче
слова данных. Теперь адаптерприемник может приступать к приему сле
дующего слова данных, о чем он должен сообщить адаптерупередатчику.
На рисунке 3.46 показаны упрощенные структурные схемы адаптеров.
В действительности каждый адаптер имеет раздельные линии приема и выда
чи последовательных данных, причем каждая линия обслуживается своей схе
мой. Кроме того, для работы с модемами адаптеры имеют соответствующие
схемы управления и линии, по которым передаются сигналы квитирования.

Рис. 3.46

Функциональная схема работы двух адаптеров
в режиме асинхронной передачи последовательных данных

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

395

3.8.8.
ПРОГРАММИРУЕМЫЕ КОНТРОЛЛЕРЫ

Программируемые контроллеры прерываний. При работе микропроцес
сорной системы часто возникают ситуации, требующие немедленной реакции
системы. При этом МП прерывает выполнение основной программы и перехо
дит к обслуживанию ВУ, являющегося причиной возникновения этой ситуа
ции. Обмен информацией между ВУ и МП осуществляется по сигналамзапро
сам прерывания, поступающим от ВУ. Для работы с прерываниями у МП есть
два сигнала: INT — сигнал запроса прерывания от ВУ, являющийся входным
для МП; INTA — сигнал подтверждения прерывания, который выдает его внеш
нему устройству, если МП готов к обслуживанию. В микропроцессорной сис
теме может быть множество различных ВУ, каждое из которых может обра
щаться с запросом прерывания. Для эффективной работы с прерываниями
создаются специальные контроллеры прерываний, обеспечивающие обслужи
вание ВУ. Эти устройства выполняют всю необходимую работу для организа
ции взаимодействия с ВУ. При этом в начале работы МП осуществляет их про
граммирование, а в процессе работы непосредственно взаимодействует только
с контроллером. Таким устройством является БИС Intel 8259А (российский
аналог — K1810 ВН59). Этот контроллер может обслуживать запросы преры
вания от восьми ВУ, а девять каскадно включенных контроллеров — от 64 ВУ.
При работе микропроцессорной системы запросы прерывания от разных
ВУ могут накладываться друг на друга. Для разрешения таких конфликт
ных ситуаций вводится система приоритетов. При этом ВУ выстраиваются в
порядке важности: чем важней ВУ для системы, тем выше его приоритет.
Если во время выполнения программы обслуживания прерывания от ВУ с
низким приоритетом появляется запрос от ВУ с более высоким приорите
том, МП прерывает выполнение программы и переходит к обслуживанию
более приоритетного ВУ. Эта процедура может повторяться несколько раз,
если запросы прерывания более приоритетных ВУ следуют один за другим.
Такое обслуживание прерываний называется вложением прерываний.
Контроллер прерывания (см. рис. 3.47) через буфер ШД подключается к
системной шине данных. Все управляющие сигналы, обеспечивающие про
цессы записи/чтения (ЗП/ЧТ) поступают из МП. Взаимодействие контрол
лера с ВУ происходит с помощью входов IR, на которые подаются сигналы
запросов прерывания от ВУ. Сигналы INT и INTA обеспечивают собственно
режим прерывания работы МП. Работа контроллера прерывания начинает
ся с его инициализации. Контроллер получает команды инициализации по
системной ШД от МП. При этом выполняются следующие действия:
· контроллер устанавливается в исходное состояние, в котором все его ре
гистры обнулены;
· устанавливается исходный порядок приоритетов, при котором наивыс
ший приоритет имеет вход IR0, а самый низкий — вход IR7;
· определяются начальные адреса программ обслуживания прерываний, при
чем процессор заносит адрес программы только для запроса IR0, остальные
адреса определяются автоматически, так как располагаются в ОЗУ с ин
тервалом 4 или 8 байт относительно этого адреса.

396

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.47

Структурная схема контроллера прерываний

Сигналы запросов прерывания поступают в контроллер и запоминаются
в регистре запросов прерывания: каждому запросу соответствует свой раз
ряд. Среди полученных запросов выделяется самый приоритетный, который
фиксируется в регистре обслуживания запросов. Затем контроллер посыла
ет в МП сигнал прерывания работы процессора INT, и если МП отвечает
сигналом INTA (подтверждение прерывания), он формирует так называе
мый вектор прерывания — начальный адрес программы обслуживаемого
прерывания. МП считывает этот адрес и приступает к выполнению про
граммы.
Один контроллер способен обслуживать не более восьми прерываний. Для
расширения числа обслуживаемых запросов применяется каскадное вклю
чение контроллеров. При этом используются сигналы каскадирования. При
таком включении микросхемы контроллеров разделяются на ведущую и ве
домые. Ведущая микросхема собирает запросы прерывания со всех ведомых
и взаимодействует с процессором. Входы IR ведущей микросхемы подклю
чаются к выходам INTA ведомых. Адрес программы обслуживания преры
вания формирует ведомая микросхема, а выбор микросхемы, передающей
адрес процессору, осуществляет ведущая. Для этого код ведомой микросхе
мы передается по линиям каскадирования.
При работе микропроцессорной системы возможны ситуации, когда ка
кието из ВУ временно могут не обслуживаться. Для того чтобы исключить
прерывание работы процессора по запросам таких ВУ, МП запрещает про
хождение от них сигналов запросов прерывания. Это делается с помощью
специальных команд маскирования прерываний. Маска прерываний — это
8разрядное слово, каждый разряд которого соответствует одному из сигна
лов IR. Единица в разряде слова указывает на то, что прохождение соответ
ствующего запроса прерывания должно быть заблокировано. В процессе ра
боты МП заносит в контроллер маску прерываний, которая фиксируется в
регистре схемы маскирования и анализа запросов. Если теперь в контроллер
поступит запрос прерывания, прохождение которого запрещено, он зафик

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

397

сируется в регистре запросов, но в регистр обслу
живания не попадет и прерывания не вызовет.
После снятия запрета, которое также осуществ
ляется с помощью маски, запрос прерывания по
ступит в регистр обслуживания и вызовет преры
вание работы процессора.
В процессе работы возможно также изменение
порядка приоритетов сигналов IR. Это осуществ
ляется с помощью установки дна приоритетного
кольца (рис. 3.48).
Рис. 3.48
В исходном состоянии самый низкий приори
Приоритетное кольцо
тет у сигнала IR7, и дно приоритетного кольца со
ответствует этому сигналу. При назначении другого сигнала в качестве дна
приоритетного кольца, например IR3, все приоритеты смещаются цикличес
ки, т. е. сигнал IR4, следующий за IR3, будет теперь иметь наивысший при
оритет. За ним приоритеты расположатся следующим образом: IR5, IR6, IR7,
IR0, IR1, IR2, IR3.
Процессор может также назначать динамическую установку приорите
тов. В этом случае дном приоритетного кольца каждый раз становится пос
ледний по времени обслуживания сигнал IR.
Рассмотренный режим работы контроллера называется режимом вектор,
ного прерывания, в котором ВУ является инициатором прерывания работы
процессора. Возможно также обслуживание ВУ по инициативе процессора.
В этом случае контроллер осуществляет только прием сигналов прерывания,
их фиксацию и выделение наиболее приоритетного запроса. Вся информа
ция о запросах хранится в слове состояния контроллера. Процессор сам оп
рашивает контроллер и по слову состояния определяет, есть ли запросы пре
рывания и от каких ВУ.
Контроллеры прямого доступа к памяти. Режим непосредственного об
мена данными между памятью и ВУ осуществляется под управлением кон
троллеров прямого доступа к памяти (ПДП). ПДП особенно удобен при пе
редачах блоков данных в высоком темпе, например, между внешней памя
тью и ОЗУ.
Для реализации этого вида обмена разработаны специальные БИС. Одной
из таких БИС является Intel 8237А (российский аналог К580 ВТ57). Взаимо
действие блоков микропроцессорной системы
при ПДП показано на рисунке 3.49. МП может
выполнять программирование контроллера, на
страивая его на определенный режим работы и
чтение его состояния. При ПДП контроллер
вырабатывает сигналы управления обменом
данными между ОЗУ и ВУ. Этот обмен осуще
ствляется непосредственно через системные
Рис. 3.49
ША и ШД, при этом МП от них отключается,
Взаимодействие блоков
переводя свои буферные регистры в третье со
микропроцессорной системы
стояние.
при ПДП

398

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Контроллер содержит четыре канала, к которым подключаются ВУ. Каж
дый канал обеспечивает работу ВУ в режиме ПДП по его запросу. При по
ступлении запроса контроллер обращается к МП с сигналом HOLD (запрос
захвата шин). Если МП отвечает сигналом HLDA (подтверждение захвата),
контроллер приступает к управлению обменом.
В начале работы МП осуществляет программирование контроллера. При
этом для каждого канала заносится следующая информация:
· начальный адрес области памяти, с которой начнется обмен;
· общее число пересылаемых байтов;
· направление обмена (из ВУ в ОЗУ или наоборот).
Пересылка данных осуществляется побайтно, причем данные располага
ются в памяти последовательно. Поэтому для формирования адресов ячеек
памяти достаточно регистра адреса памяти и счетчика. В регистр адреса па
мяти заносится начальный адрес, а в счетчик — общее число пересылаемых
байтов. При каждой передаче байта содержимое регистра памяти увеличи
вается или уменьшается на единицу (это определяется при программирова
нии канала), поэтому к моменту окончания пересылки очередного байта уже
готов адрес для следующего. Содержимое счетчика уменьшается на едини
цу, и как только счетчик обнуляется, обмен заканчивается. Счетчик количе
ства пересылаемых байтов 16разрядный, поэтому максимальный объем бло
ка данных, передаваемых за один запрос ПДП, составляет 64 кб.
Так же как и при обслуживании прерываний, при обслуживании ПДП
существует система приоритетов и маскирования запросов. Во время работы
МП может запретить обслуживание какоголибо ВУ, выдав соответствую
щую маску. Система приоритетов в контроллере может быть фиксированной
и циклической. При фиксированной системе наивысший приоритет у канала
с номером 0, а самый низкий — с номером 3. В циклической системе приори
теты динамически изменяются по приоритетному кольцу. Самый низкий при
оритет присваивается последнему обслуженному каналу, следующий за ним
канал получает наивысший приоритет, а оставшиеся два канала — более
низкие.
Программируемые интервальные таймеры. Работа микропроцессорной
системы требует синхронной работы всех ее устройств, при этом их быстро
действие может колебаться в самых широких пределах. Для обеспечения
такой работы применяются программируемые интервальные таймеры. Эти
устройства выполняют операции по выработке временных задержек, форми
рованию частот и интервалов времени. Для аппаратной реализации таймеров
разработаны специальные БИС, подключаемые к системным шинам и про
граммируемые процессором. Такие БИС обычно имеют несколько каналов,
работа каждого из которых осуществляется независимо от других (рис. 3.50).
Каждый канал имеет собственный вход частоты синхронизации fc и вход
запуска. Преобразование входной частоты в сигнал с необходимыми времен
ными характеристиками осуществляется с помощью счетчика. Перед нача
лом работы в счетчик канала загружается число п. Каждый импульс, пропу
щенный на вход канала, уменьшает его содержимое на единицу. Обнуление
счетчика является сигналом для формирования выходного импульса.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

399

Рис. 3.50

Программируемый интервальный таймер

Возможны шесть режимов работы канала. В режиме терминального сче,
та осуществляется формирование одиночного выходного импульса. Передний
фронт формируется сразу после программирования канала и записи в счетчик
числа. С приходом сигнала запуска импульсы частоты начинают поступать в
счетчик, и при его обнулении формируется задний фронт выходного импульса.
В режиме ждущего мультивибратора формирование переднего фронта
выходного импульса происходит только после прихода сигнала запуска, а зад
него — при обнулении счетчика. В отличие от первого режима такой им
пульс будет формироваться каждый раз с приходом сигнала запуска.
В режиме импульсного генератора формируется последовательность ко
ротких импульсов, длительность которых равна периоду входной частоты
синхронизации, а частота следования определяется делением входной час
тоты на введенное в счетчик число, т. е. fвых = fc/n.
Режим генератора меандра аналогичен предыдущему режиму, но отли
чается тем, что длительности положительного и отрицательного полуперио
дов выходного сигнала равны по величине.
В режиме одиночного программно,запускаемого строба осуществляется
формирование короткого импульса с заданной временной задержкой. Содер
жимое счетчика начинает уменьшаться с приходом сигнала запуска. В мо
мент его обнуления формируется выходной импульс, длительность которого
определяется периодом частоты fc. Для повторной выдачи импульса требует
ся программная загрузка счетчика.
Режим одиночного аппаратно,запускаемого строба отличается от пре
дыдущего тем, что для повторной выдачи импульса программной загрузки
счетчика не требуется. Для этого достаточно подать сигнал запуска.
ЗАДАЧИ И УПРАЖНЕНИЯ

Задача 3.1. Специальные элементы цифровых устройств — логические
расширители. Они предназначены для увеличения количества логических
входов у логических элементов, расширения класса реализованных этими
элементами логических функций и построения нетипичных схем. Посколь
ку первые две функции расширителей основные, расширители выполняют
ся в составе каждой конкретной серии на основе базовой схемы или ее части.

400

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Так как в элементах ТТЛтипа опе
рация И реализуется с помощью мно
гоэммитерного транзистора, то увели
чить количество соответствующих вхо
дов внешним монтажом невозможно.
В элементах ТТЛтипа расширители
предназначены для расширения клас
са реализованных функций, т. е. для
реализации функции ИЛИ (рис. 3.51).
Выводы K и E расширителя соединя
ются с соответствующими выводами K
Рис. 3.51
Схема расширителя по ИЛИ на 4 входа
и Е базовых логических элементов.
для элемента ТТЛтипа
На рисунке 3.52 показано нетипич
ное применение расширителя для получения логического элемента И–НЕ с
повышенной помехозащищенностью. Последнее в данной схеме обеспечива
ется увеличением предельного напряжения элемента за счет включения ре
зистора R2. Резисторы R1 и R2 ограничивают ток базы транзистора T2, а рези
а

б

Рис. 3.52

Функциональная (a) и принципиальная (б) схемы
с повышенной помехозащищенностью на элементах ТТЛтипа

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

401

Рис. 3.53

Схема элемента 4И–4И–2ИЛИ–НЕ с тремя устойчивыми состояниями
а
стор R3 обеспечивает на выходе типичное
значение U1 = 3,6 В. Резисторы R1 и R2 рас
считываются для каждого конкретного
применения схемы с учетом необходимо
го Kраз этой схемы.
Расширение логических возможностей
б
базовых вентилей обеспечивается разной их
комбинацией. На рисунке 3.53 приведена
схема элемента ТТЛтипа с тремя устойчи
выми состояниями, выполненная на эле
менте 155ЛР4, который имеет входы для
подключения расширителей, и элементе
155ЛА7 с открытым коллектором.
Типичный расширитель по ИЛИ для
элементов ЭСЛтипа представлен на ри
сунке 3.54а. Если расширитель имеет от
дельный вывод подложки, то его необхо
Рис. 3.54
димо присоединить к точке с наименьшим
Расширение логических
возможностей элементов ЭСЛтипа
потенциалом, для того чтобы диоды кол
с помощью расширителя (a)
лектораподложки были закрыты. Так
и «монтажного ИЛИ» (б)
как в большинстве серий элементов ЭСЛ
типа выходы свободны и подключаются к встроенным сопротивлениям вне
шним монтажом, то возможно применение «монтажного ИЛИ», схема реа
лизации которого приведена на рисунке 3.54б. В этом случае все эмиттеры
выходных цепей объединяются и подключаются к одному из резисторов в
любом элементе ЭСЛтипа, а другие резисторы не используются.

Задача 3.2. Специальные элементы цифровых устройств — преобра"
зователи уровней. Кроме частей управляющей системы, хорошо реализо
ванных средствами на основе типичных комплектов БИС микропроцессо
ра, в типичной аппаратуре управляющей системы имеется большое коли

402

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

чество средств соединения собъектом управления, индикации, документи
рования и т. д.
В большинстве управляющих систем широко используется вся номенк
латура радиоэлектронных элементов: дискретные (транзисторы, диоды, ре
зисторы, конденсаторы, индуктивности), интегральные (ИС, СИС, БИС, на
боры компонентов), конструктивные установочные детали (клавиатура, кноп
ки, индикаторы, тумблеры).
Преобразователями уровней (адаптерами, драйверами, трансляторами)
называют специальные элементы цифровых устройств, предназначенные для
обеспечения совместимости логических уровней разных семейств цифровых
элементов. В данное время логические уровни представлены электрическими
сигналами ТТЛэлементов, и их нагрузочные характеристики стали факти
чески стандартными для цифровых устройств, микропроцессоров, микроЭВМ
и т. п. вне зависимости от их технологии и схемотехники элементной базы.
Кроме обеспечения совместимости уровней сигналов преобразователи
уровней должны удовлетворять специальным требованиям, например таким,
как сохранение преобразователем предельного уровня управляющего эле
мента, уровней токов, способа кодирования двоичных переменных (или, на
оборот, изменение способа кодирования); обеспечение заданных требований
по нагрузочной возможности и параметрам быстродействия; необходимость
выполнения логических операций преобразователем уровня; обеспечение
парафазных выходов и др.
Большинство интегральных схем с высоким уровнем интеграции выпол
нено на основе р, п или КМОПтехнологии, в то время как схемы малого и
среднего уровня интеграции — на основе ТТЛ, ЭСЛ и КМОПтехнологии.
Есть большое число схем других типов, поэтому рассмотреть все варианты
преобразователей уровня невозможно. Сформируем некоторые общие пра
вила их построения для большинства случаев:
· преобразователи уровней проектируются для конкретных схем с обяза
тельным учетом выходных характеристик и параметров управляющего
элемента и входных характеристик и параметров управляемого элемента;
· перепад логических уровней управляющего элемента должен быть доста
точным для надежного функционирования преобразователей уровней;
· преобразователь уровней должен обеспечивать необходимые динамичес
кие параметры с учетом емкостных и активных нагрузок.
В составе схем малой и средней степени интеграции ТТЛ, ЭСЛ и КМОП
типа имеются специально разработанные преобразователи уровней. Среди
них можно выделить преобразователи ЭСЛТТЛ К500ПУ125, преобразова
тель ТТЛЭСЛ К500ПУ124; преобразователи КМОПТТЛ, 176ПУ1, 176ПУ2,
176ПУ3, 564ПУ4, 564ЛН1, 564ЛН2, преобразователи ТТЛКМОП 133ЛН3,
133ЛН5 и др. (рис. 3.55).
В тех случаях, если необходимо разработать специальный преобразова
тель уровней, можно использовать одну из следующих схем: делители на
пряжения; фиксаторы уровней; сдвиги уровней; ключевые транзисторные
схемы; схемы, которые работают по принципу переключения тока; пере
ключатели на оптоэлектронных приборах; трансформаторные схемы.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

403

Рассмотрим примеры перечисленных схем.
На рисунке 3.56а показан пример стыковки КМОПсхем, которые рабо
тают при высоком уровне напряжения источника питания, с КМОПсхема
ми, которые работают с низким уровнем напряжения источника питания.
Для рисунка 3.56б можно рекомендовать R1 = 20 кОм, R2 = 10 кОм. Для

Рис. 3.55

Преобразователи уровней
б

а

Рис. 3.56

Примеры схем преобразования высокого уровня
в низкий для схем КМОПтипа (a) и ТТЛтипа (б)

404

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

улучшения динамических свойств преобразователя уровней используются
компенсированные делители.
Более сложная схема делителя приведена на рис. 3.56б, где показана схе
ма преобразователя уровня КМОПТТЛ для случая, если КМОПсхемы пита
ются напряжениями, более чем 5 В. В качестве активного элемента преобра
зователя уровней в данной схеме используется любая ТТЛсхема, которая
имеет входы расширения по ИЛИ. Информационные входы ТТЛсхемы за
земляются, в результате чего транзистор T1 всегда закрыт. Внешний транзи
стор T4 присоединяется к расширяющим входам ТТЛсхемы. Управление
транзистором T4 осуществляется делителем R5, R6, подключенным к выходу
управляющей КМОПсхемы Y1. Если на выходе Y1 низкий потенциал, тран
зистор T4 закрыт и на выходе формируется уровень 1 ТТЛсхем. Если на
выходе Y1 высокий потенциал, транзисторы T4 и T3 насыщены и на выходе
формируется уровень 0 ТТЛсхем. Рассмотрим порядок расчета величин R5 и
R6 для типичной ТТЛсхемы серии 155, которая обеспечивает коэффициент
разветвления по выходу, равный десяти:
IKнас4 1 (Uип 2 U); IKнас4 1 (Uип 2 UKЭнасT4 2 UБЭнасT3 )/ R2 1
1 (5 2 0,3 2 0,7)/1,6 3 2,5мА.

(3.1)

Приняв для T4b = 30 и Kнас = 1,5, определим:
IБнасT4 1 IKнасT4 2 Kнас / 3 1 2,5 2 1,5/30 4 0,13 мА.

(3.2)

Ток через резистор R6:
IR6 1 (UБЭнасT4 2 UБЭнасT3 )/ R6 .
IR6

(3.3)

Приняв числовое значение IR6 1 IБнасT4 , определим величину R6. При
1 IAi anT4 , получаем R6 = 10 кОм. Определим ток через резистор R5:
IR5 1 IR6 2 IБнасT4 3 0,26 мА.

(3.4)

1
По исходным характеристикам КМОПсхемы Y1 определим Uвых
при
токе, равном IR5 . Вычислим R5 по соотношению
1
R5 1 (Uвых
2 UБЭнасT4 2 UБЭнасT3 )/ IR5 1 (14,9 2 0,7 2 0,7)/0,26 3 51кОм. (3.5)

Для улучшения динамических свойств рассмотренного преобразователя
уровней необходимо или уменьшить величины R5 и R6, или применить ком
пенсированный делитель.
Ключевые транзисторные схемы как преобразователи уровней использу
ют в том случае, если нужно согласовать схемы, напряжения питания в ко
торых разного знака при большой величине логического перепада в любой
из схем. Рассмотрим пример, если нужно обеспечить управление исполни
тельным устройством, которое срабатывает от напряжения 27 В ±1,0% и име
ет входное сопротивление Rвх = 1 кОм ±10% при управлении от элементов
ТТЛтипа серии 155.
Одна из схем такого преобразователя приведена на рисунке 3.57a. Она
представляет собой ключевую схему с комбинацией транзисторов npn, и

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

а

в

405

б

г

Рис. 3.57

Схемы преобразователей уровней элементов ТТЛтипа в высокий уровень:
а — без защиты замыкания выхода на землю при наличии уровня «1» на выходе управляющего элемента
ТТЛтипа; б — с защитой замыкания выхода на землю при наличии уровня «1» на выходе управляющего
элемента ТТЛтипа; в — на одном транзисторе без привязки входа исполнительного устройства к земле; г —
с заданным значением тока срабатывания исполнительного устройства.

pnpтипов. Считаем, что оба транзистора кремниевые. Схема работает та
ким образом. При уровне 0 на выходе управляющего элемента ТТЛтипа
транзисторы закрыты, через входное сопротивление исполнительного уст
ройства течет приблизительно нулевой ток (коллекторный ток закрытого
транзистора T2. При уровне 1 на выходе элемента оба транзистора насыщены
и на входное сопротивление исполнительного устройства будет подано на
пряжение »Uист. Для тока Iн 1 IKнас 2 можно записать
Iн 1 IKнас 2 1 (Uист 2 UKЭнас 2 )/ RвхВП .

(3.6)

Если считать, что UКЭнас 2 1 0,3 В, то с (3.6) найдем Iн 1 IKнас 2 1 33 мА (для
наихудшего случая, т. е. Uист = Uист maxRвхВП = UвхВП min). Пусть у выбранного
типа транзистора T2 минимальное значение коэффициента усиления по току
bmin = 20.
Тогда, принимая коэффициент насыщения транзистора T2 равным 1,5,
найдем значение тока базы:
IБнас 2 1 IKнас 2 Kнас / 2min 3 2,5 мА.

(3.7)

406

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Значение тока IR3 через резистор R3, шунтирующий переход «база —
эмиттер» транзистора T2 и удерживающий этот транзистор в закрытом со
стоянии (если на выходе управляющего элемента ТТЛтипа уровень 0), вы
бирается в границах 5–20% от тока базы насыщенного транзистора T2. Пусть
IR3 1 0,1 2 IБнас 2 1 0,25 мА. Так как транзистор T2 насыщен, то между вывода
ми базы и эмиттера действует напряжение UБЭнас 2 . Иногда эта величина ука
зывается в справочниках для определенного режима, если же нет, то можно
ориентировочно взять величину 0,7–1,0 В. Приняв UAYi an2 1 0,75 A, найдем
сопротивление:

R3 1 UБЭнас 2 / IR3 1 UБЭнас 2 /(0,1 2 IБнас 2 ) 1 3 кОм.

(3.8)

Очевидно, что

IKнас 1 1 IБнас 2 2 IR3 1 2,75 мА.
Так как транзистор T1 насыщен, то можно определить сопротивление R4
из соотношения
R4 1 (Uип max 2 UБЭнас 2 2 UKЭнас 1 )/ IKнас 1 1 10 кОм.
(3.9)
Значение R4, рассчитанное по формуле (3.9), округляется до ближайшего
наименьшего стандартного номинала. Приняв для транзистора T1 bmin = 20 и
Kнас = 1,5, определим ток базы насыщенного транзистора T1:
IБнас 1 1 IKнас 1 Kнас / 2min 3 0,2 мА.

(3.10)

Приняв IR2 1 0,1 2 IБнас 1 1 0,02 мА, а UБЭнас 1 1 0,7 В, найдем сопротивление:
R2 1 UБЭнас 1 / IR2 1 UБЭнас 1 /(0,1IБнас 1 ) 1 35 кОм.

(3.11)

Поскольку значение R2 довольно большое, необходимо проверить усло
вие надежного запирания транзистора T1 при отключенном управляющем
элементе (в предположении, что связь осуществляется через разъемное со
единение). Это условие записывается в виде
R2IKБ0 < UБЭ0,

(3.12)

где IKБ0 — обратный тепловой ток коллекторного перехода при максималь
ной температуре; UБЭ0 — напряжение на переходе «эмиттер — база», при
котором транзистор начинает открываться также при максимальной темпе
ратуре.
Необходимо помнить, что числовое значение UБЭ0 зависит от IKнас и отве
чает такому значению UБЭ, при котором IK 1 0,01 2 IKнас . Пусть IKБ0 = 1 мкА
при 20°С, а T = 50°C, тогда
IKБ0

T 150 1C

3 142 4

50 2 20
3 8 мкА и R2 IKБ0 1 0,28 В.
10

При таком значении напряжения на переходе — «база — эмиттер» тран
зистор T1 надежно закрыт, однако в данной схеме и в схемах, аналогичной ей,
целесообразно брать сопротивление R2 £ 10 кОм, если позволяет управляющий
элемент. Остановимся на значении R2 = 10 кОм, тогда, уточнив значения

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

407

IR2 1 UБЭнас 1 / R2 1 0,07 мА,

получим
IR1 1 IБнас 1 2 IR2 1 0,27 мА.

Заменив выходную цепь закрытого элемента ТТЛтипа эквивалентной
ЭДС EТТЛ = 3, 6 В с выходным сопротивлением RТТЛ = 150 Ом, вычислим

R1 1 ( EТТЛ 2 UБЭнас 1 )/ IR1 2 RТТЛ 1 10 кОм.

(3.13)

Напряжение на выходе управляющего элемента:
EOOE 1 IR1 2 ROOE 3 3,55 A.

Это говорит о том, что управляющий ТТЛэлемент может работать не
только на преобразователь уровня, но и на другие элементы ТТЛтипа.
Рассмотрим ограничения на величину R2, связанную с управляющим эле
ментом. При R2 = 100 Ом обеспечивается надежное закрытое состояние тран
зистора T1, однако ток IR2 возрастает до 7 мА, а ток IR1 — до 7,2 мА. Чтобы
обеспечить насыщенный режим транзистора T1, сопротивление R1 должно
равняться 390 Ом. Напряжение на выходе управляющего элемента опреде
ляется как
EOOE 1 IR1 2 ROOE 3 2,5 A
1 . Это говорит о
и находится почти на границе допустимого значения Uвых
том, что управляющий элемент не сможет работать на другие элементы ТТЛ
типа при чрезмерно малых сопротивлениях R2 (и, как следствие, R1).
Важным недостатком схемы, показанной на рисунке 3.57a, является воз
можность выхода ее из строя при случайном замыкании выхода на землю
при наличии уровня 1 на выходе управляющего элемента ТТЛтипа. Воз
можна защита такого преобразователя с помощью двух диодов (рис. 3.57б).
В нормально работающей схеме диод Д1 всегда закрытый и никак не влияет
на работу. Если же выход схемы замыкается на землю, то диод Д1 фиксирует
потенциал точки A при высоком потенциале на выходе элемента ТТЛтипа
на уровне = 0,7 В. Этого недостаточно для открывания транзистора T1, для
этого необходимо обеспечить уровень в точке A 1,4 В, следовательно, транзи
сторы T1 и T2 закроются. Они остаются в этом состоянии, пока выход замк
нут на землю. При расчете данной схемы (3.13) надо заменить выражением

R1 1 ( EТТЛ 2 UБЭнас 1 2 UД2 )/ IR1 2 RТТЛ .

(3.14)

Если не нужно привязки входа исполнительного устройства к земле, то
преобразователь уровня можно выполнить на одном транзисторе (рис. 3.57в).
Важный недостаток данной схемы — возможность выхода ее из строя при
случайном замыкании выхода на источник Uист при уровне 1 на выходе уп
равляющего элемента. Защита этой схемы обеспечивается включением меж
ду выходной клеммой и коллектором транзистора T1 максимально возмож
ного сопротивления, при котором обеспечивается надежное срабатывание
исполнительного устройства.

408

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

В ряде случаев исполнительное устройство срабатывает от заданного зна
чения тока при значительном разбросе входных сопротивлений. В этом слу
чае преобразователь уровней выполняется по схеме, показанной на рисунке
3.57г. При уровне 0 на выходе управляющего элемента ТТЛтипа транзисто
ры Т1 и T2 закрыты и ток нагрузки равняется нулю. При уровне 1 на выходе
управляющего элемента ТТЛтипа транзистор T1 насыщен. Потенциал базы
транзистора T2 фиксируется относительно уровня Uист стабилитроном и при
наличии постоянного резистора R5 в цепи эмиттера транзистора T2. После
дний работает в активном режиме как генератор тока, значение которого не
зависит от сопротивления нагрузки.
Пусть нужно обеспечить ток нагрузки 100 мА. Оценим диапазон измене
ния сопротивления нагрузки, если как диод Д1 взят стабилитрон с напряже
нием пробоя 5,6 В. Рассмотрим основные соотношения в схеме, если на вхо
де действует уровень 1. Выберем R3 = 5,6 кОм, тогда

IR3 1 1мА.
Пусть bmin транзистора T2 равняется 20, тогда

IБ2 1 IK2 / 2min 1 5 мА.

(3.15)

В формуле (3.15) отсутствует Kнас, так как транзистор T2 работает в ак
тивном режиме, а не в режиме насыщения. Для обеспечения удовлетвори
тельной работы стабилитрона ток через него должен течь в диапазоне Iст min–
Iст max (например, 3–25 мА). Пусть Iст = 5 мА, тогда
IKнас 1 1 IR3 2 Iст 2 IБ2 1 11мА.

(3.16)

R4 1 (Uист 2 Uст 2 UKЭнас 1 )/ IKнас 1 1 1,8 кОм;

(3.17)

R5 1 (Uno 2 UAYO2 )/ IE2 1 (Uno 2 UAYO2 )3 / IK2 ,

(3.18)

Сопротивления:

где a = b/(1 + b) — коэффициент передачи по току в схеме с общей базой.
Приняв UБЭТ2 1 0,7 В или определив эту величину из входной характери
стики, которая приводится в справочнике (считаем все транзисторы крем
ниевыми), из (3.18) получим R5 = 47 Ом. Учитывая разброс номиналов Uст и
UБЭТ2 , резистор R5 целесообразно выполнять в виде последовательно вклю
ченных постоянного и переменного резисторов, выставляя последним задан
ное значение тока IK2 .
Расчет номиналов резисторов R1 и R2 выполняется так же, как для схемы
рисунка 3.57a.
Оценим возможные значения сопротивлений нагрузки RвхВП. Принципи
ально минимальное значение может равняться нулю, если не накладывают
ся ограничения на допустимую мощность рассеяния транзистора T2. Оценим
эту мощность в схеме, пренебрегая мощностью, которая выделяется на пере
ходе эмиттера транзистора T2. При RвхВП = 0 имеем
UБКТ2 1 Uист max 2 Uст 1 24 В и PT2 1 UБКТ2 IK2 1 2,4 Вт.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

409

Пусть по техническим условиям PT2доп 1 1Вт. Эта мощность выделя
ется на транзисторе при UКБТ2 1 10 В; итак, на нагрузке напряжение дол
жно быть не менее 14 В, т. е. минимальное сопротивление RвхВП составля
ет 140 Ом. Очевидно, что при увеличении сопротивления нагрузки на
пряжение на коллекторном переходе будет уменьшаться и при какомто
сопротивлении нагрузки транзистор войдет в насыщение. Учитывая, что
транзистор T2 как генератор тока должен работать в активном режиме и
при максимальной величине сопротивления нагрузки, примем за границу
насыщения транзистора T2 условие UБ = UK, т. е. теоретическую границу
насыщения. Тогда на нагрузке будет падать напряжение U ист min –
– Uст » 18,7 Ом и, значит, максимальное сопротивление RвхВП должно быть
не более 187 Ом. Итак, без радиатора на транзисторе T2 RвхВП может ме
няться только в диапазоне 140–187 Ом, а с радиатором — в диапазоне 0–
187 Ом.
Схемы, которые работают по прин
ципу переключения тока, используют
как преобразователи уровней в тех слу
чаях, если логический перепад может
составлять частицы вольт (рис. 3.58).
Оптоэлектронные переключатели и
трансформаторы используют для галь
ванической развязки электрических
цепей при одновременном преобразова
нии уровней. На рисунке 3.59a приве
дена схема преобразователей уровней
тока в уровни ТТЛсхем. На рисунке
3.59б приведена трансформаторная схе
Рис. 3.58
ма для преобразования уровней.
Схема преобразователей уровней
на принципе переключения тока
а

б

Рис. 3.59

Схема преобразователя тока в уровне схемы ТТЛтипа (a)
и схема трансформаторного преобразователя уровней (б)

410

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Задача 3.3. Специальные элементы цифровых устройств — генераторы.
Они предназначены для формирования последовательности электрических
сигналов разной формы. Последовательность сигналов может быть регуляр
ной или с прерыванием, в том числе с изменением параметров и формы элек
трических сигналов. Генераторы обеспечивают работу цифрового устройства
во времени по закону, обусловленному внутренней структурой устройства, и
характеризуются частотой сигнала, стабильностью частоты, возможностью
управления частотой, формой сигнала, скважностью, видом последователь
ности сигнала и т. д. Таким образом, генераторы по структуре могут изме
няться от простейшего автоколебательного мультивибратора до сложного
цифрового устройства.
На рисунке 3.60a представлена схема генератора, в котором конденсатор
С обеспечивает время задержки, необходимое для создания положительной
обратной связи, и от его емкости зависит частота генерации. Обычно разра
ботчики определяют необходимую емкость С методом проб и ошибок.
Проанализируем работу конкретной схемы, которая выполнена на мик
росхемах серии К155 при С = 0,47 мкФ, что позволит ускорить выбор необ
ходимой величины С.
а

г

б

в

Рис. 3.60

Схема и временные диаграммы генератора
на трех элементах И–НЕ серии К155
(С = 0,47 мкФ):
а — схема генератора; б — схема разрядки конденсато
ра C; в — схема зарядки конденсатора C; г — времен
ные диаграммы работы схемы.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

411

Генератор выполнен на трех вентилях Y1–Y3. Вентиль Y4 используется
для улучшения формы выходного сигнала и может управляться входом 4.
При работе генератора на входы 1–3 необходимо подать уровень 1 (при пода
че на любой из этих трех входов уровня 0 генерация срывается и на выходе d
фиксируется постоянный логический уровень). Если уровень 0 подается на
входы 1 или 3, то на выходе d устанавливается уровень 0; если уровень 0
подается на вход 2, то на выходе d уровень 1.
На рисунке 3.60б, в представлены процессы разрядки и зарядки конден
сатора С, а на рисунке 3.60г — временные диаграммы работы схемы.
Из схемы, показанной на рисунке 3.60б, видно, что разрядный ток IC1 обес
печивается выходной цепью вентиля Y1 и воспринимается выходной цепью
вентиля Y2 (влиянием малого тока Iвых
1 вентиля Y3 пренебрегаем). В процессе
разрядки конденсатора С устанавливается своеобразный режим, при котором
выходной ток закрытого вентиля Y1 равняется выходному току открытого
вентиля Y2, причем
UвыхY1 1 UвхY2 1 Uв .
Этот режим работы выполняется при

Uв 1 1,5 В, IвыхY1 2 19 мА.
Работа вентиля Y2 при таком токе обеспечивается соответствующим рас
пределением тока, который течет через резистор в цепи базы МЭТ между
входной цепью и цепью коллектора БЭТ.
Величина Uв » 1,5 В подтверждается реальной временной диаграммой
(рис. 3.60г). Проверим, подтверждается ли вывод о токе IвыхY1 1 19 мА. Из
рисунка 3.60г вытекает, что на этапе разрядки конденсатора (мкФ) напря
жение на нем изменяется на величину DUC » 1,3 В за время Dt1 » 35 мкс почти
по линейному закону, т. е. разрядка осуществляется постоянным током
IC1 2 C 3 4UC / 4t1 2 17,5 мА.

(3.19)

Совпадение значений IвыхY1 и IC1 с учетом разброса параметров элементов
ТТЛтипа и допуска на номинал конденсатора (в мкФ) говорит о правильно
сти проведенного анализа работы схемы. Итак, продолжительность Dt1 (мкс)
составляющей периода колебаний генератора можно оценить по формуле
2t1 3 C 4 2UC / IC1 5 72 c.

(3.20)

Соотношение (3.20) получено из (3.19), поскольку при изменении вели
чины С уровни токов и напряжений не меняются, а меняется только продол
жительность Dt1.
Из рисунка 3.60в следует, что зарядный ток IC11 обеспечивается выход
ной цепью вентиля Y2 и входной цепью вентиля Y3, а воспринимается этот
ток выходной цепью вентиля Y1. Оценим значение этого тока. Сразу после
начала зарядки конденсатора С потенциал UC » 0,2 В, поэтому из выходных
характеристик следует, что ток IвыхY2 1 28 мА (почти ток короткого замы
0
кания), а ток IC11 (0) 2 IвыхY2 3 IвхY
4 30 мА. В конце заряда конденсатора С
3
потенциал Uв » 1,4 В, поэтому из выходных характеристик следует, что
0
IвыхY2 1 20 мА, а ток IC11 2 IвыхY2 2 20 мА, так как UC 1 Uпор 2 Iвх
Y3 1 0.

412

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Для упрощения анализа примем, что в процессе зарядки конденсатора С
зарядный ток постоянный и равняется 25 мА, тогда для составляющей Dt2
периода колебаний генератора можно записать

2t2 3 C 42UC / IC11 5 52c.

(3.21)

Подставив численное значение C = 0,47×10–6 Ф, получим Dt2 = 24,4 мкс.
Эта продолжительность составной периода колебаний генератора совпадает
с реальной продолжительностью Dt2 = 25 мкс, определенной эксперименталь
но (рис. 3.60г).
Итак, для генератора, собранного по схеме, показанной на рисунке 3.60a
на элементах ТТЛтипа серий К133 и К155, частоту генерации (МГц) можно
определять из формулы
f = 1/T = 1/(Dt1 + Dt2) = 1/(124C).

(3.22)

Проанализируем полученные результаты с точки зрения преимуществ и
недостатков данной схемы. Преимущество схемы — ее простота, так как ну
жен лишь один внешний компонентконденсатор С. Недостатки схемы:
· скважность данного генератора не равняется двум (несущественный не
достаток);
· вентили Y1 и Y2 непрерывно работают практически в критическом режиме
(важный недостаток, изза которого запрещается использовать данную
схему в аппаратуре, которая работает в сложных условиях эксплуатации);
· ни в единой точке схемы, за исключением, может быть, точки A, нет
хорошо сформированного сигнала, четко фиксирующего напряжения U0
и U1, которые удовлетворяют требованиям технических условий.
а

г

б

в

Рис. 3.61

Схема (а) и временные диаграммы (б–г) генератора на трех вентилях И–НЕ
серии 155, работающего в облегченном режиме (R = 300 Ом; C = 0,47 мкФ)

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

413

г

а

б

в

Рис. 3.62

Схема управляемого генератора на трех вентилях И–НЕ (С = 68 нФ):
а — схема генератора; б — схема разрядки конденсатора C; в — схема зарядки конденсатора C;
г — временные диаграммы работы схемы.

Все отмеченные недостатки сравнительно просто устраняются в схеме,
показанной на рисунке 3.61a, путем включения на выход критических венти
лей Y1 и Y2 резисторов R (не обязательно одинаковых). Для обеспечения усло
вий генерации эти резисторы должны выбираться такой величины, чтобы для
изолированного вентиля при заземленном резисторе на его входе обеспечивал
ся уровень, меньший Uнор для наихудших условий эксплуатации. Сравнивая
временные диаграммы, показанные на рисунках 3.60г и 3.61б, можно сделать
вывод, что подбором резисторов R нетрудно обеспечить скважность, равную
двум. Для схемы с номиналами, указанными на рисунке 3.61a, токи зарядки и
разрядки конденсатора С снижены приблизительно в пять раз; в точках b и d
схемы формируются сигналы, которые хорошо фиксируют уровни U0 и U1.
Часто в цифровых устройствах необходим генератор с частотой, которая
перестраивается. Один из вариантов схемы такого генератора, выполненно
го на типичных элементах ТТЛтипа, приведен на рисунке 3.62.

414

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Проанализируем работу схемы, которая приведена на рисунке 3.62a.
В схеме используются два германиевых диода, чтобы предотвратить искаже
ния. При прохождении сигнала высокого уровня диоды разрывают цепь меж
ду выходами логических схем и зарядным конденсатором. Управление часто
той генерации осуществляется управляемым генератором тока, выполнен
ным на транзисторах T1–T3 и резисторах R. Потенциалы баз транзисторов T1
и T2 фиксируются на уровне +5 В, что обеспечивает нормальный активный
режим транзисторов T1 и T2 в диапазоне регулирования.
На рисунке 3.62б, в показаны процессы разрядки и зарядки конденсато
ра С, а на рисунке 3.62г — временные диаграммы работы схемы при I0 = 0.
В процессе разрядки конденсатора С диод Д1 закрыт, а диод Д2 открыт. При
I0 = 0 разрядный ток IC1 обеспечивается вентилем Y2, который работает в
своеобразном режиме, при котором входной ток вентиля равняется выход
ному току. Из анализа входной характеристики и временных диаграмм на
рисунке 3.62г реальной схемы следует, что IC1 2 0,8 мА. При наличии токов
I0 конденсатор заряжается током, равным IC1 2 I0 , а входная цепь вентиля Y2
воспринимает ток IC1 2 2 3 I0 . Считая, что для вентиля Y2 Iвых max = 20 мА, убеж
а

в

б
г

Рис. 3.63

Схемы генераторов на двух вентилях И–НЕ (а, в)
и временные диаграммы их работы (б, г) (R = 300 Ом; С = 0,47 мкФ)

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

415

даемся, что время разрядки конденсатора можно уменьшить приблизитель
но в I0 / IC1 2 12,5 раза. В процессе зарядки конденсатора С диод Д1 открыт,
а диод Д2 закрыт. При I0 = 0 зарядный ток IC11 обеспечивается входной цепью
вентиля Y3 и воспринимается выходной цепью вентиля Y1.
Из анализа входной характеристики и временных диаграмм (рис. 3.62г)
работы реальной схемы следует, что IC11 2 0,8 мА. При наличии токов I0 кон
денсатор заряжается током IC11 2 I0 , а выходная цепь вентиля Y1 воспринима
0
ет ток IC11 2 Iвх
Y2 2 2 3 I0 .
Считая, что для вентиля Y1 ток Iвых max = 20 мА, убеждаемся, что и время
зарядки конденсатора С можно уменьшить приблизительно в 12,5 раза. Счи
тая, что транзисторы T1–T3 — кремниевые, а R = 470 Ом, получим, что для
изменения тока I0 от 0 до 10 мА необходимо изменить Uупр от 6,2 до 11,9 В.
С увеличением тока I0 частота генерации возрастает.
На рисунке 3.63а, в приведены варианты генераторов, выполненные на
двух вентилях ТТЛ серии К155, а на рисунке 3.63б, г — временные диаграм
мы при R = 300 Ом, С = 0,47 мкФ. В обеих схемах величина сопротивления
резистора R должна удовлетворять требованиям, рассмотренным при анали
зе схемы, показанной на рисунке 3.61a.
а

в

б

Рис. 3.64

Схема управляемого генератора на базе мультиплексора со связью по эмиттеру:
a — принципиальная схема; б — расчетная схема; в — временные диаграммы работы в допусти
мой зоне уровней Uупр.

416

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

При анализе работы схемы, изображенной на рисунке 3.62, было уста
новлено, что управляемый генератор, выполненный на элементах ТТЛтипа,
позволяет изменять частоту в 10 раз. Если диапазон изменения частоты дол
жен быть значительно больше, необходимо использовать другие схемы гене
ратора. Одна из таких схем приведена на рисунке 3.64. Схема генератора
построена на базе мультивибратора со связью по эмиттеру, в котором транзи
сторы T1 и T2 образуют усилительный каскад с положительной обратной
связью. В любой момент времени насыщенные транзисторы T1 или T2 и кон
денсатор С попеременно то заряжаются, то разряжаются током постоянного
значения I0, что определяется управляемым источником тока на транзисто
рах T3 и T4.
Проведем анализ работы схемы на рисунке 3.64. Рассмотрим процессы,
которые происходят в схеме, показанной на рисунке 3.64б, сразу после на
сыщения транзистора T2. Положительный потенциал на конденсаторе С,
который существовал перед моментом переключения, надежно закрывает
транзистор T1, и конденсатор начинает разряжаться постоянным током I0.
Как только потенциал эмиттера транзистора T1 или левой обкладки конден
сатора С станет равным UK2 1 UБЭнас , транзистор T1 скачком входит в состоя
ние насыщения, а транзистор T2 закрывается. Далее происходит аналогич
ный процесс.
Из рисунка 3.64в видно, что логический перепад генератора равняется
UБЭнас 1 UKЭнас 2 0,6 В и не зависит от величин RK и I0, а конденсатор С изменя
ет свой потенциал на величину 2 × UБЭ » 1,2 В. Так как конденсатор перезаря
жается постоянным током I0, то
ti = DUC × C/I0 = 2 × UБЭ × C/I0

(3.23)

f = 1/T = 1/(2 × ti) = I0/(4 × UБЭ × C).

(3.24)

и, следовательно,

Если пренебречь незначительной зависимостью UБЭ от I0, то можно счи
тать, что частота генерации линейно зависит от тока I0. Условиями нормаль
ной работы схемы надо считать:
· насыщенный режим работы транзисторов T1 и T2, что обеспечивает неиз
менность логического перепада на выходах;
· активный режим работы транзисторов T2 и T4, что обеспечивает неиз
менность величины токов I0.
Первое условие запишем в виде выражения, которое определяет техни
ческое насыщение транзисторов T1 и T2:
UБ – UK = 0,6 В,

(3.25)

UБ = Uист – RK × IБ = Uист – RK × (1 – a) × 2 × I0;

(3.26)

UK = Uист – RKIK = Uист – RK × a × 2 × I0.

(3.27)

где

Подставив (3.26) и (3.27) в (3.25), получим минимальное значение тока,
при котором транзисторы T1 и T2 еще работают в режиме насыщения:

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

417

I0min = 0,6/(2 × RK × (2a – 1)) » 0,3/RK.

(3.28)

I0 = (Uупр – UБЭ) × a/RE,

(3.29)

Так как
то из (3.28) и (3.29) следует, что
Uупр min = 0,6 × RЭ/(2 × a × (2a – 1) × RK) + UБЭ » 0,3/RK + UБЭ.

(3.30)

Другое условие запишем в виде выражения, которое определяет теорети
ческое насыщение транзисторов T3 и T4. Здесь выбрано теоретическое, а не
техническое насыщение из понимания надежной работы генератора. В пер
вом условии техническое насыщение отражает суть дела. Как видно из ри
сунка 3.64в, минимальный потенциал коллекторов T3 и T4 определяется как
разность потенциала эмиттера насыщенных транзисторов T1 или T2 и напря
жения UБЭ. Используя теорему об узловом напряжении, можно записать
(Uист 1 UKЭнас )/ RK 2 (Uист 1 UБЭнас )/ RK 1 2 3 I0
1 UБЭ 4
1/ RK 2 1/ RK
(2 3 Uист 1 c 1 UБЭнас )/ RK 1 (2 3 (Uупр 1 UБЭ ) 3 5) 3 RЭ
4
1 UБЭ .
2/RK

UK 4

(3.31)

На теоретической границе насыщения выполняется условие UK3 1 UБ3 ,
тогда, подставив в (3.31) вместо UK и Uупр значение Uупр max и приняв UБЭ у
всех транзисторов одинаковыми, получим
Uупр max 4 (2 3 Uист 1 UKЭнас 1 UБЭнас ) 3

RЭ
R 1 2 3 RK
1 UБЭ Э
, (3.32)
RЭ 5 2 3 RK
2 3 (RЭ 5 2 3 RK )

а для максимального тока I0

I0max 4

(2 1 Uист 2 UKЭнас 2 UБЭнас ) 1 3 2 1 UБЭ 1 3
2
.
2 1 (RЭ 5 3 1 RK )
RЭ 5 3 1 RK

(3.33)

Динамический диапазон изменения частоты Kпер определим как отноше
ния максимального и минимального токов I0, считая в (3.33) a » 1:

Kпер 3

I0max (2 1 Uист 2 UKЭнас 2 UБЭнас ) 1 RK
2 1 UБЭ 1 RK
4
2
.
I0min
0,6 1 (RЭ 5 RK )
0,3 1 (RЭ 5 RK )

(3.34)

Напомним, что сомножители 0,6 и 0,3 в знаменателях выражения (3.34)
имеют размерность вольт. Предельное значение Kпер при Uист 1 UKЭнас ,
UAYi an e RK 1 RY можно оценить по соотношению
(Kпер)гр » Uист/0,3.

(3.35)

При Uист = 12 В получаем (Kпер)гр » 40, фактически удается реализовать
(Kпер)гр » 30 – 32.
Важный недостаток рассмотренной схемы — в процессе регулирования
значительно изменяется потенциал на выходах, а логический перепад мал
(лишь 0,6 В). Однако, учитывая то, что выходы 1 и 2 — инверсные, этот
недостаток легко устранить, используя быстродействующий компаратор,

418

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

выполненный, например, на операционном усилителе. Необходимо только
обратить внимание на допустимый уровень синфазной составляющей на вхо
де компаратора. Другое средство устранения отмеченного недостатка заклю
чается в использовании вместо резисторов RK диодов, включенных в прямом
направлении. Это обеспечивает, вопервых, активный режим работы тран
зисторов T1 и T2 и, как следствие, улучшение частотных свойств генератора;
вовторых, обеспечивает привязку выходных сигналов к уровню Uист; втре
тьих, существенным образом увеличивает коэффициент перекрытия по час
тоте, так как транзисторы T1 и T2 будут работать в активном режиме в боль
шом диапазоне изменения токов. Однако в схеме с диодами значительно
уменьшается уровень логического перепада на выходах.
Оценим этот уровень. Так как транзисторы T1 и T2 работают в активном
режиме, через диод в цепи коллектора открытого транзистора будет течь
ток IДК = a × 2 × I0, а через диод в цепи базы того же транзистора — ток IДБ =
= (1 – a) × 2 × I0.
Пусть вольтамперная характеристика диодов в прямом включении оп
ределяется выражением (при rД » 0)
UД 2 UД1 3 m 4 5T 4 ln(IД / IД1 ).

(3.36)

Подставив в это выражение значение токов IДК и IДБ и взяв разность соот
ветствующих напряжений, получим
IДК
1
Uл 2 UДК 3 UДБ 2 m 4 5T 4 ln
(3.37)
2 m 4 5T 4 ln
2 m 4 5T 4 ln6.
13 1
IДБ
Если m × jT = 0,03 В, а b = 50, то DUл » 0,15 В. И в этом случае DUл не зави
сит от величины тока I0. Затруднения, связанные с низким уровнем DUл в
схеме с диодами, равно как и в схеме с резисторами, легко устраняются ис
пользованием компаратора.
Иногда применяют схемы, принцип действия которых основан на исполь
зовании собственных инерциальных свойств ЛЭ. В таких схемах отсутству
ют внешние элементы, которые задают время, и частота выходных колеба
ний определяется временем задержки распространения импульса tз.р.ЛЭ. По
добные схемы состоят из N последовательно включенных ЛЭ, охваченных
цепью единичной ООС (рис. 3.65a). Число последовательно включенных эле
ментов должно быть нечетным.
Период колебаний в таких схемах определяется выражением
1,0 2 t 0,1 ).
Tг 1 N (tз.р
з.р

Работу схемы объясним с помощью временных диаграмм, приведенных
на рисунке 3.65б. В исходном состоянии переключатель S заперт и схема
находится в устойчивом состоянии, при котором выходные напряжения всех
нечетных элементов равны U1, а парных — U0. Размыкание в момент t0 клю
ча S равносильно подаче на вход первого ЛЭ двух единичных входных сигна
1,0
лов. Поэтому через время, равное tз.р
, состоится изменение его исходного
напряжения. Сигнал U0 с выхода DD1 попадает на вход второго ЛЭ, что,
1,0
в свою очередь, через временной интервал tз.р
изменит и его выходное на

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

419

б
а

Рис. 3.65

Быстродействующий автогенератор (a) и временные диаграммы (б)

пряжение с U0 на U1 и т. д. Переключение элементов будет происходить пос
ледовательно друг за другом.
Частота колебаний такого генератора для ИС серии 555 лежит в диапазо
не десятков мегагерц. В таблице 3.2 представлено несколько схемных реше
ний генератора прямоугольных импульсов, построенного на разных микро
схемах серии К561. Для каждого генератора указана формула, которая по
зволяет вычислять значения частоты генератора в зависимости от номиналов
элементов — в герцах, сопротивление — в омах, емкость — в фарадах, индук
тивность — в генри; более удобно, для RCгенераторов: частота — в килогер
цах, сопротивление — в килоомах, емкость — в микрофарадах; для LCгене
раторов: частота — в мегагерцах, емкость — в нанофарадах, индуктивность —
в милигенри. Все расчетные формулы и характеристики рассмотренных ге
нераторов получены в результате экспериментов с конкретными образцами
микросхем. С другими экземплярами микросхем характеристики могут быть
немного отличными.
Для уменьшения габаритов удобно строить генератор на относительно
высокую частоту с последующим ее делением многоразрядными счетчика
ми К176ИЕ5, К176ИЕ12, К176ИЕ18,
К561ИЕ16, КР1561ИЕ20. В особенно
сти подходят для такого варианта пер
вые три из них, так как содержат необ
ходимые для построения генератора
элементы. На рисунке 3.66 представ
лена схема генератора на микросхеме
К176ИЕ5. Генератор собран на логичес
ких элементах DD1.1 и DD1.2. Один из
выходов генератора внутри микросхемы
подключен к делителю частоты на 512
DD1.3.
Микросхема содержит еще один счет
чик — DD1.4, который может разделять
входную частоту на 32 и 64. Его вход
Рис. 3.66
может быть подключен или к выходу ге
Схема генератора на микросхеме
К176ИЕ5
нератора, или к выходу счетчика DD1.3.

420

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1234256789


57 83

1 2 3 4 5 6 2 7 89 7

548 5 3263283 57 84 98
9 34 5
62528
3 28

28

45832
542818
8

179 28!29
6628 5 32
448 "8

25968
7 #57 8
4 98

1

3456
1
2 2 2

21

61

61

1

3477
1
2 2 2

21

61

61

1

3478
1
2 2 2

34591

61

161

1

3457
1
2 2 2

34591

61

161

24 1

161

21

161

1

1

1

1

1

2
63 2 2

2

1

1
1

1

1

248
1
2 2 2

21

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

421

Во втором случае частота на выходе 15 будет в 32 768 раз меньше частоты
генератора. Счетчик DD1.4 имеет, кроме традиционного входа R установки в
нулевое состояние, еще и вход S установки в состояние 1.
Схема RCгенератора на микросхеме К176ИЕ12 изображена на рисун
ке 3.67. Максимальный коэффициент распределения счетчика DD1.3 равня
ется 32 768. Он имеет выходы, частота импульсов на которых меньше частоты
генератора в 32 256, 16 384 и 32 768 раз.
Счетчик DD1.4 микросхемы имеет коэффициент распределения, равный 60.
Его вход 3 может быть подключен как к выходу задающего генератора, так и к
любому выходу первого счетчика. При подключении его к выходу S1 частота
импульсов на выходе M будет в 1 966 080 раз меньше частоты генератора.
Стабильность частоты выходных колебаний для рассмотренных типов
генераторов довольно низкая. Это поясняется как большим технологичес
ким разбросом, так и сильной зависимостью от внешних дестабилизирую
щих факторов, в частности от темпера
туры, параметров самих ЛЭ и внешних
цепей, которые задают время. По этим
причинам суммарное отклонение час
тоты от необходимого значения может
достигать 10% и более.
В ряде случаев при синхронизации
работы сложных цифровых устройств
нужна очень высокая стабильность ча
стоты генератора. Относительное изме
нение частоты не должно превышать
0,001%.
На практике существует много спо
собов стабилизации частоты выходного
напряжения генераторов. Но наиболее
простым и эффективным из них явля
ется применение кварцевой стабилиза
ции. Суть данного способа состоит в
Рис. 3.67
том, что в качестве элемента, который
Схема генератора на микросхеме
задает время в генераторе, используют
К176ИЕ12
кварцевый резонатор. Типичная схема
такого генератора, построенного на ос
нове мультивибратора, приведена на
рисунке 3.68.
Рассмотрим назначения отдельных
элементов схемы. Частота выходного
напряжения определяется параметра
ми кварцевого резонатора G. Резистор
R выбирается из условия надежного
возникновения колебаний. Изменени
Рис. 3.68
ем емкости конденсатора можно в не
Принципиальная электрическая схема
кварцевого генератора
значительной степени подстраивать

422

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

частоту выходных колебаний. Логичес
кий элемент DD3 является буферным
и предназначен для улучшения формы
выходных колебаний.
В генераторах, выполненных на ти
пичных логических вентилях и рас
смотренных выше, использовались два
или три вентиля, причем в любом вен
тиле использовался для создания соб
ственно генератора только один инфор
мационный вход. Если использовать
вторые входы и четвертый вентиль рас
пространенной интегральной схемы,
функциональные возможности генера
Рис. 3.69
тора можно существенным образом рас
Схема генератора на две частоты
ширить. Реализация таких возможнос
тей иллюстрируется схемой, приведен
ной на рисунке 3.69. Эта схема может
работать в трех режимах. При уровне 0
на входе 1 схема генерирует на частоте
кварцевого резонатора A. При уровне 0
на входе 2 схема генерирует на частоте
кварцевого резонатора B. При уровне 0
на входе 3 схема блокируется. Генера
тор выдает прямоугольные импульсы с
коэффициентом заполнения »40%, что
Рис. 3.70
совместимо с уровнями ТТЛ.
Генератор с кварцевым резонатором
В генераторе применяются мало
на микросхеме КМОП
мощные элементы ТТЛтипа, что по
зволяет получить выходные импульсы с частотой не более единиц мега
герц. Этот генератор состоит в сущности из двух идентичных схем. Хотя
стабильность частоты RCгенераторов на микросхемах КМОП довольно вы
сокая (в особенности в сравнении с генераторами на микросхемах ТТЛ), но
часто бывает необходима еще более высокая стабильность. В этих случаях
удобно применять генератор с кварцевым резонатором на более высокую ча
стоту с последующим ее делением до необходимого значения (рис. 3.70).
Такой вариант обеспечит не только высокую стабильность частоты, но и
исключит необходимость в подстроечных элементах.
Задача 3.4. Специальные элементы цифровых устройств — одновибра"
торы. Одновибратором или ждущим мультивибратором называется устрой
ство, которое вырабатывает выходной импульс по одиночному перепаду вход
ного сигнала. Продолжительность выходного импульса определяется посто
янной времени RC встроенных или внешних компонентов и, значит, не
зависит от временных ограничений, которые накладываются системными
тактовыми импульсами.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

423

В составе некоторых серий современных интегральных микросхем есть од
новибраторы двух типов: без повторного запуска и с повторным запуском. На
рисунке 3.71 показана функциональная схема одновибратора без повторного
запуска К155АГ1, на рисунке 3.72 приведены варианты включения внешних
R, C компонентов для этой микросхемы, а на рисунке 3.73 — временные диаг
раммы, которые объясняют процесс формирования выходного импульса.
Варианты запуска данного одновибратора приведены в таблице 3.3. При
любых комбинациях статических сигналов на входах 3, 4 и 5 одновибратор
находится в стабильном состоянии, при котором Q 1 0, Q 1 1.

Рис. 3.71

Функциональная схема одновибратора К155АГ1
а

б

д

Рис. 3.72

Варианты включения К155АГ1:
а — вариант включения внешних компонентов с резистором R, используемым как встроенный резистор R4,
т. е. R = R4 = 2 кОм и соответствующий процесс формирования импульса; б — вариант включения внешних
компонентов с резистором R1, включенным как внешний последовательно с встроенным резистором
R4 = 2 кОм, т. е. R = R1 + R2 и соответствующий процесс формирования импульса; в — вариант включения
внешних компонентов с резистором R, используемым как внешний резистор R2, т. е. R = R2 и соответствую
щий процесс формирования импульса.

424

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

Рассмотрим ограничения, которые
накладываются на внешние R, C компо
ненты. Rmin снизу ограничивается мак
симально допустимым током базы тран
зистора VT1. В технических условиях
указано R min = 1,4 кОм, что отвечает
току базы IБVT1 , приблизительно равня
ющемуся 2,7 мА. Rmax сверху ограничи
вается требованием насыщенного режи
ма транзистора VT1. В технических усло
виях указано, что Rmax = 30 кОм. Емкость
конденсатора С должна быть меньше
или равняться 1000 мкФ, причем допус
кается применение электролитических
конденсаторов. Полярность включения
последних: вывод «+» — на контакт 11
микросхемы (рис. 3.72), а вывод «–» — на
контакт 10. Значения С = 10–1000 мкФ
должны применяться только в тех слу
чаях, если к стабильности выходных
импульсов нет высоких требований.
Перед запуском сигнала напряжение U11
на контакте 11 (рис. 3.72) равняется

б

в

UБЭнас 1 IБнас 2 R3 3 0,8 4 1,1В.
Рис. 3.73

На рисунке 3.73в показан уровень
U11 = 0,95 В. С приходом сигнала запус
а — вариант включения внешних компонентов с
ка, продолжительность которого долж
резистором R, используемым как встроенный
резистор R4, т. е. R = R4 = 2 кОм и соответствую
на быть не менее 50 нс, на выходе элемен
щий процесс формирования импульса; б — вари
та D4.3 (рис. 3.71) формируется уровень
ант включения внешних компонентов с резисто
ром R1, включенным как внешний последова
U10 = 0,85 В. Эта величина обусловлена
тельно с встроенным резистором R4 = 2 кОм, т. е.
тем,
что элемент D4.3 выполнен с нена
R = R1 + R2 и соответствующий процесс формиро
вания импульса; в — вариант включения внешних
сыщенным выходным каскадом. Отри
компонентов с резистором R, используемым как
цательный перепад — 4,15 В в точке 10
внешний резистор R2, т. е. R = R2 и соответствую
щий процесс формирования импульса.
через конденсатор С передается в точку
11, в результате чего сразу после запус
ка в точке 11 формируется уровень 0,95 – 4,15 = –3,2 В. Это напряжение ус
танавливает транзистор VT1 в режим отсечки. Уровень 1 из коллектора VT1
и с вывода 6 микросхемы поступают на входы элемента D4.1 и подтверж
дают уровень 0 на выходе D4.3 до тех пор, пока закрыт транзистор VT1;
тем самым блокируется возможность повторного запуска одновибратора
на протяжении времени формирования выходного импульса, так как из
менение состояний входов элемента D4.2 не влияет на уровень 0 на выходе
элемента D4.3.
Потенциал в точке 11 начинает изменяться от уровня –3,2 В, стремясь к
значению Uист с постоянной времени T = RC. Однако как только потенциал в
Процесс формирования импульса:

425

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

12342567892

1 2 3 4 5 6 2 7 8987

288

178

12

32

72

7

7

72

62

89

42

62
2

2

2

2

62

2

2

62

2

2

62

2

2

2

62


52
22

2
2

1778

2  92
2

2

точке 11 станет равным приблизительно 0,75 В, транзистор VT1 открывает(
ся и уровень 0 на коллекторе VT1 обеспечивает формирование логической
единицы на выходе D4.3. Таким образом, продолжительность tвых выходно(
го импульса можно определить по общей формуле:
4вых 5 T 6 ln

U(1) 2 U1
5 3 3,2
5 RC 6 ln
5 0,66RC 7 RC ln2,
U(1) 2 U2
5 2 0,75

(3.38)

где U1 = –3,2 В; U2 = + 0,75 В; U(¥) = + 5 В. Значение R в (3.38) определяется
одним из вариантов включения внешних компонентов, представленных на
рисунке 3.72. На рисунке 3.72a резистор R используется как встроенный ре(
зистор R4, т. е. R = R4 = 2 кОм. На рисунке 3.72б резистор R используется как
внешний резистор R1, включенный последовательно с встроенным резисто(
ром R4 = 2 кОм, т. е. R = R1 + R4. Очевидно, что с учетом сформулированных
выше ограничений для данного варианта получим R1min = 0 и R1max = 28 кОм.
На рисунке 3.72в резистор R используется как внешний резистор R2, т. е.
R = R 2 . В данном случае контакт 09 микросхемы остается свободным,
а R2min = 1,4 кОм и R2max = 30 кОм. Отметим также, что во всех трех вариан(
тах может отсутствовать внешний конденсатор C. В этом случае его роль вы(
полняет паразитная емкость и реализуется импульс минимальной продол(
жительности. При использовании встроенного резистора R4 его величина
составляет 30–40 нс.
Положительный скачок на выходе элемента D4.3 сначала составляет око(
ло 3 В из(за низкого динамического сопротивления нагрузки, обусловленно(
го в основном резистором R3. По мере заряда конденсатора C напряжение в
точке 10 быстро достигает уровня 4,3 В, после достижения которого транзи(
стор выходного каскада элемента D4.3 закрывается и конденсатор C переза(
ряжает по схеме, представленной на рисунке 3.74.
Положительный скачок на выходе элемента D4.3 вызовет положитель(
ный перепад в точке 11 приблизительно до уровня 3,6 В. Итак, в схеме, пред(
ставленной на рисунке 3.74, напряжение в точке 10 изменяется от +4,3

426

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

к +5 В, а в точке 11 — от +3,6 к +0,95 В с
постоянной времени Tв = (R1 + R3)C. Влия
нием сопротивления R можно пренебрегать,
так как R ? R3 и R1.
Считая, что переходный процесс закан
чивается через время (3 – 6)Tв, определим
время восстановления одновибратора:
tвосс = (3–6)Tв = (3–6) × 460 × C =
= (1,4–2,8) × C,

(3.39)

где коэффициент (1,4–2,8) имеет размер
ность кОм, C — пкФ, tвосс — нс.
Запущенный одновибратор нечувствите
лен к продолжительности входного сигна
ла. Рассмотрим запуск одновибратора поло
жительным перепадом на входе 05. Отме
тим, что выход элемента D1 эквивалентен
входу 05. Нечувствительность одновибрато
Рис. 3.74
ра к продолжительности входного сигнала
Эквивалентная схема разряда
обеспечивается наличием RSтриггера, вы
конденсатора
полненного на элементах D2 и D3. Напря
жения порогов включения и выключения данного триггера составляют соот
ветственно приблизительно 1,55 и 1,35 В, т. е. он имеет свойство триггера
Шмитта.
Это обеспечивает возможность запуска одновибратора по входу 05 сигна
лом с пологим фронтом.
Начальное состояние одновибратор принимает в том случае, если на вы
ходе элемента D4.3 будет сформированный уровень 1, что обеспечивается
хотя бы одним уровнем 0 на входе элемента D4.1 и хотя бы одним уровнем 0
на входе элемента D4.2. Уровень 0 на одном из входов элемента D4.1 обеспе
чивается насыщенным транзистором VT1, а потом на другом входе выходом
06 одновибратора. Уровень 0 на одном из входов элемента D4.2 обеспечива
ется или входным сигналом на контакте 05, если tвх < tвых, или выходом RS
триггера, если tвх > tвых.
Вход 05 можно использовать как вход разрешения, если запуск осуще
ствляется по входу 03 или 04, так как при уровне 0 на входе 05 одновибратор
не запускается. Уровень 0 на входе 03 блокирует запуск по входу 04 (и наобо
рот) даже при наличии уровня 1 на входе 05. Входы 03 и 04 можно использо
вать как входы разрешения, если запуск осуществляется по входу 05, так
как при двух уровнях 1 на входах 03 и 04 одновибратор не запускается.
Выражение (3.38) для tвых в явном виде определяет зависимость tвых от
Uист. Это же выражение позволяет определить влияние на tвых температуры
внешней среды. Изменение температуры внешней среды вызовет изменение
уровней 1 и порога открывания транзистора VT1. С инженерной точки зре
ния данный одновибратор формирует импульс с хорошей стабильностью про
должительности.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

427

Микросхему К155АГ1 можно отнести к многофункциональным устрой
ствам. При отсутствии внешних компонентов R и C одновибратор можно ис
пользовать как разностный преобразователь, как генератор импульсов или сбро
са инициализации цифрового автомата. При последовательном соединении од
новибраторов с запуском следующего от предшествующего можно построить
распределитель импульсов с произвольным соотношением длин выходных сиг
налов. Два одновибратора с взаимным запуском образуют генератор, скваж
ность выходного сигнала которого можно изменять в широких границах.
Стабильность продолжительности исходного сигнала можно повысить, если
внешний резистор R заменить активным генератором тока I = 0,14–2,7 мА.
Применяя управляемый генератор тока, можно построить широтноимпульс
ный модулятор с коэффициентом перекрытия длины до 20. Необходимо учиты
вать, что контакты для подключения R и C чувствительны к влиянию внешних
препятствий. Для уменьшения препятствий целесообразно размещать R и C
возможно более близко к соответствующим контактам, а также использовать
конденсатор развязки 0,1–10 мкФ непосредственно между выводами питания.
Одновибратор с повторным запуском, например микросхема К155АГ3, от
личается от рассмотренного выше тем, что реагирует на переходы запуска даже
во время формирования выходного импульса. В этом случае на прямом выходе
остается сигнал высокого уровня и будет оставаться как угодно долго, если
время между переходами запуска будет меньше, чем продолжительность вы
ходного сигнала, реализованного от одиночного перехода запуска, с учетом вре
мени восстановления одновибратора (рис. 3.75a). Другим отличием является
а

б

Рис. 3.75

Временные диаграммы для ИС К155АГ3:
а — когда время между переходами запуска меньше, чем продолжительность выходного сигнала,
реализованного от одиночного перехода запуска, с учетом времени восстановления одновибратора;
б — есть дополнительная возможность возвратить одновибратор в исходное состояние в любой
момент времени по входу сбрасывания.

428

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 3.76

Обозначение (a) и функциональная
схема ИС К155АГ3 (б)

то, что данный одновибратор можно возвратить в исходное состояние в лю
бой момент времени по входу сбрасывания (рис. 3.75б).
Обозначение и функциональная схема микросхемы К155АГ3 приведены
на рисунке 3.76.
Основными частями схемы являются формирователь узкого импульса
D3, внутренние и внешние компоненты, которые обеспечивают формирова
ние продолжительности выходного импульса, триггер Шмитта, выполнен
ный на транзисторах VT4 и VT5, логические элементы и инверторы, которые
обеспечивают стандартные уровни схем ТТЛтипа. Область гистерезиса триг
гера Шмитта ограничена уровнями напряжения 1,1 и 1,9 В на базе транзис
тора VT4 и контакта 07.
Запуск одновибратора осуществляется отрицательным перепадом на входе
при
D = 1 и R = 1 или положительным перепадом на входе D при D 1 0 и
D
R = 1 (табл. 3.4), или положительным перепадом на входе R при D 1 0 и D = 1.
При любых комбинациях статических сигналов на входах D, D и R одно
вибратор находится в стабильном состоянии, при котором Q 1 0, Q 1 1. Вне
шние компоненты R и C определяют продолжительность выходного импуль
са. Ограничения на величину емкости конденсатора C не накладывается.
Возможность подключения электролитического конденсатора рассмотрена
ниже. Величина R = Rmin определяется требованием, чтобы напряжение на
базе транзистора VT4 не превышало уровня 1,9 В, иначе триггер Шмитта не

429

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

будет переключаться. Зависимость напряжения на базе транзистора VT4 при
ведена на рисунке 3.77, из которого видно, что сопротивление R должно быть
больше 3 кОм. Учитывая факторы разброса и влияние внешней среды, в тех
нических условиях указывают Rmin = 5 кОм.
Величина R = Rmax определяется требованием удержания триггера Шмит
та в состоянии: VT4 — открыт; VT5 — закрыт. В технических условиях ука
зывают Rmax = 25 кОм. Из рисунка 3.77 видно, что в стабильном состоянии
одновибратора напряжение на выводе 07 при 5 кОм £ R £ 25 кОм лежит в ди
апазоне 1,7–1,4 В. На временных диаграммах, приведенных на рисунке 3.78,
это напряжение отвечает уровню 1,6 В. Перед поступлением перехода запус
ка, напряжение на контакте 06 определяется суммой напряжений, сдвину
тых в прямом направлении диода D1 и перехода БЭ транзистора VT2. Ток
через них обеспечивается резистором R1 = 1,5 кОм.
Таким образом, напряжение на внешнем конденсаторе C перед запуском
близко к нулю.
Процесс формирования выходного импульса состоит из двух этапов. Пер
вый этап начинается при подаче на вход одновибратора перепада запуска.
12342567892

1 2 3 4 5 6 2 7 89 7

288

178

18

1

28

21

21

31
31

1778

18

1

38

1

21

1

1

7

7

7

7

38

31
1

Рис. 3.77

1

1

1

1

1

31

21
456741

Зависимость напряжения U07 от сопротивления R

430

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.78

Временные диаграммы при формировании выходного импульса

Формирователь D3 узкого (около десятков нс) импульса организует уровень 0
на базе транзистора VT2 и закрывает его, в результате чего открывается тран
зистор VT3, причем напряжение на его коллекторе скачком уменьшается до
уровня ~0,9 В (UVD1 1 UKЭнас VT3 ), а триггер Шмитта обеспечивает формирова
ние на прямом выходе одновибратора уровня 1. Так как напряжение на кон
денсаторе С перед запуском близко к нулю, отрицательный перепад с 1,6 до
0,9 В на контакте 07 передается на вывод 06, снижая напряжение на после
днем до 0,9 В и подтверждая тем самым закрытое состояние транзистора VT2
и открытый VT3.
На контакте 07 напряжение фиксируется на уровне 0,9 В, а напряжение
на контакте 06 начинает возрастать за счет заряда конденсатора С через ре
зистор R1 и стремится к уровню Uист с постоянной времени T1 = R1 × C. Пере

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

431

ход БЭ транзистора VT1 закрыт. Как только напряжение на контакте 06 дос
тигнет значения 1,5 В, обусловленного суммой напряжений на переходе БЭ
транзистора VT2 и цепи из параллельно включенных R3 и VD1, транзистор
VT2 откроется, а VT3 закроется, причем в этот же момент времени к сопротив
лению R1 через конденсатор С подключается внешний резистор R, благодаря
чему на контактах 06 и 07 наблюдается положительный скачок на величину
около 0,2 В. На этом заканчивается первый этап формирования выходного
импульса, причем потенциалы на контактах 06 и 07 равны соответственно
1,7 и 1,1 В. Продолжительность t1 первого этапа формирования выходного
импульса можно определить по общей формуле:
31 4 T1 ln

U(1) 2 U1
5 2 0,9
4 R1C ln
5 0,24C,
U(1) 2 U2
5 2 1,5

(3.40)

где U(¥) = UБЭ = 5 В; U1 = 0,9 В; U2 = 1,5 В; t1 — нс; С — пФ.
Из рассмотренного первого этапа видно, что повторный перепад запуска
на входе одновибратора, представленный через время, меньшее t1, не повли
яет на процессы данного этапа. Таким образом, в режиме повторного запуска
минимальная продолжительность между перепадами, которые запускают,
определяются формулой (3.40).
Второй этап формирования продолжительности выходного импульса на
чинается при фиксированном напряжении 1,7 В на контакте 06, напряже
нии 1,1 В на контакте 07, закрытых транзисторах VT3 и VT4. На этом этапе
напряжение на контакте 07 начинает возрастать за счет заряда конденсатора
С через внешний резистор R и стремится к уровню Uист с постоянной времени
T2 = RC. Как только напряжение на контакте 07 достигнет уровня 1,9 В, триг
гер Шмитта переключается в состояние: VT4 — открыт, VT5 — закрыт; на
прямом выходе одновибратора формируется уровень 0. На этом заканчива
ется формирование выходного импульса одновибратора. Продолжительность
t2 второго этапа можно определить по общей формуле:
32 4 T2 ln

U(1) 2 U1
5 2 1,1
4 RC ln
4 0,23RC,
U(1) 2 U2
5 2 1,9

(3.41)

где U(¥) = Uист = 5 В; U1 = 1,1 В; U2 = 1,9 В.
Продолжительность выходного импульса:
tвых = t1 + t2 = 0,24C + 0,23RC » 0,23RC(1 + 1/R).

(3.42)

Завершающим процессом является восстановление одновибратора к ис
ходным потенциалам на внешних контактах 06 и 07. Напряжение на кон
такте 07 начинает уменьшаться от уровня 1,9 В до уровня 1,6 В с постоянной
времени T3 = RэквC, где
1/Rэкв = 1/R + 1/R5 + 1/R8.
(3.43)
Ориентировочно можно считать, что Rэкв = R8. Считая, что переходный
процесс завершается через время t = (3 – 6)T3, можно определить время вос
становления одновибратора:
tвосс = (3 – 6)T3 = (3 – 6)0,4C = (1,2 – 2,4)C.
(3.44)

432

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Необходимо отметить, что при повторном запуске продолжительность
первого этапа t1 зависит от момента прихода второго перепада запуска. Если
второй перепад запуска приходит сразу после окончания первого этапа от
первого перепада запуска, то продолжительность первого этапа от второго
перепада запуска равняется нулю. Если второй перепад запуска приходит
через время t1 + t2 = tmax, то продолжительность первого этапа от второго пе
репада запуска равняется 0,31 с. С целью уменьшения влияния составляю
щей t1 на продолжительность выходного импульса одновибратора рекомен
дуется использовать R = Rmax.
Следует помнить, что формулы (3.41)–(3.44) получены при анализе фор
мирования выходного импульса одновибратора от одиночного перепада за
пуска.
Анализ временных диаграмм на рисунке 3.78 показывает, что напряже
ние U6, 7 между контактами 06 и 07 в процессе формирования выходного
импульса изменяет знак (см. также рисунок 3.79). Это не позволяет подклю
чать как внешний компонент электролитический конденсатор. В том слу
чае, если нужно получить импульс большой продолжительности, а к ста
бильности импульса не предъявляется жестких требований, желательно ис
пользовать электролитические конденсаторы изза малых габаритов. Сдвиг
напряжения на конденсаторе С можно обеспечить включением полупроводни
кового диода между общей точкой R и C и контактом 07, как показано на рисун
ке 3.80. В данной схеме можно использовать электролитические конденсаторы
на напряжение не ниже 1 В. Положительный вывод конденсатора надо со
единить с контактом 07 одновибратора, а отрицательный — с контактом 06.

Рис. 3.79

Временные диаграммы при формировании выходного импульса с внешним диодом

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

433

Процессы формирования выходного импульса в дан
ном случае качественно протекают аналогично рассмот
ренным выше (рис. 3.79), а продолжительность tвых
выходит приблизительно на 15% меньше, если исполь
зуется кремниевый диод.
Входы D и D одновибратора можно использовать
как входы взаимного разрешения, что следует из таб
лицы 3.3. Выражения (3.41) и (3.42) можно использо
вать для анализа влияния напряжения питания и тем
пературы внешней среды на tвых.
Одновибраторы могут быть выполнены и на основе
логических элементов. На рисунке 3.81 представлена
одна из схем одновибратора, выполненная на элемен
Рис. 3.80
тах ТТЛтипа и двух дискретных компонентах (кон
Вариант
подключения
денсаторе С и резисторе R). Диод в структуре элемен
компонентов
тов ТТЛтипа выделен с целью подчеркнуть его роль в
формировании временных интервалов. Анализ схемы проведем для случая,
если продолжительность фронтов значительно меньше продолжительности
tu выходного импульса. Сопротивление резистора R выбирается таким, что
бы в постоянном режиме на выходе вентиля Y2 поддерживался уровень U1.
Поскольку резистор R является нагрузкой для вентиля Y1, его сопротив
ление не может быть меньше величины, при которой уровень U1 вентиля Y1
1
снижается к допустимой величине Umin
(например, 2,4 В для элементов ТТЛ
типа).
а

г

б

в

Рис. 3.81

Схема одновибратора на элементах И–НЕ (a), цепь разряда (б), цепь заряда (в)
конденсатора, временные диаграммы работы одновибратора (г) (С = 68 нФ)

434

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Проведем анализ работы схемы, показанной на рисунке 3.81a. Примем
R = 1,2 кОм, при этом в постоянном режиме Uв = 0,8 В. Рассмотрим случай,
если входные сигналы подаются на одновибратор через время, которое пре
вышает продолжительность переходных процессов. Поскольку зарядка и
разрядка конденсатора С осуществляются через резистор R при R = 1,2 кОм,
токи через конденсатор С не превышают 2–4 мА, поэтому для дальнейшего
упрощения анализа примем, что потенциал в точке a схемы изменяется от
уровня U0 » 0,1 В до уровня U1 » 3,4 В.
При подаче отрицательного перепада напряжения на вход схемы потен
циал в точке a скачком увеличится на величину DU = U1 – U0 » 3,3 В (рис. 3.81г)
и передается в точку б, в результате чего потенциал этой точки возрастет
приблизительно до уровня 4,1 В, а потом быстро снизится до уровня 3,6 В.
Это обеспечивает активный режим работы транзистора на выходе вентиля
Y1. Потом конденсатор С начинает разряжаться (рис. 3.81б) с постоянной
i 4 30,05 В.
времени T1 = RC » 82 мкс от уровня »3,6 В до уровня U(1) 2 3 RIвх
Однако как только потенциал в точке б достигнет уровня Uпор » 1,4 В, вен
тиль Y2 откроется. Продолжительность выходного импульса:
3u 4 T1ln

U(1) 2 U1
5 76 мкс.
U(1) 2 U2

(3.45)

Через время tu потенциал в точке b уменьшится до значения Uпор » 1,4 В.
Так как отрицательный перепад напряжения 3,3 В в точке a передается в
б

а

Рис. 3.82

Вариант одновибратора на
элементах И–НЕ (a) и временная
диаграмма его работы (б)

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

435

точку b, то сразу же в точке b формируется потенциал 3,3 В – Uпор » 1,9 В,
однако диод Д, имеющийся в структуре элемента, мгновенно зафиксирует
уровень приблизительно –0,7 В, начиная с которого конденсатор С заряжа
ется до уровня 0,8 В с постоянной времени T2 = (RБМ||R)C » 66 мкс. Продол
жительность выходного импульса не зависит от периода входных импуль
сов, если выполняется условие
(T – tu) > 3T2,

(3.46)

которое говорит о том, что положительный перепад напряжения в точке b
отсчитывается от постоянного уровня +0,8 В.
Если условие (3.46) не выполняется, то перепад напряжения будет отсчи
тываться от уровня, меньшего 0,8 В, что, в свою очередь, приводит к умень
шению tu.
Другой вариант одновибратора приведен на рисунке 3.82. В отличие от
предшествующей схемы, вентиль Y2 в постоянном режиме открыт. Потенци
1
ал в точке b схемы должен быть больше Umin
1 2,4 В, но не больше DUл + Uпор,
причем DUл и Uпор должны браться для наихудшего случая, так как в против
ном случае в точке b схемы не сможет быть сформирован уровень меньший
Uпор, а значит, вентиль Y2 не сможет закрыться. Анализ для схемы проводит
ся аналогично.
Использование всех четырех вентилей распространенной интегральной
схемы позволяет существенным образом увеличить функциональные воз
можности одновибратора.
Задача 3.5. Разностные преобразователи и детекторы событий (фрон"
тов). Разностные преобразователи (РП) — специальные элементы цифровых
устройств, предназначенные для вырабатывания выходного сигнала, кото
рый несет информацию об изменении значения входного сигнала. На выходе
РП формируются импульсные сигналы в виде кратковременного появления
напряжения U0 или U1 при заранее определенных перепадах сигнала на вхо
де. Продолжительность выходного импульса РП зависит от параметров вход
ного сигнала и компонентов РП. Если РП выполняется на логических эле
ментах, он кроме информационного может иметь дополнительные условия
формирования выходного импульса, что значительно упрощает структуры
цифровых устройств, сокращая количество логических элементов.
Так как на входе РП могут существовать два вида перехода входного сиг
нала, а на выходе могут быть сформированы напряжения U0 и U1, то возмож
но построение четырех основных схем РП. Варианты таких схем на логичес
ких элементах представлены на рисунке 3.83.
Если предположить, что все логические элементы имеют одну и ту же
среднюю задержку распространения сигнала tз.ср, то продолжительность
выходного и импульсного сигнала всех РП будет равняться tu = 3tз.ср. В ря
де случаев такое значение tu недостаточно, поэтому в РП используют спе
циально линии задержки, или RCцепи.
На рисунке 3.84 представлен вариант схемы РП, выполненной на логи
ческих вентилях с использованием RCцепи.

436

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 3.83

Варианты схем разностных преобразователей
на логических элементах (a) и временные диаграммы их работы (б)
г

а

б

в

Рис. 3.84

Схемы типичная (a), расчетная (б, в) разностного преобразователя с RCцепью
и временные диаграммы его работы (г) (С = 3,3 нФ)

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

437

Проанализируем работу схемы, показанной на рисунке 3.81. Резистор R
выбирается из условия, чтобы при открытом вентиле Y1 в точке b схемы обес
печивалось напряжение U0 £ 0,45 В (обычно R = 270 Ом, а U0 = 0,3 В). Ана
лиз схемы проводится для случая, если к моменту прихода фронтов входно
го сигнала все переходные процессы в ней закончены. К появлению положи
тельного перепада на входе конденсатор С заряжен до уровня 3,6 В. Сразу
после появления положительного перепада на выходе в точке a потенциал
фиксируется на уровне U0 » 0,5–0,1 В и конденсатор С начинает разряжать
1 2 U0
ся в эквивалентной схеме (рис. 3.84б) от уровня 3,6 В до уровня U 0 1 RIвх
с постоянной времени T1 = RC = 0,9 мкс.
Схема, изображенная на рисунке 3.81б, работает до тех пор, пока потен
циал Ub не достигнет предельного уровня Uнор » 1,4 В. Продолжительность tu
выходного импульса можно вычислить по общей формуле
3i 4 T1ln

U(1) 2 U1
5 1мкс.
U(1) 2 U2

(3.47)

По достижении потенциалом Ub уровня Uпор эквивалентная схема раз
рядки конденсатора С принимает вид, показанный на рисунке 3.84в. В этой
схеме конденсатор С разряжается от уровня Uпор до уровня U(¥):
U(¥) » U0 + (Uист – UБЕМ – U0)R/(R + RБМ) » 0,3 В

(3.48)

с постоянной времени T2 = (R||RБМ)C » 0,85 мкс.
С появлением отрицательного перепада на входе схемы потенциал точки a
скачком увеличивается до уровня
Ua = Eттл × R/(R + Rттл) » 3,0 В,

(3.49)

где EТТЛ » 3,6 В — эквивалентная ЭДС на выходе закрытого элемента ТТЛ
типа; RТТЛ » 50 Ом — выходное сопротивление закрытого элемента ТТЛтипа.
Потом потенциал Ua изменяется от 3,0 до 3,6 В, а Ub — от 0,3 до 3,6 В с
постоянной времени T3 = (R + RТТЛ)С » 1,05 мкс.
Более точный анализ показывает, что и зарядка конденсатора происхо
дит в два этапа:
1. Если зарядный ток превышает приблизительно 5 мА, выходная цепь
закрытого элемента ТТЛтипа должна быть представлена в виде EТТЛ1 » 4 В,
RТТЛ1 » 130 Ом.
2. Если ток заряда становится меньше 5 мА, выходная цепь закрытого эле
мента ТТЛтипа должна быть представлена в виде EТТЛ2 » 3,6 В, RТТЛ2 » 50 Ом.
Это обстоятельство нужно учитывать, если РП используется для выделе
ния и отрицательного перепада на его входе.
РП используют для построения детекторов событий, организации им
пульсного управления в RSтриггерах, что устраняет на их входах запре
щенные комбинации сигналов, а также в других типах триггеров; при про
ектировании последовательных структур; для изготовления импульсных
сигналов или запуска одновибраторов установочных сигналов для счетчи
ков, регистров и т. п.; при построении реверсивных счетчиков и регистров
и т. д. Перечисленное разрешает отнести РП к многофункциональным

438

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

элементам, и именно по этой причине в ряде современных серий элементов
РП выполняются в виде интегральных схем.
В схеме рисунка 3.85 интегрального РП 134ХЛ2 используются два тран
зистора: транзистор T1 выполняет операцию конъюнкции входных пере
менных X1–X3, а транзистор T2 — операции запрета и инверсии; вход С —
тактовый.
Требуемое время задержки сигналов, необходимое для формирования
выходного импульса, обеспечивается соответствующей очередностью пере
ключения транзисторов, которая задается разными уровнями напряжения,
подаваемыми на их базы. На базу транзистора T1 через резистор R2 подается
напряжение, которое приблизительно равняется 2 В и обусловлено диодами
Д1–Д3, а на базу транзистора T2 через резистор R3 — напряжение Uист = 5 В.
Как видно из временной диаграммы работы схемы, последняя формирует
отрицательный импульс из отрицательного перепада напряжения на такто
вом входе. Наличие трех входов X, а также входа A значительно расширяет
логические возможности РП.
Рассмотрим детекторы событий (фронтов). Событие в цифровых уст,
ройствах — изменение логического состояния в какойнибудь цепи, т. е. по
ложительные или отрицательные перепады (фронты). Детектор фронтов дол
жен формировать импульсы из фронтов любой полярности. Схема детектора
фронтов на элементах И–НЕ приведена на рисунке 3.86. Принцип действия
схемы основан на использовании задержки распространения сигнала. На
рисунке 3.86б для упрощения импульсы показаны с идеальными фронтами.
При уровне 0 на входе РП (и на первом входе вентиля Y2–1 уровень 0
появляется через отрезок времени, который равняется времени задержки
распространения сигнала в одном вентиле tзт.г.ср.
Тем временем входной сигнал, проходя через вентили Y1–1–Y1–3, умень
шает потенциал на выходе вентиля Y1–3 через интервал времени, который
равняется 3tзт.ср. При этом на выходе вентиля Y2–1 формируется отрицатель
ный импульс с продолжительностью 3tзд.ср. Таким образом, используя четы
ре вентиля, можно формировать импульсы из положительных фронтов вход
ного сигнала. Прибавив вентили Y1–4 и Y2–2, можно получить отрицатель
ные импульсы из отрицательных фронтов входного сигнала. На выходе
а

б

в

Рис. 3.85

Интегральная схема разностного преобразователя 134ХЛ2 (a),
ее функциональное обозначение (б) и временные диаграммы ее работы (в)

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

439

а

б

Рис. 3.86

Схема детектора фронтов на элементах И–НЕ (a)
и временные диаграммы его работы (б)

вентиля Y2–3 будут положительные импульсы от обоих фронтов входного
сигнала. При необходимости иметь инверсный выходной сигнал прибавля
ется еще один вентиль Y2–4. Надо помнить, что продолжительность выход
ных импульсов рассмотренного детектора фронтов равняется 3tзт.р.ср. В цепи y
передний фронт выходных импульсов отстает от положительного фронта
входных импульсов на две задержки распространения, от отрицательного
фронта входных на три задержки распространения, а в цепи y на три и четы
ре задержки распространения соответственно.
Рассмотренную схему можно использовать в счетчиках событий и как
схему удвоения частоты в цифровых системах. Детектор событий может быть
собран и на других логических элементах или их комбинациях.
Задача 3.6. Интегральные таймеры. Таймером называется электронное
устройство, предназначенное для формирования импульсных сигналов с ре
гулируемыми продолжительностью и скважностью. Под данное определе
ние попадают как соответствующие узлы цифровых устройств, так и специ
ализированные ИС, которые используются для разработки различных уст
ройств, задающих время.
Все существующие на сегодняшний день таймеры можно разбить на два
класса: однотактные и многотактные со встроенным счетчиком.

440

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.87

Структурная схема однотактного таймера

Однотактные таймеры предназначены для формирования временных ин
тервалов продолжительностью от единиц микросекунды до единиц часа. По
своей сути они представляют комбинацию аналоговой части (компаратора)
с цифровой последовательной схемой. Возможный вариант структурной схе
мы такого устройства показан на рисунке 3.87.
Продолжительность сформированного таким устройством временного
интервала определяется параметрами внешней RCцепи. По активному зна
чению сигнала Uзап RSтриггер устанавливается в единичное состояние, что
приводит к размыканию ключа S1. Начинается заряд конденсатора С внеш
ней цепи, которая задает время. В момент, когда напряжение на конденсато
ре достигает уровня опорного напряжения Uоп, происходит срабатывание
компаратора DA1 и его выходной сигнал снимает RSтриггер. Ключ S при
этом замыкается и конденсатор С разряжается.
Однотактный таймер, построенный по описанной схеме, может форми
ровать на выходе только одиночные импульсы. Для обеспечения возможнос
ти формирования последовательности импульсов схема устройства должна
быть дополнена вторым компаратором.
Многотактные таймеры или таймеры со встроенными счетчиками разра
ботаны для формирования импульсов сверхнизкой частоты с продолжитель
ностью импульса до нескольких десятков часов. В свою очередь, их можно
разбить на две подгруппы:
· программируемые таймеры, в которых временной интервал задается про
граммным способом. В простейшем случае это осуществляется установ
кой на выводах счетчика внешних перемычек;
· специализированные таймеры, счетчик которых имеет жестко заданный
коэффициент пересчета.
Структурная схема многотактного таймера (рис. 3.88) обычно содержит
однотактный таймер и двоичный счетчик, общая работа которых организу
ется дополнительным логическим блоком. В многотактном таймере факти
чески происходит умножение постоянной времени внешней RCцепи на мо
дуль счета счетчика CT. При подаче сигнала запуска Uзап включается муль
тивибратор, выполненный на однотактном таймере. Его выходные импульсы
поступают на счетный вход счетчика. На выходах последнего может быть
сформировано несколько последовательностей импульсов с периодом от Tu к

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

441

(2N – 1)Tu, где Tu — период импульсов, которые снимаются с выхода одно
тактного таймера; N — число триггеров в счетчике CT.
Схемы, которые используют однотактный таймер, рассмотрим на приме
ре ИС типа 1006ВИ1, серийно выпускаемую промышленностью. Эта схема
представляет собой аналог широко используемой за рубежом ИС однотакт
ного таймера 555. По количеству областей применения эта ИС может конку
рировать даже со стандартными операционными усилителями. Функцио
нальная схема таймера 1006ВИ1 приведена на рисунке 3.89.
Таймер содержит два компаратора (DA1 — компаратор верхнего уровня, и
DA2 — компаратор нижнего уровня) с фиксированными с помощью делителя
напряжения на резисторах R1, R2 и R3 порогами срабатывания. Поскольку вы
полняется условие R1 = R2 = R3, то пороги срабатывания компараторов верхне
го Uпор.в и нижнего Uпор.н уровней определяются выражениями Uпор.в = 2Uист/3,
Uпор.н = Uист/3.

Рис. 3.88

Структурная схема многотактного таймера

Рис. 3.89

Функциональная схема таймера 1006ВИ1

442

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

123456789
1127

1345677

12

7

2

2

52

2

52

2

2

52

2

52

2
а

1345687

7

2

52

2

1 2 3 4 5 6 2 7 89 7

67 9 52897

52

189 7

23 7

12

345678996 2

2

496 2

12

345678996 2

69 25 942888528
67 2!94"89 82 #$%92 2 #$%&2

б

Рис. 3.90

Мультивибратор на основе ИС таймера (a) и временные диаграммы (б) его работы

Выходы компараторов управляют состоянием асинхронного RSтригге
ра (DD1), который, в свою очередь, формирует управляющие напряжения на
входе двухтактного усилителя мощности на транзисторах VT1 и VT2. Кроме
этого, RSтриггер дополнительно снабжен вторым инверсным асинхронным
входом сброса. Сигнал с инверсного выхода триггера используется для уп
равления разрядным транзистором VT3. Зависимость выходного сигнала тай
мера от комбинации его входных сигналов поясняется таблицей 3.5.
Описанная комбинация аналоговых и цифровых устройств позволяет
строить широкий спектр разных схем формирователей импульсов. Рассмот
рим некоторые из них.
Существует большое множество схем автоколебательных мультивибра
торов, выполненных на основе ИС таймера. Рассмотрим наиболее простую
из них, которая требует для своего построения только RSзвенья (рис. 3.90).
Принцип работы мультивибратора основан на свойстве таймера сохра
нять предыдущее значение своего выходного сигнала, если напряжение на
объединенных входных выводах его компараторов верхнего и нижнего уров
ней лежит между порогами срабатывания: Uист/3 < Uс(t) < 2Uист/3.
Рассмотрим работу данной схемы. При этом будем считать, что выходное
напряжение на выходе таймера может принимать только два значения:
Uвых = Uист и Uвых = 0. Допустим, что в начальный момент времени (t0)
Uс(t0) £ Uист/3 и на выходе (вывод 3) ИС установилось высокое напряжение,
которое равняется Uист. Напряжение конденсатора под действием этого на
пряжения начнет увеличиваться и в момент t1 достигнет значения 2Uист/3.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

443

При этом состоится срабатывание компаратора верхнего уровня DA1 тай
мера (рис. 3.89), который своим выходным напряжением сбросит триггер
DD1. Выходное напряжение таймера уменьшится до Uвых = 0 и конденсатор
начнет разряжаться. В момент t2 его напряжение уменьшится до значения
UC(t2) = Uист, и процесс повторится. Временные диаграммы, которые объяс
няют работу мультивибратора, приведены на рисунке 3.90б.
Для расчета продолжительности интервалов работы схемы можно исполь
зовать схему замещения, для которой будем иметь:
· интервал t1–t0:
Uэкв = Uист;

Uc(0) = Uист/3;

Uc(t) = 2Uист/3;

· интервал t2–t1:
Uэкв = 0;

Uc(0) = 2Uист/3;

Uc(t) = Uист/3.

Тогда
t1 – t0 = t2 – t1 = R1C1ln2 » 0,7R1C1;
TГ = 2R1C1ln2 » 1,4R1C1;

q = 2.

При работе мультивибратора на конденсаторе С внешней цепи формиру
ется напряжение, форма которого близка к треугольной, причем его размах
равняется Uист/3. С вывода 7 ИС таймера может быть снято прямоугольное
напряжение. Для этого, поскольку этот вывод соединен с коллектором тран
зистора VT3 (рис. 3.89), необходимо использовать дополнительные элемен
ты, например резистор, подключенный к шине питания. Если в рассмотрен
ной схеме мультивибратора к объединенным входам компараторов дополни
тельно подключить и коллектор транзистора VT3 (вывод 7 ИС), получим еще
одну схему автоколебательного мультивибратора (рис. 3.91a). Однако в от
личие от предшествующей на ее выходе будет формироваться прямоуголь
ное напряжение со скважностью q = 2. Это поясняется тем, что в момент t1
происходит почти мгновенный разряд конденсатора С через насыщенный
разрядный транзистор VT3 таймера. Теоретически разряд конденсатора должен
заканчиваться при условии Uс = Uист/3. Однако изза малого быстродействия
а

б

Рис. 3.91

Мультивибратор с большой скважностью на основе ИС 1006ВИ1 (a)
и временные диаграммы (б) его работы

444

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

Рис. 3.92

Преобразователь
напряжение — частота (a)
и его временные
диаграммы (б)

компаратора и триггера, а также малой постоянной времени разряда, кон
денсатор практически успевает разрядиться до нуля. Поэтому продолжи
тельность периода повторения выходных импульсов довольно точно опреде
ляется выражением
TГ » t2 – t0 » t1 – t0 = RCln3 » 1,1RC.

(3.50)

Временные диаграммы, которые объясняют описанную работу мульти
вибратора, приведены на рисунке 3.91б.
На основе рассмотренного мультивибратора может быть легко построена
схема преобразователя напряжение — частота. Идея построения такого ус
тройства состоит в замене резистора цепи RCуправляемым генератором
тока. Причем этот ток должен быть прямо пропорциональным входному
напряжению. Вариант построения такой схемы приведен на рисунке 3.92a.
На рисунке 3.92б приведены временные диаграммы, которые объясняют его
работу.
В данной схеме операционный усилитель DA1 вместе с транзистором VT1
и резистором R1 образует схему преобразователя напряжение — ток. Этот
ток отражается схемой токового зеркала на транзисторах VT2, VT3 и VT4 в

445

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

цепь заряда конденсатора. Так как на интервале заряда конденсатора C1 ток
остается постоянным, его напряжение изменяется по линейному закону
uc = Ict/C = Uвхt/(R1C1).
Определяя Uс(0) = 0 и учитывая то, что заряд конденсатора заканчивает
ся при
uс = 2Uист/3,
получаем
ti = 2UистR1C1/3Uвх.

(3.51)

Считая, что ti ? tраз, можно считать, что выражение (3.51) справедливо и
для периода повторения выходного напряжения устройства. Приведенная
схема имеет довольно высокую линейность характеристики. Основные по
грешности, которые возникают на краях диапазона изменения исходной ча
стоты, обусловлены:
· при низкой частоте — влиянием входного тока компаратора таймера при
условии, что Iвх сравним с IKVT4 ;
· при высокой частоте — влиянием интервала разряда конденсатора, про
должительность которого постоянна и не зависит от амплитуды входного
напряжения.
Схема автоколебательного мультивибратора рисунка 3.92a может быть
легко переведена в режим ожидания. Для этого необходимо вход нижнего
компаратора (Uпор.н) отсоединить от RCцепи и использовать его как управ
ляющий. В постоянном режиме напряжение на управляющем входе должно
превышать Uист/3. Запуск одновибратора осуществляется подачей на вход
напряжения низкого уровня, меньшего, чем Uист/3.
На рисунке 3.93a показана полученная после описанных изменений схе
ма ждущего мультивибратора, а на рисунке 3.93б приведены временные ди
аграммы, которые объясняют ее работу.
В исходном состоянии таймера RSтриггер сброшен. Вследствие этого
конденсатор цепи, которая задает время, разряжен и на выходе устрой
ства присутствует напряжение, близкое к нулевому. Это состояние является
б
а

Рис. 3.93

Ждущий мультивибратор на ИС 1006ВИ1 (a) и его временные диаграммы (б)

446

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

устойчивым, так как если по какойнибудь причине он будет затронут и триг
гер сформирует на прямом выходе сигнал логическая 1, закроется транзис
тор VT3 и конденсатор C1 начнет заряжаться. При uс = 2Uист/3 компаратор
верхнего уровня таймера своим выходным сигналом сбросит триггер. Тран
зистор VT3 включится и напряжение на конденсаторе уменьшится до нуле
вого уровня. Однако поскольку на выходе компаратора нижнего уровня на
пряжение превышает Uист/3, последний не сработает и триггер останется в
сброшенном состоянии.
При кратковременном снижении напряжения на управляющем входе
ниже уровня Uист/3 компаратор нижнего уровня установит триггер DD1, ко
торый выключит транзистор VT3 и включит транзистор VT1. На выходе тай
мера установится квазиустойчивое состояние, при котором его выходной сиг
нал увеличится практически до напряжения питания. Это будет сопровож
даться зарядкой конденсатора С. При выполнении условия uс = 2Uист/3
компаратор верхнего уровня сбросит триггер и схема возвратится в устойчи
вое состояние.
Поскольку данный алгоритм работы устройства целиком аналогичен ал
горитму одного периода работы автоколебательного мультивибратора, то
продолжительность выходного импульса рассмотренного одновибратора мо
жет быть определена из (3.47).
Очевидно, что для нормальной работы одновибратора необходимо, во
первых, чтобы продолжительность импульса была больше сумм времени сра
батывания компаратора и триггера, но меньше продолжительности его вы
ходного импульса, и, вовторых, пауза между приходами двух соседних им
пульсов запуска должна быть достаточной для полной разрядки конденсатора
RCзвена.
На основе описанного одновибратора легко построить схему широтно
импульсного модулятора. Для этого в схеме преобразрователя напряжения в
частоту (рис. 3.92a) автоколебательный мультивибратор должен быть воз
вращен в одновибратор, на управляющий вход которого необходимо подать
последовательность импульсов запуска постоянной частоты.
Задача 3.7. Построение микросхемы статических ОЗУ. Типичный вари
ант структурного построения микросхемы статического ОЗУ приведен на
рисунке 3.94. Для примера выбрана сравнительно несложная микросхема
памяти К561РУ2 (564РУ2) с емкостью 256 бит. Структурная схема включа
ет выполненную на едином кристалле кремния матрицу накопителя, дешиф
ратора кода адресов строк A0–A3 (A0 — младший разряд) и столбцов A4–A7, клю
чи выбора столбцов и устройство ввода/вывода (УВВ). Режимом микросхемы
управляют сигналы CS (выбор микросхемы) и W/R (запись/считывание).
Матрица накопителя содержит 256 элементов памяти ЭП, расположенных
на пересечениях 16 строк и 16 столбцов. Каждый ЭП представляет собой ста
тический триггер, который может быть реализован на основе биполярных
или МДПтранзисторов. Это зависит от технологии изготовления микросхем.
В данном случае микросхема 561РУ2 изготовлена по КМДПтехнологии,
поэтому ее основу составляет триггер (рис. 3.95) на МДПтранзисторах ком

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

Рис. 3.94

Структура микросхемы статического ОЗУ с одноразрядной организацией

плементарного типа, которые имеют
каналы разного типа проводимости:
VT1, VT2 — каналы nтипа, VT3, VT4 —
каналы pтипа. У триггера два пара
фазных соединенных входа/выхода.
Ключевыми транзисторами VT5, VT6
триггер соединен с разрядными шина
ми РШ1, РШ0, по которым подводится
к триггеру при записи и отводится от
него при считывании информация в
парафазной форме представления:
РШ1 1 D, РШ0 1 D. Ключевые транзи
сторы затворами соединены с адрес
ной шиной (строкой). При нарушении

Рис. 3.95

Статический элемент памяти

447

448

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

строки сигналом выборки X = 1, который снимается с выхода дешифратора
адресов строк, ключевые транзисторы открываются и подключают входы/
выходы триггера к разрядным шинам.
При отсутствии сигнала выборки строки, т. е. при X = 0, ключевые тран
зисторы закрыты и триггер изолирован от разрядных шин. Таким образом в
матрице реализуются режим обращения к ЭП для записи или считывания
информации и режим сохранения информации.
Для сохранения информации в триггере необходим источник питания,
т. е. триггер рассмотренного типа способен сохранять свое состояние как угод
но долго. В одно из двух состояний, в которых может находиться триггер,
его приводят сигналы, которые поступают по разрядным шинам в режиме
записи: D = 1 (РШ1 = 1, РШ0 = 0), VT1, VT4 — открыты, VT2, VT3 — закры
ты; при D = 0 (РШ1 = 0, РШ0 = 1) транзисторы свои состояния изменяют на
обратные. В режиме считывания РШ находятся в состояниях с высокими
сопротивлениями и принимают потенциалы плеч триггера, передавая их по
том через устройство ввода/вывода на выход микросхемы DO, DO. При этом
информация, которая сохраняется в триггере, не разрушается.
Особенность КМДПтриггеров состоит в том, что в режиме хранения
они потребляют незначительную мощность от источника питания, по
скольку в любом состоянии триггера в той или другой его половине один
транзистор, верхний или нижний, закрыт. В режиме обращения, если
переключаются элементы матрицы, дешифраторы и другие функциональные
узлы микросхемы, уровень ее энергопотребления возрастает на дватри по
рядка.
При обращении к микросхеме для записи 0 или 1 следует подвести эту
информацию к входу D1, подать код адреса A {A0–A7}, сигнал разрешения CS
и сигнал W/R, что отвечает режиму записи. При указанных сигналах воз
буждается заданная строка Xi, выбранная дешифратором кода адресов строк,
и в результате этого открывается доступ по разрядным шинам ко всем ЭП
данной строки. Одновременно возбуждается один из входов Yj дешифратора
кода адреса столбцов и, открывая соответствующие транзисторы VTj0 , VTj1 в
блоке ключей выбора столбца, коммутирует избранный столбец на УВВ. До
ступ к разрядным шинам этого столбца со стороны УВВ обеспечивает сигнал
CS = 1, который открывает ключи VT0 и VT1. Настройку УВВ на прием сиг
нала с входа D1 осуществляет сигнал W/R = 1.
Обращение к микросхеме для считывания происходит аналогично, но
при значении сигнала W/R = 0.
В большинстве микросхем памяти УВВ содержится выходной ключевой
усилительформирователь, способный принимать три состояния: два функ
циональных, соответствующих 0 или 1, и одно (третье) состояние с высоким
сопротивлением. В третьем состоянии выход практически отключен от при
емника информации, например информационной шины. Пример такого эле
мента приведен на рисунке 3.96a. Элемент представляет собой инвертор на
транзисторах VT1, VT2, дополненный двумя ключевыми транзисторами VT3,
VT4, которые обеспечивают реализацию третьего состояния выхода. Состоя
нием ключей управляет сигнал V: при V = 0 оба ключа закрыты и выход

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

а

449

б

Рис. 3.96

Инверторы на КМДП)транзисторах:
a — с выходом на три состояния; б — с защитной
цепью на входе.

находится в состоянии с высоким сопротивлением; при V = 1 ключи откры)
ты и схема выполняет свои функции инвертора, передавая на выход DO мик)
росхемы информацию, считанную с выбранного ЭП. Сигнал V формирует
внутренняя схема, прибавляя ему значение, обусловленное сигналами CS и
W/R: если рассмотренный выход реализован в микросхеме, то V 1 CS 2 W / R.
При наличии еще одного входа стробирования сигнала OE 1 0, как у микро)
схемы КР537РУ8, условие управления выходом запишется в виде

V 1 CS 2 W / R 2 OE или V 1 CS 3 W / R 3 OE.
Наличие у микросхемы выхода на три состояния позволяет соединять
информационные вход и выход для подключения их к единой информацион)
ной шине.
Работу микросхемы статического ОЗУ в динамическом режиме иллюст)
рируют диаграммы, представленные на рисунке 3.97. Диаграммы определя)
ют последовательность подачи адресных и управляющих сигналов при запи)
си и считывании, а также временные интервалы между разными сигналами и
продолжительностями сигналов: время цикла запись/считывание (tц.зп.)сч),
продолжительность сигналов CS (выбора микросхемы) tВМ и паузы между
ними 1ВМ , время установления сигнала CS относительно адреса tус.ВМ.а, вре)
мя сохранения адреса после сигнала CS tсх.а.ВМ , время выборки адреса tв.а
или время выбора микросхемы tв.ВМ и др.
Следует обратить внимание на требование к форме сигналов управления
CS и W/R.
В асинхронных статических ОЗУ эти сигналы могут быть представлены в
форме уровней напряжения, которые отвечают 0 или 1 в зависимости от ре)
жима, а в схемах с тактовыми импульсами — в форме импульса, причем
требование импульсного представления относится обычно к сигналу CS.
Микросхема К561РУ2, временные диаграммы которой приведены на ри)
сунке 3.97, относится к группе тактовых. Этой же группе принадлежат мик)
росхемы серии К537, ряд микросхем серии К132 и др. Много микросхем

450

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.97

Временные диаграммы микросхемы статического ОЗУ

статических ОЗУ являются асинхронными. Для них значительная часть вре
менных параметров, которые характеризуют продолжительность управляю
щих сигналов и их временные сдвиги, не регламентированы.
Надо учитывать также, при каком значении сигнала выполняется ини
циированная им функция: например, запись информации в микросхему
К561РУ2 происходит при сигнале W/R = 1 (рис. 3.97), а считывание при
W/R = 0, для микросхемы серии К537 и других серий необходимы обратные
значения сигнала W/R при выполнении этих же функций: W / R 1 0 при за
писи, W / R 1 1 при считывании. Указание на активное значение сигнала
содержит его обозначение: если есть знак инверсии, то активным значением
является 0, если нет, то — 1.
Рассмотренная структурная схема (рис. 3.94) представляет собой пример
реализации статических ОЗУ с одноразрядной организацией. Этот тип микро
схем преобладает в современной номенклатуре микросхем памяти (табл. 3.6).
Вместе с тем все более активное развитие получают микросхемы статичес
ких ОЗУ с многоразрядной словарной организацией.

451

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

Принцип построения таких микросхем рассмотрим на примере микросхе
мы КР537РУ8, которая имеет информационную емкость 2К´8 бит (рис. 3.98).
Она включает матрицу накопителя с 128´128 ЭП, регистры и дешифраторы
кода адресов строк и столбцов, усилители записи/считывания, устройство
управления и устройство ввода/вывода. В качестве ЭП применен триггер на
КМДПтранзисторах.
1232456378574298637 9 743 8 6 9852576847 99

1 2 3 4 5 6 2 7 89 7

6379

 4 859759

1989

U n1 1 9

Pn1 1 59

23445

67181578185
62161582165

845

931 5

41796165

5

263445

78181562165
821615672165

9835

98135

41796165

5

23865

82161562185
21615672165

6449645

35

4194135

 5

26 5

62161562185
8216156721615782165

33935

35

4189415

5

235

62161582165
211562185

66493445

35

414 941 5

25

2685

62165

64445

35

4175

 5

2635

78161562165
37165

4493445

35

4185

 5

2365

211582185

6 49 445

35

4185

26335

37161562165

83945

35

415

23765

37165

445

796 5

41635

25

2675

37165

445

5

414 5

25

23735

62165

8345

35

4185

5

Рис. 3.98

6   79

25
 

Структура микросхемы статического ОЗУ со словарной организацией

5

452

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Накопитель разбит на восемь секций по 128´16 ЭП в любой. Четыре млад
ших разряда кода адреса A0–A3 выбирают по одному столбцу в каждой сек
ции и коммутируют их с УВВ. Управление устройством ввода/вывода осу
ществляют сигналы CS, OE и W / R, предварительно обработанные устрой
ством управления. Соответственно таблице 3.7 в зависимости от значений
управляющих сигналов микросхема может работать в одном из трех режи
мов: записи, считывания и хранения. В режиме записи информации 8раз
рядным кодом через УВВ и усилители записи/считывания поступает в выб
ранную ячейку памяти. При считывании информации из выбранной ячейки
памяти поступает на УВВ и через него — на выходы. Сигнал разрешения
выхода OE позволяет в режиме считывания запрещать вывод информации:
при OE 1 1 входы/выходы принимают третье состояние с высоким сопро
тивлением, так что информация на выходах отсутствует.
В режиме хранения потребляемая микросхемами от источника питания
мощность снижается более, чем в 1000 раз. Номенклатура отечественных
микросхем статических ОЗУ довольно представительна и разнообразна, что
бы удовлетворить широкий круг требований (табл. 3.6). Она включает серии
наиболее быстродействующих микросхем памяти, выполненных по техно
логии ЭСЛ (К500, К1500), nМДП (К132), ТТЛ (К155), с течением времени
цикла обращения от 9 до 45 нс и серии КМДПмикросхем со сравнительно
небольшим быстродействием tц.зпсч = 100–800 нс, но существенным образом
меньшим уровнем потребляемой мощности: К537, К581, К561, К176. Эта
особенность КМДПмикросхем обуславливает их перспективность для при
менения в устройствах с существенно ограниченными энергоресурсами, а так
же для построения энергонезависимых ОЗУ.
Наиболее развитым функциональным составом из серий КМДПмикро
схем обладает серия К537. Место этой серии среди других по отдельным ха
рактеристикам видно из таблицы 3.6. Более подробные сведения о ней при
ведены в таблице 3.8.
Функциональный ряд серии включает более 15 типов микросхем, кото
рые отличаются информационной емкостью (от 1024 до 16 384 бит), органи
зацией (одноразрядной и побайтовой), быстродействием (более чем в 5 раз),
уровнем потребляемой мощности. Имеются отличия и в системе управляю
щих сигналов и в конструктивном оформлении.
Общими свойствами микросхем серии К537 являются: единое напряже
ние питания 5 В, ТТЛуровни входных и выходных сигналов, выход с тремя
состояниями, высокая помехозащищенность, допустимая значительная ем
кость нагрузки (200 пФ и более), небольшое энергопотребление, причем при
хранении почти на три порядка меньше, чем при обращении, способность
сохранять записанную информацию при сниженном до 2–3 В напряжения
питания.
Эту способность КМДПмикросхем всех серий широко используют для
придания устройствам памяти свойства энергетической независимости, т. е.
свойства сохранять информацию при сбоях и отключении питания. С этой
целью в блоке статического ОЗУ к выводам питания микросхем через ключ,
например полупроводниковый диод, подключают низковольтный буферный

453

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

123456275895
12 7

3456

71 717

1 2 3 4 5 6 2 7 89 7

8957

8 7

87

12

7

7

7

7

2

12

7

2

7

7

2

2

12

7

2

7

7

2

2

2

7

7

2

5723 97

34567898 92

3 78 92

5252 72 64 48492448 92 2  212 22448 9224 24 64 98 92
2278892

123452678927 4 457  529 875 87 22 
 24 437 75 7 4   1 38
!2 529 "
875

112342567 37
573#$7

1829 37
%&#$7

1 29 2 37
573#$7

19 37
573#$7

12345

36775

8775

9775

8775

123 5

97775

3 775

6775

123 5

7775

9775

775

12945

775

6875

129 5

75

 75

12645

9875

6775

126 5

9375

12 45

6 75

12

212 37
573#$7

1 2 3 4 5 6 2 7 89 7

1 2 29 37
573#$7

775

9775

3 775

775

6775

9775

39775

775

975

6875

3375

875

975

 75

5

875

75

9675

75

975

9775

75

375

75

975

9975

975

9975

3975

3775
3375

5

675

775

975

775

3675

1245

675

9775

75

9975

3675

75

12 5

675

775

75

775

3675

75

12845

775

9975

975

9975

375

3 75

128 5

75

775

975

775

375

3 75

12375

375

375

5

6775

5

5

12365

9775

9775

5

5

5

5

123 45

3375

3375

95

75

5

95

5 255516123656123 545 55 

5!"#55$$%5

источник питания с напряжением 2–3 В. При нормальном режиме питания
диод закрыт, а при выключении основного питания диод открывается и под
ключает к микросхемам буферный источник напряжения. В это время сле
дует обеспечить изоляцию накопителя по информационным цепям значени
ем уровня запрета на входе CS, чтобы не повредить информацию, которая
сохраняется. Для увеличения времени хранения информации в аварийном
режиме необходимо снижать ток потребления микросхем, повышать емкость
низковольтных малогабаритных элементов питания и уменьшить ток их са
моразряда. Например, расчетное время хранения информации микросхемой
КР537РУ3 при работе от гальванического элемента СЦ32 (1,57 В, 110 мА×ч)
с учетом саморазряда элемента составляет тысячи часов.

454

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

В устройствах памяти на микросхемах серии К537 для снижения потреб
ляемой мощности следует предусмотреть возможность автоматического пере
ключения питания микросхем в режим хранения из основного источника 5 В
на маломощный буферный источник напряжения, который обеспечивает пи
тание только микросхем ОЗУ на уровне, достаточном для сохранности инфор
мации. Для микросхем К537РУ1, КР537РУ8 допускается снижать напряже
ние до 3 В, для микросхем КР537РУ6, К537РУ9 — до 3,3 В, для микросхем
КР537РУ4, КР537РУ13, К537РУ14 — до 2,2 В. Наименьшую мощность от
низковольтного источника питания потребляют микросхемы КР537РУ3А
(11 мкВт), КР537РУ6А (115 мкВт), К537РУ13 и К537РУ14 (100 мкВт).
Микросхемы на МДПтранзисторах любого типа чувствительны к влия
нию статического электричества изза высокого входного сопротивления.
Даже кратковременное повышение входного напряжения с недопустимо вы
соким уровнем может вызвать электрический пробой тонкого слоя диэлект
рика под затвором. Для защиты от вредного влияния перенапряжения все
входы микросхем защищают диоднорезистивными цепями, встроенными
внутрь кристалла (рис. 3.96б). Защитные цепи построены по схеме последо
вательного соединения двух диодов VD1, VD2 и резистора R ограничения
тока. От влияния высокого положительного потенциала на входе защищает
диод VD1, который при открывании фиксирует входное напряжение на уров
не напряжения питания. Высокий отрицательный потенциал открывает диод
VD2, который ограничивает его безопасным для микросхемы уровнем.
Для многих типов КМДПмикросхем и, в частности, для микросхем серии
К537 существует опасность теплового пробоя pnпереходов кристалла изза
«тиристорного эффекта». Сущность этого явления состоит в том, что при по
вышении напряжения в шине питания до 11–12 В изза выбросов тока при вклю
чении и влияния индуктивностей шин, а также при превышении входным сиг
налом напряжения питания внутри кристалла активизируются паразитные би
полярные pnpnструктуры и изза положительной обратной связи по цепям
токов истока может появиться эффект неуправляемого нарастания тока сто
ка, близкий по механизму к аналогичному явлению в тиристорах в момент
их переключения. Поскольку в КМДПструктурах отсутствуют резисторы
нагрузки с ограничением тока, то нарастание тока приводит к развитию теп
лового пробоя в кристалле и, как следствие, к неисправности микросхемы.
С повышением уровня интеграции микросхем опасность возникновения
в них «тиристорного эффекта» увеличивается. В некоторых типах микро
схем рассмотренный эффект практически не наблюдается, в частности в мик
росхемах серий К561, 564, в некоторых микросхемах серии К537, например
КР537РУ6 и др. В структурах этих микросхем сформированы так называе
мые охранные цепи шунтирования паразитных транзисторов, и за счет этого
устраняют тиристорный эффект. Для тех микросхем, в которых защита от
сутствует, необходимо предусматривать конструктивные меры предупреж
дения тиристорного эффекта: снижать индуктивность шин питания, не до
пускать близкого расположения с сильнотоковыми микросхемами и т. д.
При применении микросхем памяти, изготовленных по КМДПтехноло
гии, в частности микросхем серии К537, необходимо придерживаться по

455

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

рядка включения питания и подачи входных сигналов: сначала должно быть
включено напряжение питания. При включении блока ОЗУ следует снять
входные сигналы (адресный, управляющие и информационные), а потом от8
ключить источник напряжения питания. Необходимо обеспечить также вы8
полнение условия, по которому напряжение сигналов не должно превышать
напряжения питания микросхемы.
Микросхемы серии К537 работают в режимах записи, считывания и хра8
нения. Значения сигналов в названных режимах указаны в таблице 3.9 для
микросхемы К537РУ1, в таблице 3.10 для микросхем КР537РУ2, КР537РУ3,
КР537РУ6, К537РУ14, в таблице 3.11 для микросхем КР537РУ8, КР537РУ9,
КР537РУ10 и в таблице 3.12 для микросхемы КР537РУ13.
123456275895
3456

12 7

8957

71726

87

87

5723 97

12

7

7

7

7

2

2

7

12

2

7

212

2

2

7

2

12

7

2 2

2

12

7

7

2

12 7

34567898 92

3 78 92
7
1 2 3 4 5 6 2 7 897

123456275895

8957  7  7  7  7

345 7

76

87

87

5723 97

2

7

7

7

7

12

12

7

2

7

7

212

12

12

7

12

7

7

2 2

12

2

7

7

7

123456275895
12 7

9

345 7

7

34567898 92

3 78 92

8957  7  7  7
717316

8 87

7
1 2 3 4 5 6 2 7 897

5723 97

2

7

7

7

7

12

7

12

7

12

7

212

12

7

12

7

2

7

2 2

12

2

2

7

12

12

2

7

123456275895
12 7

1

1 2 3 4 5 6 2 7 89 7

7

345 7

7
12

98 9292
7 2
3 78 92
7
1 2 3 4 5 6 2 7 897

8957  7

717316

34567898 92

8 8 7

5723 97

2

7

7

7

12

12

7

12

34567898 92
7

212

12

12

7

2

7

2 2

12

2

7

12

3 78 92

456
а

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

б

Рис. 3.99

Временные диаграммы микросхемы КР537РУ2
в режимах записи (а) и считывания (б)

Сравнение динамических параметров микросхем показывает, что в се
рии К537 наибольшим быстродействием обладают микросхемы КР537РУ10
и К537РУ14. Микросхемы К537РУ14 и КР537РУ13 являются асинхронны
ми. Кроме этого исключения, все микросхемы серии К537 являются такто
выми: в режимах записи и считывания необходимо сигнал CS подавать им
пульсом, а сигнал W / R может иметь форму уровня или напряжения им
пульса, как показано на временных диаграммах рисунка 3.99.
В режиме считывания информация на выходе появляется через время
tв.ВМ после отрицательного перепада сигнала CS (рис. 3.99б). Время выбор
ки адреса будет состоять из tв.ВМ и tус.ВМ.а, значения которых приведены в
таблице 3.8.
Микросхемы КР537РУ8 и КР537РУ10 имеют дополнительный управля
ющий сигнал OE (разрешение по выходу): при подаче этого сигнала одно
временно с сигналом CS отсчет времени появления сигнала ведется от отри
цательного перепада сигнала CS 1 OE.
Существует возможность стробирования выходной информации сигна
лом OE, который подается с некоторой задержкой относительно сигнала
CS. В этом случае при OE 1 1, т. е. к моменту подачи этого сигнала выходы
находятся в третьем состоянии даже при CS 1 0 (табл. 3.11). Только в мо
мент поступления сигнала OE выходы переходят в функциональное состоя
ние: через время tв.ОЕ на выходах появится информация, которая считывает
ся. В этом режиме время выборки адреса определяют соотношениями:

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

457

tв.а = tус.ОЕ.а + tв.ОЕ или tв.а = tус.ВМ.а + tус.ОЕ.ВМ + tв.ОЕ.
Заметим, что tус.ОЕ.ВМ не регламентируют, его значение устанавливают исхо
дя из условий работы микросхемы в составе устройства.
Микросхема КМ581РУ5 Б, В, Г также выполнена по КМДПтехнологии.
Она представляет собой статическое асинхронное ОЗУ емкостью 2К´8 бит.
Таблица истинности соответствует таблице 3.11. Электрические характери
стики микросхемы приведены в таблице 3.8. Следует прибавить, что микро
схема дифференцирована по группам Б, В, Г по значению временных пара
метров: время цикла записи/считывания составляет 120 нс (Б), 150 нс (В),
200 нс (Г), т. е. микросхемы группы Б имеют наибольшее быстродействие.
Выходной ток 4 мА. Выход построен по схеме с тремя состояниями.
Серия К132 состоит из микросхем статических ОЗУ высокого быстродей
ствия: время цикла обращения для большинства микросхем лежит в диапазо
не значений 55–85 нс. Микросхемы выполнены по nканальной МДПтехно
логии и отличаются разнообразием в отношении структурных и схемотехни
ческих решений, электрических параметров, конструкций корпуса. Однако у
микросхем серии К132 имеется ряд общих свойств, важных для их практи
ческого использования: единое напряжение питания 5 В, ТТЛ входные и
выходные уровни напряжений 0 и 1: входные — соответственно не более 0,8 В,
не менее 2 В; выходные — не более 0,4 В, не менее 2,4 В; наличие выходов с
тремя состояниями, единая система сигналов управления: CS, W / R; способ
ность работать на большую емкостную нагрузку (от 100 до 600 пФ для разных
типов микросхем), возможность снижения уровня энергопотребления при пе
реходе в режим хранения в 3–5 раз, а у некоторых микросхем — до 20 раз.
По своей структуре микросхемы серии К132 близки к микросхемам рас
смотренных серий К561, К537: они состоят из накопителя матричного типа
регистров и дешифраторов кода адреса, устройства ввода/вывода, блока клю
чей выбора строк и столбцов. В реализации названных элементов структур
ной схемы также имеется много общих решений. В частности, все входы —
адресные, управляющие, информационные, имеют усилители, построенные
по схеме (см. рис. 3.100) инвертора на двух транзисторах VT1, VT2 с защитой
в виде резистивнотранзисторной цепи R, VT3. Охранный транзистор VT3
своим pnпереходом «сток — подложка» предохраняет вход транзистора VT1
от действия статического электричества и защищает от резких скачков на
пряжений на входах своей выходной емкостью, которая вместе с резистором
образует интегрирующую цепь.
Входные усилителиформирователи имеют высокое быстродействие, ко
торое обеспечено выбором режима работы транзистора VT2 и напряжением
смещения подложки Uсм = –2,7 В. Транзистор VT2, который имеет встроен
ный канал nтипа, нормально открыт и при выключении VT1 переходит в
режим генератора тока, заряжая за короткое время выходную емкость. При
включении VT1 емкость также быстро разряжается через канал открытого
транзистора VT1 с низким сопротивлением.
Напряжение отрицательного смещения pподложки формирует встроен
ный в кристалл преобразователь из напряжения питания микросхемы 5 В.

458

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

а

б

в

Рис. 3.100

Функциональные элементы микросхем статических ОЗУ
на nМПДтранзисторах:
a — входной инвертор; б — элемент памяти; в — усилитель записи/считывания.

Это напряжение уменьшает порог включения транзисторов и снижает уро
вень токов истока внутри кристалла.
В качестве ЭП применяют статический триггер (рис. 3.100б) на четырех
транзисторах VT1–VT4 и двух ключевых транзисторах VT5, VT6, затворы ко
торых соединены с адресной шиной, а строки с разрядными шинами. При
Xi = 1 ключевые транзисторы открываются и подключают триггер к разряд
ным шинам. При записи разрядные шины передают свой потенциал узло
вым емкостям С и обеспечивают переключение триггера в состояние, кото
рое отвечает записываемой информации. Этот процесс описан при рассмот
рении работы КМДПтриггера. Аналогичное обращение к ЭП происходит и
при считывании, только теперь свой потенциал передает триггер разрядным
шинам с высоким сопротивлением.
Отличительной особенностью структуры микросхем памяти nМДПтипа,
в частности микросхем серии К132, является наличие в каждом столбце уси
лителя записи/считывания триггерного типа (рис. 3.100в). Усилитель уп
равляет внутренним сигналом F: при его поступлении транзистор VT5 от
крывается и уравнивает потенциалы двух входов/выходов триггера. В этом
и состоит подготовка усилителя к приему информации. При считывании
информации с выбранного ЭП на разрядных шинах РШ0, РШ1 создается асим
метрия потенциалов, что влияет на состояние плеч усилителя, подключен

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

459

ного к этим разрядным шинам. В момент снятия сигнала F, если транзистор
VT5 закрывается, внесенная разрядными шинами асимметрия потенциа
лов определит состояние, в которое переключится триггерусилитель. В ре
зультате слабый информационный сигнал, полученный из выхода ЭП, бу
дет усилен и передан в устройство ввода/вывода. Усилитель составлен из
транзисторов, которые отличаются от транзисторов ЭП более высоким уров
нем токов.
Одновременно с усилением сигнала, который считывается, триггеруси
литель предотвращает возможность разрушения информации в избранном
ЭП, так как обеспечивает восстановление (регенерацию) заряда узловых ем
костей триггера ЭП.
В некоторых микросхемах, например в КР132РУ6, К132РУ10 и др., ЭП
выполнен на триггере, в котором вместо погрузочных транзисторов сформи
рованы резисторы с высоким сопротивлением (до 109 Ом). При такой техно
логии удается обеспечить более высокий уровень интеграции и, значит, уве
личить информационную емкость микросхемы памяти. Кроме того, снижа
ется потребляемая микросхемой мощность в режиме хранения.
Применение резисторов с высоким сопротивлением в схеме триггера ока
залось возможным благодаря усовершенствованию nканальной технологии
и снижению на этой основе паразитных токов истока в структуре кристалла
к значениям пикоампер. Выходные каскады микросхем построены по схеме
инверторов с тремя состояниями, которые формируют ТТЛуровни.
Микросхемы серии К132 работают в режимах записи, считывания и хра
нения. Таблицы истинности всех микросхем серии К132, кроме КМ132РУ8,
отвечают содержанию таблицы 3.10. Таблица истинности микросхемы
КМ132РУ8 (табл. 3.12) имеет отличия, обусловленные тем, что у этой мик
росхемы входы и выходы соединены. Микросхема КР132РУ6 имеет допол
нительно к названным режим «Считывание/модификация/запись». Отли
чительные особенности этого режима обнаруживаются в динамике работы
микросхемы и видны на временных диаграммах.
При реализации названных режимов следует учитывать требования к
форме представления сигнала управления: сигнала разрешения выбора мик
росхемы CS и сигнала режима обращения W / R. По этому признаку микро
схемы статических ОЗУ разделяют на асинхронные и тактовые. Микро
схемы КР132РУ4 А, Б, КМ132РУ5 А, Б и КР132РУ6 А, Б — тактовые
(КМ132РУ5 А, Б — только в режиме записи), другие микросхемы этой се
рии — асинхронные. Временные диаграммы для тактовых микросхем ана
логичны диаграммам на рисунке 3.99. Напомним, что при записи и считыва
нии информации в тактовых микросхемах сигнал CS или W / R подается
импульсом. При схемотехнической реализации временных диаграмм сигна
лов микросхемы необходимо руководствоваться значениями временных па
раметров, основные из которых приведены в таблице 3.13. В микросхемах
КР132РУ4 и КР132РУ6 адресные, управляющие и информационные сигна
лы фиксируются на входных усилителяхтриггерах по отрицательному пе
репаду сигнала CS. Поэтому для этих микросхем следует обеспечить необхо
димое время удержания названных сигналов относительно сигнала CS для их

460

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

123452678927 4 457  529 875 87 2  
 24 437 75 7 4    !1"# 38

1 2 3 4 5 6 2 7 89 87

$2 529 875

112342567

18292

16 22 34

12345

6785

6785

9885

885

5

5

8 5

123 5

785

785

9885

885

5

5

8

134

1822

1

364 %

5

1245

75

75

985

775

5

5

8 665

12 5

75

9375

985

775

5

5

8 775

12 45

775

5

5

5

75

8 5

12

5

9885

85

5

5

85

75

8 5

12745

75

75

985

775

85

5

8 5

127 5

9385

9385

985

685

9875

5

12645

75

75

985

375

75

375

8

5

126 5

9385

85

985

85

85

85

8

5

8 5

1245

85

85

75

5

775

5

8 5

12 5

9385

9385

75

5

775

5

8 5

12985

85

775

5

5

5

8 35

5 255 5 9312754 5 5 19312 54 5 5 19312654 5 5 5  5
!"5 5#5

захвата входными триггерами. После фиксации сигналы могут принимать про
извольные значения, например значения для следующего цикла обращения.
У микросхем асинхронных ОЗУ сигналы CS и W / R можно подавать
уровнем 0 или 1. В таком случае временные процессы в микросхеме опреде
ляют адресные сигналы. В асинхронных микросхемах управляющие сигна
лы можно подавать и импульсами. Тогда необходимо принимать во внима
ние требования к их минимальной продолжительности (табл. 3.13).
Режим «Считывание/модификация/запись» соединяет в себе два режи
ма и обеспечивает считывание информации с выбранного ЭП и запись в этот
же ЭП новой информации в одном цикле (рис. 3.101). Время цикла обраще
ния к микросхеме в этом режиме боль
ше. Увеличивается и число временных
параметров, которые учитываются.
Для обеспечения максимального
быстродействия микросхем необходи
мо адресные сигналы и сигналы управ
ления формировать с продолжительно
стью фронта 2 нс.
В режиме хранения во многих мик
росхемах серии К132 наблюдается сни
жение в 3–5 раз тока потребления. У мик
росхем К132РУ6 и КМ132РУ8 возмож
но многоразовое (более чем в 10 раз)
Рис. 3.101
снижение потребляемой мощности за
Временные диаграммы микросхемы
счет выключения напряжения пита
статического ОЗУ в режиме
ния, но сохранение его уровня 5 В на
«Считывание/модификация/запись»

461

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

выводе CS. В этом режиме через вход CS осуществляется питание только
накопителя и формирователя напряжения смещения подложки, другие фун
кциональные узлы микросхемы находятся в отключенном состоянии.
Серии К155, К134, К541, К185, К500, К1500 и др. содержат микросхе
мы, изготовленные методами биполярной технологии. Среди этих методов
наиболее широко применяются ТТЛтехнологии, сейчас в основном ТТЛШ
(серии К531, К1531, К1533 и др.), ЭСЛтехнологии (серии К500, К1500), тех
нологии ПЛ в соединении с ТТЛ (К185, К134, К541 и др.), ТТЛ с ЭСЛ (К155)
и т. д. Названные технологии отличаются схемотехническими решениями,
принятыми для микросхем статических ОЗУ. Объединяет эти технологии
то, что основным активным компонентом схем является биполярный тран
зистор и, значит, в основе лежит технология изготовления биполярных струк
тур с различными физикотехническими свойствами: классических npn
или pnpтранзисторов, транзисторов с включением диодов Шоттки парал
лельно коллекторному переходу (транзисторов Шоттки), тиристоров, тран
зисторов с инжекционным питанием и др.
Серия К541 имеет в своем составе микросхемы статических ОЗУ емкос
тью 4К´1, 8К´1, 16К´1, 1К´4 асинхронного типа среднего быстродействия
(табл. 3.5). Микросхемы серии имеют напряжение питания 5 В, ТТЛ вход
ные и выходные уровни, выход на три состояния, характеризуются сравни
тельно высоким уровнем энергопотребления по сравнению с микросхемами
серии К132, причем не имеют свойства снижать уровень потребляемой мощ
ности в режиме хранения.
Структура микросхем содержит все функциональные узлы типичного
варианта ее построения (рис. 3.102). Как элемент памяти использован стати
ческий триггер на четырех транзисторах, два из которых VT3 и VT4 являют
ся инжекторами транзисторов VT2 и VT1 соответственно. Транзисторами
а

б

г

д

в

Рис. 3.102

Функциональные элементы
микросхем статических ОЗУ на
биполярных транзисторах:
a — элемент памяти Л; б — элемент па
мяти ТТЛ; в — инвертор с выходом на
три состояния; г — входной формиро
ватель ТТЛЭСЛ; д — инвертор с откры
тым коллекторным выходом.

462

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

с двумя эмиттерами управляют сигналы адресной шины Xi и разрядных шин
РШ0, РШ1. При Xi = 0 триггер находится в режиме хранения, так как при
этом фиксируется состояние плеч триггера. При Xi = 1 оба перехода эмитте
ра подключены к адресной шине, закрываются и состояние триггера зависит
от потенциалов разрядных шин: при низком потенциале шин в режиме счи
тывания в одну из них потечет ток, а именно в ту, со стороны которой тран
зистор открыт; в другую — тока не будет.
При записи по шинам в форме парафазного сигнала РШ1 1 D, РШ0 1 D к
плечам триггера подводится информация. Асимметрия в потенциалах шин
вызовет переключение триггера в состояние, обусловленное потенциалами
шин: например, при РШ1 = 0, РШ0 = 1 (запись 0) откроется VT2, через него в
шину потечет ток инжектора VT4, а транзистор VT1 закроется. При записи 1
состояние транзисторов изменяется на обратное.
Выходные и входные цепи выполнены на элементах ТТЛ, поскольку фун
кциональные узлы с низким порогом ИИЛ имеют низкую помехоустойчи
вость и, кроме того, не согласованы по уровням напряжения с элементами
других типов логики. Вариант выходного каскада с тремя состояниями
(рис. 3.102в) выполнен по схеме ТТЛ сложного инвертора с дополнительны
ми элементами VD1, VD2, VT2, необходимыми для обеспечения третьего со
стояния выхода. Управляющий сигнал V зависит от внешних сигналов CS и
W/R, влияет на вход транзистора VT2, закрывает его при V = 0 или открыва
ет при V = 1. В третьем состоянии выход находится при V = 1, если шунтиро
вание открытым транзистором VT2 входов вызовет закрытие транзисторов
VT5 и VT3, а значит, и VT4.
Микросхемы серии К541 работают в режимах хранения, записи и считы
вания. Условия реализации этих режимов представлены в таблице 3.9. Со
ответственно условию режима считывания: CS 1 0, W / R 1 1, управляющий
сигнал должен быть сформирован, выходя из соотношения: V 1 CS 2 W / R
или CS 1 W / R.
По аналогичной схеме, но без VD1, VD2, VT2, построены и входные уси
лителиформирователи. Для повышения быстродействия входные усилите
ли выполняют и по схеме ТТЛЭСЛ (рис. 3.102г). Преимущество этой схемы
состоит в том, что она в максимальной степени реализует быстродействие
транзисторов за счет ограничения их насыщения и переключение током эмит
тера, который не зависит от входного влияния.
Микросхемы серии К541 относятся к группе асинхронных: сигналы CS
и W / R можно подавать как уровнем, так и импульсом. Параметры микро
схем представлены в таблице 3.14.
Микросхемы ОЗУ серий К134, К155, К185 имеют много общего с рас
смотренными. Все они относятся к типу асинхронных статических ОЗУ, по
этому довольно просты в применении. Основные характеристики этих мик
росхем приведены в таблице 3.6.
Микросхема К155РУ7 емкостью 1К´1 бит — асинхронная, имеет повы
шенное быстродействие: ее время цикла обращения равняется 45 нс. Это до
стигнуто применением в структуре микросхемы элементов ТТЛ и ЭСЛ, в ча
стности, элементом памяти является статический триггер на транзисторах с

463

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

123245637849 3
9849 
3
5478

4
68
968

1 2 3 4 5 6 2 7 89

548 539888398654532635818 8

112342567858
  58

1829858
  58

1 623429858
45 58

16 29234858
  58

134858
  58

1 2 34858
  58

1234

56234

3774

3894

574

794

94

94

123 4

56234

3 94

94

94

794

794

94

1284

36254

3594

3894

794

94

94

94

128 4

36254

3594

94

794

94

94

94

12 4

3 6234

394

3794

94

794

94

94

12

7

4

3 6234

3794

3994

94

94

94

94

12 34

6234

394

3794

94

794

94

94

12 3 4

6234

3794

3994

94

94

94

94

двумя эмиттерами (рис. 3.102б) с нелинейной нагрузкой, а входные и выход
ные каскады выполнены по соединенной схемотехнике, как показано на ри
сунке 3.102г. Таблица истинности, динамика работы этой микросхемы ана
логичны микросхемам серии К541.
Микросхема К134РУ6 емкостью 1К´1 бит получена по ИИЛТТЛтехно
логии. Ее особенность состоит в том, что выход построен по схеме с откры
тым коллектором (рис. 3.102д). Наличие такого выхода не позволяет объе
динять информационные входы и выходы. При соединении нескольких
микросхем по выходам можно использовать схему «монтажного ИЛИ» с
подключением к точке соединения источника питания через внешний рези
стор ограничения тока. Для расчета его сопротивления необходимо учиты
вать значение выходного тока в состоянии логического 0, которое равняется
16 мА. Характеристики микросхем приведены в таблице 3.6. В режиме со
хранения потребляемая мощность этих микросхем снижается вдвое.
У микросхемы К185РУ5 емкостью 1К´1 бит те же особенности, что и у
К134РУ6, но она более быстродействующая. В динамику работы при обра
щении во время влияния сигнала CS на выходе возможны препятствия про
должительностью не более чем время выбора: tв.ВМ. Серия развивается, о чем
свидетельствуют микросхемы К185РУ10 емкостью 16К´1 бит с течением вре
мени цикла 50 нс.
Микросхемы серий К500, К1500 имеют самое большое быстродействие,
которое обусловлено использованием для их изготовления ЭСЛтехноло
гии. Микросхемы относятся к группе асинхронных. Время цикла обраще
ния в диапазоне рабочих температур имеет значение от 9 нс для микросхе
мы К1500РУ073 и 15 нс для К1500РУ480 до 40–45 нс для К500РУ470,
К1500РУ470, К500РУ415. Микросхемы памяти названных серий имеют элек
трические характеристики, несовместимые с характеристиками микросхем
других серий, что исключает их общее применение. Для них характерен срав
нительно высокий уровень энергопотребления при небольшой информаци
онной емкости (табл. 3.6). Причем уровень потребляемой мощности не изме
няется при переходе от режима обращения к режиму хранения.

464

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Выход в большинстве микросхем построен по схеме с открытым эмитте
ром. Такой выход можно непосредственно подключать к информационной
шине, или необходимо его нагрузить внешним резистором 50 Ом, соединен
ным с источником напряжения — 2 В. Микросхемы памяти ЭСЛсерии пред
назначены в основном для применения в быстродействующей аппаратуре
как регистры процессора (микросхемы с организацией 16´4, 64´8 и др.), бу
ферной памяти (микросхемы с организацией 256´1, 256´4, 1К´1, 4К´1, 1К´4).
Задача 3.8. Построение микросхемы динамических ОЗУ. В микросхемах
памяти динамического типа функции ЭП выполняет электрический конден
сатор, образованный внутри МДПструктуры. Информация представляется
в виде заряда: наличие заряда на конденсаторе отвечает логическому 0, от
сутствие — логической 1. Поскольку время сохранения конденсатором за
ряда ограничено, предусматривают периодическое восстановление (регене
рацию) записанной информации. В этом состоит одна из отличительных осо
бенностей динамических ОЗУ. Кроме того, для них нужна синхронизация,
которая обеспечивает необходимую последовательность включений и вык
лючений функциональных узлов.
Для изготовления микросхем динамических ОЗУ в основном применяют
nМДПтехнологию, которая позволяет повышать быстродействие и уровень
интеграции микросхем, обеспечивать маленькие токи истока и за этот счет
увеличивать время сохранения заряда на запоминающем конденсаторе.
Микросхемы динамических ОЗУ отечественного производства представ
лены в основном серией К565. Она включает в свой состав ряд микросхем,
которые отличаются не только своими характеристиками, но использован
ными в них структурными решениями. Характеристики микросхем дина
мических ОЗУ серии К565 приведены в таблице 3.15.
Рассмотрим типичный вариант реализации динамического ОЗУ на при
мере микросхемы К565РУ3 информационной емкостью 16К´1 бит. В ее струк
турную схему (рис. 3.103) входят выполненные в одном кремниевом крис
талле матрица накопителя, которая содержит 16 384 элементов памяти, рас
1 2 3 4 5 6 2 7 89

123245637857479 743 8 6 9 72 7684  99
79 743 8 6 9

123432567897 7

234526179

 4 859759

3299

1167

3



7

6237

1129 59
326769

7

 7

13432577

641167

36

 7

6237

13432537 977

4 1167



4 7

37

134325376977

1167

4 7

37

64 7

67

134325377

641167

4 7

37

64 7

67

13432537 7

641167

4 7

37

64 7

67

134325477

641167



4 7

37

1343257977

341167



6 7

37

4 7

326769

3

63

64 7

6 7

3 7

7
67

 7
37

7

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

465

Рис. 3.103

Структура микросхемы динамического ОЗУ

положенных на пересечениях 128 строк
и 128 столбцов, 128 усилителей считыва
ния и регенерации, дешифраторы строк
и столбцов, устройство управления, уст
ройство ввода/вывода и мультиплексный
регистр адреса.
Матрица накопителя разделена на
две части по 64´64 ЭП в каждой. Меж
ду ними размещены усилители, так что
каждый столбец состоит из двух секций,
подключенных к разным плечам усили
теля (рис. 3.104).
Элемент памяти построен по схеме с
одним транзистором и включает конден
сатор Cij и транзистор VTij. Транзистор
выполняет функции ключа: при сигнале
на адресной шине строки Xi = 1 он откры
вает и соединяет конденсатор Cij с jраз
рядной шиной. Предварительно в паузах
между обращениями к накопителю ем
кости полушины CшA и CшB заряжают ис
точник напряжения U0 через открытые
ключевые транзисторы VT5 и VT6. При
обращении к накопителю эти транзисто
ры закрываются и изолируют полушины

Рис. 3.104

Фрагмент разряда (столбца)
микросхемы динамического ОЗУ

466

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Aj и Bj от источника напряжения U0. Запоминающий конденсатор Cij выб
ранного ЭП подключается через открытый транзистор VTij к полушине Aj и
изменяет ее потенциал. Это изменение незначительно, так как емкость запо
минающего конденсатора намного меньше емкости шины и равняется 0,1–
0,2 пФ. Поэтому для индикации малого изменения потенциала шины при
считывании информации применен высокочувствительный дифференциаль
ный усилитель триггерного типа на транзисторах VT1–VT4, включенный в
середину РШ, как показано на рисунке 3.104.
Кроме массива ЭП и усилителей, матрица имеет в своей структуре опор
ные элементы (ЭО) по одному элементу в каждой полушине. Эти элементы в
каждой половине матрицы составляют опорную строку (ОС). Опорный эле
мент построен аналогично запоминающему. Его назначение состоит в под
держке опорного напряжения U0, с которым усилитель сравнивает потенци
ал полушины с выбранным ЭП и реагирует на полученную разность потенци
алов при сравнении положительного и отрицательного знака в зависимости
от уровня считывания. Эта операция происходит так: если выбрана для обра
щения строка верхней полуматрицы Xi, то сигнал A6 старшего разряда кода
адреса строки коммутирует в селекторе опорной строки цепь через ключевой
транзистор VT12 для сигнала F2 к OC2, расположенной в нижней полуматрице.
Таким образом, в любом из 128 столбцов к усилителю с разных сторон
подключены ЭП и ЭО. Поскольку потенциал полушины с ЭП отличается от
опорного, то в проводимости транзисторов разных плеч усилителятриггера
появляется асимметрия, которая при включении цепи его питания сигна
лом F3 вызовет перебрасывание триггера по преобладающему уровню. В ито
ге на выходах/входах A и Y триггера формируются полные уровни 1 и 0. Тот
из сигналов, который отражает считанную информацию, в нашем примере
на рисунке 3.104 — сигнал из плеча A коммутируется на вход устройства
вывода через ключевые транзисторы VT7, VT9 и VT10, которые открываются
сигналами A 6 , F4 , Yj . Очевидно, считанным может быть только один сигнал
с выбранного дешифратором столбца: Yj = 1. В других столбцах ключи VT10
закрыты. Сигнал F4 зависит от наличия сигнала CAS : при отсутствии пос
леднего он не формируется и ключ VT9 закрыт.
Сигнал на входе/выходе A триггераусилителя выполняет также функ
цию восстановления уровня заряда запоминающего конденсатора Cij, т. е. фун
кцию регенерации информации. Причем эта операция происходит во всех ЭП
выбранной строки одновременно. Таким образом, при каждом обращении к
матрице для считывания информации автоматически осуществляется реге
нерация информации во всех ЭП, которые принадлежат избранной строке.
Для адресации 16К элементов памяти необходим 14разрядный код, а у
рассмотренной микросхемы только семь адресных входов. С целью умень
шения числа необходимых выводов корпуса в микросхемах динамических
ОЗУ код адреса выводят по частям: сначала семь младших разрядов A0–A6,
сопровождая их сигналом стробирования RAS, потом семь старших разря
дов A7–A13 с сигналом стробирования CAS. Внутри микросхемы коды адреса
строк и столбцов фиксируются на адресном регистре, потом дешифруются и
осуществляют выборку адресного ЭП.

467

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

Для формирования внутренних сигналов F1–F4, управляющих включе
нием и выключением в определенной последовательности функциональных
узлов микросхемы, в ее структуре предусмотрено устройство управления,
для которого входными являются сигналы RAS, CAS, W / R.
Устройство ввода/вывода обеспечивает вывод одного бита информации
DO в режиме считывания и ввод одного бита информации DI с ее фиксацией
с помощью триггеразадвижки в режиме записи. Во всех режимах, кроме
режима считывания, выход принимает третье положение с высоким сопро
тивлением. Наличие выхода состояния с высоким сопротивлением позволя
ет объединять информационные входы и выходы при подключении микро
схемы к общей информационной шине.
По входам и выходу микросхемы серии К565 совместимы с ТТЛмикро
схемами, что означает соответствие их входных и выходных сигналов ТТЛ
уровням. Значения выходных токов в нормальном режиме эксплуатации не
превышают 4 мА, а в предельном режиме могут достигать 30 мА.
Микросхемы динамических ОЗУ работают в следующих режимах: запи
си/считывания, считывания/модификации/записи, страничной записи, стра
ничного считывания, регенерации. Названные режимы и условия их реализа
ции относительно микросхемы К565РУ3 изображены в таблице 3.16, но ана
логично протекают процессы и в микросхемах других типов этой серии.
При обращении к микросхеме для записи и считывания информации не
обходимо подать (рис. 3.105a) код адреса строк A0–A6, одновременно с ним
или с какойто (не нормируемой) задержкой сигнал RAS, потом с нормиро
ванной задержкой на время удержания адреса строк относительно сигнала
RAS должен быть представлен код адреса столбцов и через время установле
ния ton.a.CAS — сигнал CAS. К моменту подачи кода адреса столбцов на вход
DI подводят записываемый бит информации, который сигналом W / R при
наличии CAS 1 0 фиксируется на входном триггерезадвижке. Сигнал запи
си W / R может быть представлен уровнем или импульсом. В последнем слу
чае он должен иметь продолжительность не меньше определенного парамет
ром tW/R значения. Если сигнал записи представлен уровнем, то фиксация
DI триггеромзадвижкой создает отрицательный перепад сигнала CAS (при
наличии RAS 1 0 ). По окончании записи должна быть выдержана пауза 1RAS ,
которая равняется интервалу между сигналами RAS, для восстановления
состояния внутренних цепей микросхемы.
123456275895

8957 5  8 785577

1 2 3 4 5 6 2 7 89

123 7

423 7

26

717

727

12

12

7

7

7

7

12

92

7

7

7

7

345676872

92

12

7

7

7

7

7 76745 8 2

92

92

92

7

92

7

58292

92

92

92

7

12

7

92

92

12

7

7

7

51 7

5 723 97

345676872

58212
856872

7

468
а

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

б

в

Рис. 3.105

Временные диаграммы
микросхемы К565РУ3 в
режимах записи (a),
считывания (б),
регенерации (в)

В аналогичном порядке должны быть представлены адресные и управля
ющие сигналы при считывании информации (рис. 3.105б). Сигнал W / R 1 1
может быть представлен уровнем или импульсом. Время появления выход
ного сигнала можно отсчитывать от момента поступления сигналов адреса
tв.а или сигналов управления, времени выборки сигнала RAS tв.RAS , времени
выборки сигнала CAS tв.CAS . При оценке микросхемы по этим параметрам
следует иметь в виду, что они взаимозависимы и потому достаточно знать
один из них. Более информативным является параметр tв.CAS, поскольку ин
формацию выводит из микросхемы сигнал CAS при наличии, конечно, сиг
нала считывания W / R 1 1. Из рисунка 3.105б вытекает:
tв.RAS = tв.CAS + tус.CAS RAS.
Для оценки быстродействия микросхемы в расчет необходимо прини
мать время цикла записи/считывания tц.зп, tц.сч. Другие временные парамет
ры необходимы для обеспечения безошибочного функционирования микро
схем в составе электронной аппаратуры. Перечень временных параметров
динамических ОЗУ включает десятки наименований. Все многообразие этих
параметров можно систематизировать, объединив их в следующие группы:
1) параметры, которые характеризуют продолжительности сигналов и
интервалов между сигналами, например сигнала A: 1 A , 1 A ;
2) параметры, которые характеризуют взаимный сдвиг сигналов, напри
мер сигналов A и B:
а) tус.BA — время установления сигнала B относительно A,
б) tу.BA — время удержания сигнала B относительно A,
в) tсх.AB — время сохранения сигнала A относительно B;
3) время цикла tц — интервал времени между началами (окончаниями)
сигналов на одном из управляющих входов, например A, на протяжении
которого микросхема выполняет одну функцию, например запись tц.зп или
считывание tц.сч;
4) время выборки tв — интервал времени между подачей на вход микро
схемы заданного сигнала, например A, и получением на выходе данных D: tв.A.
В дополнение к ним для микросхем динамических ОЗУ введен параметр —
период регенерации Tрег, который определяет максимальный интервал вре
мени между двумя обращениями по каждому адресу для восстановления со
храненной информации.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

469

Временные диаграммы микросхем
динамических ОЗУ имеют ряд суще
ственных отличий (рис. 3.106). Уже
была отмечена характерная особенность
микросхем динамических ОЗУ прини
мать код адреса двумя частями. В дан
ном случае сначала вводят 7разрядный
код адреса строк A0–A6, сопровождая
его сигналом RAS, потом к этим же ад
ресным входам подводят сигналы адре
са столбцов A7–A13, сопровождая их сиг
налом CAS. Параметром tус.CASRAS уста
навливают взаимный сдвиг по времени
указанных сигналов.
Для обеспечения надежной записи
Рис. 3.106
сигналов адреса во внутренних регист
Временные диаграммы динамического
рах необходимо удержать эти сигналы
ОЗУ в режиме считывания
некоторое время относительно сигналов
стробирования RAS(tу.а.RAS ) и СAS(tу.а.СAS ). Сигнал W / R 1 1 при считывании
следует подавать в сигнал CAS или одновременно с ним. При окончании
считывания этот сигнал снимают через время tсх.сч.CAS.
Время, необходимое для выполнения микросхемой функции считывания
информации по заданному адресу с учетом продолжительности восстановле
ния состояния внутренних цепей 1RAS , определяет значение параметра tц.сч.
В таблице 3.17 приведены основные из параметров, которые дают довольно
полное представление о динамике работы микросхем динамических ОЗУ серии
К565, а сами параметры указаны на временных диаграммах (рис. 3.105) (штри
ховкой обозначены временные интервалы, которые не фиксируются по про
должительности, где сигналы могут иметь прозвольные значения: 0 или 1).
Для обеспечения надежного хранения записанной в накопителе инфор
мации реализуют режим принудительной регенерации. Регенерация инфор
мации в любом ЭП должна осуществляться не реже чем через 2 мс (для
К565РУ5Д и КР565РУ6Д через 1 мс). Как уже отмечалось, регенерация ав
томатически выполняется для всех ЭП избранной строки при обращении к
матрице для записи или считывания информации. Время, на протяжении
которого необходимо обратиться в строку для регенерации, определяет пара
метр «Период регенерации» Tрег. Поскольку обращение к разным строкам
происходит с разными по продолжительности интервалами времени, рас
считывать только на автоматическую регенерацию нельзя.
Цикл регенерации состоит из m обращений к матрице, где m — число
строк, путем перебора адресов строк с помощью внешнего счетчика циклов
обращений. Обращение к матрице для регенерации может быть организова
но по любому из режимов: записи, считывания/модификации/записи, а так
же по специальному режиму регенерации — сигналом R A S .
Режим работы «Считывание/модификация/запись» состоит в считыва
нии информации о следующей записи в один и тот же ЭП. Во временных

470

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

123452678927 4 457
4 457

 38


 






 8

9 8

 8

8

 8

 8

98

98

9 8

 8

9 8

8

9 8



8

 8

9 8



8

9 8

 8

8

 8

9 8

 8

98

98

 8

 8

8

98

98

8

98

8

18



627 8

 8

 8

 8

1

8

1

 8

8







126755348

1

 8



9

8

8



12345678

1234567

8

1 2 3 4 5 6 2 7 89

 529 875 87 22 



8

8
 8

8

8

 8

 8

9 8

9 8



8



8

 8



8

 8

9 8

98

998

98

9 8

 8

8

98

8





8

8

22 8

 8

98

98

98

 8

 8

 8

6228

 8

8

8

8

8

8

8

8

8

8

98

998

98

98

98

 8

8

8

 8

98

998

98

98

 8

 8

8

98

8

98

998

98

998

 8

 8

998

 8

8

8

 8

 8

 8

 8

 8

 8

 8

8

98

98

 8

 8

 8

9 8

9 8

 8

8

8

8

8

8

8

228

1 8
5111 234 8

18
12

8

128
8867


8

8

8

8!28

диаграммах сигналов для этого режима соединены диаграммы для считы'
вания (рис. 3.105б) и записи (рис. 3.105a) информации: при неизменных
сигналах RAS и CAS режим считывания изменяет режим записи данных
по тому же адресу. Модификация режима состоит в изменении сигнала
считывания на сигнал записи и в подведении к входу DI записываемой
информации. Время цикла в этом режиме обращения больше, чем в других
(табл. 3.17). Во всех указанных режимах регенерация осуществляется в есте'
ственном порядке, как операция, которая сопровождает процесс обращения к
микросхеме.
При организации принудительной регенерации наиболее целесообраз'
ным и удобным для реализации является режим регенерации сигналом RAS
(рис. 3.105в), при котором осуществляется перебор адресов в сопровожде'
нии сигнала стробирования RAS при CAS 1 1.
В микросхеме К565РУ1 режим регенерации осуществляют по циклу счи'
тывания или «Считывание/модификация/запись» с выполнением условия
CAS 1 1, при которой доступ к микросхеме по входу и выходу закрыт. Выход
находится в состоянии с высоким сопротивлением. В расчет времени регенера'
ции следует принимать время цикла при избранном режиме регенерации, по'
множив его на число строк. Например, на регенерацию информации в ЭП од'
ной строки микросхемы К565РУ5Б в режиме «Считывание/модификация/за'
пись» необходимо (табл. 3.16) 310 нс, тогда для регенерации ЭП всех 256 строк
потребуется 80 мкс, что составит 4% рабочего времени микросхемы. В режиме
генерации только сигналом RAS общее время регенерации уменьшается до
61,5 мкс, что составит 3% времени функционирования микросхемы.

7

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

471

Страничные режимы записи и считывания реализуют обращения к мик
росхеме по адресу строки с выборкой ЭП этой строки с изменением адреса
столбцов. В этих режимах значительно уменьшается время цикла записи/
считывания (табл. 3.17), поскольку при неизменных сигналах RAS 1 0 и коде
адреса строки использована часть полного цикла записи/считывания, кото
рая относится к адресации столбцов.
В состав серии К565 входят микросхемы с информационной емкостью
4К, 16К, 64К и 256К. Микросхемы К565РУ1 и К565РУ3 имеют потребность
в трех источниках питания. При применении этих микросхем следует учи
тывать требования включения и выключения питания: первым подключа
ют источник –5 В, а отключают последним. Это требование обусловлено
тем, что напряжение –5 В подается на подложку (кристалл), и если ее не
подключить первой, то под влиянием, даже кратковременным, напряже
ний двух других источников с напряжением 5–12 В в кристалле может
состояться тепловой пробой и повредиться микросхема. После подачи на
пряжения питания микросхемы К565РУ1, К565РУ3 переходят в нормаль
ный режим функционирования через восемь рабочих циклов, микросхема
К565РУ5 — после паузы в 2 мс и следующих 16 рабочих циклов; микро
схема КР565РУ6 — после паузы 2 мс и следующих 8–16 рабочих циклов в
любом из режимов.
Микросхемы К565РУ5 и КР565РУ6 имеют один источник питания 5 В и
одинаковые электрические параметры, но разную информационную емкость.
Микросхема КР565РУ6 совместима с микросхемой К565РУ3 по статичес
ким параметрам, имеет ту же информационную емкость и разведение выво
дов в корпусе, но отличается лучшими значениями временных параметров,
потребляемой мощности и наличием одного источника питания 5 В. Поэто
му применение микросхемы КР565РУ6 целесообразнее.
Каждый тип микросхем серии К565 подразделен на подтипы (номиналы
типов), которые отличаются временными параметрами, а микросхемы
К565РУ5 — информационной емкостью, которая расширяет функциональ
ный ряд микросхем динамических ОЗУ. По режимам работы микросхемы
серии К565 целиком совместимы, что обеспечивает возможность перехода
от микросхем памяти небольшой информационной емкости, например от
КР565РУ6, к микросхемам К565РУ5 и К565РУ7.
Дальнейшее развитие микросхем динамических ОЗУ связано с повыше
нием уровня интеграции и, значит, информационной емкости, а также с ос
воением структур, в которых устройство динамической памяти соединено на
одном кристалле с устройством регенерации. Такое динамическое ОЗУ для
пользователя имеет характеристики статического ОЗУ и потому его называ
ют квазистатическим. Элементы таких встроенных систем регенерации уже
присутствуют в современных микросхемах динамических ОЗУ, в частности
в К565РУ7. Важной отличительной особенностью данной микросхемы явля
ется увеличенный до 8 мс период регенерации и наличие у нее встроенного в
кристалл счетчика адреса строк, что позволяет применять режим автомати
ческой регенерации. В этом режиме регенерация осуществляется за 512 цик
лов изменения только сигнала RAS при активном состоянии сигнала CAS.

472

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Перебор адресов строк автоматически выполняет внутренний счетчик. Это
упрощает устройство управления микросхемой.
Задача 3.9. Применение микросхем оперативных запоминающих уст"
ройств. Для реализации оперативной памяти широко применяют микросхе
мы статических и динамических ОЗУ: первые — для ОЗУ сравнительно не
большой емкости, вторые — для ОЗУ емкостью более 10 Кб, поскольку они в
большей степени удовлетворяют требованиям к габаритам, энергопотребле
нию и стоимости запоминающих устройств. Микросхемы статических ОЗУ
более просты в применении, и потому во многих случаях им отдают предпоч
тение.
Микросхемы памяти для построения ОЗУ микроЭВМ или микропроцес
сорного контроллера выбирают, исходя из следующих данных: необходимая
информационная емкость и организация памяти, быстродействие (время
цикла обращения или для записи считывания), тип магистрали (интерфей
са), характеристики линий магистрали (нагрузочная способность по току и
емкости, требования к устройствам ввода/вывода узлов, которые подключа
ются и др.), требования к энергопотреблению, необходимость обеспечения
энергетической независимости, условия эксплуатации, конструктивные тре
бования.
Блок ОЗУ в общем случае включает модуль ОЗУ, составленный из микро
схем памяти, контроллер ОЗУ (устройство управления), буферные или реги
стровые магистральные приемопередающие, шинные формирователи, кото
рые обеспечивают соединение по нагрузке модуля ОЗУ с шинами адреса и
данных. Значительное влияние на схему и характеристики контроллера и ус
тройства сообщения оказывает тип интерфейса, принятый в данной микро
процессорной системе. Физически интерфейс представляет собой унифици
рованную магистраль из функционально объединенных линий, по которым
передают коды адреса (шина адреса — ША), данные (шина данных — ШД),
сигналы управления (шина управления — ШУ), а также электропитание.
При разработке ОЗУ одной из типичных является задача объединения
микросхем памяти в модуль. Способ решения этой задачи иллюстрирует ри
сунок 3.107, на котором приведен блок ОЗУ емкостью 8 Кб, построенный на
микросхемах К537РУ14 с возможностью его расширения до 32 Кб. Каждая
микросхема имеет организацию с одним разрядом 4К´1 бит. Для наращива
ния разрядности слов до байта объединяют восемь микросхем DD1–DD8 в
субмодуль путем соединения всех одноименных выводов, кроме информаци
онных. Аналогично построен субмодуль DD9–DD16.
Для наращивания числа слов соединяют все одноименные выводы мик
росхем субмодулей DD1–DD8 и DD9–DD16 кроме выводов для сигналов вы
бора микросхем CS1 , CS2 . Эти выводы подключают к выводам дешифратора
DD17, назначение которого состоит в выборе субмодуля, которые интересу
ются старшими разрядами кода адреса A14A13A12. В рассмотренном примере
задействованы два выхода DD17, на которых сигналы с уровнем логического
0 появляются при входных кодах 000 и 001. В первом случае открыт доступ
к субмодулю DD1–DD8, во втором — к субмодулю DD9–DD16. Очевидно,

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

473

Рис. 3.107

Блок статического ОЗУ на микросхемах памяти
с раздельными линиями ввода/вывода данных

что оставшиеся шесть выходов DD17 позволяют увеличивать емкость ОЗУ
еще на шесть аналогичных субмодулей, т. е. до 32 Кб, или используется часть
выходов для подключения к ним модулей ПЗУ.
Такую организацию памяти, как на рисунке 3.107, называют странич
ной, а субмодель — страницей. Полезно иметь в виду возможность измене
ния адреса страницы, т. е. ее положения в адресном пространстве, подклю
чением вывода CS к нужному выходу дешифратора DD17. Старший разряд
кода адреса A15 используется для деления адресного пространства емкос
тью 64 Кб на две равных части. При A15 = 0 дешифратор DD17, имея на
управляющем входе VI сигнал разрешения, с уровнем логического 0, обес
печивает формирование на своих выходах сигналов выбора страниц. При
A15 = 1 дешифратор DD17 блокирован, на его выходах уровни принимают
значение логической 1 и тем самым обеспечивается запрет доступа к страни
цам ОЗУ.
Вторая половина адресного пространства емкостью до 32 Кб может быть
использована для адресации устройств ввода/вывода. При необходимости
существенного увеличения емкости памяти используют четыре старших раз
ряда кода адреса A12–A15. В таком случае можно применить дешифратор
К555ИД3, который имеет 16 выходов, и это позволит получить модуль памя
ти емкостью до 64 Кб.
Регистры DD20, DD21 выполняют функции буферов адресной шины.
Буфера шин необходимы для повышения их нагрузочной способности по
току и емкости. Например, линии ША микропроцессора КР580ВМ80А име
ют допустимые значения тока до 1,8 мА и емкости до 100 пФ. Учитывая то,

474

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

что значение емкости каждого адресного входа микросхем памяти серии К537
равняется 5–10 пФ, получаем в схеме на рисунке 3.107 емкостную нагрузку
каждой линии ША более 100 пФ. Таким образом обусловлена необходимость
включения буфера.
Применение регистров КР580ИР82 как буферов увеличивает нагрузоч
ную способность линий ША до 32 мА и 300 пФ. Один из разрядов регистра
DD20 (выводы 5, 15) использован как буфер линии сигнала MWTC, кото
рый управляет режимом записи/считывания микросхем ОЗУ.
Запись информации в регистр КР580ИР82 осуществляют по стробу, ко
торый подается на вход CE (вывод 11), или при наличии на этом входе посто
янного уровня логической 1. Считывание информации возможно при на
личии на входе OE (вывод 9) сигнала с уровнем логического 0. При OE 1 1
выходы принимают третье состояние. Значение сигнала разрешения OE
формирует логический элемент DD23 при поступлении хотя бы на один из
его входов сигнала с уровнем логического 0. Итак, при обращении к модулю
ОЗУ, если один из сигналов выбора CS1 или страницы CS2 равняется 0, на
выходе DD3 формируется сигнал с уровнем 0, что открывает для чтения ре
гистры DD20, DD21. При увеличении числа страниц необходимо задейство
вать дополнительные входы DD23.
Для буфера ША можно использовать также микросхемы магистральных
приемниковпередатчиков и шинных формирователей. Соединение модуля
ОЗУ с шиной данных реализовано на микросхемах шинных формирователей
К589АП16 (DD18, DD19). Микросхема указанного вида имеет 4разрядные
входной и выходной каналы DI1–DI4, DO1–DO4, 4разрядный двунаправлен
ный канал DB1–DB4. Передача информации обеспечивается при сигнале с
уровнем логического 0 на входе CS. При наличии на входе CS сигнала с уров
нем логической 1 все выходы переходят в третье состояние. Сигнал CS сни
мается из выхода DD23.
Направление передачи информации зависит от сигнала MRDC, который
подается на вход W/R: при 0 информация передается из входов DI на выходы
DB, при 1 из входов DB на выход DO. Итак, при MRDC 1 0 информация с
выходов микросхем ОЗУ поступает в шину данных, при MRDC 1 1 из шины
данных на входы микросхем ОЗУ. Для буфера шины данных можно использо
вать также микросхемы шинных формирователей других серий, например
К555АП6, магистральные приемникипередатчики К580ВА86, К580ВА87
(с инверсными выходами), К588ВА1 и др.
Другой вариант построения блока статического ОЗУ емкостью 8 Кб при
веден на рисунке 3.108. Блок включает два субмодуля (страницы) памяти
DD1–DD8 и DD9–DD16 по 4 Кб каждый, буфер шины адреса DD20, DD21,
буфер шины данных DD18, программируемое адресное устройство DD17 и
логические элементы DD19 для формирования сигналов выбора страниц.
Субмодули построены так же, как на рисунке 3.107, но с тем отличием,
что у каждой микросхемы информационные вход D1 и выход DO соединены
и выведены на одну линию ШД.
Кроме этого, здесь применены микросхемы синхронных статических ОЗУ
К537РУ3, которые требуют при каждом обращении к ним подачи импульс

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

475

Рис. 3.108

Блок статического ОЗУ на микросхемах памяти с общими линиями ввода/вывода

ного сигнала на вход CS. Переход таких микросхем из режима хранения в
активный режим записи или считывания осуществляется переключением
сигнала CS из состояния 1 в состояние 0. После окончания операции записи
или считывания для подготовки к следующему циклу необходимо устано
вить сигнал CS в состояние 1.
Для обеспечения импульсных сигналов CS1 и CS2 в схеме блока ОЗУ
предусмотрены стробирования элементов DD19.1 и DD19.2 импульсом, ко
торый формирует узел DD22.1, DD22.2 при импульсном влиянии на его вхо
ды сигналов MWTC при записи и MRDC при считывании информации.
Для выбора одной из двух страниц ОЗУ использован разряд A12 кода адре
са: при 0 выбирается страница DD1–DD8, при 1 — страница DD9–DD16.
Буфер ШД реализован на микросхеме DD18 магистрального приемникапе
редатчика (МПП) КР580ВА86, которая представляет собой 8разрядный
двунаправленный формирователь и обеспечивает ток нагрузки до 32 мА,
емкость 300 пФ. Микросхема имеет двунаправленный канал A, который
подключается к магистрали, и двунаправленный канал Y, который под
ключается к ОЗУ.
Выходы обоих каналов имеют три состояния. Каналы управляются сиг
налами направления передачи данных W/R и отключения CS. Передача ин
формации разрешена при CS 1 0, причем если W/R = 1, то направление пе
редачи — от канала A к каналу B, если W/R = 0, то передача осуществляется

476

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

от B к A. При CS 1 1 выходы каналов переходят в третье состояние. Задерж
ка передачи информации микросхемой МПП равняется 30 нс. В рассмотрен
ном варианте объединены информационные входы и выходы микросхем ОЗУ
одной 8разрядной шиной так, что, например, к одной линии подключают
DI0 и DO0 обоих субмодулей, образуя линию DIO0, и т. д. Переключение на
правления передачи DD18 осуществляет сигнал MRDC. В этом же качестве
можно использовать сигнал DBIN из выхода микропроцессора КР580ВМ80А,
предварительно инвертировав его.
Особенностью рассмотренного блока ОЗУ является применение програм
мируемого адресного устройства DD17. Оно представляет собой схему срав
нения двух трехразрядных кодов. Опорный код B2B1B0, который устанавли
вается перемычками S1–S3, является адресом данного блока ОЗУ. При со
впадении кода из шины адреса A15–A13 с опорным кодом схема сравнения
формирует сигнал разрешения для регистров DD20, DD21 и магистрального
приемникапередатчика DD18. По этому сигналу код адреса A11–A0 поступа
ет на адресные входы модуля ОЗУ, а его информационные входы и выходы
коммутируются на шину данных. При отсутствии сигнала разрешения на
входе DD17 модуль ОЗУ отключен от шины адреса и шины данных.
Для построения блоков оперативной памяти динамического типа приме
няют микросхемы динамических ОЗУ. Эти микросхемы имеют ряд особен
ностей, которые существенным образом отличают их от микросхем статичес
ких ОЗУ: мультиплексирование адресного кода, более сложные временные
диаграммы сигналов управления, регенерация сохраненной информации, зна
чительное несогласование входов и выходов с ТТЛлиниями по сопротивле
нию и возможность появления помех, к которым динамические микросхе
мы очень чувствительны.
Указанные особенности микросхем памяти значительно влияют на струк
турные и схемотехнические решения при построении динамических ОЗУ,
а также на режимы их работы. Как и для статических ОЗУ, задача реализа
ции динамических ОЗУ многовариантна. Поэтому способы ее решения рас
смотрим на некоторых примерах, обратив внимание на применение микро
схем памяти и режимы управления их работой.
На рисунке 3.109 приведена структурная схема блока динамического ОЗУ
емкостью 64 Кб для 8разрядных микропроцессорных устройств, реализо
ванных на комплекте БИС К580. Варианты реализации функциональных
узлов приведены на рисунках 3.110 и 3.111.
Модуль памяти (рис. 3.110) DD1–DD8 построен на микросхемах К565РУ5
путем соединения их одноименных выводов, кроме информационных. Сиг
налы RAS и СAS формируют контроллер ОЗУ CLC (см. рис. 3.112), сигнал
MWTC из шины управления подается на вход W/R. Для снижения степени
несогласования с ТТЛэлементами целесообразно подключение всех адрес
ных и управляющих линий ко входам микросхем памяти осуществлять че
рез резисторы с сопротивлением 20–30 Ом.
Буфер выходных данных DD13 реализован на параллельном 8разряд
ном регистре К580ИР82. Он может быть построен также на других реестро
вых микросхемах, магистральных приемникахпередатчиках, например

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

Рис. 3.109

Структурная схема блока динамического ОЗУ

Рис. 3.110

Блок динамического ОЗУ с мультиплексором кода адреса

477

478

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Рис. 3.111

Контроллер динамического ОЗУ

Рис. 3.112

Временные диаграммы сигналов управления

К580ВА86, или буферных регистрах со многими режимами функциони
рования. Сигналы управления регистром вырабатывает контроллер ОЗУ.
Сигнал OE управляет выходами: при 0 они открыты для считывания, при
1 — переходят в третье состояние, сигнал СИЕ управляет входами: при 1 они
открыты для записи, при 0 — блокированы.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

479

В рассмотренном варианте реализации блока ОЗУ буфер реализован толь
ко до его выходной линии. Возможны и другие способы соединения модуля
ОЗУ с шиной данных: через буферы входных и выходных информационных
линий, как на рисунке 3.107, или через магистральный приемникпередат
чик типа К580ВА86 с объединением информационных входов и выходов каж
дой микросхемы, как на рисунке 3.108.
Мультиплексор DD9–DD12 обеспечивает последовательное во време
ни введение адресного кода строк Ax(A0–A7) и столбцов Ay(A8–A15) в мо
дуль ОЗУ.
Адресные сигналы поступают на входы K1, K2 и K5, K6 мультиплексор
ных микросхем (рис. 3.110) и коммутируются на выходы под управлением
сигнала на входе A(A1/Ax) при наличии на другом управляющем входе B(REF)
уровня 0. Условия коммутации адресных сигналов: при Ay/Ax = 0 к выходам
подключаются каналы K1, K5, и, значит, на адресные входы ОЗУ поступают
адреса строк Ax, при Ay/Ax = 1 к выходам подключаются каналы K2, K6 и к
ОЗУ направляется код адреса столбцов Ay.
Сигналы управления: REF — признак режима регистрации, и Ay/Ax —
сигнал мультиплексирования каналов — вырабатывает контроллер. В режи
ме регенерации REF = 1 и изменении Ay/Ax мультиплексор коммутирует на
выходы каналы K3, K4 и K7, K8. Но поскольку указанные каналы попарно
соединены, то на результат коммутации сигнал Ay/Ax влияния не оказывает:
при любых его значениях на выходы мультиплексора поступают адреса реге
нерации AR, которые вырабатываются счетчиком DD19, DD20 контроллера.
Эти сигналы адресуют только строки, сигналы адреса столбцов в этом режи
ме на адресных входах отсутствуют.
Для реализации мультиплексора, кроме К155КП2, могут быть использо
ваны микросхемы К555КП2, К555КП12 без изменения разводки посадочно
го места на печатной плате.
Контроллер ОЗУ (рис. 3.111) включает узел DD14–DD18 формирования
сигналов управления модулем ОЗУ и мультиплексором адреса и узел DD19,
DD20 формирования 8разрядного адресного кода регенерации AR0–AR7. Вре
менные диаграммы сигналов управления, которые формируются контролле
ром, приведены на рисунке 3.112. Выходные сигналы генераторной микро
схемы КР580ГФ24 формируют OSC с частотой 18 МГц и Ф2 с периодом 0,5 мкс.
Входными для контроллера служат также сигналы MWTC, MRDC, INHI,
которые поступают из шины управления.
Сигналы управления мультиплексором формируют регистр DD14 и схе
му управления режимом обращения к модулю ОЗУ на элементах DD15, DD16.
При обращении к ОЗУ на выходе DD16.1 появляется 1, что по переднему
фронту Ф2 записывается в DD15.1, и появляется на выходе этого триггера.
Второй триггер DD15.2 сохраняет свое нулевое состояние, имея на инверс
ном выходе 1. Поэтому выход DD16.4 переходит в состояние 0 и обеспечи
вает REF = 0, при котором мультиплексор коммутирует на адресные входы
ОЗУ адреса строк Aх и столбцов Ay. Введение этих адресов в микросхему
осуществляют сигналы RAS и СAS, которые формируют регистр DD14 и
дополнительные логические элементы DD17.1, DD18.1 так, чтобы было

480

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

выполнено требование сдвига во времени сигнала СAS относительно RAS.
Одновременно с указанными сигналами в режиме обращения формируют
ся сигналы СИЕ = 1 и OE 1 0 (при MRDC 1 0 ), которые обеспечивают обмен
модуля ОЗУ с шиной через буферный регистр DD13 для записи в ОЗУ
(СИЕ 1 1, OE 1 1 и выход DD13 отключен) и считывание с ОЗУ (СИЕ 1 1, OE 1 0)
информации.
В конце цикла обращения к ОЗУ, как видно из рисунка 3.112, контрол
лер формирует сигнал регенерации REF = 1, который через мультиплексор
коммутирует выходы счетчика DD19, DD20 на адресные входы ОЗУ и таким
образом обеспечивает регенерацию информации в ЭП строки каждой микро
схемы памяти. По окончании сигнала REF счетчик адреса регенерации пере
ходит в следующее состояние и формирует на своих выходах адрес очеред
ной строки.
При отсутствии обращения к ОЗУ ( MWTC 1 1, MRDC 1 1) или при нали
чии сигнала запрета INSI 1 0 блок ОЗУ работает только в режиме регене
рации. С каждым тактом Ф2 контроллер формирует сигналы RAS, REF и
код адреса очередной строки и инициирует работу модуля памяти по цик
лу регенерации. Процесс регенерации прекращается при обращении мик
ропроцессора к ОЗУ, и контроллер обрабатывает требование микропроцес
сора. В конце цикла обращения контроллер переводит блок ОЗУ в режим
регенерации, продолжая этот процесс с адреса, на котором он был пре
рван.
Регенерация, осуществляемая по описанному алгоритму, получила на
звание «прозрачной»: она незаметна для микропроцессора и не снижает
скорость обработки программ. Условием для применения этого способа яв
ляется наличие временных интервалов между двумя любыми обращения

Рис. 3.113

Структурная схема МП КР580ВМ80

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

481

ми микропроцессора к ОЗУ, достаточными для проведения одного цикла
регенерации, т. е. регенерации при обращении к модулю ОЗУ по одному ад
ресу.
Задача 3.10. Найдите в справочниках структурную схему микропроцес
сора МП КР580ВМ80 (рис. 3.113). Объясните назначение основных узлов:
АЛУ, аккумулятора, РОН, РК, РП, РА, СК, указателя стека.
Р е ш е н и е. Центральный процессорный элемент КР580ВМ80 (сокращен
но КР580) представляет собой однокристальный 8разрядный МП с фикси
рованной системой команд, в котором совмещены операционное, управляю
щее устройство и сверхоперативная память (1, 2, 5, 8).
Шина данных — 8разрядная двунаправленная, адресная шина — 16раз
рядная однонаправленная, обеспечивает возможность обращения к памяти,
содержащей 64К ячеек.
Сигналы, необходимые для управления МПС, снимаются частично с уп
равляющих выходов МП, частично — с шины данных. МП допускает ис
пользование 256 портов ввода и 256 портов вывода.
Основные характеристики МП: число команд — 78; максимальная так
товая частота — 2 МГц; время выполнения команд — 2–9 мкс; напряжения
питания — +5, –5, +12 В; число вводов — 40.
Система команд МП приведена в спецлитературе.

Контрольные вопросы
1.
2.
3.
4.
5.
6.
7.
8.
9.
10.
11.
12.
13.
14.
15.
16.
17.
18.
19.
20.

Что входит в цифровую систему обработки информации?
Какую задачу решает процессор?
Чем реализуется память?
Какое противоречие разрешается на путях разработки БИС/СБИС с программи
руемой и репрограммируемой структурой?
Что обеспечивает программирование ПЛИС?
Нарисуйте укрупненную структуру ПЛИС и дайте характеристику ее элементов.
На какие классы подразделяются ПЛИС по структурному признаку (по архи
тектуре)?
Какова эквивалентная емкость ПЛИС?
Какова примерная стоимость ПЛИС в зависимости от эквивалентной емкости?
Что является основой ПЛМ?
Нарисуйте базовую структуру ПЛМ и дайте характеристику входных/выход
ных буферов ПЛМ.
Назовите основные параметры ПЛМ.
Дайте понятие терма и их числа по отношению к числу конъюнкторов.
Куда подаются термы и чему равно число дизъюнкторов вырабатываемых фун
кций?
Какую форму воспроизводимых функций реализует ПЛМ?
Какую систему логических функций способна реализовать ПЛМ?
На какой технологической основе выпускаются ПЛМ?
Нарисуйте фрагмент принципиальной схемы ПЛМ по биполярной технологии
и поясните назначение ее элементов.
Нарисуйте схему соединения строк и столбцов соответственно в матрице И и
ИЛИ и поясните с помощью логических функций ее принцип действия.
В чем сущность программирования ПЛМ и пережигания перемычек?

482

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

21. Какова размерность и длительность цикла чтения ПЛМ типа 556РТ1, РТ2, РТ3,
выполненных по ТТЛШтехнологии?
22. Как упрощенно изображаются многовходовые элементы И и ИЛИ ПЛМ? Нари
суйте упрощенное изображение фрагмента схемы ПЛМ и поясните с помощью
логических функций ее принцип работы.
23. Нарисуйте структуру ПЛМ, реализованной на МОПтранзисторах и поясните ее
особенности.
24. Охарактеризуйте сущность программирования ПЛМ, выполняемое пользова
телем.
25. Приведите символы, используемые при задании сведений о перемычках для
программирования ПЛМ.
26. Нарисуйте базовую структуру ПМЛ и приведите ее сравнение с ПЛМ.
27. С помощью каких приемов происходило обогащение функциональных возмож
ностей ПЛМ и ПМЛ?
28. Нарисуйте схему программируемого выходного буфера, приведите принцип его
работы и дополнительные возможности для минимизации числа термов в реа
лизуемой системе.
29. Нарисуйте схему с двунаправленным буфером, приведите принцип его работы в
четырех режимах в зависимости от того, как запрограммированы входы конъ
юнктора: 1) все перемычки не тронуты; 2) все перемычки пережжены; 3) выход
с обратной связью; 4) управляемый выход.
30. Нарисуйте структуру ПМЛ с памятью и охарактеризуйте ее.
31. Нарисуйте ПМЛ с разделяемыми конъюнкторами и приведите пример реализа
ции разделения термов в ПМЛ.
32. Приведите общие сведения о БМК (вентильная матрица).
33. Приведите понятия базовой ячейки (БЯ), матричной базовой ячейки (МБЯ),
периферийной базовой ячейки (ПБЯ), функциональной ячейки (ФЯ), библиоте
ки функциональных ячеек, эквивалентного вентиля (ЭВ) и канала трасси
ровки.
34. Приведите классификацию БМК и их характеристику.
35. Нарисуйте структуры БМК различных типов и расположение областей БМК.
36. Нарисуйте блочную структуру БМК.
37. Приведите характеристики БМК.
38. Нарисуйте компонентный состав базовой ячейки БМК типа ЭСЛ и приведите
принцип ее работы.
39. Нарисуйте вариант базовой ячейки БМК типа КМОП.
40. Приведите 4 группы параметров БМК.
41. Приведите основные параметры отечественных БМК, представляющих разные
схемотехнические типы.
42. Приведите общие сведения о ПВМ.
43. Дайте определение конфигурации.
44. Охарактеризуйте ПВМ с триггерной памятью конфигурации.
45. Нарисуйте логический блок фирмы Actel и отечественного производства с ис
пользованием мультиплексорной системы связей ПВМ.
46. С какой целью применяют иерархическую систему связей ПВМ?
47. Приведите общие сведения о программируемых коммутируемых матричных
блоках (ПКМБ).
48. Нарисуйте фрагмент ПКМБ семейства MAX 3000 и охарактеризуйте его.
49. Приведите общие сведения о запоминающих устройствах (ЗУ).
50. Приведите понятие информационной емкости ЗУ.
51. Приведите условное графическое обозначение и типичные сигналы ЗУ.
52. Приведите типичный набор сигналов полупроводникового ЗУ и их очередность
поступления.
53. Приведите классификацию полупроводниковых ЗУ в зависимости от способа
доступа к данным.

ГЛАВА 3. ПРОГРАММИРУЕМЫЕ ЛОГИЧЕСКИЕ ИНТЕГРАЛЬНЫЕ СХЕМЫ

483

54. Охарактеризуйте адресные ЗУ, ЗУ с последовательным доступом и ЗУ с ассоци
ативным доступом.
55. Как классифицируют адресные ЗУ?
56. Охарактеризуйте ОЗУ (RAM) и ПЗУ (ROM).
57. Как делятся ОЗУ, ПЗУ? Дайте им характеристику.
58. Охарактеризуйте FIFO, файловые и циклические ЗУ.
59. Нарисуйте структуру ассоциативного ЗУ типа 2D и охарактеризуйте ее.
60. Нарисуйте структуру ЗУ типа 2DM и охарактеризуйте ее.
61. Приведите определение микропроцессора (МП).
62. Охарактеризуйте МП с учетом двух направлений его развития.
63. Нарисуйте общую структуру микропроцессорной системы и охарактеризуйте
ее элементы.
64. Приведите принцип работы МП.
65. Укажите три режима обмена в микропроцессорной системе.
66. Охарактеризуйте программноуправляемый обмен в МПС, обмен по инициати
ве ВУ с прерыванием работы МП, обмен между ВУ и памятью в режиме прямого
доступа к памяти.
67. Нарисуйте процессы записи данных в стек и извлечения из стека.
68. Охарактеризуйте режим обмена устройства с памятью в режиме прямого досту
па к памяти (ПДП).
69. Охарактеризуйте однокристальный МП Intel 8086 (К1810ВМ86).
70. Нарисуйте структуру МП 8086, его внутренние регистры и приведите принцип
его работы.
71. Приведите понятие мультиплексирования информационных линий и его при
менение в МП 8086.
72. Приведите понятие сегментации памяти и его применение в МП 8086.
73. Охарактеризуйте 17 управляющих сигналов МП 8086.
74. Приведите обобщенный формат команды и общую характеристику системы ко
манд МП 8086.
75. Приведите понятие режима адресации данных.
76. Охарактеризуйте 7 режимов адресации данных.
77. Приведите понятие о системе команд и об Ассемблере.
78. Приведите общий формат ассемблерной команды.
79. Приведите правила записи операндов.
80. Приведите 5 базовых команд передачи данных в МП 8086 с примерами.
81. Приведите команды сложения, вычитания, умножения и деления в МП 8086.
82. Приведите логические команды и команды сдвига в МП 8086.
83. Приведите команды условного и безусловного переходов в МП с необходимыми
пояснениями.
84. Приведите команды ввода/вывода в МП 8086.
85. Приведите тенденции развития однокристальных МП и систем на их основе.
86. Нарисуйте структуру МПС с КЭШпамятью, структуру адреса и организации
КЭШпамяти.
87. Охарактеризуйте основные поколения развития однокристальных МП.
88. Охарактеризуйте технологию изготовления современных микропроцессоров.
89. Дайте определение микроконтроллера.
90. Нарисуйте типовую структуру микроконтроллера, поясните характеристики
его элементов и принцип работы.
91. Приведите понятие интерфейсных устройств в МПС.
92. Дайте понятие способа передачи информации и соответствующего интерфейса
в МПС.
93. Дайте понятие буферного узла (порта) и их типы в МПС.
94. Охарактеризуйте синхронный и асинхронный способы обмена данными.
95. Охарактеризуйте радиальную и магистральную структуру интерфейсов.
96. Дайте понятие системного и магистрального интерфейса (шины).

484

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

97. Приведите характеристики интерфейсов и охарактеризуйте интерфейсные
БИС.
98. Дайте понятие шинного формирователя, двунаправленного формирователя.
99. Дайте понятие буферного регистра (порта).
100.Нарисуйте структуру параллельного адаптера и приведите принцип его работы
в трех режимах.
101.Нарисуйте структуру последовательного тракта передачи данных адаптера и
поясните принцип его работы в синхронном и асинхронном режимах.
102.Нарисуйте структуру посылки в асинхронном режиме передачи данных.
103.Дайте понятие программируемого связного адаптера.
104.Нарисуйте функциональную схему работы двух адаптеров в режиме асинхрон
ной передачи последовательных данных.
105.Дайте понятие программируемого контроллера прерываний и его два сигнала
для работы с микроконтроллером.
106.Нарисуйте структурную схему контроллера прерываний и поясните принцип
его работы.
107.Дайте понятие приоритетного кольца и нарисуйте его.
108.Дайте понятие контроллера прямого доступа к памяти (ПДП).
109.Нарисуйте схему взаимодействия блоков МПС при ПДП и поясните принцип ее
работы.
110.Дайте понятие, нарисуйте схему программируемого интервального таймера и
поясните принцип его работы.
111.Назовите 6 режимов работы канала и охарактеризуйте каждый.

ПРИЛОЖЕНИЕ

МИКРОКОНТРОЛЛЕРЫ
ИМПОРТНЫХ ФИРМ

1.1.
ATMEL. 8РАЗРЯДНЫЕ КМОП
FLASHМИКРОКОНТРОЛЛЕРЫ СЕМЕЙСТВА MCS51
Atmel выпускает широкий спектр микроконтроллеров, основанных на архитек
туре 8051. Данная линейка микроконтроллеров включает MCS51â в корпусах стан
дартных типоразмеров с поддержкой функции внутрисистемного программирова
ния, а также, производные разновидности микроконтроллеров (ROMLESS, ROM,
OTP ROM и Flash) в малогабаритных корпусах с 20 выводами.
Отличительные особенности:
· 8разрядное ЦПУ, оптимизированное для функций управления;
· расширенные возможности побитовой обработки;
· встроенная Flashпамять программ;
· встроенное ОЗУ данных;
· двунаправленные индивидуально адресуемые линии ввода/вывода;
· встроенные 16разрядные таймеры/счетчики событий;
· полный дуплексный UART;
· несколько источников прерываний с несколькими уровнями приоритета;
· пассивный (idle) и стоповый (power down) режимы;
· возможность расширения внешнего ОЗУ и ПЗУ до 64 Кб;
· режим внутрисхемной эмуляции (ONCE — on circuit emulation);
· встроенный тактовый генератор;
· встроенное ЭСППЗУ (серия AT89S);
· интерфейс последовательной шины SPI (серия AT89S);
· сторожевой таймер (серия AT89S).
Некоторые из устройств также имеют поддержку высокоскоростного режима
работы ядра, который по требованию удваивает внутреннюю тактовую частоту для
CPU и периферийных устройств.
Производные от MCS51 также включают узкоспециализированные продукты,
обеспечивающие потребности отдельных секторов рынка:
· CANмультиплексирование (семейство Canary);
· приложения MP3;
· системы безопасности и смарткарт системы;
· системы регистрации данных.
Atmel также выпускает 8, 16ти разрядные микроконтроллеры, основанные
на высокопроизводительной архитектуре С251. Устройства с архитектурой С251
обеспечивают прямое и легко достижимое увеличение производительности путем
обновления имеющихся приложений, основанных на архитектуре 80C51.

486

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

В активном режиме микроконтроллеры на частоте 12 МГц потребляют порядка
25 мА и в пассивном режиме, при котором остановлено ЦПУ, но система прерываний,
ОЗУ, таймеры/счетчики событий и последовательный порт остаются активными,
потребление снижается до 15% от потребления в активном режиме. В стоповом ре
жиме потребление не превышает 100 мкА.
Микроконтроллеры семейства AT89 ориентированы на использование в каче
стве встроенных управляющих контроллеров в промышленном (–40°C–85°C) и ком
мерческом (0°C–70°C) диапазонах температур.

1.2.
DALLAS.
ВЫСОКОСКОРОСТНЫЕ 8"РАЗРЯДНЫЕ
МИКРОКОНТРОЛЛЕРЫ СЕМЕЙСТВА DS8XCXXX
Отличительные особенности:
совместимость с MCS51 по системе команд;
совместимость с аппаратными средствами микроконтроллеров семейств MCS51;
расширение возможностей встроенной памяти;
высокоскоростная архитектура;
4 такта на машинный цикл (машинный цикл микроконтроллера MCS51 зани
мает 12 тактов);
· работа от нулевой тактовой частоты до максимальной тактовой частоты (33 МГц);
· два указателя данных DPTR;
· команда MOVX переменной длины для обращения к быстрым/медленным ОЗУ/
периферии функция ROMSIZE;
· дополнительные аппаратные возможности;
· батарейная поддержка дополнительного СОЗУ;
· расширенные возможности снижения энергопотребления;
· расширенные внутренние и внешние прерывания с несколькими уровнями при
оритета;
· расширенные пассивный (idle) и стоповый (stop) режимы;
· промышленный (–40°C–85°C) и коммерческий (0°C–70°C) диапазоны температур.
Приборы семейства DS8XC являются совместимым по системе команд с быстро
действующими микроконтроллерами семейства MCS51. Процессорное ядро микро
контроллеров переработано так, что не происходит потери тактовых циклов и цик
лов обращения к памяти. В результате выполнение каждой команды происходит в
1,5–3 раза быстрее, чем в оригинальной архитектуре при той же самой тактовой
частоте. Основная особенность заключаются в увеличении быстродействия системы
в 2,5 раза при использовании тех же программных кодов и того же кварцевого гене
ратора.
Микроконтроллеры, работающие на частоте 33 МГц, обеспечивают производи
тельность эквивалентную производительности 80C51 с тактовой частотой 82,5 МГц
(примерно в 2,5 раза большую). Приборы содержат аналогичные стандартным при
борам семейства 8051 ресурсы, такие как таймеры/счетчики, последовательный порт
и 8разрядные порты ввода/вывода.
DS8XC520 оснащен 16 Кб ЭППЗУ и дополнительным ОЗУ данных емкостью 1 Кб.
Имеются версии с однократным программированием и в корпусе с окном.
Кроме повышенного быстродействия усовершенствованная архитектура обес
печивает ряд дополнительных аппаратных средств (отличающихся в зависимости
от версии), таких как полностью аппаратный последовательный порт, дополнитель
ные прерывания, программируемый сторожевой таймер, прерывание и сброс по
потере питания.
Приборы оснащены удвоенными указателями данных, что ускоряет пересылку
блоков данных, способны подстраивать скорость выполнения команды MOVX от
·
·
·
·
·

487

ПРИЛОЖЕНИЕ

1234536789

* 2+8
, 2
4 8

7 2  82772 5 85624 42 4 42 3698
8 !""#$8
% 68&'""'#8

4 43

018
4 
122 8

1 2 3 4 5 6 2 7 89 7

47 458

123-8
.  8

143-8
.  8

12345
6789
123 5
6789





87



8 

8

8



 "#$"%&"'()*
"+"#* $,*19 ).*&*)/
66 $0* 1 *5
! 02"/($) $0*
$,*-53(# **/

12395
2 89

41

87

8 

8

8



19  "#$"%&"'()*
66 "+"#* $,*-53(#
! **/

41

87



8

8

4

19  "#$"%&"'()*
66 "+"#*
!

( )5 
378

12395
6 9

1

5678

/42+8
3 8

9 518

628

958

124.73342 8

двух до девяти машинных циклов (Stretch MOVX) для обеспечения гибкости при
работе с внешней памятью и периферией.
Управление таймерами и последовательными портами, с тем, чтобы обеспечить
совместимость с приборами семейства 80C51, ведется с тактированием по 12 тактов
на машинный цикл. Однако пользователь имеет возможность использовать и 4 так
та на машинный цикл.
Приборы DS8XC520 и DS87C530 позволяют снизить электромагнитное излуче
ние за счет программного отключения сигнала ALE, в тех случаях, когда в нем нет
необходимости.
Типовое потребление микроконтроллеров на частоте 33 МГц и напряжении пи
тания 5 В составляет порядка 30 мА, в пассивном (idle) режиме порядка 15 мА. Вы
ход из пассивного режима, кроме внешних сигналов и прерываний, возможен по
сигналу прерывания сторожевого таймера WDT.
Реализованный в микроконтроллерах DS8XC520 и DS87C530 новый режим уп
равления потреблением (Power Management Mode — PMM) позволяет программно
выбирать длительность машинного цикла. Кроме нормального режима, при кото
ром машинный цикл занимает четыре такта, возможен выбор длительности машин
ного цикла в 64 такта и в 1024 такта. Соответственно будет снижаться и потребле
ние. С целью еще большего снижения потребления микроконтроллеры могут такти
роваться от встроенного аппаратного кольцевого генератора (нестабилизированная
частота порядка 4 МГц) с делением частоты на 64 и 1024.
Микроконтроллеры оснащены программируемым стоповым режимом, в ко
тором тактовый генератор останавливается и потребление, при отключенной
программным путем схеме мониторинга питания составляет порядка 1 мкА. Вы
ход из стопового режима производится по внешнему прерыванию или сигналу
сброса.
Кольцевой генератор приборов DS8XC520 и DS87C530 позволяет организовать
практически мгновенное пробуждение процессора, не требующее времени ожида
ния стабилизации кварцевого генератора (табл. П.1).
Программирование приборов с однократным программированием (OTP) поддер
живается большинством стандартных программаторов. Имеются версии, как с од
нократным программированием, так и с возможностью стирания УФ излучением.
Эти приборы оснащены стандартной трехуровневой защитой от считывания содер
жимого ЭППЗУ и 64 байтами таблицы шифрования.

488

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

1.3.
INTEL.
МАРКИРОВКА МИКРОКОНТРОЛЛЕРОВ ФИРМЫ INTEL
Для маркировки микросхем фирмой Intel применяется система обозначений из
нескольких полей (табл. П.2).
1 2 3 4 5 6 2 7 89 7

1234536742895436

98 539688

8

8

8

8

12

112

1111111111111112

1111112

Первое поле содержит однобуквенный префикс, отражающий температурный
диапазон микросхемы (табл. П.3).
12342567859

1 2 3 4 5 6 2 7 89 7

6469 3523



12345654789     
     1!"#! $%&'1(



1)7*74+,-   .     1!''! $%&'1(

  

1/5669,07+* 123245  .4  
1%7#28 93 4  324 24

  

1:;49<=9= 1 .45  .4    1!"#! $8'1( 
1%7#28 93 4  324 24

1

1:;49<=9= 1 .45  .4  
2



1><=3?4,7+*   ..    

 1#! $6#1( 

 1!"#! $8'1( 

Второе поле содержит одно или двухбуквенный префикс, указывающий на ва
риант исполнения корпуса микросхемы (Package Type). Различных типов корпусов
микросхем на сегодняшний день несколько десятков, поэтому в качестве примера
приведем лишь некоторые обозначения (табл. П.4).
12345267839

7

29 

1 2 3 4 5 6 2 7 89 7

743 2 547

7

1234567896 8 36 8 33489

7

8

1234567848 6 28947428198

7

123456784 8447894742898

7

946784 844789474286 289678628 ! 8998

7

946784 844789474286 289678628"8998

7

9467824 2 8168143362389118

7

9467848 6 28947428998

7

#6 28 6 2824 28$25 38$

28#$$8

7

9467848 6 28947428#36 86899#8

7

%6&48 6 28947428%98

Третье поле может содержать до 15 цифровых и буквенных символов, указыва
ющих на тип конкретного устройства, расположенного на кристалле.
Четвертое поле может включать до шести цифровых и буквенных символов, от
ражающих различные особенности и варианты исполнения микросхем.

489

ПРИЛОЖЕНИЕ

Применительно к используемым в курсовой работе микроконтроллерам семей
ства MCS51 первый символ третьего поля традиционно (для фирмы Intel) равен 8.
Второй символ третьего поля обычно указывает на тип встроенного ПЗУ (табл. П.5).
123456789

1 2 3 4 5 6 2 7 89 7

9 94 4

4

1234564789

8

4 28 328789

4

1234564789

8

4 28 !" #"8$%&8'(")*8+,#-. #)8

4

1234564789

88 4687 38 324*8'/0(-,1 23)8$%&8'(")8

4

459

4

:;99

88464 2648

88 4687 38 3248

4 2 674789

878$%&8(#8%988$%&8

8+3 0<= 2>8628 3278

Далее может следовать буква, указывающая на технологические особенности
изготовления (табл. П.6).
1234565789 8 75 5 62489
  

82  

1234565789

1 2 3 4 5 6 2 7 89 7

 8482  



1234565789 

 8482  



1234565789 

 8482  

Следующими символами третьего поля для микроконтроллеров семейства MCS51
являются номера (например, 31, 32, 51, 54, 58, 152) и от одной до четырех букв,
которые отражают функциональные особенности кристаллов (например, объем ПЗУ,
специфику группы кристаллов, наличие системы защиты памяти программ от не
санкционированного доступа, возможность использования более совершенного ал
горитма программирования Quick Pulse и т. п.
В оригинальной технической документации фирмы Intel все микроконтролле
ры семейства MCS51 скомпонованы по группам (Product Line), каждая из которых
объединяет наиболее близкие по своим функциональным возможностям и электри
ческим параметрам версии кристаллов. Поскольку наименования микросхем одной
группы различаются незначительно, то для обозначения каждой отдельной группы
применяется обобщенная символика, образованная из маркировки конкретных мик
росхем, путем замены различающихся символов на «Х». Таким образом, можно вы
делить следующие группы микроконтроллеров (приведены для курсовой работы):
· группа 8ХС51 (80С51 Product Line): 80С31ВН, 80С51ВН, 87С51;
· группа 8ХС5Х (8ХС52/54/58 Product Line): 80С32, 80С52, 87С52, 80С54, 87С54,
80С58, 87С58;
· группа 8ХС51FX (8XC51FA/FB/FC Product Line): 80C51FA, 83C51FA, 87C51FA,
83C51FB, 87C51FB, 83C51FC, 87C51FC;
· группа 8ХС51RX (8XC51RA/RB/RC Product Line): 80C51RA, 83C51RA, 87C51RA,
83C51RB, 87C51RB, 83C51RC, 87C51RC.
ДОПОЛНИТЕЛЬНЫЕ УСТРОЙСТВА
В РАСШИРЕННЫХ ВАРИАНТАХ МИКРОКОНТРОЛЛЕРОВ INTEL

В процессе развития микроконтроллеров появились усовершенствованные мо
дели семейства MCS51, оснащенные дополнительными периферийными устрой
ствами.
Все микроконтроллеры из семейства MCS51 имеют общую систему команд. На
личие дополнительного оборудования влияет только на количество регистров спе
циального назначения.

490

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Расширения микропроцессоров семейства MCS"51/52. Наряду с созданием слож
ных и высокоинтегрированных схем Intel также совершенствует микросхемы, вы
пуск которых был освоен давно, например, 8разрядные микроконтроллеры или од
нокристальные ЭВМ из семейства MCS51 (отечественный аналог KM1816BE51). Эти
микросхемы хорошо зарекомендовали себя в недорогих и сравнительно несложных
устройствах. Основными направлениями модернизации данных микроконтролле
ров являются:
· увеличение внутренней памяти программ до 32 К, причем она может быть ма
сочной, однократно программируемой или с ультрафиолетовым стиранием;
· снижение потребляемой мощности путем применения КМОПтехнологии и спе
циальных режимов пониженного энергопотребления;
· увеличение тактовой частоты до 20 Мгц;
· модификация режимов работы таймеровсчетчиков и последовательного порта;
· размещение на кристалле дополнительного оборудования.
Эти микроконтроллеры выпускаются в PLCC, DIP и QFP корпусах и могут рабо
тать в следующих температурных диапазонах:
· коммерческий (от 0°C до +70°C);
· расширенный (от 40°C до +85°С);
· для военного использования (от –55°C до +125°С).
Серия 8Х52/54/58. В состав этого семейства входят микроЭВМ 80С52, 80С54,
80С58 с масочнопрограммируемым ПЗУ, версии 87С52, 87С54 и 87С58 с ПЗУ, сти
раемым УФ облучением, а также микроЭВМ 80С32, не имеющая внутреннего ПЗУ.
Между собой они различаются также корпусами, рабочими интервалами темпе
ратур, предельно допустимой тактовой частотой и рядом других параметров, отра
жаемых в буквенноцифровой информации после обозначения типа микроЭВМ. Эту
информацию можно получить из фирменных руководств Intel, AMD и других произ
водителей микроЭВМ рассматриваемого семейства.
В отличие от 8051 микроЭВМ семейства 8052 имеют:
· встроенное ПЗУ объемом 8 (80С52), 16 (80С54) и 32 Кб (80С58);
· встроенное ОЗУ объемом 256 байт;
· дополнительные специальные функциональные регистры;
· таймер/счетчик 2 (далее для краткости — Т/С2), способный работать в режимах
защелки, таймера/счетчика, допускающего счет как на увеличение, так и на
уменьшение, и генератора скорости передачи в бодах;
· программируемый последовательный интерфейс с детектированием ошибок пе
редачи и автоматическим распознаванием адреса;
· шесть источников прерываний;
· расширенный режим снижения потребляемой мощности; флаг отключения пи
тания; режим ONCE.
МикроЭВМ 8Х52/54/58 используют стандартный набор команд семейства 8051,
их выводы взаимно соответствуют выводам этих микроЭВМ. Отличие заключается
лишь в том, что, помимо ввода/вывода информации, выводы портов Р1.0 и Р1.1
могут выполнять альтернативные функции: первый из них играет роль внешнего
входа для Т/С2, а второй управляет перезагрузкой/защелкиванием информации в
регистры Т/С2.
Серия 8XC51FA/FB/FC. В качестве одной из перспективных моделей MCS51
можно считать микросхему 8XC51FA. В ее состав входят:
· четыре 8битных параллельных порта;
· модуль РСА;
· последовательный порт;
· три 16битных счетчикатаймера.
Микроконтроллеры с внутренней памятью программ позволяют защищать свои
программные коды от копирования. Для этого используется схема блокировки внут
ренней памяти программ, которая состоит из специальных битов (lock bits) и коди
рующего массива (Encryption Array). Запрограммировав один или несколько таких

491

ПРИЛОЖЕНИЕ

битов, можно полностью или частично заблокировать программную память. При
полной блокировке будет невозможно:
· чтение с внешней шины внутренней памяти программ;
· дальнейшее программирование кристалла;
· выполнение команд и внешней памяти программ.
При частичной блокировке возможно запретить или разрешить вышеперечис
ленные действия по отдельности. Кодирующий массив используется для поразряд
ного выполнения логической операции XNOR над байтами из внутренней памяти
программ и байтами из этого массива при верификации, если она разрешена.
Основным отличием моделей 8ХС51FА от отечественных аналогов является на
личие модуля РСА (Programmable Counter Array).
Это устройство состоит из 16разрядного счетчикатаймера и пяти модулей срав
нениязахвата. В качестве входных импульсов для счетчикатаймера могут служить
сигналы:
· частота резонатора /12;
· переполнение от Timer 0;
· частота резонатора /4;
· внешний сигнал на контакте Р1.2.
Каждый из пяти модулей сравнениязахвата может работать в следующих ре
жимах:
· захват положительного или отрицательного фронта;
· программный таймер;
· скоростной вывод;
· генератор прямоугольных импульсов с заданной скважностью.
Четвертый модуль имеет также режим Watchdog Timer.
РСА рекомендуется использовать для измерения таких параметров, как ширина
импульса, разность фаз, скважность и частота, а также для формирования на вне
шних выводах микроконтроллера прямоугольных сигналов. В принципе для этих
целей можно использовать счетчикитаймеры, которые имеются на кристалле. Од
нако при использовании РСА повышается точность за счет того, что счетчиктай
мер, входящий в состав РСА, может изменять свое значение трижды за машинный
цикл. Отметим, что обычные счетчикитаймеры могут изменять свое значение лишь
один раз за машинный цикл. Кроме того, РСА требует значительно меньшего вме
шательства процессора.

1.4.
PHILIPS.
МИКРОКОНТРОЛЛЕРЫ PHILIPS
C ПРОГРАММНОЙ ПАМЯТЬЮ ТИПА ROM И EPROM
Philips Semiconductors является лидером по количеству выпускаемых модифи
каций семейства 8051 — их более 100. В состав семейства 8051 от Philips входят
микроконтроллеры в корпусах от 24 до 80 выводов, тактовыми частотами до 40 МГц
и напряжением питания от 1,8 В.
Основные элементы периферии Philips:
· АЦП с точностью преобразования 10 разрядов;
· широтноимпульсные модуляторы;
· массивы программируемых счетчиков;
· интерфейсы I2C, CAN;
· интерфейсы с процессорными шинами;
· EEPROM и FLASH на кристалле;
· специализированная периферия для телевизионной, видео и аудиотехники.
C 1997 года фирма Philips перевела стандартные микроконтроллеры групп 80С51,
80С52/54/58 и 80С51FX на новую технологию, которой дала название NewAnd

492

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Improved, т. е. «новая и улучшенная». У хорошо известных кристаллов после мо
дернизации появились следующие возможности:
· максимальная тактовая частота кристаллов увеличена до 33 МГц;
· расширен диапазон напряжения питания от 2,7 до 5,5 В;
· количество аппаратных уровней прерываний увеличено до 4;
· во все кристаллы введена функция программируемого clock,out;
· UART заменен на улучшенный (enhanced);
· добавлена функция снижения электромагнитных помех (Lower EMI);
· добавлен второй DPTR;
· потребление энергии для питания микроконтроллера снижено на 50%. В соче
тании с 3вольтовым питанием это может дать экономию до 75% по сравнению с
предыдущими образцами;
· снижена цена на 30%.
Фактически новые возможности дали второе рождение старым кристаллам. Кро
ме того, фирма Philips выпустила группу микроконтроллеров, названную RX+. По
сути это дальнейшее развитие группы FX, в которой расширен объем внутреннего
ОЗУ (512 байт, 1 Кб) и программной памяти (до 64 К). Группа RX+ также обладает
всеми возможностями, предоставляемыми технологией NewAndImproved.
Микроконтроллеры Philips с flash"памятью. В 1997 году фирма Philips взяла
курс на широкое внедрение технологии FLASH в производстве микроконтроллеров.
Отчасти это вызвано высокими технологическими возможностями Philips, отчасти
успехами конкурентов, и в первую очередь Atmel.
Особое внимание разработчиков обращается на микроконтроллеры 89C51RC+,
89C51RD+. В этих микроконтроллерах реализована функция внутрисхемного про
граммирования ISP (In,System Programming) и режим загрузчика (Boot loader).
Для этого в состав микроконтроллера введено масочное ПЗУ (Boot ROM) разме
ром 1 Кбайт, в котором прошиты подпрограммы программирования flashпамяти и
подпрограмма загрузки flashпамяти по последовательному каналу. Пользователь
может написать собственный загрузчик и разместить его в любом месте flashпамя
ти. После снятия сигнала RESET управление микроконтроллером передается инст
рукции, адрес которой предварительно заносится в регистр Boot Vector, размещен
ный в области flashпамяти.
Высокоскоростные микроконтроллеры Philips с flash"памятью. В конце 1999 года
фирма Philips сделала новый шаг в развитии микроконтроллеров семейства 8051,
выпустив микроконтроллеры 89C51RB2, 89C51RC2, 89C51RD2. Главной особеннос
тью этих микроконтроллеров является сокращенное в два раза по сравнению с клас
сическими 51ми контроллерами время машинного цикла. Вместо обычных 12 так
тов новые микроконтроллеры выполняют машинный цикл за 6 тактов. В результате
время выполнения самой быстрой инструкции сократилось до 300 нс на 20 МГц, что
эквивалентно 40 МГц у стандартного 51го кристалла.
При этом микроконтроллеры имеют однократно программируемый конфигура
ционный бит, управляющий переключением ядра в стандартный 12 тактный режим
работы. Установка этого бита производится с помощью программатора.
В 12 тактном режиме эти микроконтроллеры полностью идентичны микроконт
роллерам 89C51RB+, 89C51RC+, 89C51RD+. Функциональные характеристики и
корпуса новых микроконтроллеров также полностью аналогичны самым популяр
ным кристаллам семейства 8051 — 89С51FA/FB/FC/FD и 89С51RB+/RC+/RD+, что
обеспечивает возможность быстрой и дешевой модернизации существующих мик
роконтроллерных систем путем простой замены старого микроконтроллера на но
вый, без какихлибо изменений в аппаратуре.
Микроконтроллеры Philips семейства 80C51XA. Фирма Philips предложила свое
оригинальное решение по развитию архитектуры семейства 8051, выпустив семей
ство микроконтроллеров с индексом 51XA, что буквально переводится как «расши
ренная архитектура 51». Разработчики Philips решили отказаться от достижения
совместимости кодов инструкций нового микроконтроллера с существующим яд

493

ПРИЛОЖЕНИЕ

ром семейства 8051. Такое решение, с одной стороны, сделало невозможным пря
мую подмену микроконтроллера семейства 8051 на 51XA, но с другой стороны, раз
вязало руки разработчикам для кардинальной переработки архитектуры на основе
полноценного 16разрядного ядра.
Основные характеристики семейства 8051XA:
· 16разрядное АЛУ на базе регистровой архитектуры;
· 24разрядное адресное пространство (16 Мб памяти) для памяти программ и дан
ных;
· восемь 16разрядных регистров для выполнения арифметических и логических
операций;
· расширенный набор инструкций;
· аппаратная поддержка мультизадачности;
· выполнение инструкций типа «регистр — регистр» за 100 нс;
· напряжение питания от 2,7 В.
Программное обеспечение микроконтроллеров 8051 напрямую непереносимо на
микроконтроллеры серии XA. Отнести этот совершенно оригинальный микроконт
роллер к семейству 8051 позволяет то, что каждой инструкции 8051 обязательно
соответствует ее аналог среди инструкций XA. Этот принцип использован в специ
альной программетрансляторе исходного текста на Ассемблере 8051 в исходный
текст для Ассемблера XA. Это позволяет говорить о совместимости серии XA c мик
роконтроллерами 8051 по исходному тексту. Кроме того, в XA реализована такая же
структура памяти, как и в 8051, что оставляет неизменными способы обращения к
памяти программ, данных, регистрам специального назначения, применявшихся в
программах для семейства 8051, и обеспечивает совместимость с микроконтролле
рами 8051 на уровне аппаратуры.

РЕКОМЕНДУЕМАЯ ЛИТЕРАТУРА
1. Щука, А. А. Электроника : учеб. пособие / под ред. проф. А. С. Сигова. — СПб. : БХВ
Петербург, 2005. — 800 с.
2. Степаненко, И. П. Основы микроэлектроники : учеб. пособие для вузов. — 2е
изд. — М. : Лаборатория базовых знаний, 2003.
3. Гусев, В. Г. Электроника и микропроцессорная техника : учебник для вузов / В. Г. Гу
сев, Ю. М. Гусев. — 3е изд. — М. : Высш. шк., 2004. — 790 с.
4. Миловзоров, О. В. Электроника : учебник для вузов / О. В. Миловзоров, И. Г. Пан
ков. — 2е изд. — М. : Высш. шк., 2005. — 288 с.
5. Ефимов, И. Е. Микроэлектроника. Физические и технологические основы, надеж
ность : учеб. пособие / И. Е. Ефимов, И. Я. Козырь, Ю. Я. Горбунов. — 2е изд. —
М. : Высш. шк., 1986.
6. Ефимов, И. Е. Микроэлектроника. Проектирование, виды микросхем, функцио
нальная микроэлектроника : учеб. пособие / И. Е. Ефимов, И. Я. Козырь, Ю. Я. Гор
бунов. — 2е изд. — М. : Высш. шк., 1987. — 416 с.
7. Бойко, В. И. Схемотехника электронных систем. Цифровые устройства / В. И. Бой
ко [и др.]. — СПб. : БХВПетербург, 2004. — 512 с.
8. Угрюмов, Е. П. Цифровая схемотехника. — СПб. : БХВПетербург, 2004. — 528 с.
9. Опадчий, Ю. Ф. Аналоговая и цифровая электроника : учебник для вузов / Ю. Ф. Опад
чий, О. П. Глудкин, А. И. Гуров — М. : Горячая линияТелеком, 2005. — 768 с.

ОГЛАВЛЕНИЕ

Предисловие . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Введение . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Третья транзисторная революция — рождение микроэлектроники . . . . . . . . . . . .
Грядет ли новая транзисторная революция? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Линии развития, параллельные транзистору . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Место микроэлектроники в сфере высоких технологий . . . . . . . . . . . . . . . . . . . . .

3
5
5
9
11
16

Г л а в а п е р в а я. Основы микроэлектроники . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1. Общие понятия и определения микроэлектроники . . . . . . . . . . . . . . . . . . . . . . . . .
1.2. Классификация ИМС и система условных обозначений . . . . . . . . . . . . . . . . . . . . .
1.3. Конструктивно)технологические особенности интегральных микросхем . . . . . . .
1.3.1. Полупроводниковые ИМС . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.2. Пленочные и гибридные ИМС . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.3. Большие интегральные микросхемы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.4. Микросборки
.................................................
1.3.5. Компоненты гибридных ИМС . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.6. Корпуса для интегральных микросхем . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.7. Подложки интегральных микросхем . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3.8. Сравнение различных типов ИМС . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4. Элементная база интегральных микросхем . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.1. Изоляция элементов . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.2. Интегральные диоды . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.3. Интегральные резисторы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.4.4. Интегральные конденсаторы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5. Физико)технологические принципы изготовления интегральных микросхем . . . .
1.5.1. Особенности, этапы и классификация процессов
изготовления полупроводниковых ИМС . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5.2. Изготовление полупроводниковых биполярных ИМС
с изоляцией p)n)переходом . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5.3. Изготовление биполярных ИМС с диэлектрической изоляцией . . . . . . . . .
1.5.4. Изготовление биполярных ИМС с комбинированной изоляцией . . . . . . . .
1.5.5. Изготовление совмещенных ИМС . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5.6. Изготовление МДП) и КМДП)ИМС . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.5.7. Технология изготовления гибридных ИМС . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.6. Этапы разработки и проектирования полупроводниковых ИМС . . . . . . . . . . . . . . .
1.6.1. Особенности конструирования и требования, предъявляемые
к изделиям микроэлектроники . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.6.2. Этапы инженерного проектирования и разработки топологии ИМС . . . . . .
Задачи и упражнения . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

19
19
23
30
30
33
34
38
41
44
49
60
62
62
64
67
69
73

Г л а в а в т о р а я. Логические элементы и цифровые устройства . . . . . . . . . . . . . . . . . . . .
2.1. Основные определения, классификация логических микросхем,
их основные параметры и характеристики . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2. Схемотехника логических элементов различных логик . . . . . . . . . . . . . . . . . . . . . .
2.2.1. Элементы транзисторно)транзисторной логики . . . . . . . . . . . . . . . . . . . . . . .
2.2.2. Базовый логический элемент ТТЛШ (на примере серии К555) . . . . . . . . . .

73
77
84
87
93
95
106
121
121
125
131
145
145
156
156
157

ОГЛАВЛЕНИЕ

495

2.2.3. Элементы эмиттерносвязанной логики . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.4. Логические элементы на полевых транзисторах . . . . . . . . . . . . . . . . . . . . . .
2.2.5. Интегральноинжекционная логика . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.2.6. Логика на основе полупроводника из арсенида галлия . . . . . . . . . . . . . . . .
2.2.7. Микросхемы на приборах с зарядовой связью . . . . . . . . . . . . . . . . . . . . . . . .
Сравнительные характеристики логических элементов и их особенности . . . . . . .
Алгебра логики и теория автоматов . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.1. Логические функции . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.2. Законы и теоремы алгебры логики . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.3. Описание логических функций . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.4. Абстрактные цифровые автоматы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.5. Матричное описание автомата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.6. Графическое описание автомата . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.4.7. Структурные автоматы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Цифровые электронные схемы комбинационного типа . . . . . . . . . . . . . . . . . . . . . . .
2.5.1. Дешифраторы и шифраторы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.2. Мультиплексоры и демультиплексоры . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.3. Сумматоры . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.5.4. Арифметикологические устройства и матричные умножители . . . . . . . . . .
Цифровые электронные схемы последовательностного типа . . . . . . . . . . . . . . . . . .
2.6.1. Триггеры . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.2. Счетчики . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.3. Распределители и регистры . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.4. Преобразователи типа ЦАП — АЦП . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.5. Кодопреобразователи . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Задачи и упражнения . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

158
161
162
165
167
176
177
177
179
179
183
184
186
187
194
194
202
206
210
212
212
223
228
239
247
269

Г л а в а т р е т ь я. Программируемые логические интегральные схемы . . . . . . . . . . . . . .
3.1. Основные сведения, классификация и области применения . . . . . . . . . . . . . . . . . .
3.2. Программируемые логические матрицы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3. Программируемая матричная логика . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.1. Схемы с программируемым выходным буфером . . . . . . . . . . . . . . . . . . . . . . .
3.3.2. Схемы с двунаправленными выводами . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.3. Схемы с памятью . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.3.4. ПМЛ с разделяемыми конъюнкторами . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4. Базовые матричные кристаллы (вентильные матрицы
с масочным программированием) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.1. Классификация БМК . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.4.2. Параметры БМК . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5. Программируемые вентильные матрицы . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.6. Программируемые коммутируемые матричные блоки . . . . . . . . . . . . . . . . . . . . . . .
3.7. Запоминающие устройства . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7.1. Параметры, классификация и структура . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7.2. Классификация полупроводниковых ЗУ . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.7.3. Структура адресных ЗУ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8. Микропроцессоры и микроконтроллеры . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8.1. Структура и принцип работы микропроцессорной системы . . . . . . . . . . . . .
3.8.2. Режимы обмена в микропроцессорной системе . . . . . . . . . . . . . . . . . . . . . . .
3.8.3. Однокристальный МП Intel 8086 (К1810 ВМ86) . . . . . . . . . . . . . . . . . . . . . . .
3.8.4. Тенденции развития однокристальных микропроцессоров
и систем на их основе . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8.5. Основные этапы развития однокристальных микропроцессоров . . . . . . . . .
3.8.6. Технология изготовления МП . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.8.7. Микроконтроллеры и интерфейсные устройства . . . . . . . . . . . . . . . . . . . . . .
3.8.8. Программируемые контроллеры . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Задачи и упражнения . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

317
317
319
324
325
326
328
328

2.3.
2.4.

2.5.

2.6.

П р и л о ж е н и е . Микроконтроллеры импортных фирм . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.1. Atmel. 8разрядные КМОП Flashмикроконтроллеры семейства MCS51 . . . . . . . .
1.2. Dallas. Высокоскоростные 8разрядные микроконтроллеры
семейства DS8XCXXX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3. Intel. Маркировка микроконтроллеров фирмы Intel . . . . . . . . . . . . . . . . . . . . . . . . .
1.4. Philips. Микроконтроллеры Philips
c программной памятью типа ROM и EPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

329
332
336
337
338
339
340
342
344
346
348
352
354
371
375
379
385
395
399
485
485
486
488
491

Юрий Александрович СМИРНОВ,
Сергей Викторович СОКОЛОВ,
Евгений Вадимович ТИТОВ

ОСНОВЫ МИКРОЭЛЕКТРОНИКИ
И МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ
УЧЕБНОЕ ПОСОБИЕ

Зав. редакцией инженерно-технической литературы И. В. Денисюк

ЛР № 065466 от 21.10.97
Гигиенический сертификат 78.01.10.953.П.1028
от 14.04.2016 г., выдан ЦГСЭН в СПб
Издательство «ЛАНЬ»
lan@lanbook.ru; www.lanbook.com
196105, Санкт-Петербург, пр. Ю. Гагарина, д. 1, лит. А.
Тел./факс: (812) 336-25-09, 412-92-72.
Бесплатный звонок по России: 8-800-700-40-71
ГДЕ КУПИТЬ
ДЛЯ ОРГАНИЗАЦИЙ:
Для того, чтобы заказать необходимые Вам книги, достаточно обратиться
в любую из торговых компаний Издательского Дома «ЛАНЬ»:
по России и зарубежью
«ЛАНЬ-ТРЕЙД». 196105, Санкт-Петербург, пр. Ю. Гагарина, д. 1, лит. А.
тел.: (812) 412-85-78, 412-14-45, 412-85-82; тел./факс: (812) 412-54-93
e-mail: trade@lanbook.ru; ICQ: 446-869-967
www.lanbook.com
пункт меню «Где купить»
раздел «Прайс-листы, каталоги»
в Москве и в Московской области
«ЛАНЬ-ПРЕСС». 109387, Москва, ул. Летняя, д. 6
тел.: (499) 722-72-30, (495) 647-40-77; e-mail: lanpress@lanbook.ru
в Краснодаре и в Краснодарском крае
«ЛАНЬ-ЮГ». 350901, Краснодар, ул. Жлобы, д. 1/1 тел.: (861) 274-10-35;
e-mail: lankrd98@mail.ru
ДЛЯ РОЗНИЧНЫХ ПОКУПАТЕЛЕЙ:
интернет-магазин
Издательство «Лань»: http://www.lanbook.com
магазин электронных книг
Global F5: http://globalf5.com/
Подписано в печать 12.02.24.
Бумага офсетная. Гарнитура Школьная. Формат 70×100 1/16.
Печать офсетная/цифровая. Усл. п. л. 40,30. Тираж 30 экз.
Заказ № 191-24.
Отпечатано в полном соответствии
с качеством предоставленного оригинал-макета
в АО «Т8 Издательские Технологии».
109316, г. Москва, Волгоградский пр., д. 42, к. 5.