/
Текст
Я. БУДИНСКИЙ
ЛОГИЧЕСКИЕ
ЦЕП1/1
В ЦИСРРОВОЙ ТЕХНИКЕ
Перевод с чешского К. Юнга
под ред. Б. А. Калабекова
Издательство «Связь»
Москва 1977
«ФОЛ
Б90
УДК 621.377
Будинский Я-
Б90 Логические цепи в цифровой технике. Пер. с чешек.
К- Юнга. Под ред. Б. А. Калабекова. М., «Связь», 1977.
392 с. с ил.
Дается систематическое описание принципа действия, характеристик и свойств
применяемых на практике систем цифровых схем и их использования в цифровой
технике, а также приводится их расчет. Большое внимание уделено проблемам
быстродействия и помехоустойчивости, являющимся одними из самых важных
для цифровых схем.
Книга предназначается инженерам и техникам, она может быть рекомендо-
вана студентам институтов и техникумов соответствующих специальностей.
30401—075
Б ------------9—77
045(01)—77
6Ф0.1
Polovodicove obvodv pro cislicovou techniku,
Budinsky J.
SNTL — Nakladatelstvi technicke literatury, Praha, .1973.
© SNTL, 1973. ' „
© Перевод на русский язык, предисловие, примечания, издательство «Связь»,
1977 г.
ПРЕДИСЛОВИЕ РЕДАКТОРА
Высокая точность, стабильность параметров и получение дру-
гих характеристик, недостижимых в устройствах, использующих
аналоговые методы обработки информации, составляют характер-
ные достоинства цифровых принципов, привлекающих внимание
проектировщиков различных по назначению радиотехнических
систем. И если идеи цифровых методов завоевали признание от-
носительно давно, то необходимые для реализации сложных циф-
ровых систем условия возникли недавно и связаны с успехами
микроэлектроники. Именно интегральные узлы, обладающие вы-
сокой надежностью, быстродействием и малой стоимостью, обес-
печили в настоящее время элементную базу для построения слож-
ных цифровых систем.
Распространенность цифровых систем требует знакомства ши-
рокого круга радиоинженеров с интегральными логическими эле-
ментами и способами построения на них цифровых субсистем раз-
личного назначения. Эту цель преследует данный перевод с чеш-
ского (с некоторыми сокращениями) книги Я. Будинского, извест-
ного советскому читателю по ранее изданной в нашей стране era
книге «Транзисторные переключающие схемы».
В гл. 1 обсуждаются основные характеристики интегральных:
логических элементов. Построение наиболее употребительных эле-
ментов транзисторно-транзисторной логики, обеспечивающих по-
вышенное быстродействие элементов с эмиттерной связью, приво-
дится в гл. 7. Содержание гл. 2—6 составляют методы построе-
ния и реализации различного назначения субсистем, выполненных
в виде комбинационных и последовательностных цифровых схем.
Мы надеемся, что книга будет пользоваться успехом у студен-
тов радиотехнических специальностей и инженеров, занятых про-
ектированием цифровых устройств и систем.
Отзывы и замечания по книге просьба направлять в издатель-
ство «Связь» по адресу: 101000, Москва, Чистопрудный бульвар, 2.
Б. А. Калабеков
ПР ЕДИСЛОВИЕ АВТОРА
С появлением транзисторов в 1948 г. началась эпоха полупро-
водниковой цифровой техники, которая обусловила быстрое раз-
витие самых разнообразных систем и устройств обработки ин-
формации. Еще до недавнего времени в этих системах применя-
лись полупроводниковые цифровые схемы на дискретных пассив-
ных и активных элементах. Однако при использовании этих схем:
в больших и сложных системах возникли большие проблемы, каса-
3
ющиеся надежности, экономичности и максимального быстродей-
ствия. Решить эти проблемы позволили новые открытия и произ-
водственные процессы в полупроводниковой технике, результатом
которых явилась реализация интегральных схем.
Схемы первых интегральных элементов были такими же, как
при использовании дискретных компонентов. Однако очень скоро
были обнаружены новые возможности интегральной техники, поз-
воляющие создавать схемы с очень выгодными параметрами на
совершенно новых принципах. Появились разнообразные ряды ин-
тегральных цифровых схем, из которых в настоящее время наибо-
лее распространен ряд ТТЛ (транзисторно-транзисторные логиче-
ские схемы), а для систем с большим быстродействием наиболее
перспективен ряд ЭСЛ (логические схемы с эмиттерной связью).
Наиболее интенсивно развивались не только базовые инте-
гральные схемы. Самые распространенные серии ЦИС дополне-
ны в настоящее время различными интегральными субсистемами,
например счетчиками, регистрами, дешифраторами, выпускаются
интегральные полупроводниковые запоминающие устройства ем-
костью в несколько тысяч бит; дальнейшее развитие ведет к гло-
бальной интеграции комплектных цифровых систем.
В книге систематически разбираются принципы действия, ха-
рактеристики и свойства биполярных полупроводниковых цифро-
вых схем и их использование в цифровой технике. Вводная глава
посвящена разбору основной проблематики цифровых схем с об-
щей точки зрения. В гл. 2 и 3 представлены системы счисления,
основные арифметические операции с двоичными числами, коды
и принципы обнаружения.и исправления ошибок в кодах. Глава 4
является кратким введением в логическую алгебру. В гл. 5 раз-
бираются комбинационные логические схемы. Шестая, очень об-
ширная глава, посвящена последовательностным логическим схе-
мам. В начале этой главы очень подробно рассмотрены принци-
пы действия и свойства всех основных типов асинхронных и син-
хронных триггеров и условия их правильной работы. В следую-
щей главе рассмотрены счетчики, сдвиговые регистры, делители
частоты и другие последовательностные схемы. В последних гла-
вах книги разобраны различные ряды цифровых интегральных
схем, из которых наибольшее внимание уделено рядам ТТЛ и
ЭСЛ.
Книга предназначена для самого широкого круга читателей:
техников, инженеров, студентов средних специальных школ и ву-
зов. Изучение материала книги предполагает наличие знаний в
объеме средней школы. Книга содержит большое число рисунков,
облегчающих понимание принципа действия основных схем, таб-
лиц и примеров анализа и синтеза схем.
ГЛАВА 1
Основная проблематика
1.1. ВВЕДЕНИЕ В ПРОБЛЕМАТИКУ ЦИФРОВЫХ СХЕМ
Сигналы, используемые для передачи, обработки и оценки информации в элект-
ронных системах, могут иметь самый разнообразный характер, который, однако,
очень важен с точки зрения точности информации. В крайних случаях это или
непрерывные сигналы, имеющие непрерывнопеременный характер (так называе-
мые аналоговые сигналы), или сигналы, величина которых меняется скачком
между двумя уровнями (так называемые двоичные сигналы, так как каждому
уровню может соответствовать одна из цифр, 1 или 0, двоичной системы счис-
ления) .
Основным свойством аналоговых сигналов является относительная точность,
потому что любое их искажение сопровождается определенной потерей информа-
ции, которую они передают. Для того чтобы аналоговые сигналы могли быть
обработаны цифровыми схемами, они должны быть прежде (всего квантованы,
т. е. преобразованы в цифровые сигналы. Под цифровым сигналом здесь под-
разумевается цифровое изображение информации с помощью значительного
числа элементарных двоичных сигналов. Основным свойством этих сигналов яв-
ляется абсолютная точность, так как даже при значительных искажениях не
происходит потери информации, пока имеется возможность надежно различать
оба дискретных уровня сигнала. Следующим преимуществом двоичных сигналов
является возможность непосредственной их обработки в логических схемах и
произвольно длинной записи в соответствующих запоминающих устройствах.
Отдельным дискретным уровням двоичного сигнала в рабочих условиях
могут соответствовать различные значения напряжения или тока, например ну-
левое напряжение и большое положительное напряжение, отрицательное и поло-
жительное напряжения и т. п. Цифровые схемы должны различать на своих
входах отдельные дискретные уровни и на каждый входной уровень должны
реагировать соответствующим уровнем на выходе. Это кажущееся простым
требование усложняется, как только будут приняты во внимание разбросы
параметров пассивных и активных элементов схем, непостоянство напряжений
питания и искажение дискретных уровней нежелательными сигналами различ-
ного характера. Поэтому при обработке цифровой информации нельзя рассмат-
ривать только точно определенные номинальные дискретные уровни двоичного
сигнала, а нужно учитывать допуски отдельных дискретных уровней. Чем боль-
ше допуск, тем большее искажение двоичных сигналов допустимо, однако одно-
временно возрастают требования, предъявляемые к точности функционирования
Цепей, где допуски, наоборот, должны уменьшаться, так как только в этом
случае будет обеспечена надежная оценка отдельных дискретных уровней.
Системы, в которых информация обрабатывается преимущественно в циф-
ровой форме, называются цифровыми системами. Это могут быть вычислитель-
ные машины различных типов и емкости, системы передачи данных, системы и
Устройства дальней связи, промышленные системы контроля и т. п. Одной из
характерных особенностей этих систем является использование большого числа
разовых схем, выполняющих такие функции, которые при обработке цифровой
информации очень часто повторяются. Например, часто производятся выбор
уровня выходного двоичного сигнала в зависимости от уровня одного или боль-
шего числа входных двоичных сигналов, запоминание двоичных сигналов, вос-
становление их уровня, усиление их по мощности и т. п. Наиболее важными и
распространенными являются схемы, обрабатывающие цифровую информацию
на основе логического принципа, заключающегося в том, что логическое ут-
верждение может быть только истинным или ложным. Любое другое утверж-
дение не допускается, поэтому ясно, что здесь может быть использована цифро-
вая форма.
Обычно истинному утверждению соответствует двоичная 1, а ложному
двоичный 0 Цифровое выражение этих утверждений позволяет производить их
алгебраический анализ на основе принципов логической алгебры и является ос-
новой проектирования логических схем, в которых цифровые сигналы обраба-
тываются как сигналы логические. Логические функции любой сложности могут
быть реализованы с помощью базовых схем логического сложения, умножения
и отрицания. Однако в зависимости от характера системы могут использоваться
и комплексные функциональные блоки, например счетчики, регистры, суммато-
ры, запоминающие устройства и т. п. Все эти схемы, а также схемы, реали-
зующие реже встречающиеся специальные функции, могут быть выполнены на
дискретных элементах или как интегральные схемы, которые представляют
собой компактный, неразъемный функциональный блок.
В схемах на дискретных элементах каждый отдельный элемент, например
транзистор, диод или резистор, представляет собой неделимую, обладающую
определенными свойствами единицу, которая в случае выхода из строя может
быть заменена другой. Миниатюрные дискретные элементы позволяют состав-
лять из основных схем требуемые функциональные блоки, которые могут быть
использованы и в сравнительно сложных и больших цифровых системах. Но
если число дискретных элементов достигает цифры порядка 10s, то возникают
проблемы экономичности и надежности. Независимо от количества дискретных
элементов во многих случаях критическим моментом являются их размеры, ко-
торые уже не могут быть уменьшены, а также высокие скорости переключения.
Решить эти вопросы позволяет техника интегральных схем.
В отличие от схемы на дискретных элементах, интегральная схема является
неразъемным блоком, который в случае повреждения должен быть заменен
целиком. В зависимости от способа производства интегральные схемы делятся
на интегральные схемы на тонких и толстых пленках, на монолитные и гибрид-
ные (смешанные).
Тонкие или толстые пленки используются для создания пассивных элемен-
тов с помощью нанесения более или менее проводящих материалов на изоли-
рующую стеклянную, керамическую или другую пластину. Такая технология
позволяет получить резисторы с сопротивлением от нескольких миллиом до не-
скольких мегом и конденсаторы с емкостью от одной до нескольких сотен пико-
фарад с очень маленьким разбросом параметров, с хорошей температурной ста-
бильностью и, в зависимости от требований, с положительным или отрицатель-
ным температурным коэффициентом. Следующим преимуществом является хо-
рошая изоляция между отдельными элементами с небольшими паразитными ем-
костями.
В монолитных интегральных схемах имеются как пассивные, так и актив-
ные элементы. В одной кремниевой пластинке одинаковым технологическим про-
цессом создаются транзисторы, диоды, резисторы и конденсаторы, которые
изолированы друг от друга и имеют на поверхности защитный изоляционный
слой. Этот слой защищает элементы интегральной схемы от воздействия окру-
жающей среды и, кроме того, служит основанием для тонкослойных металли-
зированных соединений между отдельными элементами. Технология монолитных
интегральных схем имеет целый ряд достоинств. Она позволяет на основе со-
вершенно новых принципов создавать схемы с очень выгодными свойствами,
максимально уменьшать размеры схемы, увеличить быстродействие и надеж-
ность.
Минимальные габариты важны и с точки зрения экономичности производст-
ва, поэтому схема должна занимать на кремниевой пластинке как можно мень-
шую площадь. Так как площадь, занимаемая транзистором, меньше площади,
необходимой для резистора и конденсатора, то при проектировании полупро-
Йиковых интегральных^ схем пР"аТна ^ск^ньТ^З^’ гдГв™ц£
положная тенденция наблюдается в схемах на дискретных элементах, где в це-
ЛЯХ экономии число используемых транзисторов снижается до минимума. Даль-
нейшее уменьшение занимаемой площади и числа металлизированных соедине-
' ний обеспечивают различные специальные системы транзисторов и диодов, кото-
пые могут быть созданы в одной изолированной области интегральной схемы.
Это наппимеп транзисторы с общей коллекторной областью для большего
числа баз транзисторы с Общей бавой для большого числа эмиттеров или кол-
лекторов системы диодов, которые, в принципе, представляют собой комбина-
ции интегральных элементов и интегральных внутренних соединений.
Эти возможности в значительной мере способствовали созданию совершен-
но новых схем, для которых характерно большое число активных элементов и
минимальное число пассивных. Незначительные размеры позволяют увеличить
' быстродействие при минимальной мощности потерь.
Типичной особенностью монолитных интегральных схем, которая не имеет
аналогии в схемах на дискретных элементах, является возможность возникно-
вения различных паразитных влияний вследствие несовершенства изоляции ин-
тегральных элементов. Это могут быть различные распределенные емкости, не-
желательные паразитные диоды, паразитные транзисторы типов р-п-р, п-р-п и
даже элементы типов р-п-р-п, п-р-п-р. Поэтому монолитная интегральная схема
должна быть построена так, чтобы паразитные элементы по возможности не
возникали, а если этого нельзя избежать, их влияние на работу схемы должно
быть минимальным.
На одной кремниевой пластинке может быть создано несколько схем, не
зависящих друг от друга или соединенных таким образом, чтобы они состав-
ляли схему, выполняющую более сложные функции, чем базовые схемы. Эта
пластинка обозначается как электронный интегральный элемент. В зависимости
от степени интеграции такие элементы делятся на три группы. Первую группу
с небольшой степенью интеграции характеризуют схемы на уровне основных
цепей. В зависимости от сложности на одной пластинке размещается одна схема
или несколько простых одинаковых схем, максимум десять. Вторую группу со
средней степенью интеграции характеризует большее число схем, 10—100, ко-
торые соединяются между собой таким образом, что составляют функциональ-
ную схему иа уровне субсистем, например двоичные счетчики, сдвиговые ре-
гистры, сумматоры и т. п. Третью группу с высокой степенью интеграции со-
ставляют функциональные схемы на уровне систем с числом основных схем,
превышающим 100.
Монолитные интегральные схемы и схемы на тонких и толстых пленках
могут хорошо дополнять друг друга. Например, на .изолированной поверхности
монолитных интегральных схем с помощью пленочной технологии могут быть
созданы пассивные элементы. И наоборот, на изолированной поверхности ин-
тегральных схем на тонких или толстых пленках могут монтироваться монолит-
ные интегральные схемы. Естественно, что такие комбинации требуют допол-
нительных затрат, связанных с дополнительными производственными процесса-
ми, однако они позволяют оптимизировать схемы.
Гибридные интегральные схемы представляют собой разнообразные комби-
нации монолитных интегральных схем, интегральных схем на тонких и толстых
пленках, пассивных и активных дискретных элементов, размещенных и соеди-
ненных между собой на изолирующем основании. Техника гибридных схем
очень гибкая, она обеспечивает интеграцию самых разнообразных схем и реа-
лизацию специальных требований, которые связаны, например, с исключением
взаимных паразитных влияний между критическими частями схемы, с большой
мощностью потерь активных элементов, с маленьким разбросом параметров пас-
сивных элементов и т. п.
1.2. ОСНОВНЫЕ ЦИФРОВЫЕ СХЕМЫ
Цифровые схемы состоят из пассивных и активных элементов, соединенных
Между собой таким образом, чтобы полученная схема .выполняла требуемые
Функции. Пассивные цифровые схемы, например логические схемы и матрицы
7
на диодах или резисторах, ключи и другие подобные схемы, работают всегда
совместно с активными полупроводниковыми элементами, усиление по мощности
которых обеспечивает восстановление формы сигнала, искаженной при прохож-
дении его через пассивные элементы. В цифровых схемах могут быть использо-
ваны как биполярные, так и униполярные активные полупроводниковые эле-
менты. Биполярные элементы — это транзисторы с плоскостными переходами
типов п-р-п и р-п-р, находящие широкое применение в схемах на дискретных
элементах и в интегральных схемах. Униполярные элементы управляются элект-
рическим полем, они применяются, главным образом, в исполнении металл —
окисел — полупроводник и обозначаются сокращенно МОП. Цифровые схемы
на элементах типа МОП выполняются как интегральные схемы и имеют специ-
фические особенности. Материал данной книги излагается в основном на при-
мерах схем на биполярных транзисторах типа п-р-п.
Наибольшее распространение получили схемы с общим эмиттером (рис. 1.1а).
Коэффициент усиления тока и напряжения такой схемы больше единицы, а
уровень сигнала на выходе инверсен по отношению к уровню сигнала на входе.
Рис. 1.1. а) Схема с общим эмиттером; б) эмиттерный
повторитель в) схема с общей базой
Если иа входе уровень Н соответствует примерно нулевому потенциалу, то на
выходе будет уровень В, соответствующий положительному напряжению, и на-
оборот.
Таким образом, схема с общим эмиттером работает как усилитель мощ-
ности с инвертированием выходного сигнала и с точки зрения входных и вы-
ходных уровней является инвертором. Если обозначить усилитель треугольни-
ком, а уровень Н маленьким кружком, то инвертор можно обозначить двояко,
как показано на рис. 1.1а справа, в зависимости от того, считается активным
уровень В или Н. Понятие активности связано с предполагаемым состоянием
покоя цепи. Если это состояние определяется входным уровнем Н, то активный
входной уровень В вызовет появление на выходе активного уровня Н. Вход
треугольника в этом случае обозначается без кружка, а выход —с кружком.
И наоборот, если состояние покоя определяется входным уровнем В, то актив-
ный входной уровень Н вызовет переход выхода на активный уровень В. Вход
треугольника обозначается в этом случае кружком, а выход —без кружка.
Н Понятие уровней Н и В относительно, под ним подразумевается лишь раз-
личение двух дискретных уровней сигнала без учета конкретных величин на-
пряжений или токов; например, +0,5 В = Н, +5 В = В; или +0,5 В=В, —5 В =
= Н; или —5 В = В, —10 В = Н и т. п. Из этих примеров видно, что более по-
ложительное напряжение определяем как относительно высокое с уровнем В,
а более отрицательное определяем как относительно низкое напряжение с
уровнем Н.
В схеме с общим коллектором (рис. 1.16) транзистор работает как эмит-
терный повторитель без инвертирования выходного сигнала. Основной особен-
ностью этой схемы являются большое входное сопротивление .и маленькое вы-
ходное, коэффициент усиления тока больше единицы, а напряжения меньше
единицы. Реже всего используется схема с общей базой '(рис. l.ile), она имеет
очень маленькое входное сопротивление, большое выходное, коэффициент усиле-
ния тока меньше единицы, а напряжения больше единицы. Основные схемы на
транзисторах р-п-р аналогичны перечисленным и отличаются только обратной
полярностью сигналов.
В зависимости от режима работы в обоих граничных состояниях транзис-
тора, соответствующих уровням сигнала Н и В, цифровые схемы разделяются
на три группы.
В первую группу включены так называемые насыщенные схемы, характе-
ризуемые тем, что в одном из крайних состояний транзистор работает в области
насыщения. Этой области соответствует режим, в котором оба перехода — эмит-
терный и коллекторный — имеют смещение в проводящем направлении. В прос-
той схеме на рис. 1.2а достаточное насыщение будет обеспечено в случае, если
Рис. 1.2. а) Обеспечение насыщения
транзистора в установившемся со-
стоянии; 6) временное увеличение
глубины насыщения транзистора за
счет PC связи; в) классическая схе-
ма с нелинейной отрицательной об-
ратной связью для ограничения на-
сыщения транзистора; г) ограниче-
ние насыщения транзистора с по-
мощью диода Шоттки
коэффициент усиления тока транзистора Р будет значительно больше коэффи-
циента усиления тока в схеме В, зависящего от величин сопротивлений резисто-
ров рб и рк_ для кремниевых транзисторов типичны следующие напряжения
В состоянии насыщения: <Л>.ОЕ=0,7 В и Пн.е.в=0,2 В. Схема на рис. 1.26 обыч-
но используется с дискретными элементами При положительном изменении
входного управляющего напряжения транзистор временно перейдет в область
глубокого насыщения под влиянием большого тока, идущего в базу транзисто-
ра через конденсатор, включенный параллельно резистору Ре- Это сокращает
время перехода в насыщенное состояние. В установившемся режиме глубина
насыщения транзистора зависит от .величины тока, текущего в базу через Re-
Схемы с управляемым насыщением отличаются тем, что глубина насыще-
ния автоматически ограничивается до минимально допустимой величины. Так
как время переключения из области насыщения в область отсечки увеличивает-
ся на время, необходимое для рассасывания избыточного заряда, накапливаю-
щегося при насыщении в базе и коллекторе, то схемы с управляемым насыще-
нием обеспечивают большие скорости переключения. Для управления насыще-
нием на входах схем используются диоды, ограничивающие накопление большо-
го избыточного заряда в транзисторах. Принцип управляемого насыщения был
разработан для схем на дискретных элементах, однако он может быть исполь-
зован для увеличения скорости переключения и в интегральных насыщенных
схемах.
На рис. 1.2в представлена классическая схема с нелинейной отрицательной
обратной связью, используемая .в схемах на дискретных элементах. Большая
часть избыточного тока возбуждения проходит в цепь коллектора через герма-
ниевый диод, благодаря чему автоматически ограничивается величина избыточ-
ного заряда в транзисторе. Однако эта схема обеспечивает увеличение скорости
переключения только при использовании достаточно быстродействующих дио-
дов. В схеме на рис. 1.2г увеличение скорости переключения интегральных на-
сыщенных схем достигается за счет применения диода с барьером Шоттки.
В ненасыщенных схемах транзисторы работают в линейной активной об-
ласти. Стабильные перепады цифровых сигналов обеспечиваются переключе-
нием эмиттерного тока строго определенной величины. Такие схемы обычно на-
зывают схемами с эмиттерной Связью или переключателями тока. Так как
транзисторы работают в ненасыщенном состоянии и перепады цифровых сигна-
лов между уровнями Н и В составляют порядка десятых вольта, то такие схе-
мы позволяют достигать самых высоких скоростей переключения.
В другом крайнем состоянии транзистор работает вблизи или в самой об-
ласти отсечки. Основные способы запирания транзистора показаны на рис. 1.3а.
При определенном запирающем напряжении перехода эмиттер — база (около
Рис. 1.3. а) Основные способы запирания транзистора; б) запирание транзис-
тора с помощью источника запирающего напряжения; в) запирание транзистора
в случае непосредственной связи; г) улучшение запирания транзистора с по-
мощью кремниевого диода; <3) с помощью перехода эмиттер база транзис-
тора Ti
О 1 В) эмиттерный ток /э=0, а через коллектор и базу протекает незначитель-
ный обратный ток /к.б.о- Транзистор ® этом случае полностью заперт. Во всех
остальных схемах на рис. 1.3а через коллектор протекает ток больший, чем
/к б.о- Наихудший вариант с точки зрения запирания представляет случай с
отключенной базой при 7б = 0, когда величина тока коллектора /к.эо^р/к в.о
зависит от коэффициента усиления тока транзистора. На рис. 1.36 представле-
на типичная схема, используемая для полного запирания транзистора в схемах
на дискретных элементах. В интегральных схемах с одним напряжением пита-
ния транзисторы работают в области неполного запирания. В схеме на
рис. 1 Зв обеспечивается хорошее запирание транзистора Т2, если на выходе
насыщенного транзистора 7\ напряжение составляет 0,1—0,2 В. При большем
значении входного напряжения, соответствующем уровню Н, хорошее запира-
ние транзистора обеспечивается кремниевым диодом Д (рис. 1.3г). Если на
диоде в прямом направлении имеется напряжение 0,7 В, то транзистор надеж-
но заперт и при входном напряжении 1 В. Такую же функцию выполняет пере-
ход эмиттер — база транзистора 7\ в схеме на рис. 1.36.
Соединение транзисторов в определенной схеме между собой обеспечи-
вается путем непосредственной связи, связи через пассивные элементы и связи
через активные элементы. Такое соединение очень важно, так как оно увели-
чивает функциональные возможности схемы. В схеме с параллельным включе-
нием транзисторов на рис. 1.4а уровень В на общем коллекторном выходе будет
Рис. 14. а) Парал-
лельное включение
транзисторов; б) по-
следовательное вклю-
чение транзисторов;
в) эмиттерная связь;
г) принцип переклю-
чения тока
только в том случае, если на входах обоих транзисторов будет уровень Н.
В схеме с последовательным включением транзисторов на рис. 1.46, наоборот,
на выходе Т2 уровень Н имеет место только тогда, когда на входах обоих
транзисторов имеется уровень В. Схема с эмиттерной связью на рис. 1.4в яв-
ляется, в принципе, комбинацией схем с общим коллектором и с общей базой.
Благодаря наличию общего резистора Л?а оба эмиттера оказывают друг на дру-
га влияние в зависимости от величины управляющих сигналов иа обоих вхо-
дах. Такая схема, в которой транзисторы могут работать как в насыщенном,
так и ненасыщенном состоянии, находит широкое применение в различных циф-
ровых схемах и прежде всего при создании самых быстродействующих цифро-
вых скем типа ЭСЛ, использующих транзисторы в ненасыщенном состоянии.
Принцип включения таких схем показан на рис. 1.4г. В общем — это управляе-
мый током дифференциальный усилитель, который сравнивает уровень сигнала
«а входе 7\ с постоянным уровнем опорного напряжения на входе Тг. Резис-
11
тор Д3 с напряжением — Е представляет собой источник тока, протекающего
через Т1 или Т2, в зависимости от того, на базе какого из транзисторов более
положительное напряжение. Если иа базе транзистора Tt имеется уровень Н,
более отрицательный, чем уровень опорного напряжения на базе Тг, то ток
протекает через Т2, а транзистор Т\ заперт. И наоборот, если на базе ТА имеет-
ся уровень В, более положительный, чем уровень опорного напряжения, то ток
проходит через Те, а транзистор 7S заперт.
На рис. 1.5 представлены различные возможные связи между коллектором
управляющего транзистора и базой управляемого транзистора. В зависимости
от способа связи используются следующие обозначения отдельных схем:
Рис. 1.5. Связь между коллектором управляющего транзистора и базой управ-
ляемого транзистора в схемах:
а) НСТЛ; б) РТЛ; в) РКТЛ; г) РРТЛ; <Э) ДРТЛ; е) ДРТЛ; ж) ДТЛ;
з) ТТЛ
НСТЛ — транзисторные логические схемы с непосредственной связью. Как
видно из рис. ,1.5а, элементами этих схем являются транзисторы и коллектор-
ные резисторы. В связи с целым рядом серьезных недостатков эти схемы не
используются в качестве основных блоков цифровых систем. Однако сам прин-
цип непосредственной связи используется во многих схемах на дискретных
элементах и особенно в интегральных схемах;
p'j'Jf_транзисторная логическая схема с резистивной связью. Принцип по*
строения схемы представлен на рис. 1.56. Эти схемы находят применение в це-
пях на дискретных элементах и в интегральных схемах;
РЕТ Л транзисторная логическая схема с резистивной связью и с уско-
ряющим конденсатором. Схема представлена иа рис. 1.5в, она используется
преимущественно с дискретными элементами. Конденсатор, включенный парал-
лельно резистору возбуждения базы, обеспечивает большое переходное пере-
возбуждение транзистора и значительное сокращение времени переключения.
В интегральной технике этот принцип используется для создания схем с очень
малой мощностью потерь, так как для получения такого же времени переклю-
чения, как в схемах РТЛ, могут быть применены резисторы связи со значи-
тельно большим сопротивлением;
РРТЛ — транзисторная логическая схема с многократными резистивными
связями. Принцип его действия показан на рис. 1.5г. Схема обеспечивает эко-
номичное включение дискретных элементов и смешанных интегральных схем;
ДРТЛ—транзисторная логическая схема с диодно-резистивными связями.
На рис. 1.55 и е представлены два возможных варианта этой схемы, чаще
используется включение, показанное на рис. 1.5<Э. Для сокращения времени
переключения параллельно сопротивлению возбуждения базы подключаются
конденсаторы (ДРЕТЛ) подобно схемам РЕТЛ. Оба варианта используются в
схемах иа дискретных элементах;
ДТЛ — транзисторная логическая схема с диодными связями, способ по-
строения схемы показан на рис. 11.5м:, его можно рекомендовать главным об-
разом для интегральных схем;
ТТЛ — транзисторная логическая схема с транзисторными связями. Как
видно из рис. 1.5з, элементом связи здесь является транзистор с несколькими
эмиттерами. Использование такой схемы на дискретных элементах было бы
очень дорого, поэтому она находит применение исключительно в интегральных
схемах. Реализуемая каждой из этих схем логическая функция выражается
зависимостью выходных уровней сигналов от входных подобно тому, как это
сделано для рассмотренных выше схем рис. 1.1. Перечень функций отдельных
схем с соответствующими обозначениями представлен в табл. 1.1. Основным
символом обозначений является сегмент, символ функции ИЛИ отличается от
символа функции И тем, что входы заходят внутрь сегмента. Символом уров-
ня 'Н является кружок. Символам, выражающим функции отдельных схем, соот-
ветствуют определенные функциональные таблицы, задающие зависимость уров-
ня выхода F от уровней входов X и Y.
Рассмотрим, например, функцию пассивной схемы ДЛ (первая строка).
Согласно таблице уровней на выходе F будет уровень В только в том случае,
если одновременно на обоих входах — X и У — будет уровень В. Если считать
активным уровень В, то функция схемы будет обозначена как символ И без
кружка. Из таблицы уровней далее следует, что на выходе F будет уровень Н
тогда, когда уровень Н имеется иа входе X, или на входе У, или на обоих
одновременно. Считая активным уровень Н, функцию схемы можно обозначить
символом ИЛИ с кружками на обоих входах и на выходе. Аналогично можно
получить символы всех остальных схем, например, схемы ДТЛ (7-я строка
табл. 1.1). Согласно таблице уровней на выходе F будет уровень Н только
тогда, когда одновременно на обоих входах — X и У — имеется уровень В.
Считая, что выход достигнет активного уровня Н при активных уровнях В иа
входах, получим символ И с кружком на выходе.
Кроме того, из таблицы уровней следует, что уровень В на выходе F воз-
можен в том случае, если на входе X, или на входе У, или на обоих одновре-
менно имеется уровень Н. Предполагая, что на входах имеется активный уро-
вень Н, который обеспечит активный уровень В на выходе, функцию схемы
можно изобразить символом ИЛИ с кружками на входах. Такой способ интер-
претации функций цифровых схем имеет ряд преимуществ с точки зрения на-
глядного изображения и чтения функций логических схем.
Для взаимного соединения схем большое значение имеет способ нагрузки
их выходов, в зависимости от которого различают схемы, дающие ток на вы-
ход управляющей схемы, и схемы, потребляющие ток с ее выхода.
Таблица 1.1. Перечень функций отдельных схем
Вид схем Тип Графическое изоЕрижение Функ- ция И Функ- ция ИЛИ XYF N ПП.
ПассиВные ДЛ х—к г-к zD— HHH HBH BHH BBB
HHH HBB BHB BBB
дл Y—р 3V" ф— 2
На дискрет- ных элемен- тах ДРТЛ (ДРЕТЛ) JL+E r-l<j-U4— r¥f ; Jf— F 3V- ф- hhb HBB BHB BBH 3
ДРТЛ (ДРЕТЛ) «— уСф» 1 *т— ИЕ Jf—F 3)~ ~ф>- HHB HBH bhh 4
BBH
РРТЛ Л—н—h У—1—ь l+E V—F j)- ф»- HHB HBH BHH I BBH 5
Ин те грань - ныв схемы РТЛ (РЕТЛ) j+E —+—F Y 3)” ~[У- HHB HBH BHH BBH в
ДТЛ Д'-KI—F ГЕ Jf—F ф— HHB hhb BHB BBH 7
ТТЛ J 3V- ф— hhb HBB BHB BBH e
эсл н-з— ~~Ф XYEfFi HHBH HBHB BHHB 9
П Я -ff— BBHB
В первом случае ток со входов соответствующих схем подается на выходы
всех предыдущих однотипных схем с уровнем Н. Входы управляемой схемы
представляют нагрузку, подающую ток на выходы управляющих схем. Во вто-
ром случае входы управляемых схем потребляют ток с выходов управляющих
схем того же типа с уровнем В.
К группе схем, которые потребляют ток с выхода предыдущей схемы, при
уровне В принадлежат все схемы типов РТЛ, РЕТЛ, РРТЛ и схемы типов
ДРТЛ, ДРЕТЛ четвертой строки табл. 1.1. Примеры режимов работы пред-
ставлены на рис. 1.6а. При входном уровне Н транзистор Т1 заперт и с его
Рис. 1.6. а) Схема, использующая принцип потребления тока с выхода при
уровне В; б) схема, работающая на принципе подачи тока на выход при уров-
не Н; в) рабочие условия при соединении схем, использующих оба принципа
выхода с уровнем В потребляют ток базы всех подключенных транзисторов: Гк
и т. д. С увеличением числа этих транзисторов напряжение, соответствующее
уровню В, на выходе 7\ падает, так как увеличивается общий потребляемый
ток, протекающий через резистор Rv. Изменение уровня В на выходе можно
ограничить путем уменьшения сопротивления iRK и с помощью вспомогательных
стабилизирующих цепей. С уменьшением сопротивления RK увеличивается ток,
текущий через транзистор в насыщенном состоянии.
К группе схем, подающих ток на выход управляющей схемы, принадлежат
все схемы типов ДТЛ, ТТЛ и ДРТЛ, ДРЕТЛ ® третьей строке табл. l.'l. На
рис. 1.66 представлены рабочие условия схемы типа ДТЛ. Если на обоих вхо-
дах транзистора имеются сигналы уровня В, то на выходе будет сигнал
Уровня Н и выход будет нагружен током, поступающим со входа следующей
схемы. Ясно, что сопротивление резистора i/?K должно быть как можно больше
Для того, чтобы к выходу могло быть подключено максимальное число входов,
следующих схем. При данном сопротивлении J?K нагрузка выхода, а значит, в
транзистора Tt постепенно возрастает с увеличением числа подключенных вхо-
дов следующих схем, в то время как в схеме рис. 1.6а нагрузочный ток Ti и
15
состоянии насыщения-постоянен и не зависит от числа подключенных к выхо-
ду схем.
Если на одном входе ТА (рис. .1.66) имеется уровень Н, то^ транзистор за-
пирается и с его выхода с уровнем В снимается лишь небольшой обратный ток
входных диодов последующих схем. Обратные токи входных диодов следующих
схем оказывают лишь незначительное влияние на выходной уровень В, поэто-
му сопротивление резистора Rv может быть значительно больше, чем в схеме
иа рис. 1.6а.
В связи с большой разницей рабочих условий взаимное включение схем
этих типов связано с затруднениями. Рассмотрим, например, включение схем
РТЛ и ДРТЛ согласно рис. 1.6в. Предположим, что каждая схема составлена
так, что она может работать со схемами собственного ряда. Если на входе
схемы имеется уровень Н, то через коллекторное сопротивление RKi проходит
только обратный ток подключенного диода. Однако при входном уровне В
транзистор ТА находится в насыщенном состоянии и нагружен не только током,
протекающим через коллекторное сопротивление RKi, но и дополнительным
током со входа следующей схемы, на который схема РТЛ не рассчитана.
На практике оба принципа используются в схемах на дискретных элемен-
тах и в интегральных схемах. Однако в наиболее распространенных цифровых
схемах используется принцип подачи тока на выход при уровне Н, так как ои
более выгоден с точки зрения нагрузки выхода и позволяет строить сложные
устройства, пользуясь простыми правилами взаимного соединения Схем.
В зависимости от скорости заряда конденсаторов, подключенных к выходу,
различают схемы с пассивным и активным выходами. В первом случае нагру-
зочный конденсатор заряжается через сопротивление RK (рис. 1.7а). В простой
Рис. 1.7. а) Пассив-
Ifный выход С нагру-
зочным конденсато-
ром; б) эквивалент-
ная схема; в) пас-
сивный выход с огра-
в) ничительным диодом
эквивалентной схеме на рис. 1.76 переключатель П, включенный последователь-
но с резистором Гк.э, представляет выходную цепь транзистора. При переклю-
чении транзистора в насыщенное состояние, т. е. при замыкании переключате-
лей П, нагрузочный конденсатор быстро разряжается через сопротивление тран-
зистора Гк.э 10 Ом. Ток, протекающий через транзистор в насыщенном состоя-
нии, не должен превышать максимально допустимую величину 7М. Поэтому при
данных напряжении Е и токе 1Ы коллекторное сопротивление может иметь ми-
нимальное значение RK=E/IM. При запирании транзистора, т. е. при размыкании
переключателя П, нагрузочный конденсатор заряжается через сопротивление
Rv и выходное напряжение возрастает по экспоненциальному закону, стремясь
к Е с постоянной времени:
7?КСН = (Е/7М)СН. (1.1)
Отсюда вытекает, что при данной емкости нагрузочного конденсатора Св время,
за которое выходное напряжение возрастает с уровня Н до уровня В, будет
тем меньше, чем меньше величина сопротивления RK, т. е. чем меньше напря-
жение Е и чем больше ток /м. Соотношение (1.1) лежит в основе расчетов
специальных схем, предназначенных для возбуждения больших емкостных на-
грузок, схем возбуждения длинных линий и т. п. Для увеличения скорости
заряда нагрузочных конденсаторов выгодно уменьшать величину коллекторного
сопротивления Дн. Однако ряд факторов ограничивает минимальное значение
этого сопротивления и в основных схемах цифровых рядов приходится иметь
дело со сравнительно большим временем переключения с уровня Н на уро-
вень В. В схемах на дискретных элементах это время может быть сокращено
с помощью цепи ограничения на диоде (рис. 1.7в). Однако в интегральных схе-
мах, имеющих только одно напряжение питания, значительно более выгодно
использовать активный выход.
Схема с активным выходом показана на рис. 1.8а. Под активным выходом
имеется в виду выход, обеспечивающий ускоренный заряд нагрузочного конден-
сатора через активный элемент. Роль такого элемента на рис. 1.8а выполняет
Рис. 1.8. а) Принцип включения с активным выходом; б, в) обеспечение запи-
рания транзистора Т3 диодом Д; а) активный выход с составным транзистором
транзистор Тз- При уровне В на входе' транзистора Ti в насыщенном состоя-
нии будут транзисторы Ti и Гз, а транзистор Тз должен быть заперт. Для обес-
печения запирания Тз иа практике используется диод Д, включенный последо-
вательно с эмиттером или с базой транзистора Тз по схемам на рис. 1.86, в.
Составной транзистор в схеме рис. 1.8г используется в схемах с очень большим
быстродействием.
Принцип действия всех схем в основном одинаков. Рассмотрим, например,
схему на рис. 1.86. При запирании транзистора 7’|, а значит, и транзистора Тг
нагрузочный конденсатор быстро заряжается через небольшое сопротивление Гз
и ограничительный резистор R с сопротивлением порядка 100 Ом. Использова-
ние активного выхода характерно для быстродействующих схем типа ТТЛ. В
интегральных схемах других типов и в схемах на дискретных элементах исполь-
зуются специальные способы построения активного выхода.
Кроме рассмотренных схем, предназначенных для различного числа управ-
ляющих входов, для расширения возможностей цифровых схем используются
триггеры, мультивибраторы, усилители мощности и т. п.
1.3. РАЗВЕТВЛЕНИЕ ВХОДОВ И ВЫХОДОВ ЦИФРОВЫХ СХЕМ
На рис. 1.9а представлен пример взаимного включения цифровых схем. К
выходу схемы X, имеющей т входов, подключено п схем того же типа. Каж-
дая из этих схем может иметь свое число входов, а к выходу каждой схемы
может быть подключено различное число последующих схем. Все эти схемы
должны быть составлены таким образом, чтобы они могли работать совместно
Рис. 1.9. а) Взаимное соединение цифровых схем; б) рабочие условия с точки
зрения разветвления выхода; в) схема с разветвлением входа т и разветвле-
нием выхода п; а) обозначение входа и выхода единичными нагрузками
друг с другом и чтобы правила их взаимного включения были как можно
проще. При составлении этих правил исходят из основных схем цифровой се-
рии, которые получили наибольшее расиространение.
Основной характеристикой данных схем является коэффициент разветвле-
ния их входов и выходов. Под коэффициентом разветвления входов понимается
число отдельных входов, с помощью которых схема может быть подключена
к выходам схем того же, типа. Под разветвлением выходов подразумевается
число входов подобных схем, которые могут быть подключены к выходу одной
схемы. Обратим внимание на то, что в этих определениях не учитываются ве-
личины входных и выходных токов.
Рассмотрим, например, схемы двух инверторных элементов на рис. 1.96, ис-
пользующих принцип подачи тока на выход при уровне Н. Если иа всех трех
входах схемы А имеется уровень В, то на каждый вход поступает маленький
ток /вх.в, а иа выходе имеется уровень Н. Поэтому на выход поступают боль-
шие .нагрузочные токи /вх.н от входов всех подключенных схем, и общий на-
грузочный ток выхода равен /Вых.н=2/Вх.н. Так как на одном из входов схе-
мы В имеется уровень Н, то с его выхода с уровнем В каждая последующая
схема потребляет малый ток /вх.в<^вх.н. Ясно, что правила включения зна-
чительно упростятся, если как можно большее число элементов будет имел
одинаковые токи /ВЫ1.н, /вх.н, /вых.в и /Вх.в, определенные при одинаковых
рабочих условиях. В этом случае каждая схема будет характеризоваться коэф-
фициентами разветвления входов т и разветвления выходов п (рис. 1.9в).
18
Например, для схем ТТЛ типа SJM74 7вых.н='.16 мА, 7Вх.н = 1,6 мА,
7вых.в=400 мкА, /вх.в=40 мкА. При выходном уровне Н коэффициент раз-
ветвления выхода будет
ПН = ^вых.Н^вх.Н = Ю^вх.Н /Азх.н = Ю. (1 .2)
а при выходном уровне В
пВ = 4ых.В /Лзх.в — 1%зх.В /Лзх.в = 10- (1 -3)
Так как значение коэффициента разветвления в обоих случаях одинаково, тс
справедливо, что
п = ^вых.Н /^вх.Н = ^вых.В /^вх.В = Ю. (1.4)
Токовую нагрузку схемы характеризуют коэффициенты входной нагрузки
и нагрузочной способности. Коэффициент входной нагрузки зависит от величи-
ны тока, протекающего через один вход при заданных рабочих условиях, if
наиболее часто используемых схем коэффициент входной нагрузки выбирается
равным единице и представляет собой единичную входную нагрузку (или прос-
то единичную нагрузку).
Коэффициент нагрузочной способности определяет число единичных нагру-
зок, которые могут быть подключены к выходу при заданных рабочих усло-
виях. В представленном выше примере в качестве единичной нагрузки можнс
рассматривать оба тока — /Вх.н и /Вх.в- Цифра 1 на входах на рис. 1.9а озна-
чает в этом случае единичную входную нагрузку, а 10 означает, что к выходу
можно подключить 10 единичных нагрузок. В единичных нагрузках выражают
величины нагрузок схем соответствующих рядов. Эти так называемые относи-
тельные нагрузки выражаются числом, кратным единичной нагрузке.
Пример представлен на рис. 1.10. К выходу схемы типа А можно подклю-
чить 10 схем типа А, или 8—-типа В, или 40 схем типа С. Точно так же к
0,25,
0,25
0,25
0,25
С
2,5 0,2^~\2,5
С
Рис. 1.10. Определение входов и выходов с помощью относительных на-
грузок схем, управляемых с выхода схемы:
л) А; б) В; в) С
19
выходу схемы типа В можно подключить 10 схем типа В, или <12 схем типа
А, или 50 схем типа С. Схема типа С имеет меньший коэффициент нагрузочной
способности. Коэффициент 2,5 достигается в случае совместной работы схем
типа С; при подключении к выходу схем типа А или В коэффициент равен 1,25,
т. е. к выходу схемы типа С можно подключить 10 схем типа С, или одну схе-
му типа А, или одну схему типа В.
Более эффективное использование схем достигается при более сложном
способе определения нагрузки входов и выходов, при котором входные и вы-
ходные токи выражаются с помощью относительных нагрузок для обоих уров-
ней сигнала — Н и В. Число схем, которые могут быть подключены к выходу,
ограничено или коэффициентом выхода пв при уровне Н или коэффициентом
«в при уровне В. Пример рассчитанных таким образом схем представлен иа
рис. 1.11а. В качестве единичной нагрузки при уровне В рассматривается вход-
ЦН-ехн
Дг-|
wjttA.
А \-200[120
' 20/10
Рис. 1.11. а) Определение входов и выходов с помощью относительных нагру-
зок при уровнях В и Н; б) управление схемы С с выхода схемы Л; в) управ-
ление схемы В с выхода схемы С
ной ток /вх.в схемы типа С, а в качестве единичной нагрузки при уровне Н —
входной ток /Вх.н схемы типа В. В примере иа рис. 1.116 к выходу схемы А
подключены входы схем С. При уровне В коэффициент разветвления выхода
лв=200/1 =200, при уровне Н коэффициент разветвления выхода пв= 120/10=
=<12, т. е. число схем С, которые можно подключить к выходу схемы А, огра-
ничено рабочими условиями при уровне Н величиной 12. И наоборот, в схеме
на рис. l.lle число схем В, которые можно подключить к выходу схемы А,
ограниченно рабочими условиями при уровне В.
Пока что мы рассматривали нагрузки, которые соответствуют установив-
шимся режимам работы схемы. На практике нужно принимать во внимание и
динамические нагрузки, например входные емкости триггеров и т. п. Динамиче-
ские нагрузки могут оказывать значительное влияние на выходные характерис-
тики схем и ограничивать число единичных статических нагрузок, которые
можно подключить к выходу.
1.4. ВРЕМЯ ПЕРЕКЛЮЧЕНИЯ И ЗАДЕРЖКА СИГНАЛА
Быстродействие цифровой схемы зависит от ее времени переключения, т. е.
от времени, необходимого для перехода выхода с уровня Н на уровень В и
наоборот, и, главным образом, от задержки сигнала. В идеальном случае при
скачкообразном изменении входных и выходных уровней задержка сигнала
определяется как время, которое пройдет с момента скачкообразного измене-
ния на входе схемы до момента появления скачкообразного изменения на ее
выходе.
20
Временные соотношения представлены на рис. 1.12а. Обычно рассматрива-
ются уровни, соответствующие 10—90% динамического диапазона сигнала.
У быстродействующих интегральных схем время переключения сравнительно"
мало зависит от характера входного сигнала. Нагрузочные емкости увеличи-
вают время переключения, в течение которого происходит их заряд. При вы-
Рис. 1.12. а) Определение времени /°-1, Z1-0; ,б) задерж-
ка /,'<,зД; в) задержка /•’Чд.р, /,,озд.р
боре схем для построения системы следует учитывать, что чем меньше время
их переключения (особенно схем с активным выходом), тем большие помехи
возникают в системе.
При построении систем с высокой рабочей частотой наиболее важным па-
раметром цифровой схемы является время задержки распространения сигнала.
Оно складывается из так называемой начальной задержки под влиянием вход-
ных емкостей, из задержки под влиянием конечных значений времени /°’1 и
Z1’0 и задержки, связанной с наличием избыточного заряда в насыщенных
схемах. Измерение этих частичных задержек и определение результирующей
задержки путем арифметического сложения затруднительно. С точки зрения
использования схем важна только результирующая задержка, которая может
быть определена сравнением входного и выходного сигналов.
На рис. 1.126 представлена задержка выхода Р-Озд при переходе с уров-
ня В на уровень Н и /<,-1зд при переходе с уровня Н на уровень В. Эта за-
держка определяется при разных уровнях входного и выходного сигналов.
С этой точки зрения более выгодно определение задержки распространения
сигнала /,,0зд.р при переходе с уровня В’ на уровень Н и при обратном пере-
ходе (рис. 1.12в). Эта задержка определяется при одинаковых уровнях вход-
ного и выходного сигналов. В зависимости от типа сигнала определение за-
держки распространения производится иа уровне 50% амплитуды сигнала 'иля
21
на пороговом уровне Т, при котором схема .изменяет свое состояние. На прак-
тике задержка распространения сигнала ^зд.р.ср определяется обычно как сред-
нее арифметическое величин задержек ^°-13д.Р и /*’°зд.р:
/°-1 4-?'°
_ зд.р Г‘зд.р
"зд.р.ср — 9
(1.5)
Измерение задержки иа одной инвертирующей схеме может быть крити-
ческим, если выходное напряжение вблизи уровня Т .изменяется медленно.
Рис. 1.13. Определение задержки
распространения
В таком случае задержку передачи можно
определить сравнением входного и выход-
ного сигналов пары схем, включенных кас-
кадно. Как видно из рис. 1.13, задержка
распространения определится по двум при-
мерно одинаковым по форме, но сдвину-
тым во времени сигналам. Если схемы — В
й С — имеют одинаковые свойства и ра-
ботают в одинаково заданных условиях, то
должно быть Л1 = £з2=2/зд.р.ср. Результаты
измерения величины 2/3д.р.ср точнее при
более крутых фронтах входного и выходно-
го сигналов.
Величина задержки передачи /зд.р.ср
зависит от многих факторов. В любом
случае наибольшее влияние оказывает
внешняя емкостная нагрузка выхода, в за-
висимости от типа схемы в большей или
меньшей мере проявляется влияние раз-
ветвления входа и выхода, величины на-
пряжения питания .и температуры окружающей среды. Их влияние будет рас-
смотрено в главах, посвященных отдельным типам схем.
1.5. ПЕРЕДАТОЧНЫЕ ХАРАКТЕРИСТИКИ
ЦИФРОВЫХ СХЕМ
Для оценки свойств цифровой схемы очень удобно использовать переда-
точную характеристику, отражающую зависимость выходного напряжения 67Вых
от входного 67вк. По виду типовых передаточных характеристик (рис. 1.14)
цифровые схемы делятся на четыре группы:
а) схемы без инверсии выходного сигнала и без усиления. Это, например,
диодные схемы и некоторые специальные схемы с эмиттерными повторителями.
Крутизна передаточной характеристики во всем рабочем диапазоне меньше
единицы;
б) схемы с инверсией выходного сигнала и без усиления. Такие схемы на
практике обычно не применяются;
в) схемы без инверсии выходного сигнала и с усилением. Это различные
схемы с транзисторными усилителями. В средней части рабочего диапазона
крутизна передаточной характеристики больше единицы, а .на обоих его кон-
цах меньше единицы;
г) схемы с инверсией входного сигнала и с усилением. Это наиболее рас-
пространенные схемы; типичным примером является простой транзисторный
инвертор, включенный по схеме с общим эмиттером. В определенной средней
части рабочего диапазона абсолютное значение крутизны передаточной харак-
теристики больше, а на обоих его концах — .меньше единицы.
При заданных рабочих точках, соответствующих уровням сигнала Н и В,
можно по передаточным характеристикам анализировать рабочие условия при
распространении сигнала в цепочке цифровых схем. Анализ этих условий очень
важен с точки зрения величин сигналов помех, при которых цифровая схема
•еще может надежно работать. Без схем усиления не может быть построена
цифровая система, так как в ней происходит постепенное уменьшение ампли-
туды сигнала, и в- этом смысле ее можно считать источником помех, включен-
ным между входом и выходом схем с усилением.
нвинБертирунщая
без усилении'
н в
инвертирующая
без усиления
НЕвнвертирующая
с усилением
инвертирующая
с усилением
Рис. 1.14. Передаточные характеристики цифровых схем
Для анализа рабочих условий, соответствующих наихудшему случаю, не-
достаточно типовых передаточных характеристик, представленных на рис. 1.14.
Характеристики отдельных схем одного типа могут значительно отличаться
друг от друга из-за разброса параметров элементов, величины напряжения-
питания, нагрузки выхода, температуры ,н т. п. Результатом влияния всех этих
моментов является определенный разброс передаточных характеристик, кото-
рый может быть определен опытным путем, измерением параметров достаточ-
ного числа схем или анализом схемы с помощью метода Монте-Ка-рло. В этом
случае вместо типовых характеристик на рис. 1.14 рассматриваются две гра-
ничные передаточные характеристики.
1.6. РАСПРОСТРАНЕНИЕ СИГНАЛА
В ЦЕПОЧКЕ ЦИФРОВЫХ СХЕМ
Цифровые системы состоят из большого числа схем одного типа, включен-
ных каска-дно. Для анализа распространения сигнала в цепочке цифровых схем-
целесообразнее всего использовать передаточные характеристики црименяемых-
схем.
На рис. 1.15а приведен пример каскадного включения инвертирующих схем:
с усилением. При входном напряжении на выходе схемы 1 имеется на-
пряжение L/выхл, которое одновременно является входным напряжением схе-
мы 2, и т. д. Схеме 1 соответствует передаточная характеристика
23
Рис. 1.15. а) Каскадное
включение инвертирую-
щих схем с усилением;
6) сходимость сигнала
без изменения состояния
схем; в) сходимость сиг-
нала и изменение состоя-
ния схем
иа рис. 1.156 (сплошная линия). Если ла входе схемы 1 имеется уровень Н,
то на ее выходе будет уровень В. Этим рабочим условиям соответствует точ-
ка А на передаточной характеристике. Если на входе схемы 1 будет уровень В,
то на выходе — уровень Н и рабочим условиям соответствует точка В на не-,
редаточной характеристике.
Рассмотрим теперь рабочие условия схемы 2, имеющей передаточную ха-
рактеристику, подобную характеристике схемы 1. Выходной уровень схемы 1'
является одновременно входным уровнем схемы 2. Если изменить обозначение'
осей иа рис. 1.156 так, чтобы входному напряжению £7ВХ схемы 2 соответство-
вала вертикальная ось, а выходному напряжению ивых — горизонтальная ось,,
то для схемы 2 будет справедлива пунктирная передаточная характеристика,,
являющаяся зеркальным отображением передаточной характеристики схемы 1
относительно оси Пвых=17вх. Обе характеристики пересекаются в точках А
и В, которые соответствуют установившимся режимам работы. Если на входе
схемы 1 имеется уровень Н, а на ее выходе — уровень В, то уровень Н будет'
на входах всех последующих нечетных схем, а уровень В на входах всех по-
следующих четных схем. Рабочие условия всей цепочки схем будут попере-
менно установлены на уровнях Н и В.
Рассмотрим теперь влияние, оказываемое на цепочку напряжением Uвх1 на
входе схемы 1. Учитываем только установившиеся состояния, не принимая во-
внимание скорость изменения напряжения Пвх1 и задержку распространения
в схемах. Если входное напряжение схемы 1 увеличится с величины, соответ-
ствующей уровню Н до величины V'Bxi, то -рабочая точка А переместится в
точку а на сплошной передаточной характеристике.
На выходе схемы 1 будет напряжение L/'bmxi, являющееся одновременно
входным напряжением (Ан схемы 2. Входному напряжению U'Bx2 соответ-
ствует рабочая точка b на пунктирной передаточной характеристике. На выхо-
де схемы 2 будет напряжение U'BaY_2, являющееся одновременно входным на-
пряжением и'Вхз схемы 3. Входному напряжению U'-вхз соответствует рабочая
точка с на сплошной передаточной характеристике.. На выходе схемы 3 будет
напряжение t/'выхз, являющееся одновременно входным напряжением U'BIt
схемы 4, и т. д. Из изложенного вытекает, что напряжения на выходах нечет-
ных схем сходятся к уровню В, а напряжения четных схем сходятся к уров-
ню Н. Уровень В имеется уже на выходе схемы 3, а уровень Н — на выходе
схемы 4. Точно так же, если входное напряжение схемы 1 уменьшится с величины,
соответствующей уровню В до -величины U"Bxi, то напряжения на выходах не-
четных схем будут стремиться к уровню Н, а на выходах четных схем — к
уровню В.
На рис. 1.15в представлены примеры сходимости сигналов при больших
изменениях напряжения -на входе схемы 1. Если напряжение на входе этой
схемы перейдет со значения, соответствующего уровню Н, до значения t7'BX1,
то напряжения на выходах последующих схем последовательно приближаются
к состоянию, определенному рабочей точкой В. Это означает, что первоначаль-
ное состояние выходов нечетных схем изменится с уровня В на уровень Н, а
четных—с уровня Н .на уровень В. Наоборот, если напряжения на входе пер-
вой схемы изменится со значения, соответствующего уровню В до значения
U"Bxi, то напряжения на выходах последующих схем последовательно сходятся
к состоянию, определенному рабочей точкой А. Первоначальное состояние вы-
ходов изменится у -нечетных схем с уровня Н иа В, а у четных — с уровня
В на Н.
Из приведенных примеров вытекает, что на состояние всех схем в цепочке
оказывает влияние относительная величина уровня сигнала иа входе первой
схемы по отношению к пороговому уровню Т, определенному точкой пересече-
ния характеристик С. В принципе, возможны следующие случаи:
а) если уровень сигнала на входе цепочки меньше порогового уровня Т, то
уровни сигналов на входах и выходах следующих схем приближаются к уров-
ням, соответствующим рабочей точке А;
-б) если уровень сигнала на входе цепочки больше порогового уровня Т, то
уровни сигналов на входах и выходах следующих схем приближаются к уров-
ням, соответствующим рабочей точке В;
в) если уровень сигнала на входе цепочки равен пороговому уровню Т, то
уровни сигналов последующих схем могут приближаться как к рабочей точке
А, так н к рабочей точке В или оставаться иа уровне Т.
На рис. 1.16 представлен пример анализа распространения сигнала с уче-
том разброса передаточных характеристик. Наихудшему случаю с точки зрения
наименьшей амплитуды сигнала соответствуют точки А и В. На рисунке изоб-
25
ражены два случая сходимости сигнала: при увеличении входного напряжения
цепочки с уровня Нмакс до уровня В'1 и при уменьшении входного напряже-
ния каскада с уровня ВМив до уровня H'S. Для определения сходимости сиг-
нала не требуется иметь зеркальное отображение передаточной характеристики.
На рис. 1.16 пунктиром обозначен более простой графический метод, при
котором используются только одна передаточная характеристика и прямая
Рис. 1.16. Анализ сходимости сигналов с учетом разброса пере-
даточных характеристик
Перекрытием характеристик на рнс. 1.16 образуются области I, II и III.
Если уровень сигнала на входе каскада меньше уровня Т я, то сигнал прибли-
жается к области I. Если уров-еиь сигнала иа входе каскада больше уровня Гв,
то сигнал приближается к рабочей области II. Если уровень сигнала на входе
каскада больше Гн, ио меньше Гв, то может иметь место как сходимость в
область Ч, так и в область II или уровень сигнала может остаться в области
III. Области IV, как это будет показано ниже, важны с точки зрения опреде-
ления допустимых пределов помех в каскаде.
На рис. 1.17 представлен пример анализа сходимости сигнала в цепочке
Неинвертирующих схем с усилением. По сравнению с инвертирующими схема-
ми здесь уровни Н и В взаимно независимы. Если на входе цепочки имеется
уровень Н, то он будет на входах и выходах всех последующих схем, и, наоборот,
если иа входе каскада имеется уровень В, то он будет иа входах и выходах
всех последующих схем. На рисунке показаны примеры сходимости сигнала при
увеличении входного напряжения цепочки с уровня Нмакс до уровня В', и при
уменьшении входного напряжения с уровня Вмив до уровня H'S-
26
В цепочке неинвертирующих схем без усиления состояния Н и В тоже не
зависят друг от друга. Как это показано 'на .рис. 1.18, при любом входном
напряжении сигналы всегда сходятся в нуль. Число схем в цепочке ограни-
Рис. 1.17. Анализ сходимости сигналов в цепочке неинверти-
рующих схем с усилением
Рис. 1.18. Анализ схо-
димости сигналов в це-
почке неинвертирующих
схем без усиления
чено, что связано с величиной максимально допустимого снижения уровней
В и Н, которые должны быть восстановлены до .'первоначального значения с
помощью инвертирующих схем с усилением.
1.7. ПОМЕХОУСТОЙЧИВОСТЬ ЦИФРОВЫХ СХЕМ
Виды помех в цифровых схемах
В цифровых системах существуют два основных вида помех, характери-
зуемых длительными постепенными или кратковременными изменениями. В за-
висимости от длительности помехи можно разделить на четыре группы:
а) статические помехи, действующие постоянно или в длительных времен-
ных интервалах. К этому типу помех относятся, например, изменения напря-
жения источника питания, падение напряжения на подводящих напряжение
или заземляющих проводниках, колебания уровня сигнала, обусловленные не-
постоянством напряжения источников питания, нагрузки и температуры;
б) квазистатические помехи. Продолжительность этих помех или их пос-
тоянная времени больше, чем время между двумя следующими друг за дру-
гом операциями в соответствующих схемах;
•в) динамические помехи. Продолжительность этих помех или их постоян-
ная времени меньше минимального времени между двумя следующими друг
за другом операциями в соответствующих схемах. Их причиной являются соб-
ственные помехи, возникающие в цифровой системе, например, под влиянием
индуктивной и емкостной наводок между проводниками, из-за больших изме-
нений тока иа общих шинах питания, отражения сигналов на несогласованных
линиях и т. п. Эти помехи могут проникать из менее быстродействующих час-
тей системы в более быстродействующие и .наоборот, в этом случае они могут
иметь в более быстродействующей части характер квазистатических помех;
г) кратковременные помехи. Длительность таких помех примерно того же
порядка, что и величина задержки распространения соответствующих цепей.
Так как цифровая схема с точки зрения частоты представляет собой нелиней-
ный фильтр, то для того чтобы импульс помех мог оказать влияние на схему,
его амплитуда с уменьшением длительности должна увеличиваться. Поэтому
задержка схемы должна быть меньше, чем это необходимо с точки зрения
требуемого быстродействия системы.
Состояние цифровой схемы характеризуют уровни Н и В. Переход схемы
из одного состояния в другое вызывается изменением входного уровня, кото-
рое может быть результатом нормального функционирования предыдущей схе-
мы или может быть вызвано сигналом помех. Сигнал помех достаточной ам-
плитуды и длительности может изменить состояние схемы, что явится причиной
появления ложной информации, распространяющейся в следующие схемы. По-
этому цифровая схема должна быть составлена таким образом, чтобы ее по-
мехоустойчивость была как можно больше. Наихудшим вариантом являются
статические помехи, поэтому каждая схема должна характеризоваться допус-
тимым уровнем статических помех ® обоих состояниях — В и Н.
В цифровых системах сигналы помех появляются в проводящих сигналы
цепях между выходами и входами схем, на заземляющих проводниках и на
проводах, подводящих напряжение питания. Все указанные помехи могут ока-
зывать влияние иа систему каждая в отдельности или .в самых разнообразных
комбинациях.
На рис. 1.19 приведены примеры помех в инвертирующих схемах с усиле-
нием, включенных каскадно. Пример помех, возникающих на сигнальных сое-
динениях, представлен на рис. 1.19а. В схеме А может действовать сигнал по-
мехи, который увеличивает уровень Н, и, наоборот, в схеме В может действо-
вать сигнал помехи, уменьшающий входной уровень В. В схемах А и В на
рис. 1.196 действует сигнал помехи, возникающий на заземляющих соедине-
ниях. Отрицательное напряжение помехи, воздействующее на схему А, стре-
мится увеличить входной уровень Н, т. е. имеет такое же влияние, как поло-
жительное напряжение помехи на входе схемы А на рис. 1.19а. Если схема В
28
работает в насыщенном режиме, положительное напряжение помехи может
влиять на ее работу двояко:
а) схема В так насыщена, что помехи не оказывают влияния на входные
рабочие условия и передаются прямо на выход схемы В;
Рис. 1.19. Помехи инвертирующих схем с усилением:
а) на входах; б) на заземляющих соединениях; в) на общей шине питания;
е) на отдельных проводах, подводящих питание
б) схема В насыщена .мало, помехи уменьшают входной уровень В до та-
кой величины, при которой схема В перестает работать в области насыщения,
результатом чего явится положительное паразитное изменение напряжения на
выходе схемы, как и в случае «а».
В качестве примера на рис. 1.19в показаны помехи, возникающие на общей
шине питания. Отрицательное паразитное изменение может передаваться на
выход схемы А и уменьшать уровень В на входе схемы В. На рис. 1.19г дан
пример помех, возникающих на проводах, подводящих напряжение питания к
схемам А и В, подключенным к разным источникам напряжения. Влияние по-
мех на проводах питания схемы А подобно случаю на рис. 1.19в. У схемы В,
которая находится в насыщенном состоянии, на выходе появится помеха,
уменьшенная пропорционально соответствующим сопротивлениям. Так как со-
противление выходного насыщенного транзистора очень мало, то влияние такой
помехи незначительно. Очевидно, степень влияния помех зависит от типа ис-
пользуемых схем.
Из предложенных примеров вытекает, что все помехи можно отнести к
входу схемы, что позволяет анализировать влияние помех по передаточным ха-
рактеристикам схемы £7вых=<?СУвх9.
Допустимые статические помехи цифровых схем
Существуют два предельных случая -влияния помех на работу цепочки циф-
ровых схем. В первом случае помехи действуют в самом неблагоприятном
направлении только на одну схему цепочки. В другом случае эти помехи воз-
действуют на каждую схему цепочки. В то время как первый случай слишком
оптимистический, второй — слишком пессимистический, ио более реальный, так
как с точки зрения нормальной работы цифровой системы лучше предполагать
и учитывать вариант, когда помехи действуют в большей части схем цепочки.
Поэтому .максимально допустимый диапазон помех цифровых схем должен рас-
сматриваться прежде всего исходя из второго случая.
29
Влияние помех на цепочку цифровых схем
Рассмотрим цепочку инвертирующих схем на рис. 1.20а. На входах всех
нечетных схем — 1, 3, 5 и т. д.— имеется уровень Н, на входах четных схем —
2, 4, 6 и т. д. — уровень В. Помехи имеют место только в схеме 3. Предпола-
гая, что передаточные характеристики всех схем цепочки одинаковы (рис.
Рис. 1.20. а) Цепочка инвертирующих схем с усилением и с помехами на уров-
не Н на входе одной из схем; б) помехи на уровне В одной схемы; в) макси-
мально допустимые значения сигналов помех
1.20в), можно сказать, что установившемуся рабочему режиму всех нечетных
схем соответствует рабочая точка А, а четных —точка В. Напряжение на вхо-
де схемы 3 может увеличиваться за счет сигнала помех Дп.н только на такую
величину, при которой уровни последующих схем стремятся к первоначальным
рабочим точкам. Как было сказано в § 1.6, критерием является величина по-
рогового напряжения L/Hx- То же самое справедливо для схемы 3|(рис. 1.206),
на которую при входном уровне В воздействует отрицательное напряжение
помехи 17п.в. Так как в представленном примере предполагаем £7Вхн=ДВЫхн
и t/ExB^t/выхв, то максимально допустимые значения сигналов помех будут:
^ПНмакс ~ 1^т ^вых Н. О -6)
^ПВмакс = ^выхВ
Предположим теперь, что помехи имеют место на уровне Н каждой нечет-
ной схемы. Установившимся режимам работы цепочки схем при отсутствии
помех на рис. 1.21а соответствуют рабочие точки А и В. Если на входах всех
нечетных схем появится положительный сигнал помех с амплитудой Uu.m, то
входное напряжение схемы 1 возрастет до величины 17ВхН1=Двхи+Дц.н1, ко-
торой на передаточной характеристике соответствуют новая рабочая точка 1 и
выходное напряжение £7ВыхВ1. Но выходное напряжение ДвыхВ1 является од-
новременно входным напряжением 17ВХВ2 схемы 2, которому на передаточной
характеристике соответствуют рабочая точка 2 и выходное напряжение Двыхвг,
Поэтому на входе схемы 3 будет напряжение :£7Вхнз=;ПвыхН2+'Цп.н1. Таким
образом можно показать, что уровни нечетных схем сходятся в рабочую точ-
ку F, а уровни четных схем — в рабочую точку D, причем расстояние между
обеими точками равно величине напряжения помех 17n.ni- Если же- величина
напряжения помех увеличится и будет равна 17n.H2, то уровни нечетных схем
стремятся к рабочей точке G, уровни четных схем — к рабочей точке J, и со-
стояние схем в цепочке изменится. Аналогичные результаты будут получены
в предположении наличия помех на уровне В каждой четной схемы.
Максимально допустимые значения напряжения помех зависят от формы
петли, образуемой передаточными характеристиками (рис. 1.216). Достаточно
рассмотреть одну петлю, так как для инвертирующих схем обе петли симмет-
ричны. Для того чтобы не произошло изменения состояния в цепочке схем,
помехи на уровне Н только четных или нечетных схем не должны быть больше,
30
чем максимальная ширина верхней петли в направлении осн 17Вх.(нечетн>, а по-
мехи на уровне В только четных или нечетных схем не должны превышать
максимальной ширины верхней петли (направление оси 17вх.(четв)).
Самый сложный случай — искажение входного уровня всех схем цепочки
(рис. 1.22а). Величины сигналов 11а.н н £/п.в могут отличаться друг от друга,
но самому тяжелому случаю соответствуют одинаковые напряжения £7п.н =
ипн
4-----
UnB
А
в
ЦыхАЦц) квотные
с/иВых~п8х
а)
н
II
''rt?
UIH
vgx(нечетные)
I VHHZ
Uni
и6ьпГтх)(че111вые)
WW6m,bie)
в
*)
максимально допустимые
искажения уровня В четных схем
максимально допустимы в '
искажения уровня в нечетных схем
максимально допустимые
искажения уровня П четных схем
максимально допустимые
искажения уровня В нечетных схем
bfft/xB
В
UOta8flifB2
ивм
о
В
в
н
в _^иВх(нечетные)
VBm,blB)
1.21. а) Рабочие условия при наличии помех на уровне Н каждой нечет-
схемы или при наличии помех на уровне В каждой четной схемы цепочки
Рис.
ной
инвертирующих схем с усилением; б) максимально допустимые значения сиг-
налов помех
31
= ии.ъ=ии. Последовательность определения сходимости уровней в цепочке
схем такая же, как на рис. 1.21а. При амплитуде сигналов помех UB=Uui
уровни нечетных схем стремятся к точке F, а уровни четных схем — к рабочей
точке D. При увеличении амплитуды сигналов помех до величины UBz проис-
ходит стягивание в рабочие точки J и G и состояние каскада изменяется. Мак-
симально допустимое значение сигнала помех t/n определяется в этом случае,
Рис. 1.22. а) Рабочие условия при наличии помех на всех входах цепочки ин-
вертирующих схем с усилением; б) максимально допустимые значения сигналов
помех
согласно рис. 1.226, стороной квадрата, диагональ которого равна максимальной
ширине петли в направлении оси /7Вых=17Вх.
Анализ влияния помех на цепочку неинвертирующих схем с усилением
проводится так же. На рис. 1.23 показан пример влияния искажений входных
Рис. 1.23. Рабочие усло-
вия при искажении всех
входов в цепочке неин-
вертирующих схем с уси-
лением
уровней всех схем цепочки. В отличие от инвертирующих схем, здесь уровни
Н и В не зависят друг от друга, так как все схемы находятся в состоянии В
или Н. Поэтому при искажении уровня Н предполагаем наличие сигнала (7о.н
на входах всех схем, а при искажении уровня В — сигнала 17в.в на входах
всех схем Так как петли, образуемые передато'Ч’Ными характеристиками, не^
одинаковы, то отличаются друг от друга и значения максимально допустимых
сигналов помех б/п.н и t/п.в-
Определение допустимого уровня статических помех
На рис. 1.24 определены максимально допустимые пределы помех на ос-
нове .надежной сходимости уровней в цепочке схем н с учетом максимально
возможного разброса передаточных характеристик соответствующих схем.
Собственные пределы искажений ПС на практике большого значения не
имеют, так как онн справедливы только в случае искажения в одной схеме
цепочки.
Рис. 1.24. Определение собственных в цепочке схем пределов помех:
а) инвертирующей схемы с усилением; б) неинвертирующей схемы
с усилением
С точки зрения практического расчета систем большее значение имеют
пределы помех ПК, допустимые для системы схем. У инвертирующих схем
абсолютное значение ПК Для состояний Н и В одинаково, но для состояния
Н это положительное искажение, а для состояния В — отрицательное. У не-
инвертирующих схем с усилением нужно различать две величины: положитель-
ный уровень ПКн и отрицательный уровень ПКв.
На основе представленного выше материала можно определить также пре-
делы допустимых помех в случае наличия их на входе каждой нечетной схемы
в цепочке. Эта величина имеет ограниченное значение и может быть исполь-
зована при расчетах некоторых несложных бистабильных схем.
Другой способ нахождения пределов величин статических помех основан
на определении так называемых переходных точек, связанных с изменением
крутизны передаточной характеристики при перемещении рабочей точки из
состояния Н в состояние В и наоборот. Обычно онн определяются как точки
с усилением, равным единице. У инвертирующих схем это точки на переда-
точной характеристике, которым соответствует ДПВЫХ/Д[7ВХ =—-1; у неннвер-
тируюших схем с усилением— ДС7Вых/ДДВх=1'- Такое определение предполагает
наличие почти идеальной передаточной характеристики с большим .изменением
крутизны между состояниями Н и В. В противном случае получаемые пределы
помех не будут точны и не обязательно будут иметь связь с надежной схо-
димостью уровня. На рис. 1.25а даны примеры определения пределов помех
" "" 33
-ПП для двух видов передаточных характеристик — А и В. Уровень помех ППн
одинаков для характеристик А и В, хотя видно, что схема с характеристикой
А имеет больший системный уровень помех ПК, чем схема с характеристи-
кой В.
Рис. 1.25. Определение пределов помех, основанное:
а) на переходных точках; б) на гарантированных напряжениях
Еще одно определение пределов величин помех основано на гарантирован-
ных напряжениях в случае самых тяжелых рабочих условий (рис. 1.256). При
звходиом напряжении биПиагс гарантируется минимальное выходное напря-
жение 'Ппыхвмни, а при входном напряжении (7вхвмия обеспечивается макси-
мальное выходное напряжение 6/выхнмакс- В этом случае пределы помех будут:
ППн — ПВхН маке ~ Чь-хН макс, (1.8)
ППв = ^ВЫх в мин - Пвхв мин. (1.9)
Рабочие точки схемы в установившемся режиме могут быть в области А
или В, .влияние помех включает область А' или В'.
Пределы допустимых кратковременных помех цифровых схем
Статические помехи представляют собой с точки зрения искажений самый
тяжелый случай. Однако помехи, возникающие в электронной системе, имеют
преимущественно другой импульсный характер: от импульсов произвольной
формы и сравнительно большой длительности до кратковременных иглообраз-
ных импульсов. Так как этот тип помех, обусловленный, главным образом, ем-
костными связями, ограничивает скорость переключения цифровой системы, то
при использовании быстродействующих схем, овобеиио интегральных, необхо-
димо знать допустимые пределы кратковременных помех.
Принцип несложного и точного метода определения пределов кратковре-
менных помех иллюстрируется рис. 1.26. Инвертирующая схема А, в которой
проводятся измерения, имеет два входа: на одном — постоянно имеется уро-
вень В, а на второй—-подаются имитированные импульсы помех с различными
амплитудой н длительностью. Схемы В и С того же типа, что и схема А, они
включены так, что составляют простую бистабильную схему, являющуюся ин-
дикатором изменения состояния схемы А под действием импульса помех.
Рассмотрим сначала искажение уровня Н схемы А. В нормальном состоя-
яии без помех иа выходе схемы А имеется уровень В, иа выходе схемы В —
уровень Н и на выходе схемы С — уровень В. Предположим теперь, что на
входной уровень Н схемы А воздействует идеальный положительный импульс,
в результате чего выходной уровень схемы А изменится по истечении времени
/’.0зд+/а.» на уровень Н, как это показано на рис. 1.266. После задержки 1В,
вызванной избыточным зарядом, накопленным в схеме S, находившейся в на-
сыщенном состоянии, выход схемы будет уже иметь уровень В. Таким обра-
зом, состояние схемы В указывает на неправильную работу схемы А по исте-
биетабшиМ схбМа
инВикация
изменения сктшшия
Рис. 1.26. а) Принцип определения предела кратковременных помех;
б) сигнал на выходе при воздействии на вход положительного им-
пульса помех; в) отрицательного импульса помех
чеиии времени /4,0зд+/,,о+/н, а минимальная ширина положительного импульса
:помех, который может быть обнаружен, равна
(Нмнн=^зд + (1’°- (1-10)
Рассмотрим теперь искажение уровня В схемы А. Уровни, соответствующие
нормальному состоянию, представлены на рис. 1.26а в скобках. Предположим,
что на входной уровень В схемы А воздействует идеальный отрицательный им-
пульс, вызывающий изменение уровня выхода схемы А иа уровень Н по исте-
чении времени 4гН°'’. В этом случае tE представляет задержку, связанную с
наличием избыточного заряда в насыщенной схеме А. Минимальная обнару-
живаемая ширина отрицательного импульса помех равна
/вмин = -М0,1. (1.11)
В обоих случаях влияние импульса помех определяется так, что при данной
амплитуде этого импульса измеряется его минимальная длительность, при ко-
торой отмечается изменение состояния схемы А. Частота повторения импульсов
1
Z = 4-O+fbO + fH+f0-' ' (1Л2)
Зависимость ширины импульса от его амплитуды может быть выражена сле-
дующими соотношениями:
^«=4^+^ <,лз)
'н
2*
35
t Кв ,
^Вмин = j +^н> (1-14)
‘Ъ
где /Си, /Св — постоянные, зависящие от параметров схемы н напряжения ис-
точника питания, а /и, /в — амплитуды сигналов помех. Из представленных
соотношений вытекает, что предел допустимых кратковременных помех цифро-
вой схемы зависит от произведения амплитуды и ширины ямпульса помех,
т. е. от его энергии. Обратим также внимание на взаимную связь между ши-
риной импульса помех и увеличением времени распространения схемы. Сог-
ласно рис. 1.26е имеем:
^Нмин =4д°р + О,5/1,0 , (1-15)
^Вмин = ^*р + 0.5/ол, (1.16)
Так как для схем с большим быстродействием справедливы неравенства
0,5/11()<С/1,(,зд.р и О.б/о-'с/’-'зд.р, то получим:
^Нмин ^зд.р > (1.17)
Рис. 1.27. Типичные пределы
кратковременных помех
^Вмин ^зд.р . (1-15)
Из этих соотношений вытекает, что на
правильную работу схемы не окажут влия-
ния положительные импульсы помех, дли-
тельность которых меньше задержки /0,1зд.р,
а амплитуда не превышает уровня В, и
отрицательные импульсы помех с длитель-
ностью, меньшей задержки /“''зд.р, и ам-
плитудой, которая не упадет ниже уров-
ня Н. Другими словами, чем меньше бы-
стродействие схемы, тем она более устой-
чива к воздействиям кратковременных им-
пульсов помех.
Типичные пределы допустимых кратко-
временных помех представлены на рис.
1.27. С одной стороны, они асимптотически
приближаются к пределу допустимых ста-
тических помех, а с другой стороны, до-
стигают теоретически бесконечного значе-
ния для случая очень коротких импульсов.
Представленные принципы могут быть при-
менены и для цепочек схем в самых тяже-
лых рабочих условиях. К кратковремен-
ным помехам очень чувствительны схемы
с емкостной входной связью.
Влияние помех в зависимости от величины пороговых уровней
^цифровой схемы
Допустимые пределы искажений, особенно уровня Н, зависят от величины
порогового уровня Т. У схем с большим напряжением питания диапазон изме-
нения цифрового сигнала больше и больше пороговый уровень Т, при котором
схема меняет свое состояние. Казалось бы, поэтому такие. схемы, имея боль-
шие пределы напряжений статических помех, менее чувствительны к помехам.
Однако влияние помех значительно сложнее. Из соображний уменьшения мощ-
ности потерь схемы с большим напряжением питания должны иметь большие
входные и выходные сопротивления. Но при этом увеличивается влияние емко-
.стных связей, которые приводят к большим помехам на входах схем. Поэтому
выбор большего порогового уровня имеет смысл прежде всего с точки зрения
уменьшения влияния -помех, возникающих на заземлениях и проводах, подво-
дящих напряжение питания, так как схемы с большими и малыми напряже-
ниями питания рассчитываются приблизительно на одинаковые токн. У схемы
с маленьким напряжением питания при таком же токе, как в схемах с большим
напряжением питания, пороговое напряжение меньше, поэтому меньше и пре-
делы статических помех, но прн этом уменьшаются также входное н выходное
сопротивления, а значит, .и влияние емкостных связей. Очень маленькое выход-
ное сопротивление в состоянии В особенно характерно для схем с активным
выходом.
У интегральных схем с маленьким напряжением питания — от +3 до
+ 5 В—-пороговый уровень Т можно увеличить путем последовательного вклю-
чения большого числа переходов пассивных или активных полупроводниковых
элементов. Примеры таких включений показаны на рис. 1.28а—г. Наименьший
Рис. 1.28. а) Схема с минимальным входным пороговым уровнем; б) увеличе-
ние порогового уровня с помощью смещающих диодов Дсм; в) с помощью пе-
рехода эмиттер — база транзистора 1\ и диода Д; а) с помощью переходов
эмиттер — база транзисторов Tt и Т2-, д'), е) с помощью опорного днода
пороговый уровень (порядка 0,6—0,7 В) имеет схема типа РТЛ на рис. 1.28а.
В схеме типа ДТЛ на рис. 1.286 диоды Дсм позволяют увеличить пороговый
уровень примерно до 1,5 В. Такой же .пороговый уровень имеют схемы на
рнс. 1.28в и г. На рис. 1.28в один из диодов ДОм заменен переходом эмиттер—
база транзистора 1\, а на рис. 1.28а оба диода Дсм заменены переходами эмит-
тер—база Ti и Т2. На рис. 1.286 и е приведены примеры увеличения порогового
уровня с помощью опорного диода, используемые в интегральных схемах с
напряжением питания £1=10-4-20 В. Пороговый уровень этих схем 5—7 В, и
примерно такой же величины допустимые пределы статических помех.
В некоторых случаях для эффективного подавления влияния помех могут
быть использованы специальные схемы с гистерезисной передаточной характе-
ристикой. Для сравнения на рис. 1.29а изображена идеализированная переда-
точная характеристика инвертирующей схемы без гистерезиса, а на рис. 1.296 —
идеализированная передаточная характеристика инвертирующей схемы с отри-
цательным гистерезисом. С ростом входного напряжения от уровня Н выход
37
схемы не изменяется и остается на уровне В. После того как будет достигнуто
верхнее пороговое напряжение Отв, на выходе установится уровень Н и ра-
бочие условия будут соответствовать точке В. С понижением входного напря-
Рис. 1.29. Идеализированная передаточная характеристика инвертирующей
схемы:
а) без гистерезиса; б) с отрицательным гистерезисом
жения выход остается на уровне Н, и только после достижения нижнего по-
рогового уровня (7тн он изменится на уровень В н рабочие условия устано-
вятся в точке А.
Ясно, что схема с такой передаточной характеристикой очень устойчива к
помехам на уровнях Н и В. Однако рабочие условия с точки зрения помех не
так просты, как кажется на первый взгляд. Для того чтобы был сохранен гис-
терезисный вид передаточной характеристики, напряжение, соответствующее
рабочей точке А, должно быть меньше, чем нижнее пороговое напряжение Ui н,
а напряжение, соответствующее рабочей точке В, должно быть больше верхне-
го порогового напряжения (7т в. Это значит, что смещение рабочей точки А
под действием статической или квазистатической помехи ограничено напряже-
нием (7т н, аналогично смещение рабочей точки может быть максимально до
напряжения (7т в. Поэтому у схем такого типа нужно рассматривать пределы
статических и динамических помех, определяемые выражениями:
ПСН = (7ТН — (7ВХ н ,
ПСВ = (7ВХ в — (7ТВ,
ПДН = (7тв — ЦисН,
ПДВ = (7вхВ — (7ТН .
(1.19)
(1.20)
(1.21)
(1.22)
Пределы статических помех могут быть увеличены только за счет умень-
шения пределов динамических помех. Поэтому пороговое напряжение должно
выбираться с учетом характера статических и динамических помех.
На рис. 1.30 представлены примеры идеализированного поведения схемы
без гистерезиса и схемы с гистерезисом при динамических и статических по-
мехах. Для схемы без гистерезиса справедлив уровень (7т, для схемы с гисте-
резисом— уровни (7Тв и (7тн. Наблюдения показывают, что схема с гистере-
зисом очень устойчива к динамическим помехам при условии минимальных
статических помех.
38
а)
JITLATU 1__ГЛ
Входные
импульсы
динамические
и крат ковре-
менныв помеха
суперпозиция
помех и входных
импульсов
идеальные
выходные
импульсы
выходные импульсы -
схемы
с гистерезисом
выходные импульсы
схемы дез
гистерезиса
входные
импульсы
статические
и кВазистатические
помеха
суперпозиция помех
и входных импульсов
идеальные Выходные
импульсы
выходные импульсы
схемы с гистерезисом
выходные импульсы
схемы вез гистерезиса
Рис. 1.30. Влияние помех на работу схемы без гистерезиса и с гистерезисом:
а) при наличии динамических помех; б) при наличии статических помех
1.8. ПОТРЕБЛЯЕМАЯ МОЩНОСТЬ И МОЩНОСТЬ ПОТЕРЬ
Источник питания должен обеспечивать мощность, определяемую произве-
дением напряжения и тока питания, необходимых для правильной работы схе-
мы. С точки же зрения максимальной нагрузочной способности системы важна
мощность потерь, представляющая собой сумму произведений всех токов и на-
пряжений на входных, выходных и п-итающнх клеммах цифровой схемы.
На рис. 1.31а изображены две подобные схемы — А и В работающие на
принципе подачи тока на выход с уровнем Н. Схема А находится в состоя-
нии В, и при заданных входных и выходных условиях для правильной работы
схемы источник напряжения Е должен обеспечить ток /пв. Мощность, необхо-
димая для правильной работы схемы, будет Рв=-Е/п.в, но мощность потерь в
схеме меньше Рв, так как часть тока /Вв уходит из схемы в направлении
входа и выхода и увеличивает мощность потерь подключенных элементов.
Схема В находится в состоянии Н; для ее правильной работы источник напря-
жения должен обеспечить ток Лги. Необходимая мощность равна Рн=£7ии,
но через вход и выход в схему поступают дополнительные токи, поэтому мощ-
ность потерь больше, чем Рв,-
39
На рис. 1.316 входы н выходы обеих схем соединены так, что всегда одна
схема находится в состоянии В, а вторая — в состоянии Н. причем выходной
Рис. 1.31. а) Рабочие
условия идентичных схем
А, В прн уровнях Н и
В; б) взаимно схем А,
В; в) определение сред-
ней потребляемой мощ-
ности
ток одной схемы равен входному току подключенной схемы. Потребляемая
мощность обеих схем — А и В—равна
Р = £(/пв+/пн) О-23)
без учета входных и выходных токов.
Будем считать, что на рнс. 1.316 — только одна схема, например А. На
рнс. 1.316 показаны рабочие условия этой схемн прн токе /Вв (в состоянии В
и при токе /пн в состоянии Н без учета входных н выходных токов. Предпо-
лагая попеременную работу схемы А в состояниях В и Н при условии одина-
ковой длительности состояний В и Н, получим среднюю мощность схемы
рср = £(/пВ НпН) . (L24)
То же самое справедливо и для схемы В. Кроме того, очевидно, что в схеме
на рнс. 1.316 общая мощность Р=2РОр, т. е. с точки зрения общей мощности
данной системы цифровых схем можно рассматривать следующие два основ-
ных случая:
а) рабочие условия всех схем, в принципе, не отличаются от идеального
случая на рис. 1.316, и общая мощность P=SPOp равна сумме средних мощ-
ностей всех схем. Идеальному случаю (приблизительно) соответствует боль-
шинство цифровых схем;
б) большое число схем длительное время остается в одном состоянии.
В таком случае необходимо анализировать комбинации, требующие наиболь-
шей мощности, для определения которой нужны величины Рв, Рн или /ПВ, /пн.
Мощность, задаваемая в спецификациях цифровых схем, представляет со-
бой в большинстве случаев типичное значение, которое можно ожидать у боль-
шого числа идентичных схем. Однако действительная мощность у отдельных
схем может значительно отличаться от этого значения, что обусловлено как
разбросом параметров элементов схемы, так и отличающимися друг от друга
рабочими условиями различных частей системы.
- Большое влияние на величину мощности оказывает разброс значении со-
противлений, особенно в монолитных интегральных схемах. В этих схемах все
сопротивления создаются одновременно, в «одном производственном процессе,
.поэтому они имеют одинаковые характеристики и их значения сдвинуты всегда
.в одном направлении. Так как производств'ен.ные допуски составляют ±20%,
то значения всех сопротивлений схемы могут иметь нижний допуск — 20%.
В этом случае мощность увеличится больше чем на 20% по сравнению с но-
минальным значением. Сопротивление монолитных интегральных резисторов за-
висит от температуры и имеет наименьшее значение примерно при +25°С.
На величину потребляемой мощности, кроме того, оказывает влияние и
изменение напряжения Ug.B между эмиттером и базой транзисторов. Напря-
жение Uв.в является функцией токов базы и коллектора .и изменяется в зави-
симости от температуры, влияет на величину тока, протекающего через рези-
стор, включенный последовательно с базой транзистора. С ростом темпера-
туры напряжение Uc.b падает. В диапазоне токов базы от 1 мкА до 1 мА
•температурный коэффициент равен <Я7б.э/<1/=2,24-2,3 мВ/°С, при токе базы
1 мА—примерно 1,5 мВ/°С, а при больших токах, около 5 мА, — примерно
1,3 мВ/°C.
Следующим параметром транзистора, оказывающим влияние на потребляе-
мую мощность, является напряжение |(7к.э.н на выходе транзистора в насыщен-
ном состоянии. С ростом температуры это напряжение увеличивается почти
линейно.
Очень важны изменения напряжения питания Е. Мощность возрастает про-
порционально квадрату напряжения Е, поэтому увеличение напряжения питания
приводит к сравнительно большему увеличению мощности.
При одновременном воздействии всех представленных факторов в направ-
.лении увеличения потребляемой мощности, значение ее может оказаться зна-
чительно выше паспортного. Для обеспечения достаточного запаса на практике
целесообразно учитывать максимальную потребляемую мощность.
Все представленные выводы справедливы только для достаточно малых ско-
ростей переключения. С увеличением частоты начинает оказывать влияние
прежде всего емкостная нагрузка выхода схемы. Дополнительный ток, необхо-
димый для заряда нагрузочного конденсатора на выходе, поступает с клеммы
напряжения питания Е схемы и увеличивает потребляемую мощность. Если
считать, что заряд нагрузочного конденсатора происходит в течение времени
/од током максимальной амплитуды 1м (имеет линейный характер), то при ча-
стоте повторения f дополнительная мощность будет
APs»E/Mf//2 (1.25)
Опа растет с ростом нагрузочной емкости и частоты переключения. При раз-
ряде нагрузочных конденсаторов возникают также дополнительные токи, кото-
рые имеют направление в схему, т. е. увеличивают мощность потерь. В схемах
с активным выходом (см. рис. 1.8) потребляется дополнительная мощность.
Из-за различных задержек оба выходных транзистора в определенных отрезках
времени переключения /°’1 й t1'0 некоторое время находятся в проводящем со-
стоянии, и от клеммы напряжения питания Е через оба транзистора на землю
проходят сравнительно большие переходные токи, в результате чего при боль-
ших частотах переключения увеличивается не только потребляемая мощность,
но и мощность потерь /схемы.
При высоких частотах переключения дополнительная потребляемая мощ-
ность ДР может быть в несколько раз больше, чем заданная потребляемая
мощность Рср соответствующих схем. В этом случае быстродействие цифровой
системы является очень важным параметром, который имеет принципиальное
значение при определении общей потребляемой мощности соответствующей схе-
мы и ее мощности потерь.
41
Под влиянием мощности, обеспечиваемой источником напряжения питания,
в схеме возникает тепло, которое должно быть отведено, чтобы температура
переходов полупроводниковых элементов была в заданном диапазоне. Поэтому
часто понятия потребляемой мощности и мощности потерь употребляются в
одном значении. Для обеспечения надежных температурных рабочих условий
оешающее значение имеет максимальная мощность потерь, зависящая от теп-
лового сопротивления корпуса схемы. Разница между паспортным значением
мощности потерь и максимальной потребляемой мощностью представляет запас
схемы по мощности.
У кремниевых транзисторов обычно задается максимальная температура
перехода + 175°С. Для монолитных интегральных схем чаще всего указывается
максимальная температура кремниевой пластинки +150°С. Максимальную тем-
пературу окружающей среды t°c макс, при которой обеспечивается надежная
работа схемы, определяет уравнение:
^с.макс пл.макс ^пл.с^П’ (1-26)
где /°пл.макс—допустимая температура кремниевой пластины, °C; 0Пл.с— теп-
ловое сопротивление между кремниевой пластинкой и окружающей средой кор-
пуса, °С/мВт; Рп — мощность потерь, мВт. У интегральных схем с обычным
корпусом мощность потерь 100 мВт вызовет увеличение температуры /°Пл на
15—20°С по сравнению с /с, и при максимально допустимой температуре
<°с.макс= +11'25°С при Рп=100 мВт температура пластины t°nn = +il40+145°С
меньше <°пл.макс=+150°С.
Тепловые характеристики цифровых схем и особенно интегральных схем с
небольшими мощностями — порядка десятков мВт — в большинстве случаев не
указываются, так как при соблюдении предписанных диапазонов рабочих усло-
вий даже в самом тяжелом случае не может быть превышена температура
пл.макс- ,
1.9. ВЛИЯНИЕ ТЕМПЕРАТУРЫ
Температура оказывает влияние почти -на все параметры цифровых схем
и прежде всего на величину максимально допустимой мощности потерь, а зна-
чит, на нагрузку выхода и, кроме того, на величину допустимых пределов по-
мех и задержку сигнала. О связи между мощностью потерь и температурой
говорилось в предыдущем параграфе.
Данные, относящиеся к допустимым пределам помех, зависят прямо или
косвенно от величины порогового напряжения схемы. В схемах типов РТЛ, ДТЛ,
ТТЛ величина порогового напряжения определена главным образом напряже-
нием на переходах полупроводниковых элементов в проводящем направлении.
Примеры схем были приведены на рис. 1.28а—г. Напряжение на переходах
падает с ростом температуры, а значит, уменьшается и величина порогового
напряжения схемы. Одновременные изменения уровней Н и В, однако, отли-
чаются от изменений порогового напряжения, и результатом является умень-
шение допустимых пределов помех на обоих концах заданного температурного
диапазона. Наиболее тяжелые из соображений искажения уровня Н условия
имеют место при самой .высокой температуре, для уровня В — при самой низ-
кой температуре. Если предел напряжения помех и его температурная зависи-
мость являются с позиций работоспособности системы критическими парамет-
рами, то более выгодно использовать схемы, в которых увеличение порогового
напряжения достигается последовательным включением перехода со смещением
в запирающем направлении либо в проводящем направлении.
Типичные примеры таких схем были представлены на рис. 1.285, е, где
опорный диод представляет переход со смещением в запирающем направле-
нии, а подключенный переход эмиттер—база имеет смещение в проводящем
направлении. Схема отличается очень малой температурной зависимостью и
особенно эффективна в интегральном исполнении, в котором оба перехода мо-
гут быть расположены близко друг от друга. В этом случае результирующий
температурный коэффициент переходов, включенных последовательно, приблизи-
тельно равен нулю. Представленное решение позволяет увеличить пороговое
42
напряжение, которое при этом почти не меняется с температурой. Результатом
являются также минимальные изменения допустимых пределов помех в задан-
ном температурном диапазоне.
Большое значение имеет также влияние температуры на задержку сигнала,
особенно в схемах, где используются насыщенные транзисторы. Значительные
затруднения может вызвать разница задержек сигналов в совместно работаю-
щих частях системы, находящихся в условиях с существенно различными тем-
пературами окружающей среды.
Цифровые схемы на дискретных элементах или выполненные на основе
гибридной интегральной технологии рассчитываются на диапазон рабочих темпе-
ратур от —20 до +80° С.
Наиболее распространенные монолитные интегральные схемы обычно рас-
считываются для двух диапазонов рабочих температур—от 0 до 4-75°С и от
—55 до +125°С.
1.10. НАДЕЖНОСТЬ
Основные принципы
Под надежностью подразумевается вероятность правильной работы си-
стемы или любого элемента в данное время и при данных условиях. Элементом
обычно считается любой функциональный блок, например элементарная деталь,
цепь, более сложные функциональные узлы на уровне подсистемы и т. п.
Наиболее часто используемой характеристикой надежности является ин-
тенсивность отказов X. Типичная зависимость интенсивности отказов от време-
ни изображена на рис. 1.32. В начале рабочего периода / интенсивность отка-
Рис. 132. Типичный вид зависи
мости интенсивности отказов от
времени
зов рассматриваемого числа элементов большая. Этот период относительно
невелик, и имеющиеся в это время нарушения работоспособности связаны преж-
де всего с ошибками в расчетах, производстве или с недостаточным контро-
лем. По мере их устранения интенсивность отказов уменьшается, достигая оп-
ределенного, почти постоянного в области II значения. Здесь преобладают от-
казы, вызванные полным выходом из строя элементов; это совершенно случай-
ные нерегулярные и неожиданные отказы. В области III интенсивность отказов
опять возрастает, что связало со старением и износом элементов. С точки зре-
ния времени использования элементов или системы на практике наиболее важ-
ной областью является область II. Используемое обычно математическое вы-
ражение надежности в этой области исходит из простой модели повреждае-
мости, которую характеризуют три основные величины: время, плотность отка-
зов и интенсивность отказов. Плотность отказов выражается числом отказов в
единицу времени для общего числа элементов. Интенсивность отказов представ-
ляет отношение числа отказов в единицу времени к оставшемуся числу эле-
ментов в произвольный момент времени, т. е. вероятность того, что после пра-
вильной работы элемента, имевшей место до определенного момента, в сле-
дующий промежуток времени будет иметь место его повреждение. Предпола-
43
(1-28)
(1.29)
(1.30)
Э'лек-
с ин-
гая, что в области II распределение плотности отказов экспоненциальное, при
интенсивности отказов А= const надежность
J? = e~x<. С1-26)
В этой формуле А представляет так называемую среднюю интенсивность от-
казов
А — l/iCp> (1.27)
задаваемую в единицу времени, чаще всего 1 ч; 7Ср—среднее время правиль-
ной работы, т. е. среднее время до возникновения повреждения (MTBF). Интен-
сивность отказов, т. е. ненадежность,
e = i
так как R4-6=1. Для AZ<gO,l справедливы следующие приближения:
АА2
R=l — А,/-}- — — Kt,
Кг t2
6 = Kt — • 4- ...~ К t,
L2!
которыми удобно пользоваться для быстрого определения надежности,
тронные цифровые системы состоят из определенного числа п элементов
тенсивностью отказов Kt, А2... Кп. В этом случае результирующая надежность
Нобш. обычно определяется из соотношения
п
«Общ = П «/ = «1«2 • • -Rn = . e~Knt =
i=l
= g-^i+M-.-Rn) = е-’обп? (1 31>
т. е. расчет основывается на определении суммы интенсивностей отказов от-
дельных элементов
п
Лобщ = £ Kt. (1.32)
t=l
Представленное несложное понятие надежности исходит из определенных
предположений, которые, однако, не обязательно в каждом случае выполне-
ны. Из соотношений (1.32) и (1.33), например, ясно, что результатом полного
выхода из строя любого элемента является полный выход из строя всей си-
стемы. Выполнение этого предположения зависит от конструкции рассматривае-
мой системы. Например, для систем с резервированием, где постоянно подклю-
чены резервные элементы, это предположение не -будет справедливо. Далее
нужно предполагать, что вероятность отказа одного элемента не зависит от
вероятности отказа другого элемента. Без подробного анализа всех причин,
вызывающих появление отказа, это предположение является проблематичным,
хотя вероятнее всего оно справедливо для большей части рассматриваемого
времени t.
Наибольшие сомнения вызывает правомерность предположения о постоян-
стве значения интенсивности отказов К и экспоненциального распределения
плотности отказов. Более правдоподобно, что значение К непостоянно. Каза-
лось бы, по мере старения элемента интенсивность отказов должна увеличи-
ваться. Однако в случае полупроводниковых 'элементов больший вес может
иметь недостоверность используемого значения К, которое является или резуль-
татом оценки определенных устройств во время их нормальной эксплуатации,
или результатом специальных испытаний надежности. У монолитных интеграль-
ных схем ожидается, например, средняя интенсивность отказов А=5-10~в/ч,
которой соответствует среднее время работы без повреждений fCp=2-108 ч, т. е.
примерно 2000 лет. При такой малой вероятности отказа нельзя определить
значение X с помощью испытаний надежности в нормальных рабочих условиях.
Найример, для того чтобы было обнаружено пять отказов в течение 10 000 ч,
пришлось бы во время испытаний использовать 100 000 интегральных схем.
Уменьшение числа схем до приемлемого уровня достигается при так называе-
мых ускоренных испытаниях надежности, во время которых возникновение не-
исправностей ускоряется за счет увеличения механических, электрических и теп-
ловых нагрузок. Однако остается под вопросом, насколько справедливы по-
лученные таким образом значения для всех выпускаемых схем и нормальных
рабочих условий.
Расчеты надежности даже в самых простых случаях основываются на мно-
жестве предположений, которые не обязательно выполняются, и на данных,
которые можно считать только вероятными. Поэтому рассчитанные значения
могут иметь только ограниченную применимость и могут сильно отличаться
от действительно достигнутой надежности. Однако они имеют большое значе-
ние для сравнения различных методов расчета при наличии одинаковых эле-
ментов и позволяют произвести выбор наиболее выгодного с точки зрения тре-
буемой надежности решения.
Метод средней интенсивности отказов не может дать полной оценки на-
дежности. Кроме неисправностей, возникающих из-за внезапного отказа эле-
мента, нужно учитывать также неисправности, обусловленные старением, неис-
правности временного характера, появление которых может быть обусловлено
самыми разнообразными причинами. Проблемы возникновения неисправностей,
их локализации и устранения очень важны.
Методы снижения вероятности отказов
При расчете и построении системы проблема неисправности решается ис-
пользованием всех доступных средств, ограничивающих вероятность отказа и
обеспечивающих условия быстрого устранения отказов.
Возможность возникновения повреждений ограничивается, в первую оче-
редь, использованием высоконадежных элементов, тщательным контролем про-
изводственных процессов и хорошо поставленными электрическими и механи-
ческими испытаниями. Важны также выбор схемы и методы ее расчета. Ка-
залось бы, что с точки зрения надежности наиболее выгодны несложные схе-
мы, составленные из основных цепей с минимальным числом элементов. Од-
нако» характерной особенностью таких схем является низкая помехоустойчи-
вость, особенно при более высоких рабочих температурах. Использование такой
схемы может привести не только к значительному уменьшению надежности
всей системы, но также в случае непредвиденного появления источника больших
сигналов помех к ее полному функциональному отказу. Поэтому при выборе
основной схемы определяющее значение имеют рабочие условия системы.
Правильную работу схемы определяют ее входные и выходные параметры
при заданных внешних рабочих условиях. Значение и допуск каждого пара-
метра зависят от величин и допусков использованных элементов и внешних
параметров, например напряжения питания и температуры. У неправильно со-
ставленной схемы может иметь место так называемый допусковый отказ, если
разброс параметров 'одного или нескольких элементов превысит определенные
границы. Вообще можно сказать, что чем больше вероятность безотказной ра-
боты схемы, тем больше должны быть допуски параметров каждого элемента.
Поэтому границы допустимого разброса могут быть определены исходя из
требуемой надежности схемы.
Для исключения «долусковых отказов» можно использовать несколько ме-
тодов расчета схемы, из которых наиболее часто используется так называемый
метод наихудшего .случая, основанный на двух предпосылках.
Первая предпосылка заключается в том, что величина каждого параметра
схемы должна находиться в заданном диапазоне допусков даже в том случае,
когда параметры всех элементов имеют худшие значения. Это значит, что схе-
ма должна правильно работать и в том случае, если параметры всех элемен-
тов принимают наихудшие значения, соответствующие последнему периоду сро-
ка службы и наихудшим внешним рабочим условиям.
45
Другая предпосылка требует, чтобы .нагрузка каждого элемента не превы-
шала максимально допустимого значения. Метод наихудшего случая совершен-
но исключает «допусковые отказы», и при этом схемы обычно бывают рассчи-
таны с большим запасом в том смысле, что в действительности они имеют
значительно лучшие параметры. Это, конечно, вызывает снижение используе-
мости элементов схемы. В действительности в процессе работы параметры-
изменяются не одинаково. Например, параметры двух элементов, имеющих оди-
наковые начальные значения, после некоторого времени работы могут значи-
тельно отличаться и достигнут пределов конечного периода срока службы в
разное время. Очень мала также вероятность того, что произойдет одновремен-
ное ухудшение параметров всех элементов.
Лучшее использование элементов обеспечивает модифицированный метод
наихудшего случая, когда рассматривается влияние неодинаковых изменений
параметров элементов в зависимости от времени. Согласно этому методу зна-
чение каждого -параметра схемы должно лежать в определенных пределах даже
в том случае, если параметры элементов принимают наихудшее сочетание пре-
дельных для них значений, соответствующих начальным допускам, и если при
этом один из параметров, оказывающий решающее влияние на работу схемы,
имеет наихудшее предельное значение, соответствующее конечному периоду
срока службы. Схемы, .рассчитанные этим методом, тоже могут иметь завы-
шенные параметры.
Следующий возможный метод расчета — статистический. Если паграметры
всех элементов схемы имеют нормальное распределение, то параметры схемы
тоже будут иметь нормальное распределение *>. Если допуск каждого элемен-
та определен стандартными отклонениями о от среднего значения, то допуск
схемы также определен стандартными отклонениями от среднего значения.
Если, .например, параметр схемы у является функцией независимых перемен-
ных параметров элементов xt, хг, ..., х„, т. е.
y = f(xt, х2........хп), (1.34)'
то для малых отклонений переменных xt, х2, ..., х„ статистический допуск
функции у будет
Кду \* 2 / ду \2 / ди \2Д/2
~ + л Д*2 + •••+ л Лх») ’ С1-35)'
дхг / \дх2 ) \дхп } J
где Ах — отклонение х.
Если Xi, х2, ..., хп имеют нормальное распределение с пределами отклоне-
ний по от среднего значения, то Ту соответствует п стандартным отклонениям'
о от среднего значении у 2>.
С точки зрения максимального использования элементов наиболее эффек-
тивным является модифицированный статистический метод с градацией важ-
ности параметров элементов в зависимости от их влияния иа работу схемы.
У параметров элементов, изменения которых имеют критическое влияние на ра-
боту схемы, рассматриваются отклонения, характерные для конечного периода
срока службы. У параметров элементов, оказывающих влияние на работу схемы
только в ограниченных пределах, принимается во внимание начальный, производ-
ственный допуск. И, наконец, у параметров элементов, влиянием которых на-
работу схемы можно пренебречь, рассматриваются только номинальные значе-
ния. Если иа определенный параметр схемы оказывает влияние несколько оди-
наковых элементов, например резисторов с одинаковыми номинальными значе-
ниями сопротивлений, то у одного резистора принимается допуск, соответству-
ющий конечному периоду срока службы, а у остальных — начальный допуск..
4 Данное утверждение справедливо, когда выходной параметр схемы пред-
ставляется линейной функцией параметров элементов. Им пользуются в боль-
шинстве практических случаев при достаточно малых отклонениях параметрон
элементов. (Прим. ред.).
2> Выражение (1.35) справедливо лишь в случае, если Ту и Ах,- выражают
среднеквадратичные отклонения ов и оХ[. Приведенное в тексте иопользоваете
данного выражения ие является точным. (Прим. ред.).
'.Схемы, рассчитанные по методам наихудшего случая, надежно .работают
в течение всего срока службы в заданных пределах при отсутствии внезапного’
откаЬа. В некоторых случаях к точности используемых элементов предъявляют-
ся такие требования, что затрудняется расчет схемы. С этой точки зрения
более выгодны статистические методы расчета, ио здесь, в отличие от методов
•наихудшего .случая, допускается определенная вероятность отказа схемы, ко-
торый может иметь место раньше, чем отклонение параметров элементов пе-
рейдет в область, соответствующую концу срока службы. Число отказов за-
висит от числа элементов, работающих вне допусков. Статистические методы-
значительно более трудоемки и требуют большой точности решения. Сравни-
тельно небольшая ошибка в расчетах, которая в методе наихудшего случая
почти не отразится на результате, здесь увеличит вероятность отказа до не-
приемлемых значений. Поэтому на практике отдается предпочтение методам
наихудшего случая *>.
Внезапный отказ схемы проявляется в отчетливом изменении характери-
стики соответствующего элемента. Причиной могут явиться удар, вибрация,
влажность и электрические или тепловые нагрузки. Неисправности, вызванные
электрическими и тепловыми нагрузками, можно ограничить за счет оптими-
зации .расчета схемы с учетом достижения минимальной мощности потерь.
Важно также ограничить временные отказы * 2>. Их причиной могут быть,
например, помехи, возникающие в системе под действием разнообразных свя-
зей, временной чрезмерной нагрузки схемы или ее части, временного измене-
ния, задержки сигнала в частях системы, имеющих критические временные усло-
вия, и комбинации различных случайных факторов. Наиболее важной причи-
ной нарушения работы системы являются возникающие в ней помехи. Анализ
помех в системе и методов их ограничения представляет самостоятельную
сложную проблему, которая будет рассмотрена в соответствующей главе. Так-
же важна и проблема охлаждения системы: механическая конструкция должна
бать рассчитана с точки зрения достаточного охлаждения таким образом, чтобы
температурный градиент между элементами и окружающей средой был в на-
дежных пределах.
Резервирование
'Значительное увеличение надежности обеспечивает резервирование техни-
ческого оснащения системы. Под этим подразумевается добавление резервной,
избыточной техники для обработки сигнала. Резервирование может быть ис-
пользовано на .различных функциональных уровнях — от уровня системы до-,
уровня схем и элементов. На рис. 1.33а систему представляют три включен-
ных последовательно элемента — А,, Аг, Аз. Ясно, что отказ одного из них
вызовет выход из строя всей системы.
Рисунок 1.336 демонстрирует резервирование на уровне Системы. К основ-
ной системе подключена параллельно такая же система, составленная из эле-
ментов и B3=AS, т. е. это дублированная система. В этом
случае система работает нормально при одной или нескольких неисправностях
в цепи элементов А или В. Отказ всей системы будет иметь место в том слу-
чае, если одновременно появится неисправность в цепочках элементов А и В.
На рис. 1.33в представлен пример резервирования на самом низком уров-
не. В этом случае система работает нормально при одновременных отказах эле-
ментов А, В, за исключением одновременных отказов элементов Ai-Bi, A2B2,
А3В3.
С точки зрения определения места повреждения выгодно так называемое
мажоритарное резервирование, принцип которого представлен на рис. 1.34. Важ-
ной частью схемы является мажоритарная цепь. Последняя представляет собой
Автор имеет в виду расчет схем без использования ЭВМ. При их ис-
пользовании следует отдавать предпочтение статистическим методам расчета.
(Прим. ред.).
2> Для отказов, вызываемых помехами, чаще используется термин «сбой».
(Прим. ред.).
47
схему, которая имеет нечетное число входов, иалримср п=3, и выдает сигнал
только тогда, когда имеется сигнал одновременно на (п+1)/2 и больше ухо-
дах. На рис. 1.34а приведен пример резервирования на самом низком уровне с
мажоритарным принципом два из трех. Вместо одной основной схемы В ис-
пользуются три тождественные схемы — Bit В2, В3, выходы которых подклю-
чены ко входам мажоритарной цепи. На выходе мажоритарной цепи правиль-
Рис. 1.33. а) Последовательное включение трех элементов; б) резервирование
на уровне системы; в), а) резервирование на более низких уровнях
Рис. 1.34. а) Мажоритарный принцип «два из трех»; б) аналоговый принцип
мажоритарной цепи; в) цифровой принцип мажоритарной цепи
ный сигнал будет только тогда, когда будут иметь место правильные сигналы
на .выходах всех трех схем или произвольной комбинации двух из них — SiS2,
В2В3, BiB3. Значит, в принципе, мажоритарная цепь исправляет одну ошибку,
возникшую в связи с неисправностью одной схемы. Для локализации неисправ-
ности можно использовать несоответствие выходов всех трех схем — Blt В2, В3.
Исправление двух одновременных ошибок обеспечивает более высокий
уровень .резервирования с мажоритарным принципом три из пяти. В этом слу-
чае используются пять тождественных -основных схем и мажоритарная цепь с
пятью входами. Мажоритарное резервирование выгодно и на более высоких
функциональных уровнях сложных схем, подсистем и т. п. Мажоритарная цепь
может быть, в принципе, составлена двумя способами. На рис. 1.346 схемати-
чески представлен аналоговый принцип, который заключается в том, что с
ростом^ числа входных сигналов увеличивается напряжение на выходе сумми-
рующей цепи S. Если число входных сигналов равно или больше чем (zi-j-l)/2,
то выходное напряжение суммирующей цепи превысит пороговое напряжение
подключенного к пей усилителя, благодаря чему изменится его выходной уро-
вень. Используя второй способ (рис. 1.34в), можно составить мажоритарную
цепь на обычных цифровых схемах.
На рис. 1.35а имеется схе(ма простой мажоритарной цепи, использующей
аналоговый принцип. Если уровень В имеется на всех трех входах или на двух
любых входах, то уровень В будет и на выходе цепи. Если уровень В — толь-
ко -на одном входе, то на выходе цепи будет уровень Н. Диоды на рис. 1.356
48
улучшают взаимную развязку входов и уменьшают требования, предъявляемые
к допустимым отклонениям элементов. Эти схемы могут быть использованы
только вместе с целями, диапазон сигналов которых сравнительно велик.
+Е
Рис. 1.35. Мажоритарные
цепи:
а) аналоговая с резис-
тивными входами; б) с
улучшенной взаимной
изоляцией входов; в) с
диодными входными свя-
зями; е) пример схемы
обнаружения неисправ-
ности
На рис. 1.35в представлена схема мажоритарной цепи с диодными вход-
ными связями, предназначенная для небольших перепадов сигнала. Единичные
входные токи очень хорошо определяются при достаточно больших значениях
сопротивлений резисторов R и на-
пряжения £i. Принцип действия та-
кой же, как схемы на рис. 1.35а.
На рис. 1.35г приведен пример схе-
мы, предназначенной для обнаруже-
ния неисправности. Если на всех
входах имеется уровень В или Н, то
транзистор Ti заперт, и на выходе
схемы будет уровень В. При поло-
жительном импульсе на входе А со-
стояние выхода не изменится. Одна-
ко если уровни на входах 1, 2, 3 не-
одинаковы, то при положительном
импульсе на входе А транзистор £1
откроется и на выходе появится от-
рицательный импульс, который сиг-
нализирует неисправность.
Схема мажоритарной цепи с
эмиттерными связями (рис. 1.36) до-
пускает большие отклонения входно-
го уровня В. Напряжение каждого
входа сравнивается с постоянным
опорным напряжением Поп. Если на-
пряжение на всех трех или двух
входах превышает Uon, то соответ-
ствующие транзисторы открываются,
через эмиттерные резисторы Л про-
Рис. 1.36. Мажоритарная цепь с
эмиттерными связями
49
ходят точно определенные токи, под общим действием которых откроется тран-
зистор Тв выходного порогового детектора. При наличии уровня В на двух
или трех входах правильный уровень В будет на выходе транзистора ТА, а при
уровне Н на двух или трех входах на выходе транзистора ТА будет опять
правильный уровень Н.
На рис. 1.37 представлен пример схемы мажоритарной цепи, которая со-
стоит из трех схем И и одной ИЛИ. Это более дорогая схема, но используемые
Рис. 1.37. а) Мажори-
тарная цеяь с логиче-
скими схемами ИЛИ/И;
б) пример автоматиче-
ского исправления ошиб-
ки
элементы И и ИЛИ могут иметь такие же схемы, как цепи, отказы которых
компенсируются. На рис. 1.37 показано автоматическое исправление ошибки на
выходе схемы В3.
На рис. 1.38 представлена система без резервирования, состоящая из п
последовательно включенных схем. Достижение оптимальной надежности си-
стемы с мажоритарным .резервированием зависит от числа последовательных
основных схем, включенных между мажоритарными цепями. На рис. 1.386 пред-
ставлена система с резервированием, разделенная на п/m подсистем, каждая
из которых состоит из одной мажоритарной цепи и трех цепочек, составленных
из т основных схем каждая. Если предположить, что надежность мажори-
тарной цепи эквивалентна надежности четырех основных схем, т. е. /?общ=7?4,
то результирующая надежность системы определится соотношением
Rs = [pt (3R2m — 2R3!n )]п/т. (1 -36)
При данной надежности R результирующая надежность системы будет макси-
мальной при определенном соотношении п/т.
Надежность системы можно также увеличить за счет резервирования са-
мих мажоритарных цепей (рис. 1.38в). В этом случае вся система разделена
на п секций, каждую из которых составляют три основные схемы и три мажо-
ритарные. Ошибка на выходе любой основной схемы будет исправлена после-
дующими мажоритарными цепями. Ошибка, вызванная отказом мажоритарной
цепи, появится на соответствующем входе следующей основной схемы и будет
исправлена следующими мажоритарными цепями. Расчет надежности труден
и выходит за рамки данного краткого обзора.
Следующий возможный способ резервирования схем изображен на рис. 1.39.
В принципе это четырехкратная система, секции которой, состоящие из четы-
рех основных схем, соединены по определенным правилам так, что ошибка,
появившаяся на выходе любой схемы, автоматически исправляется уже в од-
ной из следующих секций. Однако в зависимости от типа ошибки и места ее
50
Рис. 1.38. а) Система
без резервирования; б)
система с резервирова-
нием; в) резервирование
мажоритарных цепей
Рис. 1.39. а) Система без
резервирования; б) четы-
рехкратная система
Неправильные
выход
ный выход ный выход ошидви,
(первоначало- (разветвление
нал ошивка) ошивки)
51
возникновения могут иметь место
случаи, когда появившаяся ошибка
пройдет неисправленной до конца си-
стемы. Из сравнения систем на рис.
1 39а, б вытекает, что каждая секция
выход резервированной системы имее> в 8
раз больше входов и примерно также
увеличится количество деталей. Это
значительно повышает вероятность
одновременного появления несколь-
ких отказов, если, конечно, не ис-
пользуются элементы с очень малым
Рис. 1.40. Система с резервированием с значением интенсивности отказов,
переключеаием Расчет надежности очень сложен, за-
труднительны также обнаружение и
локализация неисправности.
До сих пор рассматривалось резервирование с постоянно подключенными
элементами, характеризующимися автоматическим исправлением ошибок без
Таблица 1.2. Важнейшие свойства методов резервирования
Характеристика Вид резервирования
Параллельно-по- следовательное или последовательно - параллельное Мажоритарное Четырехк р атное Сигналов (коды с обнаруживанием ошибок и коррек- тирующие коды)
Повышение на- дежности Максимальное Большее Большее Среднее
Проверка пра- вильности ра- боты системы Очень трудна Легко осущест- вима Затруднена Легко осущест- вима
Влияние на ра- боту непра- вильного на- пряжения пи- тания Отказ системы Без проблем Без проблем Без проблем
Влияние по- вреждений со- единений на работу системы Не оказывает влияния только в случае при- менения специ- альных мер Не оказывает -влияния Не оказывает влияния Не оказывает влияния
Быстродейст- вие по сравне- нию с систе- мой без резер- вирования Обычно меньше Меньше из-за влияния мажо- ритарных це- пей Меньше из-за большого чис- ла резервных соединений Меньше из-за влияния детек- тирующих и корректирую- щих цепей
Стоимость по сравнению с системой без резервирования В 4—5 раз больше В 3—4 раза больше В 4—5 раз больше В 0,25—2 раза больше
Применение Логические схе- мы, запоминаю- щие устройства и т. п. Логические схе- мы таймирова- ния, памяти н т. д. Логические схемы Частично в ло- гических схе- мах, запомина- ющий устрой- ствах, переда- ча информации
52
внешнего вмешательства. Следующий способ резервирования заключается в от-
ключении вышедшего из строя элемента и подключении исправного, резервно-
го. Пример этого принципа представлен на рис. 1.40. В этом случае работаег
не только основной, но и резервный элемент. Выходы обоих элементов срав-
ниваются, и как только обнаружится несоответствие, работа обоих элементов-
останавливается и с помощью диагностической программы проводится проверка
основной схемы. Если при этом будет обнаружена ее неправильная работа, то
с помощью переключателя к выходу будет подключена резервная схема. Если
во время проверки неисправность не обнаружится, то, значит, несоответствие
выходов обоих элементов могло быть вызвано временной неисправностью ос-
новного элемента, или неисправность имеет место в .цепи сравнения, или неис-
правен .резервный элемент. Диагностическая программа проверяет только пра-
вильность работы и не должна обнаруживать место повреждения, которое оп-
ределяет соответствующая цепь еравнения. Этот способ резервирования очень-
выгоден при наличии постоянного технического обслуживания, так как позволяет
значительно повысить общую надежность системы с минимальным количеством
дополнительных схем.
Увеличение надежности может быть обеспечено не только за счет резервиро-
вания технического оборудования, но и за счет резервирования сигналов. Под.
этим подразумевается добавление избыточных бит к информации, записанной в-
памяти системы, и к информации, передаваемой между отдельными частями си-
стемы. Эти избыточные биты позволяют обнаруживать и исправлять ошибки.
Комбинирование технического резервирования и избыточности сигналов позволя-
ет создавать очень надежные системы. В табл. 1.2 представлен обзор наиболее-
важных свойств отдельных методов резервирования.
ГЛАВА 2
Системы счисления
и основные арифметические
операции
2.1. СИСТЕМЫ СЧИСЛЕНИЯ И ИХ ВЗАИМНЫЙ ПЕРЕВОД
В обычной десятичной системе счисления используются десять
цифр: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9. Каждое десятичное число можно
представить в виде многочлена, выраженного основными цифра-
ми 0—9 и степенями 10. На-
пример, число 1543,15= 1Х
X 103 + 5-Ю2 + 4-Ю1 + 3 X
’X Ю°+ ЫО-‘+ 5-Ю-2. По-
этому каждое десятичное чи-
сло имеет основание 10, а об-
щая емкость N цифр в деся-
тичной системе счисления
равна 10N. Например, для
7V=4 общая емкость равна
10 000 .и максимальное чис-
ло, которое можно выра-
зить четырьмя цифрами,
равно 9999, т. е. общая ем-
кость на единицу больше,
чем максимальное числовое
значение системы.
Многочленом можно вы-
разить любое число N в си-
стеме с любым основанием
z. Примеры различных си-
стем счисления представле-
числа М с основанием z спра-
Таблица 2.1
Основание системы счисления
2 345 — 8 — 12 — 15
10
В
Числа
(Юг
0 1 0 1 0 0 0 — 1 1 1 0 — 1 0 1
2 10 2 2 2 2 2
3 И 10 3 3 3 3
4 100 11 10 4 4 4
5 101 12 11 10 5 5
6 но 2012Ц 6 6
7 111 21 13 12 7 7
8 1000 22 20 13 10 8
9 1001 100 21 14 11 9
10 1010 101 22 20 12 А
11 1011 102 23 21 13 В
12 1100110 30 22 14 10
13 1101 111 31 23 15 11
144110112 32 24 16 12
15Н11 120 33 30 17 13
табл. 2.1. Для любого
0
1
2
3
4
5
6
7
8
9
А
В
D
Е
F
вы
ведливо:
(л/')г=/’п2п+р„_1 гп—1
>_2z-2+...+p_m z— ; (2.1)
(2.2)
— т
где z — целое число, больше 1; a —1. Для наглядности
54
выразим представленный выше пример с помощью коэффициен-
тов pi и степеней основания z=10:
(1543,15)10=1 -103+ 5 • 102+4 -101+3 -10°+1 • 10~*+ 5 10~2=
=Р3- 103+Р2- 102+Рг ЮЧ-Лг ЮЧ-Pj- 10-2.
Многочлен (2.1) может быть использован для перевода любо-
го числа с основанием z в число с основанием 10. Рассмотрим,,
например, перевод числа 2375,25 в восьмиричной системе счисле-
ния в число в десятичной системе:
(2375,25)8=2-83+3-82+7-81+5-8°+2-8-1+5-8-2=
.=2.512+ 3 64+ 7-8+5 1+2/8+5/б4=(1277,328)10.
Процесс перевода числа Ц011,011 в двоичной системе в число*
в десятичной системе такой же:
(11011,011)2= 1 -24+1 •23+ 0-22+1.21+1-2°+0-2-1+1-2-2+1-2-3=
= 16+8+0+2+1+0+1/4+1/8=(27,375)10.
Для перевода любого числа с основанием 10 в число с требуе-
мым основанием z можно использовать несколько методов. Одним
из них является метод последовательного деления и умножения.
Числа справа и слева от запятой переводятся отдельно. Чис-
ло ’('Л^До слева от запятой делится на основание z, результат де-
ления равен (N)iolz, а остаток представляет цифру младшего са-
мого правого разряда числа (N)z- Результат опять делится на ос-
нование z и т. д. Число (0.. .)ю вправо от запятой умножается на
основание z. Если результат меньше единицы, то цифра старшего
самого левого разряда равна 0. Если результат больше единицы,,
то цифра старшего разряда будет равна целой части произведе-
ния. Эти действия демонстрируют примеры в табл. 2.2.
Между восьмиричной и двоичной системами счисления очень
простое соотношение, так как основание 8 является третьей сте-
пенью основания 2. При взаимном переводе переводится не все-
число сразу, а последовательно, отдельные цифры. Например,.
(2536)8 = 010 101 011 110= (10101011110)2- Цифра 0 на первом мес-
те слева может быть опущена, как и в обычной десятичной систе-
ме. Обратная операция так же проста. Начиная от самого млад-
шего правого разряда, производим разбиение на группы по три
двоичных цифры. Можно, например, прямо писать, что
(10111010101)2=010 111 010 101 =1(2725)8-
Число разрядов, обрабатываемых электронной цифровой сис-
темой, не может быть больше числа разрядов, на которое систе-
ма была рассчитана. Если во время арифметических операций,,
например во время умножения, возникает большее число разря-
дов, то низшие разряды отбрасываются и результат округляет-
ся. Обрабатываемые числа могут переводиться в дроби, меньшие
единицы, таким образом, чтобы они имели одинаковый порядок.
Например, числа: (378,526) ю= (Ю4-0,0378526) ю; (1282,422) ю=
55
Таблица 2.2. Перевод числа с основанием 10 в число с требуемым
основанием методом последовательного деления и умножения
(1138,68)ю = = (10001010, 1010111)2 Последовательное деление Последовательное умножение
138 : 2 = 69, остаток 0 (р0) 69 : 2 = 34 —»— .1 (р4) 34 : 2 = 17 —»— 0 (р2) 17 : 2 = 8 —»— /1 (р3) 8:2 = 4 —»— 0 (pi) 4:2 = 2 —»— 0 (ps) 2 : 2 = 11 —»— 0 (ре) 1:2 = 0 —»— 1 (р7) 0,68-2 = 1,36-М (р-i) 0,36-2 = 0,72-М) (р_2) 0,72-2 = 1,44-»1 (р_3) 0,44-2 = 0,88М) (р_4) 0,88-2= 11,76-Н1 (р_5) 0,76-2 ='.1,52М (р_6) 0,52-2 = 1,04-М (р-т) 0,04-2 = 0,08-М) (р_в)
(138,68) )10 = = (2112, 534...) g .138 : 8 = 17, остаток 2 17 : 8 = 2 —»— 1 2:8 = 0 —»— 2 0,68-8 = 5,44-»5 0,44-8 = 3,52-МЗ 0,52-8 = 4,16->4
(138,68) 10 = = ('12010, 2010...) а 138 : 3 = 46, остаток 0 46:3= 15 —»— 1 15:3 = 5 •—»— 0 5:3=1 —»— 2 1:3 = 0 —»— И 0,68-3 = 2,04-М 0,04-3 = 0,12—>0 0,12-3 = 0,36-М) 0,36-3 = 1,08-М 0,08-3 = 0,24^0 '
= (104-0,1282422)ю. Число, имеющее меньший порядок, должно
быть сдвинуто вправо на столько позиций, чтобы был получен со-
ответствующий порядок.
2.2. АРИФМЕТИЧЕСКИЕ ОПЕРАЦИИ
С ДВОИЧНЫМИ ЧИСЛАМИ
Последовательность основных арифметических операций, про-
изводимых с двоичными числами, подобна действиям с десятич-
ными числами. Основные правила сложения и вычитания двоич-
ных чисел представлены в табл. 2.3. При сложении двух цифр 1
получается 0 и возникает так называемый перенос 1, что означа-
ет передачу цифры 1 в ближайший высший разряд, где она скла-
дывается с имеющимися там цифрами. При вычитании цифры 1
из цифры 0 из ближайшего высшего разряда берется цифра 1, что
означает так называемый заем. Операцию вычитания, представ-
ленную в табл. 2.3, можно упростить, используя дополнения от-
рицательных двоичных чисел1). Рассмотрим следующий пример:
произвести сложение двух чисел: А = 111111111 и 5 = 000000001:
1| 1111111 1ч-переносы
111111111
000000001
1 | 00000000 0-е-сумма
11 В отечественной литературе—дополнительный код. (Прим. ped.). i
Таблица 2.3. Основные правила сложения и вычитания двоичных чисел
Основные правила
Л=(1 0011 0,01 )2=(38,25).о;
£=(111101,11)2=(61,75)10
040=0 О
0^>1 = 1 о
140=1 о
141=0 1
1+141=1 1
А
В
А*В
^1+/+/=/;--
Ь 0+1= о
г*-/+0+(=0
1*0+1+1=0
11111111
100 11 0,01
+ 111 10 1,11
1100 10 0,00
0—0=0 о
0—1=1 1
1—0=1 о
1—1=0 о
—1—1=0 1
1—1—1=1 1
А
В
А-В
If"
11
111101, 11
- 100110,01
010
1,10
-*- 1-1=0
-=► 1-0=1
9- 1-0 = 1
j* 0-1=1 заем .-
1-0-1=0
1-0 = 1
- i-i-o
Если не принимать во внимание последний перенос 1 влево, то
сумма этих чисел равна 0, а так как (000000001)г= (1)ю, то дол-
жно быть (111111111)2= (—1)ю, т. е. это взаимно дополняющие
числа. Двоичным дополнением числа 000000001 является число
111111111 и наоборот. Двоичное дополнение каждого числа мож-
но определить следующим образом: в данном числе заменяется
цифра 1 на 0, а 0 на 1 и к самому младшему разряду прибав-
ляется цифра 1. Рассмотрим пример девятиразрядного числа:
(2)1О=(0 0 0 0 0 0 0 1 0)2
двоичное =111111101
дополнение +
4(1 1 1 1 1 1 1 1 0)2=(—2)м.
57
Подобным образом получены двоичные дополнения в табл. 2.4.
У положительных чисел первая цифра слева 0, у отрицатель-
ных — всегда 1. Это так называемый знак числа. Двоичные до-
полнения позволяют упростить вычитание таким образом, что к
уменьшаемому прибавляется дополнение вычитаемого. При .вычи-
тании двух чисел может быть использовано единичное дополне-
ние1), получаемое простой заменой цифр 1 на 0 и 0 на 1. Приме-
ры вычитания двух чисел с двоичным или единичным дополнени-
ем представлены в табл. 2.5.
Если вычитаемое меньше уменьшаемого, то результирую-
щая цифра, стоящая на первом месте слева, отбрасывается, а к
цифре результата добавляется 1. Это так называемый цикличес-
кий перенос2).
Умножение двоичных чисел производится очень просто. Если
цифра множителя 1, то произведение равно множимому; если мно-
f> В отечественной литературе — обратный код. (Прим. ред.).
2> Циклический перенос осуществляется только при выполнении операции
с использованием единичного дополнения. (Прим. ред.).
житель 0, то произведение равно нулю. Умножение производится
так же, как в десятичной системе, оно представлено в табл. 2.6.
Таблица 2.5. Вычитание двух чисел с двоичным или единичным дополнением
Операции В> А В < А
Обычное вычитание В _ 111101,11 А 100110,01 В _ 100110,01 А 111101,11
010111,10 010111,10
Вычитание с А 0100110,01 В 0111101,11
дВикчным ДО“ полнением 1А 1011001,10 + 0,01 ХА 1000010,00 + 0,01
2А 1011001,11 „В 0111101,11 + А 1011001,11 2 А 1000010,01 „В 0100110,01 + А 1000010,01
0010111,10 В - А 10111,10 1101000,10 2 (ОО1О111,1О)=1101000,10
Вычитание с А 0100110,01 А 0111101,11
единичным дополнением ХА 1011001,10 .В 0111101,11 + А 1011001,10 А 1000010,00 В 0100110,01 А 1000010,00
[1] ОО1О111,О1_ 10111,10 1101000,01 1 (0010111,1О)=1101000,01
(111101,11) (100110,01), Г{61’75)1СР Н38,25)1о 1 ,ДП - единичное дополнение А £Э 2 ,2 * двоичное дополнение А о
Ясно, что умножение на 0 можно пропускать, достаточно сдвигать
множимое на соответствующее число позиций влево. При умно-
жении положительных и отрицательных чисел действуют те же
правила, что и в десятичной системе, знак произведения опреде-
ляется отдельно.
Примеры деления двоичных чисел представлены в табл. 2.7.
Первый способ деления основан на принципе восстановления пер-
воначального делимого. Делитель вычитается из делимого, и ес-
ли результат положительный, то в частное записывается цифра 1.
59
К результату вычитания приписывается следующая цифра де-
лимого, вычитаемый делитель сдвигается на одну позицию впра-
во и т, д. Если результат вычитания отрицательный, то в частное
пишется цифра 0, к отрицательному числу прибавляется делитель
Таблица 2.6. Умножение двоичных чисел.
(1O11,11)Q (1001,01) =1101100,1011)2
1001,61 1011,11
I— - — * 1011,11
--------------* 00000,0
---------------* 101111
---------------* оооооо
---------------* оооооо
---:-----------* 101111
1101100,1011
о
S
к
со
и
о
а
S
2
2
о
1001,01 1011,11
' ill! ~~ оооооо
*—*1.101111 —*101111
частичная сумма *-101111
---*0.101111 -*000000
частичная сумма-*О1О1111
----*1.101111 ---*101111
частичная сумма *-11101011
0.101111 --*000000
частичная сумма *-011101011
*0.101111 ---*000000
частичная сумма *0011101011
-1.101111 ---*101111
общая сумма -*11О1100,1011
для восстановления первоначального делимого и т. д. Как было
показано во втором примере, восстановление делимого может не
производиться за счет того, что к отрицательному числу приба-
вится делитель, сдвинутый на один разряд вправо. В третьем
примере делитель смещается вправо на столько разрядов, чтобы
результат вычитания был всегда положительным. Операция вы-
читания может быть заменена сложением с дополнениями отри-
цательных чисел. Контроль производится путем перемножения
частного и делителя.
60
Таблица 2.7. Деление двоичных чисел
1001,01
вычитание
результат
вычитание
--- результат -
восстановление
1011,11000000
- 1001,011
+ 0010,100
- 100 1O1
- 010 001
+ 100 1014
вычитание
---- результат +
вычитание
-----результат -
+ 010 1000
10 0101
00 00110
1 00101
0011111
1,0100 ...
1011,11000000..
-loci 01^ :
L- + 0010 100
- 1ОО 1011
L - 0Ю0010
+ . 1ОО1О1Т
— + 00 00110
1 00101 у
--- 111110
+ 100101
---- ОН 001 ос-
таток
восстановление
1 00101
вычитание
результат -
восстановление
вычитание
результат
восстановл ение
О 001100
100101
О 011001
100101
0011000
100101
0001101
100101
1,010001
1О111ЮООООО
0110000
-100101Н
00101000
IQOlOiyH’1
000011ОООО
вычитание
результат +
100101
001011, ос-
100102
001011 ос-
таток
таток
проверка 1001,01.1,010001
1 010001
101 0001
101 000 1
1011 1О11ОЮ1
округление 1011,11
(1011,11)2 : (1001,01)2 = (1,010001)2
ГЛАВА 3
Двоичные коды
3.1. ЧЕТЫРЕХЭЛЕМЕНТНЫЕ КОДЫ
Двоичная система счисления очень выгодна для использования в
электронных цифровых системах, так как каждому уровню сиг-
нала может соответствовать цифра 1 или 0. Но двоичные числа
с множеством цифр трудно переводить в десятичную систему и
наоборот. Вообще можно сказать, что их использование целесо-
образно прежде всего в системах с большим числом внутренних
операций по сравнению с числом взаимных переводов между обе-
ими системами счисления. Для облегчения перевода из одной сис-
темы в другую используется, во-первых, восьмиричная система, а
также различные коды, с помощью которых можно выразить от-
дельные десятичные цифры. Использование подходящих кодов,
кроме того, позволяет увеличить надежность системы.
Для выражения каждой десятичной цифры нужны четыре дво-
ичные цифры, т. е. четыре бита, которые позволяют получить 24=
= 16 комбинаций. Так как из 16 комбинаций 6 являются избы-
точными, то общее число всех возможных кодов из 4 бит равно
16!/6!^2,9-1010. Однако на практике используются только такие
коды, которые обеспечивают самую рациональную и простую
обработку цифровой информации. Чаще всего используются так
называемые весовые коды, позволяющие достаточно просто пере-
водить десятичные цифры d в двоичные цифры b по формуле
d = vsbs + цД + оД + vobo, (3.1)
где символы о3—о0 являются весовыми коэффициентами соответ-
ствующего кода, а символы Ьз—Ьо — двоичные цифры 1 или 0.
Всего существует 16 весовых кодов ОзОгШОс. Это 8421, 7421, 7321,
6421, 6321, 6311, 6221, 5421, 5311, 5221, 5211, 4421, 4321, 4311,
4221 и 3331. Например, в коде 8421 Оз=8; 02=4; Oi=2; оо=1-
Цифры отдельных кодов легко определяются из соотношения
(3.1). Например,
(9)10=8-1 +4-0+2-0+1 -1=(1001)8421,
(9)10=5-1+4-1+2.0+1 -0=(1100)6Ш.
Обратный процесс также прост.
62
У этих кодов некоторые коэффициенты v могут быть отрица-
тельными, например в коде 8421. В этом коде (9)ю=8-1 +
4" 4 • 1-2 -1-8421-
Кроме того, используются коды, для которых несправедливо
еоотношение (3.1). Примеры различных четырехэлементных ко-
дов представлены в табл. 3.1.
Таблица 3.1
8421 8421 +3 Код Грея 2421 2421 2421 5311 5421
0 0000 0000 ООП 0000 0000 0000 0000 0000 0000
1 0001 0111 0100 0001 0001 0001 0001 0001 0001
2 0010 оно 0101 ООП 0010 0010 сою ООН 0010
3 ООН 0101 оно 0010 ООП ООН ООП 0100 ООП
4 0100 0100 0111 оно 0100 1010 0100 0101 0100
5 0101 1011 1000 0111 1011 1011 0101 1000 1000
6 оно 1010 1001 0101 1100 1100 оно 1001 1001
7 0111 1001 1010 0100 1101 1101 0111 1011 1010
8 1000 1000 1011 1100. 1110 1110 1110 1100 1011
9 1001 1111 1100 1101 1111 1111 1111 1101 1100
Код 8421. Это наиболее распространенный код. Последова-
тельности десятичных цифр соответствует последовательность че-
тырехразрядных двоичных групп. Преобразование чисел из деся-
тичной системы в код 8421 и наоборот производится очень просто.
Например:
5 6 7 9
(5679)10=0101 ОНО 0111 1001 =(0101011001111001)8421.
Так же прост и обратный перевод. Код может быть выгодно ис-
пользован и для внутренних операций в цифровой системе, если
число этих операций мало по сравнению с числом переводов
между двоичной и десятичной системами на входе и выходе.
Арифметические операции такие же, как в двоичной системе, но
так как используется только 10 из 16 возможных комбинаций,
то с учетом шести избыточных комбинаций должны быть произ-
ведены поправки результатов. Пример сложения представлен в
табл. 3.2. Результат суммирования С двух цифр будет правильным
только в том случае, если он не превышает 9. Если он лежит в
интервале между 10 и 15, то коррекция производится добавлени-
ем цифры 6, причем имеет место перенос в декаду ближайшего
высшего разряда. Если результат находится между 16 и 18, то
производится перенос в декаду ближайшего высшего разряда и
результат корректируется добавлением цифры 6. Невыгодно воз-
никновение переноса при коррекции результата, коррекция дол-
жна производиться в каждой декаде отдельно. Поэтому код 8421
нельзя рекомендовать для параллельного сложения.
Самодополняющиеся коды. Дополняющие свойства
этих кодов заключаются в том, что двум десятичным цифрам,
63
Таблица 3.2
S&Q 10 s^is 16 £5 £ 18
O1O1 5 1000 8 1001 8
0010 + 2 + 0011 + 3_ + 1000 + 9_
0111 7 1011 11 перенос •JJOOOl 17
коррекция + 0110 коррекция + 0110
перенос jioooi (1) 0111 (7)
0101 1000 1001 589
+ 0010 + 0011 + 1000 + 238
011 г 1011 Joooi 827
1 -< +0110
1100
+ 0110 '7
+ 1 -<-1.0010,
1000, ~ 2
8
сумма которых равна 9, соответствуют две дополняющие комби-
нации двоичных цифр. Например, в коде 8421 цифре 5 соответст-
вует двоичное число 1011, а его дополнению 0100 — цифра 4.
Следующими дополнениями являются, например 0000 и 1111, 0111
и 1000 и т. д. Другими самодополняющимися кодами являются код
2421 и код с избытком 3. В самодополняющихся кодах дополне-
ния возникают простой заменой единицы нулем и нуля единицей.
Код с избытком 3. Этот код не является весовым кодом.
Он возникает добавлением (3) ю= (0011)2 к коду 8421. Он удобен
для арифметических операций, так как при сложении довольно
просто можно определить необходимость коррекции результата.
А так как это самодополняющийся код, то он может быть ис-
Таблица 3.3
S-SJ9 SstlO
1000 5 1011 8
коррекция + 0101 + 2_ Перенос + 0111 + з_
1101 7 IjOOOl 11
-ООН + 0011
1010 0100
декада. ю2 10 10°
1000 1011 1100 588
+ 0101 +0110 1011 + 239
1110 -1|ООО1 <-lJOHl 827
-ООН + 0011 + 0011
1011 0101 1010
8 2 7
пользован при вычитании, основанном на сложении с дополняю-
щими числами. Кроме того, этот код облегчает обнаружение оши-
бок, потому что во всех его комбинациях имеется хотя бы одна
двоичная цифра 1.
Пример сложения представлен в табл. 3.3. Если результирую-
щая сумма равна или меньше 9, то производится коррекция вы-
читанием 3. Если сумма равна или больше 10, то прибавляется 3.
Коррекция +3 или —3 означает прибавление или вычитание
ООН. Необходимая коррекция устанавливается по наличию или
отсутствию переноса 1. Если имеется перенос, то должна быть
коррекция +3, а если переноса нет, то коррекция —3. Произво-
дится это следующим образом:
а) оба числа каждой декады складываются согласно прави-
лам двоичного сложения;
б) в сумме каждой декады определяется наличие переноса 1;
в) в каждой декаде, где имел место перенос 1, результат кор-
ректируется прибавлением 0011 и, наоборот, в декаде без перено-
са — вычитанием 0011. ..Вместо вычитания ООН может быть про-
изведено прибавление дополнения 1100.
Примеры вычитания представлены в табл. 3.4. Знак числа 0
в первом столбце слева означает положительное число, а 1—
отрицательное число. Дополнение до 9 в коде с избытком 3
определяется простой заменой двоичной цифры 1 на 0 и наобо-
рот. Переносы 1 производятся последовательно от декады низше-
го ^разряда 10° до знака числа, а если и здесь будет иметь место
перенос 1, то она передается цифре низшей декады 10°. Это так
называемый циклический перенос 1. Результаты во всех дека-
дах корректируются одновременно путем прибавления 0011 к ре-
зультатам в декадах с переносом и прибавления ООН к резуль-
татам в декадах без переноса. В случае если в какой-либо дека-
де возникнет перенос 1 и во время коррекции, то 1 прибавляется
к цифре низшего разряда той же декады.
Для вычитания могут быть использованы также дополнения
до 10. Это — дополнения до 9, к цифре низшего разряда кото-
рых прибавлена 1. Последовательность вычитания такая же, но
здесь не возникают циклические переносы через все декады, бла-
годаря чему при реализации цифрового сумматора на практике
ускорится процесс сложения.
Код Грея. Этот код относится к циклическим кодам, харак-
теризующимся тем, что последующая комбинация двоичных цифр
отличается от предыдущей только в одном разряде. Код составля-
-ется простым способом. Цифры низшего разряда пишутся в пос-
ледовательности 011001100..., цифры следующего разряда — в
последовательности 00111100001111..., следующего разряда — в
последовательности 00001111111100000000... и т. д. Этот код осо-
бенно выгоден при использовании в различных преобразователях.
Так как соседние комбинации отличаются друг от друга только в
одном разряде, то при преобразовании возникают минимальные
.3—93 ' 65
Таблица 3.4
Вычита- 'ние с знак числа S ю2 1ООО ю1 1011 .10° декаде 1100 589 -238
дополие- 1 1O1O 1OO1 0100 351
*нием г° * - 1|ОО11 -«-1|О101 —уОООО дополнение 761
‘ЦО 9 1 — 1 циклический перенос
ООН 0101 0001
— ООН 0011 0011 коррекция
о ОНО 1 000 0100
’ • -
+ 3 5 1 результат
о 0101 ОНО 1011 238
1 0111 0100 0011 дополнение 410-589
1100 1010 1110 351
1100 1100 1100
г1|1ООО rlJOl 10 1-1)1010-
1 1—*1 1 1 -*-1
1001 0111 юн
3 5 1.
'Вычита- 1000 1011 1100 589
ние с 1011 1010 0101 дополнение 872-238
Шсяюлне- .1)0011 1)0101 1)0001 351
,нием 11 11 11
ДО 10 ЦО11О 1)1000 1J0100
3 5 1
ошибки. Это преимущество наиболее ясно при сравнении с ко-
дом 8421. Например, при изменении цифры 7 (соответствующей
комбинации 0111) на 8 (соответствующую комбинацию 1000) на
короткое время (например, из-за перекрытия механических кон-
тактов) может появиться комбинация 1111, представляющая со-
бой большую ошибку. В коде Грея в том же случае ошибка не по-
явится, так как последовательности таковы: 0100, 1100.
Большим преимуществом кода Грея перед другими является
простота перевода десятичных цифр в код Грея и наоборот. Де-
сятичное число сначала переводится в код 8421, например (9) =
— (1001)842ь а в код Грея переводится затем последовательным
суммированием по модулю 2 двоичных цифр, начиная от цифры
низшего разряда: 0ф0 = 0, Оф 1 = 1, 1ф0=1, 1ф1=0. Следова-
тельно, в представленном примере получим (1001)842i= (1101)rpefl-
3.2. КОДЫ С БОЛЬШИМ ЧИСЛОМ ЭЛЕМЕНТОВ
г Хотя десятичные цифры можно легко выразить с помощью
четырехэлементных кодов, часто используются коды с большим
числом бит, которые более удобны для некоторых операций и об-
66
легчают обнаружение ошибок. Примеры таких кодов представле-
ны в табл. 3.5.
Таблица 3.5. Коды с большим числом элементов
№ пп. 2 из 5 Джонсона 51111 Биквинар- ный 5043210 1 на 10
0 00011 00000 00000 0100001 0000000001
1 00101 00001 00001 0100010 0000000010
2 00110 00011 00011 0100100 0000000100
3 01001 00111 00111 0101000 0000001000
4 01010 01111 01111 0110000 0000010000
5 01100 11111 10000 1000001 0000100000
6 10001 11110 11000 1000010 0001000000
• 7 10010 11100 11100 1000100 0010000000
8 10100 11000 НПО 1001000 0100000000
9 11000 10000 11111 1010000 1000000000
1
Код «2 из 5» характеризуется тем, что в каждой его комбина-
ции всегда имеются две двоичные 1. В коде легко обнаруживает-
ся ошибка 0—>1 или 1—>0. Нельзя определить число ошибок обоих
типов, так как они взаимно компенсируются, однако вероятность
одновременного появления таких ошибок в большинстве случаев
очень мала.
Код Джонсона пригоден для специальных счетчиков и легко
дешифруется. Подобные свойства имеет код 51111, который, кро-
ме того, еще и самодополняющийся. Биквинарный код является
весовым кодом, он может быть использован для арифметических
операций и облегчает обнаружение ошибок. Десятиэлементный
.код «1 из 10» часто используется в счетчиках и не требует деши-
фрирования.
Таблица 3.6. Число комбинаций некоторых кодов т из п
т п
2 3 4 5 6 7 8 9 10
1 2 3 4 5 6 7 8 9 10
2 1 3 6 10 15 21 28 36 45
3 — 1 4 10 20 35 56 84 120
4 1 5 15 35 70 126 210
5 1 6 21 56 126 252
6 . 1 7 18 84 210
7 . ! 1 8 36 120
8 — — — — — 1 9 45
9 — — — 1 10
&1
Коды «2 из 5» и «1 из 10» относятся к большой группе кодов
«т из п», для которых характерен одинаковый вес, т. е. одинако-
вое число элементов в каждой комбинации кода. В табл. 3.6
представлены количества возможных комбинаций некоторых ко-
дов ст из п». Число этих комбинаций определяется из соотноше-
ния
---—------. (3.2)
т! (п — т)!
3.3. ОБНАРУЖЕНИЕ И ИСПРАВЛЕНИЕ ОШИБОК В КОДАХ
Возможности данного кода с точки зрения обнаружения и ис-
правления ошибок можно оценить по так называемому минималь-
ному кодовому расстоянию, представляющему собой минималь-
ное число бит, которое должно быть изменено при переходе от
одной комбинации к другой.
На рис. 3.1а представлен простой пример трехэлементного дво-
ичного кода с максимальным числом 23 = 8 комбинаций и с пол-
00Q /
чз оо1 г
g 010 3
| 011 4
g 100 5
«о 101 6
110 7
. 111 6
а)
I'r ООО 1
011 2
1] 110 3
101 о
б)
Рис. 3.1. а) Трехэлементный двоичный код с полным ис-
пользованием всех комбинаций; 6) с неполным использо-
ванием всех комбинаций ,
ным использованием всех комбинаций. Рассмотрим, например, пе-
редачу информации, соответствующей комбинации ООО. Если по-
явится одна ошибка, например, на второй позиции, то вместо ком-
бинации ООО будет принята комбинация 010, которая соответству-
ет используемой комбинации 2, т. е. такую ошибку нельзя обна-
ружить. То же самое можно сказать об одиночной ошибке в лю-
бой позиции любой комбинации, так как все комбинации кода ис-
пользуются.
На рис. 3.1а представлена геометрическая модель кода. От-
дельным вершинам куба соответствуют комбинации кода, причем
таким образом, что соседние комбинации отличаются друг от дру-
га только в одной позиции. Например, комбинации 001 и 011 от-
личаются второй цифрой, комбинации 011 и 111 — третьей и т. д.
Расстояние между любыми комбинациями равно числу ребер
между вершинами куба, соответствующими этим комбинациям.
Например, между комбинациями 100 и ОН расстояние с/=3, между
комбинациями 101 и Oil d— 2 и т. п. С точки зрения обнаружения
ошибок, однако, решающим является минимальное расстояние
(шаг) кода, которое в данном случае равно 1.
На рис. 3.16 приведен пример трехэлементного кода, в кото-
ром используются только четыре комбинации из максимального
числа 23=8 комбинаций. В этом случае минимальное кодовое
расстояние с/=2 и ошибку в коде можно обнаружить. Рассмот-
рим, например, передачу информации, которой соответствует ком-
бинация ООО. Если появится одна ошибка, например, во второй
позиции, то вместо комбинации ООО будет принята комбинация
010, которой не соответствует ни одна из используемых комбина-
ций кода, т. е. ошибку можно легко обнаружить. То же самое
справедливо для случая одиночной ошибки в позиции любой ком-
бинации кода, т. е. в кодах с минимальным расстоянием с/=2
можно надежно обнаружить одиночную ошибку. Из представлен-
ных выше это, например, коды «2 из 5», «1 из 10» и биквинар-
ный код. Вообще можно сказать что в коде , с минимальным рас-
стоянием d можно обнаружить ошибки d—1 или меньшей крат-
ности.
Коды с минимальным расстоянием d=l, у которых нельзя оп-
ределить ошибку, можно преобразовать путем добавления избы-
точной информации так, чтобы получилось хотя бы минимальное
расстояние с/=2, при котором можно надежно обнаружить оди-
ночную ошибку.
На практике чаще всего используется принцип четности. Прин-
цип ясен из табл. 3.7. К соответствующей комбинации добавля-
ется один бит четности 1 или 0 так, чтобы результирующее ко-
личество единиц в комбинации было четное, или, наоборот, вы-
бирается такое значение этого бита, 1 или 0, чтобы результирую-
щее количество единиц в комбинации было нечетное. Четность
числа JV в ф-ле (2.1) можно выразить следующим соотношением:
Р(N) = ^Pimodtn 0<Р (N) <Z tn. (3.3)
i=0
Величина т обычно выбирается так, чтобы она была равна
основанию z, что означает добавление одного бита к соответству-
ющей комбинации. В двоичной системе z=2 и Pi — 0 или 1, т. е.
справедливо
Р W = 2р<т°<12=рвфр/н_,ф . . .фР1Фр0- (3-4)
i=0
Например, для N= 1101 четность равна Р(7У) = 1ф1ф0ф1 = 1.
Метод обнаружения ошибок с помощью проверки четности
сравнительно прост, но имеет и определенные недостатки. Он
позволяет определить одну или несколько ошибок в комбинации,
но исправление может быть произведено только косвенно. Если
предполагается, что при данной надежности системы не может
иметь место больше чем одна ошибка, то исправление ее может
Таблица 3.7. Обнаружение ошибок с помощью четности
Нечетность
Четность
0010 О 1 оно о- о
ОНО 1 I оно 1 1
0111 О 1 0111 О 1
0010 1 1 ОНО 1 о
ОНО 0 1 ОНО О* 1
0111 1 1 0111 1 1
0010 0 1 ноо 0 1 0 0010 1 1
оно 1 1 оно 1 1 оно 0 1
0111 0 1 0111 0 1 0111 1 1
1000 0 1 1000 0 1 1000 1 1
0101 1 1 0101 1 1 0101 0 1
0100 0 1 0100 0 1 0100 1 1
0101 1 1 0101 1 1 1010 0 1
четность новая 1110 новая
столбцов четность ftt четность
3
ошибки
исправление: И00
® 1НО
0010
I
1100 1 о
ОНО 0 1
0111 I 1
1000 1 1
0101 0 1
0100 1 1
1010 0 - 1
1110
Ht
3
ошибки
у
быть обеспечено двукратной записью соответствующей комбина-
ции, т. е. записью одной комбинации двумя запоминающими уст-
ройствами.
В зависимости от типа используемой четности при каждой пе-
редаче комбинации проверяется ее правильность путем проверки
четности, т. е. четного числа единиц, или нечетности, т. е. нечет-
ного числа единиц. Если при проверке обнаружится ошибка в
комбинации, записанной в одной памяти, то она будет исправле-
на путем замены всей ошибочной комбинации копией правильной
комбинации из другой памяти. Обнаружение и исправление оши-
бок с помощью проверки четности и двукратной записи можно
рекомендовать, главным образом, для систем, где критическим
параметром является время и где несущественны большие требо-
вания, предъявляемые к памяти. Программа исправления име-
ет максимально 10 команд.
Исправлять ошибки без удвоения памяти позволяет принцип
перекрестной четности, представленный в табл. 3.7. При пере-
крестной четности передаются соответствующие группы комбина-
ций кода;, в представленных примерах одна группа состоит из
6 комбинаций. Биты четности определяются не только для от-
дельных комбинаций в соответствующих строчках, но и для отдель-
ных столбцов, в результате чего возникает дополнительная (в
табл. 3.7 седьмая) комбинация, задающая четность столбца. Этя
комбинация дополняется соответствующим битом четности.
При передаче всей группы комбинаций и их записи в памя-
ти проверяется четность столбцов. Если она в порядке, то пред-
полагается и правильная передача всей группы комбинаций. Ес-
ли она неправильна, то определяется новая четность столбцов
всех семи комбинаций. Каждая единица при этом означает ошиб-
ку в соответствующем столбце. Неправильная комбинация, обна-
руженная проверкой четности соответствующей строки, исправля-
ется тем, что к ней прибавляется по модулю 2 новая четность
столбцов. Преимуществом перекрестной четности является эконо-
мия времени, так как одновременно проверяется большое коли-
чество комбинаций. Программа исправления имеет 20—30 команд.
Принцип четности находит применение также в кодах Хэм-
минга, используемых для обнаружения и исправления ошибок.
Эти коды могут составляться различными способами, из них очень
простой и наглядный следующий:
а) для данной комбинации, в которой п двоичных цифр, опре-
деляется число контрольных бит г из соотношения
2'>п+1; (3.5)
б) отдельные позиции результирующей комбинации кода ну-
меруются слева направо так, что контрольным битам соответству-
ют позиции 2, 4, 8 ...), а остальные места занимает пере-
даваемая информация Xi (1=3, 5, 6, 7, 10, 11 ...);
в) контрольные биты будут иметь значение 1 или 0 такое, что-
бы в следующих уравнениях было выполнено требование четнос-
ти, при которой сумма всех бит по модулю 2 каждого уравнения
была равна 0:
Со ~ Р1фХ3фХБ4-Х7фХ8фХ11фХ13фХ1Бф . . .= 0
з= Р2фХ3фХвфХ7фХ10фХиф-^мФ-^хбФ • • •
С2 — Р4фХБфХвфХ7фХ12фХ13фХ14фХ1Бф . . . =0
Сд =Р8 фХдфХ10фХ11фХ12фХ1дфХ14фХ15ф . . .=0 (3.6)
И т. д.
При передаче каждой комбинации кода проверяются
ур-ния (3.6). Если сумма С< = 0, то передача правильная, а если
Ci=l, то в переданной комбинации есть ошибка. Далее опреде-
ляется двоичное число
N= Cr—i 2r 1 + . . . + С222 -f- Сг2г -f- С02°. (3-7)
Если имеет место ошибка, то число N определяет ее место в пе-
реданной информации.
71
Рассмотрим, например, десятичные цифры в коде 8421. Так
как п=4, то число проверок четности должно быть согласно (3.5)
г=3 и для каждого десятичного числа справедлива комбинация
PiPzXzPtXsXeXy. Для каждой десятичной цифры определяются
значения бит четности Ръ Ръ, Р$ из ур-ния (3.6). Например, для
(9) ю=;(1°01)2=^з^5^б^7 имеем:
Л=*з®хбФХ7=1 ©0© 1 = о,
Р% — ЛдфХвфХ7 = 1 фОф 1=0,
Р4 — Х6фХвфХ7 = ОфОф 1 = 1.
Рис. 3.2. Определение места ошиб-
к.и /в коде Хэмминга:
1 — регистр синдрома-, 2 — схемы про-
верки на четность; 3 — регистр кода
Таким образом, в коде Хэмминга ,(9)х=0011001. Точно так же
определяются остальные комбинации. На рис. 3.2 имеется пример
определения места ошибки. Зная
место ошибки, ее можно легко
исправить.
Коды Хэмминга могут быть
составлены так, чтобы было воз-
можно определение и исправле-
ние большого числа ошибок, од-
нако они очень сложны и непрак-
тичны из-за большого числа кон-
трольных бит по сравнению с
числом бит передаваемой инфор-
мации. Коды Хэмминга пригод-
ны для последовательной переда-
чи информации.
Для обнаружения ошибок при
последовательной передаче ин-
формации очень выгодно использовать циклические коды. Комбина-
ция циклического кода состоит из п двоичных разрядов( из которых
k разрядов приходятся на двоичные цифры, передающие информа-
цию, и п-—k разрядов — на контрольные цифры. Комбинации цик-
лического кода выражаются многочленом, например:
1Ю101 = 1.хчд-хч-о-хчьх2+о-х-м=хч-хч-х2+1-
Циклический код определяется так называемым образующим
многочленом G(X) порядка п—k и использует только такие мно-
гочлены, которые делятся на образующий многочлен. Для того
чтобы закодировать данную информацию ЦХ) порядка k или
меньшего, целесообразно поступать так, чтобы в результирую-
щем многочлене кода коэффициенты высшего порядка представ-
ляли символы информации, а коэффициенты низшего порядка —
контрольные символы. Последовательность действий такова:
Xn~kI(X) делим на многочлен G(X) так, что
Хп~к I(X) = G(X)Q(X) + R(X), (3.8)
здесь Q(X) представляет частное от деления, а Р(Х) — остаток.
Так как сумма представлена в арифметике mod2 (в которой сум-
ма тождественна разности), то закодированная информация име-
ет вид
f(X)=A"-ft/(A) + /?(A) = Q(X)G(X) (3.9)
и кратна G(X), т. е. является многочленом кода. Так как R(X)
имеет степень, меньшую п—-k, a Xn~kI(X) имеет нулевые коэф-
фициенты при степенях X, меньших п—k, то коэффициенты k выс-
ших порядков в закодированной информации F(X) соответствуют
коэффициентам передаваемой информации 1(Х). Закодированная
информация после передачи делится на многочлен G(X). Если
остаток R(X) равен 0, то передача произведена правильно, а ес-
ли не равен 0, то при передаче возникла ошибка.
Циклические коды обеспечивают очень эффективное и сравни-
тельно простое обнаружение ошибок:
а) циклический код с произвольным образующим многочле-
ном G(X), имеющим больше одного члена, обнаруживает все
одиночные ошибки. Самый простой образующий многочлен, ко-
торый имеет больше одного члена, это Х+1;
б) циклический код с образующим многочленом G(X)=X+1
обнаруживает не только все одиночные ошибки, но и произволь-
ное нечетное число ошибок;
в) любой циклический код с образующим многочленом поряд-
ка п—k обнаруживает любой пакет ошибок длиной s^n—k. При-
чём под пакетом ошибок подразумевается произвольная комбина-
ция ошибок, имеющая s разрядов, включая первую и последнюю
ошибки. Ошибки, изображенные в виде многочлена Е(Х) =
=Х7+Х6+Х3=000000011001000, представляют пакет длиной s=5.
Если s = n—&+1, то код обнаруживает (1—2~<n-fe-1)) 100% паке-
тов ошибок. Если s=n—k, то код обнаруживает (1—2-<K-/i>) 100%'
пакетов ошибок.
.Для того чтобы было возможно исправление ошибок, каждой
обнаруживаемой комбинации ошибок должен соответствовать
свой остаток R(X) после деления закодированной информации
F(X) на многочлен G(X). В этом случае ошибки можно испра-
вить, пользуясь таблицами остатков R(X) и соответствующих
комбинаций ошибок. Переданную с ошибками закодированную
информацию можно выразить соотношением H(X)=F(X)+E(X).
После деления Н(Х) на многочлен G(X) появляется определен-
ный остаток R(X), которому в таблице остатков соответствует
Е(Х). Исправление производится сложением Н(Х) +Е(Х) в ариф-
метике mod2.
ГЛАВА 4
Алгебра логики
4.1. ОСНОВНЫЕ ПОНЯТИЯ
Работа логических схем основана на законах и правилах так на-
зываемой логики утверждений, которая оперирует только с истин-
ными и ложными утверждениями. Никакие другие утверждения
не допускаются. Согласно принятым обозначениям истинному ут-
верждению соответствует значение .1, а ложному — значение 0.
Это цифровое выражение истинных и ложных утверждений поз-
Таблица 4.1. Определения и правила алгебры Буля
1а) Х = 0, если Х^= 1 16) X = 1, если X 0
2а) X = 0, X = 1 ' 26) Х= 1, Х=0
За) 0-0=0 36) 1 + 1 = 1
4а) 1-0=0-1=0 46) 0-М = 14-0 = 1
5а) 1-1 = 1 56) 0-М = 0
6а) Х-^0 = Х 66) X-1 = X
7а) Х> 1 = 1 76) Х-0 = 0
8а) X -F- X = X 86) Х-Х = Х
9а) Х-> X = 1 96) Х-Х = 0
10а) Х=Х
На) Х + У = У-£Х 116) Х-У=У-Х
12а) X-f-X-У =Х 126) Х-(Х^-У)=Х
13а) (Х^У)-У = Х-У 136) Х-У^У = Х + У
14а) Х-|-У4-2=Х+(У^2)=(Х^У)+2 146) X-y-Z = X(y-Z)=(X-y)-Z
15а) Х-У4-Х-г=Х-(У4-г) 156) (Х + У) (Х-М) =Х^У-г
16а) (X^y)-(X + Z)-(y^Z)= 166) x-y-£x-z+y-z = x-y 4-Х- Z
=(X*y).(X+Z)
17а) (X+y)-(X^Z)=X-Z+X-y
18а) X4-y^Z=X-y-Z 186) X-y-Z=X4-y>Z
воляет производить их алгебраический анализ, на котором осно-
ван систематический расчет логических схем.
Основные определения и правила булевой алгебры, необхо-
димые для анализа и синтеза логических схем, представлены в
табл. 4.1. Так же, как в обычной алгебре, переменные величины
здесь обозначаются буквами. Каждый символ может иметь толь-
ко два значения: или 1, или- 0. Таково значение определений
(1с, б) в табл. 4.1. Определение (2а, б) вводит очень важное
понятие логического отрицания (инверсии), символом которого
является черточка над соответствующей величиной.
Если перемейная X имеет значение 1, то отрицание перемен-
ной X, т. е. не Х~Х, имеет значение 0 и наоборот. Обратим вни-
мание на то, что определения 4 и 5 совпадают с определениями
основных алгебраических операций с двоичными числами. Спра-
ведливость 6 и 10 может быть доказана на основе рассмотренных
выше определений. Главное значение имеет понятие логического
сложения и логического умножения. На практике для обозначения '
операции сложения и умножения пользуются теми же символами,
что и в обычной алгебре, но они имеют другое логическое значе-
ние. Например, Х+Х=Х выражает: X или X равняется X, а
Х'Х=Х выражает: X и X равняется X.
Правила И—18 имеют большое значение для преобразования
алгебраических выражений булевых функций. Например, соглас-
но правилу 12с справедливо
Л+ВС+И+ВС) (П+В)==Л+ВС.
Правило 15 находит применение при преобразовании алгебраиче-
ских выражений с комбинированными логическими суммами и
произведениями. Согласно правилу 156
' AB-j-CD= (A-f-CD) (B+CD)=(A+C) (A-f-D) (B-f-C) (B+D).
Отметим, что правило 15a справедливо и в нормальной алгебре,
а правило 156, дуальное правилу 15а, в нормальной алгебре не
справедливо.
Для преобразования алгебраических выражений булевых
функций часто используются правила 16, имеющие следующий
смысл. Если в произведении сумм (или в сумме произведений)
есть переменная (или комбинация переменных) в первоначаль-
ном и инверсном видах, то опускается сумма (или произведение)
переменных, относящихся к первоначальным переменным (или их
комбинациям) и их инверсным формам. Например, ABC+ABD +
+BCD=ABC+ABD, так как можно исключить BC-BD = BCD.
Аналогично
(A+B+C+D) (Д+В+£>+£) (A+C+D+B)=
= (A+B+C+D) (A+B+D+F).
Согласно правилу (17а) результирующий алгебраический
вид функции получим, если переменную X перемножим с пере-
менной Z в выражении, соответствующем инверсной величине X,
и наоборот. Это правило не имеет дуальной формы, так как она
тождественна основной форме 17а.
Для анализа и синтеза логических схем важны законы де
Моргана, определяющие дополнение каждой функции. Их целе-
сообразно запомнить в следующем виде:
Х + У = ХУ, (4-1)
(4.2)
ХУ=Х+У, (4.3)
ХУ =Т+У, (4.4)
так как они простым способом определяют дополнение каждой
логической функции. Если, например, fA + BXDfB + C)+ДВ],
то можем прямо написать, что F=AB + (D + BC)(A+B).
Законы де Моргана позволяют также упростить алгебраичес-
кое Выражение логических функций. Например, согласно^ прави-
лам 18 и 136 можно написать, что А(В + С) + ВС—А+ВС, так
как В + С—ВС.
4.2. СПОСОБЫ ПРЕДСТАВЛЕНИЯ ЛОГИЧЕСКИХ ФУНКЦИЙ.
НОРМАЛЬНАЯ ФОРМА ЛОГИЧЕСКИХ ВЫРАЖЕНИЙ
Каждая логическая переменная может иметь две величины.
Если например А = 1, то должно быть Л = 0. Две переменные А, В
могут иметь 22=4 значения: АВ, АВ, АВ, АВ; три переменные
23=8 значений и т. д.
Систематическую и наглядную запись комбинаций логических
переменных обеспечивают комбинационные (истинностные) таб-
лицы. На рис. 4.1с представлена такая таблица для двух пере-
менных. Однако комбинационная таблица (хотя она и выгодна
для анализа определенных функций) имеет лишь ограниченное
применение. Чаще используется матричная запись переменных в
Карты Карно, которые при наличии п переменных состоят из 2”
полей. На рис. 4.16 представлена карта для двух переменных — А,
В. Согласно обозначениям на карте переменной А наверху и пе-
ременной В слева, первому полю наверху слева соответствует
комбинация АВ и т. д. В карте на рис. 4.1 в в каждое поле запи-
саны соответствующие двоичные числа, а в карте на рис. 4.1а —
соответствующие десятичные цифры. Например, АВ= (11)2= (3) ю-
На рис. 4.Id, е представлен принцип записи трех переменных —
А,В, С,—в истинностные таблицы и карты Карно.
На рис. 4.2а, б показаны истинностная таблица четырех пере-
менных — А, В, С, D — и принцип их записи в карты, на
рис. 4.2в — принцип записи пяти переменных в карты Карно.
76
Ыа практике иногда используется упрощенное обозначение
карт (рис. 4.3). Для большей наглядности обозначено и отрица-
ние переменных, которое обычно не показывается. Хотя этот спо-
соб значительно проще, он менее нагляден, и в .некоторых случа-
ях применения карт его не стоит использовать.
АВ
0 0 0 АВ
1 0 1 АВ
2 1 0 АВ
3 1 1 АВ
а)
АВС
0 000 АВС
1 001 АВС
2 010 ' АВС
3 ОН АВС
4 100 АВС
5 101 АВС
6 ПО АВС
7 111 АВС
Д)
АВ 00 01 10 11
АВ 00 01 И 10 АВ 00 01 11 10
АВС АВС АВС АВС
АВС АВС АВС АВС
000 010 110 100
001 011 111 101
Рис. 4.1. а) Истинностная таблица двух переменных; б), в), г) карты двух пере-
менных; д) истинностная таблица трех переменных; е) карты трех переменных
Под нормальной формой логического выражения подразуме-
вается запись функции в виде суммы членов, каждый из кото-
рых есть произведение аргументов их инверсий, или произведе-
ния членов, каждый из которых есть сумма аргументов и их ин-
77
и
00
01
10
AB
А В С D CD
0 0000 А В С D 1 0001 A BCD °° _ — - 01 2 0010 А В С D 3 0 0 1 1 А ~В С D 4 0100 ~А В С D 10 ~А~В CD AB4D А В С D А~В CD ~А В ~С D А ВС D А В С D ~А В С D А В С D ABCD А В С D А В CD A ~B~CD A B~CD A~BCD А~В CD
5 0 10 1 А В С D 6 0 110 А В С D 7 0 111 А В CD 8 1000 А В С D /[В qq 9 10 0 1 А В С D CD 10 10 10 А В CD 01 11 10
11 10 11 А В С D 12 110 0 А В С D °° 13 110 1 А В С D 11 14 1110 А В С D 10 15 1111- А В С D 0000 0001 ООП 0010 0100 0101 0111 ОНО 1100 1101 1111 1110 1000 1001 1011 1010
в)
АВ
АВ 00 01 11 10
CD
CDE
000 0 8 24 10
001 1 9 25 17
Oil 3 11 27 19
010 2 28 26 18
110 6 14 30 22
111 7 15 31 23
101 5 13 29 21
100 4 12 28 20
00
01
11
10
0 4 12 8
1 5 13 9
3 7 15 11
2 6 14 10
б)
в)
Рис. 4.2. а) Истинностная таблица четырех переменных; б) карты четырех пе-
ременных; в) принцип записи в карту пяти переменных
версий. Принцип записи функции в нормальной форме вытекает
из рис. 4.4.
Каждой комбинации переменных А, В, С можно приписать
значение 1 или 0. Если комбинация имеет значение 1, то она за-
писывается в виде произведения, а если — значение 0, то — в
виде суммы. На рис. 4.4 имеется полная истинностная таблица
трех переменных — А, В, С, в которой комбинации 0,1 и 4 имеют
значение 1, а остальные — значение 0. Здесь под словом «пол-
ная» подразумевается, что логическая функция зависит от зна-
78
A A
A
A
Z—"—»*' ~А~В А В А В А В р }в А- В С ~А~В С АВС АВС АВС АВС АВС А В С р Iе
-
А В В В В А
С С А~ВС D А В "С В А В CD а7Гсо D D !в
А В С D ITi CD А В CD ~А В С D А В С D ~А В CD А В~С D А В С D А В CD A~BCD А~В С D А~В CD
в в в "в
Рис. 4.3. Примеры упрощенного обозначения карт
— Перемен- ные АВС Основные произведе- ния Основные суммы АВС Ft ABC
0 1 2 3 4 5 6 7 ООО 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 АВС АВС АВС . АВС АВС АВС . АВС АВС Д-рВ-рс др-вр-с Яр-В-РС ЯРВрс я-рврс дрврс ярврс йрврс 0 1 2 3 4 5 6 7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 0 0 1 0 0 0 0 1 2 3 4 5 6 7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 I t 0 1 X X X
а) АВ 00 01 11 10 АВ 00 01 11 10
с 0 1 1 1 0 0 0 0 1 0 с О 1 1 1 1 0 X X 1 X
б) Л в) Fa
Рис. 4.4. а) Основные суммы и произведения; б) полная истинностная таблица
и карта функции /ч; в) истинностная таблица и карта функций Fz с избыточ-
ными комбинациями
чений всех комбинаций. Алгебраическое выражение логической
функции Л можно написать в виде суммы всех основных^^про-
изведений со значением 1: /’1 = 2(0, 1, 4) = АВС+АВС+АВС—-
79
или в виде произведения основных сумм со значением 0: Fi —
=П(2Л 3^5^ 6, 7) = М+В + С)(А+В + С)('А+В + С)Х(А+В +
+ СХЛ+В + С).
Можно доказать, что обе функции тождественны-. Используя
законы и правила табл. 4.1, их можно постепенно упростить, по-
лучив одинаковые алгебраические выражения:
Е (0, 1, 4)=АВС+ЛВС+АВС=ВС+АВС=В(С+ЛС)=В(А-ЬС),
П(2,3,5,6,7)=(Л+В+С) (А+В-К?) Й+В+С) (A+B+Q (A+B+Q= .
= (А+В)(А+В) (А+В+С)=В( A+B+Q=B (А-+-С),
поэтому справедливо, что .А = 2(0, 1, 4) =П(2, 3, 5, 6, 7).
На рис. 4.4в представлена неполная истинностная таблица, в ко-
торой логическая функция iB2 зависит только от комбинаций 0—4.
Остальные комбинации 5—7 (.избыточные) могут иметь любое
значение 1 или 0, которое обычно обозначается символом X. Эти
избыточные комбинации используются для упрощения алгебраи-
ческих выражений логических функций, как это будет показано
в следующих главах.
Функцию Fi можно записать в конъюнктивной форме в карты
Карно таким образом, что 1 записываются в поля, соответствую-
щие основным произведениям АВС, АВС, АВС. Если это полная
функция, то в остальные поля автоматически записываются 0.
Большее внимание нужно уделить записи функции F\ в дизъ-
юнктивной форме. Функция Fi равна 0, если каждая частичная
сумма равна 0. Если, например, А+В + С=0, то должно быть
А = 0, т. е. А = 1, В—0, т. е. В = 1, и С=0, т. е. С=>1. Поэтому
представленную основную сумму запишем в поле, соответ-
ствующее переменным АВС. Из всего этого видно, что запись в
нормальной дизъюнктивной форме значительно упростится, если
ее записать .в инверсной форме. Это значит, что вместо_функции
Л = (А+В + С) (А+В + С) (А+В + С)(А+В + С) (А+В + С) запи-
шем функцию Fi=ABC+ABC+ABC+ABC+ABC, которую мож-
но написать, используя закон де Моргана.
4.3. СИСТЕМАТИЧЕСКИЕ МЕТОДЫ МИНИМИЗАЦИИ
ЛОГИЧЕСКИХ ФУНКЦИЙ
Под минимизацией логической функции подразумевается пре-
образование ее алгебраического выражения с получением самой
простой формы. В основу минимизации положены правила и за-
коны, представленные в табл. 4.1. Метод последовательного упро-
щения с использованием этих правил трудоемок, требует большо-
го опыта и интуиции, мало нагляден, и при этом легко может воз-
никнуть ошибка. Он пригоден только для преобразования прос-
тых алгебраических выражений. Кроме этого метода, существует
много других, использующих, например., диаграмму Венна, диаг-
рамму Вейча и карты Карно, метод Квайна — Мак-Класки и др.
Для обычной технической практики наиболее пригодны послед-
ние методы, особенно минимизация функции с использованием
карт Карно.
После записи логической функции в карту Карно обычно сра-
зу видна минимальная форма функции и возможность ошибки
уменьшается до минимума. Карты могут быть применены и для
пяти-шести переменных, что вполне достаточно для использова-
ния в обычной практике.
Основной принцип минимизации функции трех переменных на-
глядно представлен в примере на рис. 4.5. Объединяются всегда
АВ АВ АВ АВ АВ АВ АВ АВ
С\00 01 11 10 К.00 01 11 lO ixW OIII 10 К 00 01 И 10
7)
V/ 1 1 11
(JL 13
(L 13
F=ABC F=AC+AC F=BC+AB F=AB+C
.AB .AB AB AB
Koooiii io Koo oi ii io \oo oi ii io Koo 01 11 10
0 (L 0) 1 0 Т) 0 (1 л 0 (Q $
1 1 V /J 1 1 1 1 1 2) 1 02 10
F=AC+B F=AC+B F = B+C F=A(3BC+AB=
= ВС+AB+AC
Puc. 4.5. Примеры минимизации функций
два или четыре соседних поля, в которых записаны 1. Объедине-
нием двух полей исключается одна переменная, объединением че-
тырех полей исключаются две переменные. Возможно также объ-
единение крайних полей на противоположных сторонах карты.
Простота определения минимизированной функции ясна из срав-
нения алгебраического выражения минимизированной функции
F=B + C, которая была записана в карту в нормальной форме
д=двс+двс+Ж+явс+двс+явс.
В последнем примере (правая карта внизу) запись функции
неоднозначна. Она может быть представлена в двух минимизиро-
ванных формах.
На рис. 4.6 представлены примеры карт минимизации функ-
ции четырех переменных. Первая карта слева внизу — пример
минимизации функции с избыточными переменными X, которые
могут иметь значение 1 или 0. Если рассматривать вместо X зна-
чение 1, то минимизация значительно упрощается. Третья карта
справа внизу — пример принципа запрета, который облегчает
быструю минимизацию функции при почти полном объединении
всех полей, за исключением одного, в котором записан 0. Это по-
ле — ABCD. Принцип запрета заключается в отрицании произве-
дения ACD, потому что переменная В уже соответствует объеди-
ненным полям.
81
F=BD F=A+BCD F=AB+C
XAB
CD\OQ 01 11 10
U 1 1
1 1
1 1 к X'
1 X xj
F-A+C+CD
Puc. 4.6. Примеры минимизации функций
'f=ce+aeb+acii+me№dec
DE вс\ А=1 00 01 11 10' 'оо А- 01 -о и ю"
00 (L 1 (Г 1
01 1 1
11 53
10 ши I
F - £0'' А Я+АВЕ+ВЕВ
F-ABE+ACE-i-M+ADE
Рис. 4.7. Примеры минимизации функций
На рис. 4.7 приведены примеры карт минимизации функций
пяти переменных.
4.4. ОСНОВНЫЕ ЛОГИЧЕСКИЕ ФУНКЦИИ
Результатом комбинаций значений двух переменных — X а
У —- являются 16 логических функций, представленных в
табл. 4.2а, б. Не все из них имеют практическое значение. Напри-
82
Таблица 4.2а. Символы отдельных функций
X Y 0 0 0 7 1 0 f f Алхедрдцчес- кмёыраже- ние функцииFt ppuW[THJ- рсбинныи символ Heopaeumu- роВоннмй символ значение функции
О X 0 f 0 0 0 1 0 0 0 - Константа (никогда не 1) Fo ~F~15
F, 0 1 0 0 0 1 0 Ф XY X- Y— F-F1 X- Y- И ~F1 Логическое умножение, функция И Fl=Fp,
f2 1 0 0 0 1 Ф 0 XY • Запрет - логическое умножение Fz =Fu
Fj 1 0 0 0 X ’} Тождествен- ность Fj=Ff2
Ъ J 1 0 0 © 1 0 0 Ty Запрет- логическое умножение F^ ^F1f
Fs A 0 1. 0 0 ? 0 D Y Тождествен- ность Fg=Fio
Fe 0 T 0 0 ® 1 © 0 XY+XY= =X®Y X- r- X-4 У-Л — F6 X- r- = f -Fe Исключающее ИЛИ функция ' Fe=Fg
F7 0 1 0 0 CL 1 s X+Y x- y-l x-^ Y-i ~F1 y~F7 /- У- ИЛИ ~f7 Логическое сложение - функция ИЛИ f7 = f8
мер, функции Fo и Рю являются константами, функция F3 тожде-
ственна X, Fs тождественна Y, а функции Рю и Fi2 представляют
собой отрицания функций Р3 и Fs. Остальные функции являются,
в принципе, конъюнкциями и дизъюнкциями, имеющими различ-
ное значение в зависимости от отрицания различных переменных
или выходных алгебраических выражений. При составлении логи-
ческих функций любой сложности достаточно иметь три основные
функции. Это — логическое сложение ИЛИ, логическое умноже-
83
Таблица 4.26
X Y 0 0 11 0 10 1 Алгебраичес- кое Выражение функции-Fi Ориенти- рованный символ Неориенти- рованный символ Значение функции'
f8 0- 1 X+7~= = XY Lu3 U?3 . Отрицание логического сложения - Санкция f8=f7
0 1 1 X- У- ИЛИ
a nd
f9 X Y\ 0 1 XY+XY- = X®Y= =X® Y Эквивалентность -отрицание исключающего сложения Fs= Тр
0 1 ® 0 X- Y^ =
0 ffi Fs
FW 0 1 V K-|>o-^ Отрицание НЕ Fio-F3
0 1 (Г 7) Y~
0 0
F11 J у X 0- 1 X+V Импликация - логическое сложение F11= Fy
0 1 CL и
0
F1? v<o 1 ~X X-Oo-f/z ОтрицаниеНЕ F12~F3
0 1 0 X-
и 0
1
F13 y>X 0 1 T+ Y Импликация - лвгсчесг.ое сложение Нз=Тг
0 1 a 0
D-
иЧ 0 1 XY ~X+Y Отрицание логического умножения- фцнкиияИ-НЕ F1^F1
0 1 1 1 TI И ^«4
1 ©
F15 X И \ 0 1 1 - Константа (всегда 1) F13 =Fo
0 1 1 1
1 1
ние И и отрицание (инверсия) НЕ. Отсюда вытекает, что такое
же значение имеют и более сложные функции И-НЕ и ИЛИ-НЕ,
которыми характеризуются современные основные цифровые схе-
мы, прежде всего интегральные.
С точки зрения цифровой схемы логическая функция выража-
ет связь между переменными на входе схемы и результирующей
функцией на выходе схемы. Графическое представление позволя-
ет осуществлять символы отдельных функций, представленные в
табл. 4.2а, б. Ориентированные символы имеют различную форму
для функций логического сложения и умножения. Отрицание вы-
ходной функции отражает кружок на выходе символа. Функция
отрицания одного входа, т. е. инвертора, может быть обозначена
такими же символами, но обычно используется символ в виде
треугольника, что позволяет в логических схемах с первого
взгляда отличить инверторы. Неориентированные символы име-
ют одинаковую форму для всех функций, которые отличаются
друг от друга соответствующим обозначением символа.
4.5. ПОЛОЖИТЕЛЬНАЯ, ОТРИЦАТЕЛЬНАЯ
И СМЕШАННАЯ ЛОГИКА
Осуществить логические функции на практике позволяют раз-
личные полупроводниковые схемы, выходные функции которых
однозначно определяют комбинации уровней В и Н на входе схе-
мы. Уровень В представляет более положительное напряжение, а
уровень Н — более отрицательное напряжение.
В табл. 4.3 представлен пример схемы типа ДТЛ на транзис-
торе п-р-п. На выходе схемы будет уровень Н только тогда, когда
одновременно на обоих входах X и У будут уровни В, при кото-
рых оба входных диода заперты. Если хотя бы на одном входе
будет уровень Н, то через соответствующий диод в прямом нап-
равлении протекает ток, транзистор заперт и на выходе схемы
уровень В. Это однозначное поведение схемы определяет
таблица уровней. Данной таблице уровней могут соответствовать
две логические функции схемы в зависимости от того, какие зна-
чения, 1 или 0, будут соответствовать уровням В и Н.
Если В —1 и Н = 0, то результирующая таблица комбинаций,
полученная из таблицы уровней, соответствует положительной ло-
гике и схема выполняет функцию И-НЕ, которую представляет
символ с кружком на выходе. На выходе символа схемы Е=0
только тогда, когда одновременно имеется 1 на входе X и 1 на
входе У, т. е. кружок на выходе символа обозначает отрицание
выходной функции. Согласно таблице комбинаций выходную
функцию можно выразить логическим сложением, что, между
прочим, вытекает из закона де Моргана. Такую функцию можно
графически изобразить в виде символа логического сложения, до-
полненного на входе кружками, обозначающими отрицание от-
дельных переменных X и У.
Если .В = 0 и Н = 1, то результирующая таблица комбинаций
соответствует отрицательной логике и схема выполняет функцию
ИЛИ-HE, которую представляет символ с кружком на выходе.
На выходе символа F=0 только тогда, когда имеется 1 хотя бы
на одном входе. Выходную функцию можно выразить также ло-
гическим умножением и соответствующим символом, дополнен-
ным на входах кружками, обозначающими отрицание отдельных
переменных X и У.
85
Таблица 4.3. Схема цепи типа ДТЛ на транзисторе п-р-п
I
Основные схемьТ
и таблицы
уравнений
Положитель-
ная логика
В=1; Н = 0
Отрицатель-
ная логика
В=0, н=1
Функция И-НЕ
Функция ИЛИ-НЕ
Функция ИЛИ-НЕ
Функция И~НЕ
Из вышесказанного вытекает следующее:
а) представленная схема может выполнять функцию И-НЕ
или функцию ИЛИ-НЕ;
б) при положительной логике функцию схемы можно изоб-
разить двойственными символами, которые представляют конъ-
юнктор с инверсией выхода и дизъюнктор с инверсией входов,
причем функцию И-НЕ изображает только символ с кружком на
выходе;
в) при отрицательной логике функцию схемы можно изобразить
двойственными символами, которые представляют дизъюнктор с
отрицанием выхода и конъюнктор с отрицанием входов, причем
функцию ИЛИ-HE изображает только символ с кружком на вы-
ходе.
В табл. 4.3 представлена также аналогичная схема цепи ДТЛ
на транзисторе р-п-р. Обратим внимание на различия таблиц,
уровней и таблиц комбинаций с соответствующими графическими;
символами. В отличие от схемы на транзисторе п-р-п, при поло-
жительной логике эта схема выполняет функцию ИЛИ-HE, а при;
отрицательной — функцию И-НЕ.
Схемы типа РРТЛ в табл. 4.4 выполняют обратные функции!
в сравнении со схемами ДТЛ в табл. 4.3. При положительной
логике схема на транзисторе п-р-п выполняет функцию ИЛИ-НЕ„
Таблица 4.4. Цепи РРТЛ
ОсноВные схемы
и таблицы
уравнений
Положитель-
ная логике
В^Г, Н=0
Отрицатель
нал логика
В=0, Н = Г
О О
О 1
1 о
1 f
Функция ИЛИ-НЕ
О 1 1
О 0 1
Функция И-НЕ
X Y F
0 0 0 1 1 0 1 f 1 1 1 0
Функция И-НЕ
Функция ИЛИ-НЕ
а при отрицательной логике — функцию И-НЕ. Схема на тран-
зисторе р-п-р имеет обратные функции.
Из представленного краткого обзора вытекает, что при поло-
жительной или отрицательной логике большое внимание нужно
уделять алгебраическому выражению логических функций и ис-
пользованию соответствующих графических символов. Проекти-
рование и чтение логических схем соответствующих функций об-
легчают применение двойственных символов и введение смешан-
ной логики, в которой логическое значение 1 присваивается в за-
висимости от удобства уровню В или Н. Пользование двойствен-
ными символами представлено ниже.
Как было показано на примерах в табл. 4.3 и 4.4, основная по-
лупроводниковая схема может выполнять функцию сложения
ИЛИ или функцию умножения И. Функцию И реализует схема,
выход которой «активен», если «активны» все входы. Результатом
наличия любого «неактивного» входа схемы И является «неак-
тивный» выход. Функцию ИЛИ рассматриваем как схему, выход
которой активен, если активен один или больше входов. Неактив-
ный выход будет в случае всех неактивных входов. Обратим вни-
мание, что такое определение функций И и ИЛИ не имеет пока
никакого отношения к уровням В и Н или к логическим значени-
ям 1 и 0.
Активное состояние входов или выходов схем И и ИЛИ опре-
деляется по наличию или отсутствию маленького кружка на вхо-
де и выходе графического символа. Кружок на входах символа
показывает, что функция ИЛИ или И активна только при уровне
Н входного, сигнала. Отсутствие кружка на входе, означает, что
функция активна только при уровне В входного сигнала. Кружок
на выходе символа показывает, что выход активной функции бу-
дет на уровне Н, и, наоборот, отсутствие кружка показывает, что
выход активной функции — на уровне В. Двойственные символы
схем, используемые на практике, представлены в табл. 4.5.
Для облегчения дальнейшего изложения материала, связанно-
го с использованием двойственных символов, целесообразно ввес-
ти понятие логической полярности, которая представляет, в прин-
ципе, отношение между абстрактными величинами 1 и 0 и физи-
ческими величинами сигналов В, Н. Наличие кружка на входе и
выходе воспринимается как отрицательная логическая полярность
Н, отсутствие кружка — как положительная логическая поляр-
ность В. Рассмотрим теперь, например, символ умножения А, но-
мер 8 в табл. 4.5. Этот символ можно рассматривать с двух то-
чек зрения:
а) с физической точки зрения уровней сигналов: если на обо-
их входах имеется одновременно уровень В, то на выходе будет
уровень Н;
б) с логической точки зрения: символ представляет функцию
XY логического умножения И, если на обоих входах — положи-
тельная полярность В с логическим значением 1, а на выходе.—
отрицательная полярность Н, имеющая логическое значение 1.
Таблица 4.5. Двойственные символы схем
Логическое умножение Логическое сложение ИЛИ X У F
7 X — к — y~F=X¥ X -с У-с P^-F-T/У H ti Й H В И В H Н в а а
2 Х-о У — У~Р^ХУ X — У~° Р°-В=Х+У нн н нв в в н н в в н
3 X — У -с \-F=XY pe-F»XTy НН И ' НВ н в н в В В И
4 Х-с У-с X — У — y~F=X+V н н в НВ н в н н вн н
5 X— у— p— F=X+Y НН н НВ в В ,7 fl В S б
6 X —j у—я х-с У— p- F-7+У н и в НВ в в н н в в в
7 л —d у —1 y>-F=jYi X—*4 _ у,—F=X+Y се X: ckjcq. 3: сс+ -С со । 5: со со
8 х—1 У —1 X—с| y-q p— F=X+7 НН в н в в В И в в в н
9 х—£>o-f=x х-Ч>- F=X в н Н В
Другими словами, на входе — положительная логика, а на выхо-
де — отрицательная логика.
Для использования символов теперь важно понятие совпаде-
ния и несовпадения логических полярностей,. которое подробно
объяснено на рис. 4.8. Считаем,, что на входах схемы на
рис. 4.8а положительная полярность— В, она изображена в скоб-
ках. Так как на входах символа функции И нет кружков, то по-
ложительная полярность Х(ВД Г(В) совпадает с положительной
полярностью входов символа. Совпадают также отринательные
полярности, обозначенные кружками на выходе символа функ-
ции И и на входе символа инвертора. Так как рассматриваем по-
ложительную полярность выходной функции F, а на выходе сим-
89
so.na инвертора тоже положительная полярность, то логические
.полярности совпадают и на выходе. Логические полярности вход-
ных переменных X, У и выходной функции F совпадают, поэтому
можно прямо написать, что F=XY.
Рис. 4.8. Принцип совпадающих и
несовпадающих логических поляр-
ностей:
а) совпадение полярностей на входах
и выходах; б) несовпадение поляр-
ностей на выходе; в) несовпадение
полярностей на выходе; г) несовпа-
дение полярностей на одном входе
Обратим внимание на значение символа инвертора. Использо-
вание этого символа с кружком на входе исключает несоответст-
вие логической полярности между и выходом (Н) символа
функции И. Если же рассматривать значение символа с логичес-
кой точки зрения, то придем к заключению, что этот символ не
имеет никакого влияния на логическое значение, так как на его
входе — отрицательная полярность с логическим значением 1, а
на выходе — положительная полярность, которая также имеет
логическое значение 1. Значит, символ представляет логическую
тождественность и при чтении схемы не учитывается.
На рис. 4.86 логические полярности на входах совпадают, а
на выходе нет. На выходе символа слева от вертикальной пунк-
тирной линии — отрицательная полярность (Н) с логическим
значением 1, а справа от прямой (Н) имеет логическое значение
О, так как здесь рассматривается положительная полярность (В)
с логическим значением 1. Это несовпадение логических поляр-
ностей на выходе означает изменение логического значения, при-
чем физический уровень сигнала не меняется. Поэтому F=XY.
На рис. 4.8в рассматриваются входные переменные Х(Н),
с отрицательной полярностью. Несовпадение логических по-
лярностей Х(Н), У(Н) и соответствующих входов символа функ-
ции И исключается за счет использования символов инверторов
с кружками на входах. Однако на выходе символа функции А
имеет место несовпадение логических полярностей, поэтому Е=
=XY. На рис. 4.8е представлен символ логического сложения
ИЛИ'№ 8. Из табл. 4.5 отрицательная Полярность Х(Н) совпа-
дает с отрицательной полярностью, обозначенной кружком на
входе символа, на другом входе У (В) имеет место несовпадение
логических полярностей, а на выходе логические полярности сов-
падают, поэтому F=X+Y.
90
Представленные примеры позволяют сформулировать основ-
ные принципы применения двойственных символов:
а) двойственные символы логического сложения и умножения!
определяются по табл. 4.5 в соответствии с таблицей уровней,
функции используемой цифровой схемы;
б) отрицание переменных имеет место всегда в случае несов-
падения логических полярностей на входах, на выходе и между
символами;
в) с точки зрения логики символ инвертора с одним входом:
представляет логическую тождественность. Он используется для
исключения несовпадения логических полярностей, если не тре-
буется отрицание соответствующей переменной, или, наоборот,,
для получения несовпадения полярностей, если требуется отрица-
ние переменной.
Преимуществом использования двойственных символов явля-
ется очень простое и наглядное изображение логических функций
без трансформации их алгебраических выражений, которые, в-
принципе, изображены графически. Также просто определяется
алгебраическое выражение логической функции данной логичес-
кой схемы.
Во всех последующих объяснениях предполагается использова-
ние цифровых схем с уровнем В, соответствующим определенному
положительному напряжению, и с уровнем Н, соответствующим
примерно нулевому напряжению, причем уровень В соответствует
логической единице, уровень Н — логическому нулю.
'4.6. ЛОГИЧЕСКОЕ УМНОЖЕНИЕ И СЛОЖЕНИЕ
НА ОБЪЕДИНЕННЫХ ВЫХОДАХ
У некоторых основных схем можно получить дополнительную
логическую функцию прямым соединением их выходов. Типич-
ные примеры таких схем имеются на рис. 4.9. Рассмотрим сначала
Рис. 4.9. а) Две
схемы ДТЛ с объ-
единенными выхо-
дами; б) изобра-
жение логического
сложения; в) изо-
бражение логиче-
ского умножения;
г) использование
логики на объеди-
ненных выходах
уменьшает необхо-
димое количество
схем
&I
каждую из схем на транзисторах 7\ и Т2. Если хотя бы на од-
ном входе — А или В — имеется уровень Н, то на выходе тран-
зистора Тх будет уровень В. То же самое справедливо для схемы
на транзисторе Т2. Если на обоих входах — А и В — имеется
уровень В, то. выход транзистора Тх имеет уровень Н и выходная
функция Е1=ДВ. Аналогично, если одновременно на обоих вхо-
дах — С и D — имеется уровень В, то выход транзистора Т2 име-
ет уровень Н и выходная функция F2=CD. Рассмотрим теперь
объединенные выходы обоих транзисторов и общую выходную
функцию F. В этом случае выход F будет иметь уровень Н только
тогда, когда одновременно на обоих входах — С и D — будет
уровень В, т. е. справедливо, что F=AB+CD и F—AB + CD. Ло-
гическая схема с символами И-НЕ представлена на рис. 4.96. Ло-
гика на выходе может быть изображена простым соединением вы-
ходов или вспомогательным символом. Схема с двойственными
символами представлена на рис. 4.9е. Логика на объединенных
выходах позволяет не только уменьшить количество необходимых
основных схем, но и число уровней логики, что вытекает из.Срав-
нения со схемой на рис. 4.9г.
Прямое соединение выходов,- возможно в однотипных схемах
без инверсии и с инверсией; в комбинированных схемах тоже с
инверсией и без инверсии. Примеры представлены на рис. 4.10.
Рис. 4.10. Способы объ-
единения выходов:
а) двух схем ИЛИ-НЕ;
б) комбинированных
схем ИЛИ-HE и И-НЕ;
в) комбинированных
схем И и ИЛИ; г) двух
схем И
Однако ясно, что такое соединение имеет в некоторых случаях
смысл только тогда, когда нет схем с большим числом входов.
Например, схему на рис. 4.10а можно заменить одной схемой
ИЛЙ-НЕ с четырьмя входами. Точно так же в схеме на рис. 4.10г
может быть использован один элемент И с четырьмя входами.
4.7. ОСНОВНЫЕ СПОСОБЫ РЕАЛИЗАЦИИ
ЛОГИЧЕСКИХ ФУНКЦИЙ
Логическую функцию алгебраически можно представить в ви-
де суммы произведений или'произведения сумм. Так как для ре-
ализации логической функции может быть использована любая
Рис. 4.11. Способы реализации логической функции
Объединение единиц: F=BC+ACD-t-ABD_
Объединение нулей: F=AC+BD+AB + CD_
» Г=_И+С)(В+вЛ+В)(С+В)
Логика И/ИЛИ: Ft=BC+ACD+ABD
И—НЕ/И—НЕ: Fi=BC ACD- ABD
ИЛИ/И—НЕ: Ц3=(-В + С)(Л+С+Д)(Л+В+Д)
ИЛИ—HE/ИЛИ: Ра=В+С~+Л + С+Р+Л+В+Д
И/ИЛИ—НЕ: F6=AC+BD+AB+CD
И—НЕ/И: Fc=~AC BD^ABj CD _
ИЛИ/И: Цг=(Л + С)(В+Д)И+В)(С+Д)
ИЛИ—HE/ИЛИ—НЕ: F«=^ + C+B+D+Z+B + (C+D)
\В
ся\оо Qi it ю
д и ~_oj
1 0 А
”71 Ia
(7 А) [ 7
комбинация двух функций — И, ИЛИ (И-НЕ, ИЛИ-HE) в после-
довательности логическое сложение — логическое умножение, то
существует восемь возможных
основных комбинаций реали-
зации данной функции. Функ-
цию И-НЕ можно, например,
рассматривать как составную
из функций И и НЕ, а функ-
цию ИЛИ-НЕ — как составную
из функций ИЛИ и НЕ. Рас-
смотрим функцию, записанную
в карту на рис. 4.11. Объеди-
нив поля с логическим значе-
нием 1 и поля с логическим
значением 0, получим два ал-
гебраических выражения дан-
ной функции, которые можно,
используя законы де Моргана,
преобразовать в 8 функций —
Fi—Fg, имеющих одинаковое
значение, но различный способ
реализации. Соответствующие
логические схемы представле-
ны на рис. 4.12.
Анализ и синтез логики ти-
па И/ИЛИ и типа ИЛИ/И
сравнительно прост, алгебраи-
ческие выражения легко пере-
водятся в логические схемы, и
нет необходимости производить
Рис. 4.12. Способы реализации ло-
гической функции, представленной на
рис. 4.41
какие-либо сложные преобразования. Как это вытекает из рис. 4.11,
нормальный алгебраический вид логической функции, представлен-
ной как сумма произведений или как произведение суммы, является
двухуровневой формой логической функции. Однако ее преобра-
зование приводит к многоуровневым формам. Например, алге-
браическое выражение функции^/^ВС+АСР+АСР можно пре-
образовать в F=C(B+AD)+ABD, что уже представляет четы-
рехуровневую функцию с последовательностью: И/ИЛИ/И/ИЛИ.
F=ABD+ACD+BC
Рис. 4.13. Примеры преобразования логических
функций
Соответствующая логическая схема имеется на рис. 4.13. Ясно,
что схемы с одинаковой логической функцией могут значительно
отличаться друг от друга.
Второе нормальное алгебраическое выражение той же логиче-
ской функции можно преобразовать, используя основные прави-
ла, представленные в табл. 4.1, следующим образом:
Р=(С+Р) (А+В) (B+D)(A+C)=[(B+D) (В+А)] цс+А) (С+Г>)]=
=(#+DA) (С+АР).
Соответствующая логическая схема — на рис. 4.136. Из представ-
ленных примеров видно, что преобразование алгебраических вы-
ражений нормальных форм логических функций И-ИЛИ и
ИЛИ/И ведет к многоуровневой логике, уменьшению числа вхо-
дов основных схем и в большинстве случаев к увеличению чис-
ла основных схем.
На практике в схемах И/ИЛИ и ИЛИ/И обычно используются
полупроводниковые диоды, являющиеся пассивными элементами,
без усиления мощности. Поэтому по мере прохождения сигналом
отдельных уровней логики уменьшается амплитуда, искажается
форма его. После прохождения. через определенное число уровней
логики должна быть восстановлена его амплитуда и форма, это
делается с помощью усилителей. Раньше использовалась и четы-
рехуровневая логика, однако в настоящее время максимальное
число уровней равно двум. В этом случае основой практической
реализации логической функции является нормальный алгебраи-
ческий вид функции, полученный из карт Карно минимизацией.
Анализ, синтез и схематическое изображение логики И-НЕ/И-
НЕ и ИЛИ-НЕ/ИЛИ-НЕ при использовании двойственных графи-
ческих символов так же просты, как и логических схем И/ИЛИ
или ИЛИ/И. На рис. 4.14а представлена функция 77=ВС+АСП +
+ABD, реализованная с помощью схем И-НЕ/И-НЕ. Такой спо-
соб изображения логической функции сложен и мало нагляден,
особенно для многоуровневых логических схем, потому что нор-
мальный алгебраический вид функции должен быть преобразо-
ван в отрицание умножения. Двойственные символы на рис. 4.146
позволяют получить изображение функции без преобразования ее
F={A+C)(B+V[(fi+^(C+I))= F^(fl,+C)(B+D)(A+B)(C+D) F=(A+C)(B+B}^+B](C+F)
^Q-BB-AB-CD ' ty В)
Рис. 4.14. Примеры представления логической функции с по-
мощью символов И-НЕ и двойственных символов
95
алгебраического выражения. На рис. 4.14е приведена схема с
объединенными выходами.
На рис. 4.14г в логике И-НЕ/И-НЕ изображена та же функ-
ция, но представленная в конъюктивной нормальной форме. На
рис. 4.14<9 эта функция изображена с помощью двойственных
символов, а на рис. 4.14е — схема с объединенными выходами.
Из рис. 4.14 вытекает, что логическую функцию, представлен-
ную в дизъюнктивной нормальной форме или в коньюнктивной
нормальной форме, можно реализовать четырьмя основными спо-
собами с разным числом уровней логики. Наиболее подходящий
метод реализалии зависит от требований, предъявляемых к логи-
ке. Так, например, в быстродействующих схемах важно обеспе-
чить как можно меньшую задержку сигналов, другим важным
требованием является наиболее рациональное использование ин-
тегральных схем в одном корпусе и.т. п. Если нормальный алгеб-
раический вид функции не удовлетворяет требованиям, то он мо-
жет быть соответствующим образом преобразован. В отличие от
логических схем на элементах И, ИЛИ, число уровней логики
на элементах И-НЕ может быть произвольное, так как каждый
элемент И-НЕ обеспечивает усиление и тока и напряжения.
На рис. 4.15 изображены те же функции с использованием
схем ИЛИ-HE. Прямое представление данной функции без пре-
образования ее алгебраического выражения обеспечивает двойст-
венные символы.
D --------
Е=ВС+АСЛ+АВВ
0)
И ИЛИ
ИЛИ-НЕ ИЛИ-НЕ
В в+с
с
А
С
д
В Зр—1
----------------
F=B+C+A+C+D+A+B+D
а)
ИЛИ-НЕ ИЛИ-НЕ
F=(A+C)(B+V)(A+B)(C+D) F=(A+C)(B+D}(A+B)(C+n)
д) е)
Рис. 4.15. Примеры изображения логической функции с помощью
символов ИЛИ-НЕ и двойственных символов
4.8. ОБЪЕДИНЕНИЕ ГРУПП ЛОГИЧЕСКИХ СХЕМ
С НЕСКОЛЬКИМИ ВЫХОДАМИ
Составление этих схем основано на определении таких алгеб-
раических выражений требуемой выходной функции, в которых
бы оптимально использовались отдельные члены, общие для вы-
ходных функций.
Рассмотрим функции:
F^A, В, Q=S(0, 1, 3)=АВС+АВС+ДВС,
FZ(A, В, С)=2(0, 2, 3, 6)=АВС+АВС+А5С+АВС^
В8(Л, В, С)=2(0, 4, 5, 6)=ЯВС+ЛВС+ДВС+ДВС^
В карты на рис. 4.16а записываются отдельные функции Вь
Fs, В3 и все комбинации их произведений. Для большей нагляд-
ности у отдельных карт произведена соответствующая минимиза-
АВ
С\00 ОГ 11 1000 01 11 10 00 01 11 w
fl (Ц 1 £) (ZT
7} м у
F^AB+AC F~=AC*BC+AB F,=AB+AC+BC
I « J
F^ABC+AC
Fz=ABC +ABC+AB
F3=ABCi- ABC+AB-
Puc. 4.16. а) Пример
последовательности
объединения цепей;
б) результирующая
логическая схема
ция функции. Из этих карт с первого взгляда видно, что общим
членом для всех функций В1; В2 и В3 является произведение АВС.
Поэтому вносим его в карты всех функций (см. на рис. 4.16а
внизу). Для функций В2 и В3 общим является член АВС, который
записывается только в карты функций F2 и F3. Наконец, опреде-
ляем произведения, входящие _в отдельные функции. Это произве-
дения: АС в Ft, АВ в F2 и АВ в F3. На рис. 4.166 представлена
результирующая схема на элементах И-НЕ.
В этом случае требуется восемь схем И-НЕ, четыре из кото-
рых должны иметь три входа и четыре — два входа. В обычном
корпусе с 14 выводами размещены четыре интегральные схемы
И-НЕ с двумя входами или три интегральные схемы с тремя вхо-
дами. Таким образом, для реализации необходимы один корпус
с двухвходовыми схемами и Р/з корпуса с трехвходовыми схема-
ми. Необъединенные минимизированные основные функции име-
ют вид
/1==ДВ+ДС, Е3=ДВ-|-ДС4-ВС
Для реализации схемы при этом необходимо 27< корпуса с двух-
входовыми схемами и 2/3 корпуса со схемами с тремя входами,
Экономится примерно 2/3 корпуса. При использовании более де-
шевых интегральных схем целесообразно заранее решить, будет
ли достигнутая экономия уравновешена временем, потраченным
на объединение групп более сложных схем. Это относится прежде
всего к проектированию прототипов цифровых систем.
ГЛАВА 5
Комбинационные
логические схемы
5.1. ПОСЛЕДОВАТЕЛЬНОСТЬ СИНТЕЗА
У комбинационных логических схем состояние выхода зависит
только от состояния их входов в данный момент. Систематический
анализ и синтез этих схем можно осуществить методами, рассмот-
ренными в предыдущих главах. При проектировании комбинаци-
онных схем целесообразно придерживаться следующей последова-
тельности:
а) логическое утверждение данной проблемы выражается ком-
бинационной (истинностной) таблицей со всеми возможными
комбинациями входных переменных и с требуемыми выходами
для каждой комбинации входных переменных;
б) с помощью карт Карно или других методов определяются
минимизированные выражения результирующих логических функ-
ций;
в) в соответствии с предполагаемыми для использования схе-
мами алгебраические выражения преобразуются в логическую
схему.
Такой систематический процесс обеспечивает правильную функ-
цию результирующих логических схем, потому что рассматрива-
ются все возможные комбинации, а результирующие схемы яв-
ляются оптимальными, так как в процессе решения исключаются
ненужные комбинации, которые на первый взгляд могут пока-
заться требуемыми. Ниже приводятся некоторые типичные при-
меры составления комбинационных схем, часто используемых в
полупроводниковых цифровых системах. В большинстве случаев
это параллельные схемы, обрабатывающие все биты одновремен-
но. Рассматриваются только основные схемы — И, ИЛИ, И-НЕ,
ИЛИ-НЕ — в положительной логике.
5.2. ОСНОВНЫЕ СХЕМЫ, ПРЕДНАЗНАЧЕННЫЕ
ДЛЯ ОПРЕДЕЛЕНИЯ РАВНОЗНАЧНОСТИ
И НЕРАВНОЗНАЧНОСТИ ВХОДНЫХ ПЕРЕМЕННЫХ
Принцип этих схем основан на логической функции ИСКЛЮ-
ЧАЮЩЕЕ ИЛИ. При наличии двух входных переменных — Ан
В — эта функция определена основным соотношением
F=A ®В=АВ+АВ= (А4-В) (А+Я (5-1
4*
99
Важным свойством этой основной функции является то, что она
имеет значение F— 1 только тогда, когда значение 1 имеет только
одна входная переменная, а вторая переменная имеет значение О,
т. е. определяет неравнозначность входных переменных А и В.
Следующая основная функция: -
В=АфВ=АВ+АВ=(А+В) (А +В). (5.2)
Эта функция, наоборот, имеет значение 1 только тогда, когда обе
Таблица 5.1. Примеры логических схем
— 1 —АВ+АВ А— В — = — -AB-AB
А- АЗ А - —г/#
или В - А — В- ~1 В - А — В - I— i
)ав —VfB
А- А+В А - —Л 4+5
или-и 8- А - В - XJ—V^ABi-AB Jfa-B В- А — В- _fxj—l^AB^AB — 1 i
1 А- В - АВ АВ+АВ А- В- —I'L-cfx АВ+АВ
¥ 5: А- 8- АВ А- В- —VTB i
ИЛИ-НЕ-ИЛИ-HL А — В — А — В — \А+В ^~С^В)(А^В)= ^гЧ^АВ+АВ УА<-В А- В- А — В- —Г\А+В —Is&b ИЛИ-НЕ-НЛИ-ИЕ
ИЛИ-НЕ А - В - Л - \АВ А- В- А- —г\ пЬС7р+лв Uj i §
в - \уав В- —1ААВ
А - А+В А— -'Ь А+В
в- “} (А+В)(А*В)= В- (A+B)(A-BF
А - | =АВ+АВ А- ~ab+ab 5:
В - VA+B В- —чЛт в
А— В- А+В AfA^AB >~Lfi АВ+АВ В(А*&АВ А AtAB=A^3 ' ^-V^AB^AB В1-АВ=В+А ЗИ-И1М-ЭИ- -Ш-ЗИ-ИШ
1 А(А+&АВ ? АВ+АВ В(А+В)=АВ гх AfA+R]~.aR
-НЕ-И-ИЛ. -НЕ-НЕ п I /? 1 ' / +1 д в- А*8 L^yAB-AB= -4J=ab+ab
входные переменные имеют значение 1 или 0, т. е. она определяет
равнозначность переменных А к В.
Примеры логических схем представлены в табл. 5.1. Эти схемы
являются базовыми при проектировании самых разнообразных
схем, примеры которых будут приведены далее. Для упрощения
начертания логических схем удобен неориентированный символ.
На рис. 5.1 представлены ос-
новные символы без индикато-
ров состояния ВХОДОВ И ВЫХО-
ДОВ и символы с индикатора-
ми состояния входов и выхо-
дов соответствующими табли-
цами уровней В и Н. Каждо-
му реальному включению схе-
мы соответствует только од-
на из представленных таблиц
уровней. Интерпретация сим-
волов очень проста:
символ а: выход F в сос-
тоянии В только тогда, когда
любой из входов находится в
состоянии В, а другой — в со-
стоянии Н;
символ б', выход F в сос-
А В F
ОснавныЕ символы с индикаторами,
состояния Входов и выходов
НИИ
в в в
вив
ВВП
А В F
В В &
В В В
В В в
в в в
Рис. 5.1. Символы, предназначенные для
логической функции равнозначности и
неравнозначности двух переменных — А
и В
тоянии В только тогда, когда
любой из входов находится в
состоянии Н, а второй — в со-
стоянии В;
символ в: выход F будет в
состоянии Н только тогда, когда вход А находится в состоянии Н
и вход В — в состоянии Н или когда вход В и вход А находятся
в состоянии В;
символ г: выход F находится в состоянии Н только тогда, ког-
да вход В находится в состоянии Н и вход А — в состоянии Н
или если вход А находится в состоянии В и вход В — в состоя-
нии В.
Все четыре символа отвечают соответствующей таблице уров-
ней. Аналогично интерпретируются значения символов д—3, соот-
ветствующих другой таблице уровней.
5.3. ШИФРАЦИЯ, ДЕШИФРАЦИЯ
И ПРЕОБРАЗОВАНИЕ КОДОВ
Схемы, предназначенные для преобразования цифровой инфор-
мации из десятичной системы счисления в двоичную, обычно на-
зываются шифрирующими, а для обратного преобразования —
дешифрирующими. Схемы, предназначенные для преобразования
.различных кодов в двоичной системе, называют преобразовате-
лями кода.
101
Шифраторы. Составление таких схем очень простое. На
рис. 5.2 представлен пример расчета схемы преобразования де-
код
8 4 2 1
код 1 из 10
I DС В А| 0123456789
0 0 0 0 1 000000000
0 0 0 1 0 100000000
0 0 10 0 010000000
0 0 11 0 001000000
0 10 0 0 000100000
0 10 1 0 00 0.01 0000
0 110 0 000001000
0 111 0 000000100
10 0 0 0 00000001 0
10 0 1 0 000000001
10 10 1
10 11
1 1 0 0 1 Неиспользуемые
11011 комбинации
1110
1111*
Рис. 5.2. Составление схемы преоб-
разования десятичных цифр 0—9 в
код 8421:
а) комбинационная таблица; б) ре-
зультирующая схема на базе элемен-
тов ИЛИ-НЕ; в) на базе элементов
И-НЕ
сятичных цифр 0—9 в код 8421. Из (комбинационной таблицы на
рис. 5.2а видно, что двоичным цифрам 1 в столбике А соответст-
вуют десятичные цифры 1, 3, 5, 7 и 9, т. е. можно написать: А =
= 1 + 3+5 + 74-9. Это — алгебраическое выражение логического
сложения. Точно так же справедливо, что
В=2+3+6+7, С=4+5+6+7, £>=8+9.
На рис. 5.2 представлен пример реализации схемы на элемен-
тах ИЛИ-НЕ. В состоянии покоя на всех входах — уровень Н.
В схеме на рис. 5.2в у элементов И-НЕ в состоянии покоя на
всех входах — уровень В. Подобным образом можно составить
схемы преобразования десятичных цифр в любой код. Примеры
некоторых схем имеются на рис. 5.3.
Дешифраторы. Проектирование схем дешифраторов так-
же простое. На рис. 5.4 показан процесс составления схе-
мы, предназначенной для преобразования кода 8421 в десятич-
ные цифры. В комбинационной таблице, представленной на
рис. 5.2а, имеется шесть избыточных комбинаций кода 8421.
На рис. 5.4а эти неиспользованные комбинации обозначены в от-
дельных картах символом X, они могут иметь любое значение, 1
или 0, и поэтому позволяют упростить результирующие алгебраи-
ческие выражения. В качестве примера представлены карты цифр
4 и 8. Для расчета, однако, достаточно одной карты, из которой
можно получить все минимизированные выходные функции, соот-
98765 90321 87030 86020 SB765 9BT60 96532 97537
и-he mdjmcmpii и-he под Джонсона
Рис. 5.3. Примеры схем преобразования
десятичных цифр в различные коды '
3=А_ВС
l/=ABC
5= ABC
6=ABC
7=ABC
8= AD
9=AD
Puc. 5.4. Преобра-
зование кода 8421
в десятичные циф-
ры:
а) минимизация
функций; б) реа-
лизация схемы на
элементах И-НЕ;
в) схема на эле-
ментах И-НЕ с
меньшим числом
входов
ветствующие цифрам 0—8. На рис. 5.4 представлен пример реа-
лизации схемы на базе И-НЕ. На выходах 0—9 — обычно уро-
вень В, только на дешифрированном выходе будет уровень Н, что
представляет преимущество с точки зрения общей необходимой
мощности.
Следующим преимуществом- является минимальная задержка
распространения сигнала. Это объясняется тем, что дешифратор
одноступенчатый. Пунктиром обозначены корпуса при исполь-
зовании типовых интегральных схем И-НЕ. В модифицирован-
ной схеме на рис. 5.4в использованы, кроме одной трехступенча-
той схемы, только схемы с двумя входами и дополнительные ин-
верторы. Входы меньше нагружают предыдущие схемы, однако
число основных схем больше и больше также задержка распро-
странения сигнала. Примеры схем других дешифраторов пред-
ставлены на рис. 5.5.
Код Код Код
12^2 (И) „с издыткомЗ" Джонсона
Код
7Z4Z
Код
1242(1)
Рис. 5,5. Примеры дешифраторов
Дешифраторы могут быть спроектированы как полностью ин-
тегральная схема. Пример такого дешифратора, сконструирован-
ного как монолитная интегральная схема, выполненная техникой
ТТЛ, можно видеть на рис. 5.6а. Дешифратор предназначен для
преобразования кода 8421. Два дешифратора позволят произво-
дить преобразование и других кодов, как это вытекает из табли-
цы на рис. 5.66. Меньшей цифре соответствует вход 0, так что,
например, выходу 1 отвечает комбинация входных переменных
104
Д3Л2Л1До=ООО1. Активный уровень входов — В, активный уро-
вень выходов — Н. Первые три входа Ао, Аь А2 могут произволь-
но заменять друг друга, но получаемые дешифрированные деся-
тичные цифры будут на других выходах. Возможность замены
Выход
| 8421| 54211 4221]плюс s]
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
0,18
1,19
2
3
4
5
6
7
8,10
9,11
0,18
1,19
2
3
4
8,10
9,11
10
11
12
0,18
1,19
2
3
6
9,11
14
15
16
17
3
4
5
6
7
8,10
9,11
12
13
14
У
Грей
0,18
1,19
3
2
6
7
5
4
14
15
17
16
12
13
9,11
8,10
Рие. 5.6. а) Схема и условное обозначение монолитного интегрального дешиф-
ратора MSI 9301; б) примеры использования двух дешифраторов для преобра-
зования разных кодов
входов Ао, Аь А2 может быть выгодна с точки зрения расположе-
ния печатных соединений. При комбинации входных переменных,
результатом которой бы был выход, соответствующий десятично-
му числу, превышающему 9, на всех выходах дешифратора будет
уровень В. Использование дешифратора многосторонне. Несколь-
ко дешифраторов позволяют дешифрировать один из т выходов.
На рис. 5.7 имеется пример схемы, предназначенной для дешиф-
рирования одного из 64 выходов. Дешифратор может быть ис-
пользован и в других целях, например в коммутирующих схемах,
т. е. в схеме передачи данной входной информации на любой вы-
ход, в схемах выявления определенных комбинаций входных пе-
ременных и т. п.
105
Преобразование кодов. На рис. 5.8 рассмотрен пример
составления схемы преобразователя кода 8421 в код 2421 и нао-
борот. Рассмотрим сначала перевод кода 8421 в код 2421. Из ком-
бинационной таблицы на рис. 5.8а вытекает, что Л1=-^2 и Di = D2,
Рис. 5.7. Пример исполь-
зования монолитных ин-
тегральных дешифрато-
ров для дешифрирования
одного из 64 выходов
т. е. достаточно рассматривать далее только функции В2 и С2. В
карты на рис. 5.86 вносятся значения 1 и 0 выходных функций В2,
С2. Например, первый 0 в столбце В2 комбинационной таблицы за-
С,д\оо 01 11 10 00 01 Ю
0 ст 0 0 0 0 0
(1 к X н (1 X X /'I
X X vj X X V \
0 А 1> 0 h 1 1 1J
8 4 2 1 2 4 2 1
1^262^2^2
B2=Bi Dj C^CfD,
00000
10 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 10 0
5 0 10 1
6 0 110
7 0 111
8 10 0 0
9 10 0 1
0 0 0 0
0 0 0 1
0 0 10
0 0 11
0 10 0
0 10 1
0 110
0 111
1110
1111
M21 ПРоцеес составления схемы взаимного преобразования кодов 8421 и
а) комбинационная таблица; б) преобразование кода 8421 в код '2421; в) пре-
образование кода 2421 в код 8421
писывается в поле АiB1 C^D 1=0000 таблицы и т.д. Неиспользован-
ные комбинации кода 8421, представленные выше на рис. 5.2а, так-
же вносятся в карту как символы X. После определения мини-
мизированных алгебраических выражений функций В2С2 преобра-
зование можно осуществить с помощью двух схем И-НЕ. После-
довательность синтеза обратного преобразователя (см. рис. 5.8)
аналогична.
На рис. 5.9 представлен процесс составления схемы преобра-
зователя кода 8421 в код с избытком 3. Используя карты на
рис. 5.96, производят минимизацию выходной функции преобра-
о 0 в 1 „ плюсз"
Д, с, В, А1 С2 В2 Аг
0 0 0 0 0 0 0 11 Ф— -А2
1 0 0 0 1 0 10 0 fl, _|
2 0 0 10 0 10 1 -в
3 0 0 11 0 110 ”1—\
Ч O1DD- 0 111
5 0 10 1 10 0 0 В, —1
Б 0 110 10 0 1 Al —
7 0 111 10 10 g
В 10 0 0 10 11 д’ Г\
9 10 0 1 110 0
Cf —
Al ~
i о 1 о 1 1 0 ’п В,-
10 11 iiio —
110 0 110 1 НН t
1110 о о о 1
1111 0 0 10 Ct —
S)
Ф
00
г) of
77
А? В?
п\ 00 01 77 10 00 01 11 10 00 01 77 10 00 01 11 10
X X А А 7) рГ X X X
7 7 7 1 S Б
7 У X X X X X X X X X)
1 1—— 1J и 01
В,=АгВ2+АгВг О, _
в2с2
Рис. 5.9. Процесс -состав-
ления схемы взаимного
преобразования кодов
8421 .и с избытком 3:
а) комбинационная таб-
лица; б) минимизация
выходных функций для
преобразования кода
8421 в код с избытком 3;
в) результирующая схе-
ма в базисе И-НЕ; г),
д) минимизация выход-
ных функций и резуль-
тирующая схема преоб-
разования кода с избыт-
ком 3 в код 8421
зователя кода 8421 в код с избытком 3 (результирующая схема
на базе И-НЕ — на рис. 5.9в). Последовательность синтеза об-
ратного преобразователя показывают карты на рис. -5.9а, схема
представлена на рис. 5.96. Из карт наглядно видно, что неисполь-
зованные комбинации X позволяют значительно упростить выход-
ные функции. Для полноты представлены и карты выходных
Функций А2, В этих картах нет необходимости, так как срав-
Т.07
нением соответствующих столбцов комбинационной таблицы полу-
чаем, что A2=Ai и Ai=A2.
На рис. 5.10' представлен процесс составления схемы преобра-
зования кода 8421 в код Грея. Из карт на рис. 5.106 вытекает,
? 4 2 1
fi Мк
Грец.
3?
0
1
2
7
k
5
В
7
6
3
10
низа
о о о 1
- о 1 а
о it
1 41
f О 1
1 1 О
111
о
?
о
о
11 1 р 1 1
/2 1 1 О О
13 1 1 0 1
74 1 1 1 о
15 1111
(111
0 1 Р 1
О 1 о о
1 1 О О
110 1
1111
1 1 1 D
1 О 1 Р
10 11
1 р е 1 .
i йо о V)
рг— ----pz.----------------Pi
6) ё)
Рис. 5.10. Процесс составления схемы взаимного преобразования кода 8421 и
кода Грея:
а) комбинационная таблица; б) минимизация выходных функций преобразова-
ния кода 8421 в код Грея; в) результирующая схема на узлах равнозначности;
г), б) минимизация выходных функций и результирующая схема преобразова-
ния кода Грея в код 8421
1 О Р Р
1 0 р 1
1 0 1 о
что этот перевод может быть реализован с помощью трех узлов
равнозначности (рис. 5.10в). Из комбинационной таблицы видно,
что Di = D2. Обратное преобразование более сложно. Выходная
функция имеет вид
D1=Z)2, Сг=С2О2 + CJD2,
A1=A2B2C2D2 +A2B2C2D2 +A2B2C2D2+ A2B2C2D2 -f- Л2ВаС2В24-
A2B2p2p2-\-A2B2p2D2-\~A2B2C2D2.
Функцию Bi можно преобразовать следующим образом:
в1=в2(с2о2+АД)+адо2+с2п2)=в1с1+вд==в2©с1.
108
Точно так же преобразуем функцию At:
А1—Л2(Bfi2D2 +B2C2Z)2-f- -В2С2О2-|- B£2D^} -}-
4~ A2(B2C2p2-^B2C2D2-\-B2C2D2-\-B2C2D^=A^B2(C2D2-\~C?P^ -|-
-)-В2(С2П2-ГС2£)2)]4“2-}-C2D^~\- В2 [(^г^г+^г^г)]=
=42(В2С1 4-BjCj)+Л2 (BgCj-f-В2СХ) =А2В1-)-А2В1 = Л2ф Вг.
Результирующая схема с тремя узлами равнозначности пред-
ставлена на рис. 5.10д. Схема, естественно, может быть составле-
на из комбинации любых подходящих
элементов. На рис. 5.11 приведен при-
мер построения схемы в базисе
И-ИЛИ-НЕ и И-НЕ.
Преобразование двоичного кода де-
сятичных цифр более сложно. Из ком-
бинационной таблицы на рис. 5.12 вид-
но, что двоичный код десятичной циф-
ры 9 (в коде Грея) отличается от со-
ответствующего значения в комбина-
ционной таблице на рис. 5.10а. После-
довательность составления схемы на
рис. 5.12в такая же, как и раньше.
На рис. 5.13 показано составление
схемы преобразования двоичного кода
десятичных цифр в код, соответствую-
щий семиэлементному отображению
десятичных цифр 0—9. Десятичные
цифры, выр-аженные с помощью ком-
бинаций сегментов, можно видеть на
рис. 5.13а. По комбинационным табли-
цам на рис. 5.1 Зв составляются карты
минимизации выходных функций, со-
ответствующих отдельным сегментам
Рис. 5.11. Схема преобра-
зования кода Грея в код
8421 в базисе И-НЕ,
И/ИЛИ-НЕ
и—g. Пример схемы в базисе И-НЕ представлен на рис. 5.14. На
дешифрованном выходе — уровень В, что является выгодным, так
как к выходам а—g можно подключить простые мощные транзи-
сторные инверторы, управляющие соответствующими сегментами.
Пунктирной линией показано необходимое число корпусов типо-
вых интегральных схем.
Выявление неиспользованных комбинаций в
коде. Определение неиспользованных комбинаций позволяет
сравнительно просто обнаруживать ошибки в некоторых кодах.
Рассмотрим, например, двоичный код 8421 десятичных цифр. Из
таблицы на рис. 5.15 вытекает, что из общего числа шестнадца-
ти возможных комбинаций четырех переменных шесть комбина-
ций — избыточные. Расчет детектора этих неиспользованных ком-
бинаций прост. Каждой неиспользованной комбинации будет со-
юз
о
1
2
3
4
5
В
?
S
9
0 4 2 1 Грэй
vt pt й, а1 сг fi,
0 0 0 0
0 0 0 1
0 0 11
0 0 10
0 110
0 1 11
0 1 o' 1
0 10 0
110 0
10 0 0
9 О
9 о
О о
О о
О 1
9 *
9 1
S 1
1 в
1 о
о о
0. 1
1 о
1 1
6 6
В 1
1 О
1 1
о в
О 1
Рис. 5.12. Преобразование двоичного кода десятичных цифр в код Грея:
а) комбинационная таблица; б) модифицированный узел равнозначности, исполь-
зованный в результирующей схеме
о 01 234 5 6789
flTjb П I J J О L ГППГ1
И_|с | | II___| Г_| |_1 ll_J_I
4 а)
8 4 2. 1
В С В А
а ь с d е f д
О
1
2
3
4
5
Б
7
В
В
0 0 0 0
0 0 0 1
0 0 10
0 0 11
0 10 0
0 10 1
0 110
0 111
10 0 0
10 0 1
1111110
0 1 1 0 0 0 0
110 110 1
11110 0 1
0 110 0 11
10 110 11
10 11111
1 1 1 0 0 0 0
1111111
1110 0 11
б)
а=АС+АС+В+В Ь=АВ+АВ+С
В)
АВ
Сп\00 01 11 10 0001 11 10 00 01 11 10 00 01 11 10 00 01 11 10
DO 1 1 0 1 1 1 |7 Т] 0 111! 0. 0 ° 0 0 0 1 1 0
01 1 X X 1 [7 2J 0 tt J X 0 I' X X i i a: x| 1
11 X X X X X X X и х * X X Is xl X x ta X X (xj
ю b 1 1 £ 0 и 0 и 0 11 0 0 0 1/ £ У 0 \1
с=А+В+С e=JB+AC f _ j^AB+80+BC+D
0=AB+AC+BC+ABC , f=AB+AC+BG+D
t
Рис. 5.13. Составление схемы дешифратора семисегментиого цифрового инди-
катора:
.а) изображение цифр индикатором; б) комбинационная таблица; в), г) миними-
зация выходных функций
й)
fO 11 ID
w D 0 (Й
0 0 0 0
0
(/ <z> /)
0 0 0 0
Рис. 5.14. Дешифратор семи-
сегментиого цифрового инди-
катора (см. рис. 5.13)
F=BD+CB F=BC+n
F=ACS t-BCD-l-ACD+BCD
ACDBCD ACD BCD
Рис. 5.15. Составление
схем определения неис-
пользованных комбина-
ций:
а) код 8421; б) код с из-
бытком 3
Код 8421 BCD
D С В A F
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 10 0
3 0 0 11 0
4 0 10 0 0
5 0 10 1 0
6 0 110 0
7 0 111 0
8 10 0 0 0
9 10 0 1 0
S s _ 10 10 1
о s; 10 11 1
m a aa cu 110 0 1
О к 110 1 1
1110 1
S g 1111 1
5Й
Код плюс 3
£>СВЛ| F
5 ai s 2 3 s s 0 0 0 0 1
y- S 2 8 0 0 0 1 1
0 0 10 1
0 0 0 11 0
1 0 10 0 0
2 0 10 1 0
3 0 110 0
4 0 111 0
5 10 0 0 0
6 10 0 1 0
7 10 10 0
8 10 11 0
9 110 0 0
Jq G3 Ф К 110 1 1
2 3 s s H s'S s 1110 1
S 2 о 1111 1
ответствовать значение F=l, после получения минимизированно-
го вида выходной функции можно изобразить результирующую
схему. На рис. 5.15а показаны два возможных варианта схемы.
При обнаружении неиспользованной комбинации на выходе схе-
мы появляется уровень В. На рис. 5.156 представлен пример сос-
тавления схемы детектора неиспользованных комбинаций кода с
избытком 3.
5.4. СРАВНЕНИЕ ДВОИЧНОЙ ИНФОРМАЦИИ
Функция сравнения двоичной информации применяется для
контроля и проверок (рис. 5.16). При сравнении двух двоичных ин-
формаций — Л и В, каждая из которых состоит из п бит, AiA2 ...
Ап и В\В2..;Вп, может определяться их равенство, т. е. А = В, и
неравенство, т. е. или А>В, или А<_В. Пример цепи сравнения
для определения равенства двух двухразрядных информаций —
А и В — представлен на рис. 5.17. Из комбинационной таблицы
видно, что выходная функция F=1 только тогда, когда A\=Bi и
А2=В2. Низшие разряды —At и Bt. На рис. 5.176 показан при-
Рис. 5.16. Изображение узлов сравнения двух информаций — А и В:
а) А=В; б) А>В; в) А<В
мер реализации выходной функции Fi на схемах И-НЕ с двумя
входами и инверторах. Недостатком этой схемы является наличие
большого числа уровней логики. На рис. 5.17в представлена прос-
тая схема в базисе И-НЕ с использованием логической функции
на объединенных выходах; на рис. 5.17а — схема на элементах
типа И/ИЛИ-НЕ. Если нет в наличии дополнений входных пере-
менных, то к соответствующим входам должны быть .подключены
инверторы. Составление цепей сравнения для обнаружения ра-
венства (равнозначности) двух информаций с большим числом
бит сравнительно просто, так как в случае п бит выходная функ-
ция, имеет вид
(АД+АА) (Лв3+4^)...(Апвп4-Апвп)
112
или
Fi—4Д++A As + AA +AA+• • • ~Ь-АпВп -ЬАпвп.
При использовании интегральных схем каждая схема на
рис. 5.17е, г представляет собой один элемент (корпус).
Сложность составления схемы сравнения для обнаружения не-
равенства (неравнозначности) возрастает с ростом числа бит
сравниваемых информационных данных А и В. На рис. 5.18а
представлен пример простого одноразрядного узла сравнения.
Алгебраические выражения функций F2 и F3 можно определить
прямо из комбинационной таблицы. Составление схемы узла
сравнения двух бит на рис. 5.186 значительно более сложно. В ка-
честве примера приведена реализация функции F2 и F3 на эле-
ментах И-НЕ с двумя входами. На рис. 5.19а показана реализа-
ция тех же функций на базе элементов И-НЕ с двумя и тремя
^2 7/
О О
О О
О О
О о
О 1
О 1
О 1
о- /
1 о
1 1
1 /
1 1
1.1
о о
О 1
1 о
1 1
о о
О 1
1 о
1 1
о о
О 1
1 о
1 f
о о
О 1
1 о
1 1
1
о
о
о
о
1
о
о
о
о
1
о
о
о
о
/
Fi=Aj Bf t-AiBj+AzBz+AzBz
Fj-tAiBj+A-iBjjlAzBz+flzBz)
a) '
Puc. 5.17. Последовательность составления цепи определения равнозначности
Двух переменных—А и В:
я) комбинационная таблица и минимизация выходной функции; о), в), г) ре-
зультирующая схема
113
A2 В2
Ff Fz F3
В А А = В А>В А-<В
О О 1 0 О
О 1 0 1 В
1 0 0 0 1
1 1 1 0 0
Fj-AB + AB
FZ=ABj F3=AB
ф^~А>В
ф—А^В
Ф~А<В
Аг
Bz
&2‘
b2-
,4/.
US
\A2B2
М2 B?
\Af
Bl
AjBjA2B2 A^B
AfBfA2B2
——Fp^AzBz+AffyAzBz
Fz _ F3_ __
Fz -Aj^2 +A1A2B1+A1 BfBp
F^ApBz+AiAzBj+AiB-iBz
Fl F2 f3
В? В/ Az Л; А==В А>В А^В
0 0 0 0 1 0 и
0 0 0 1 О 1 О
0 0 1 0 О 1 . 0
0 0 1 1 0 1 О
0 1 0 0 0 0 1
0 1 0 / 1 0 О
0 1 1 0^> 0 1 О
0 1 F 0 1 0
1 0 O'-о 0 0 1
1 0 0 1 0 0 1
1 0 1 0 1 . 0 О
1 0 1 1 0 1 0
1 1 О 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
1 1 1 1 1 0 0
Puc. 5.19. а) Цепь сравнения двух бит;
б) цепь сравнения четырех бит
Рис. 5.18. а) Цепь сравнения одного
бита; б) щель сравнения двух бит
входами, на рис. 5.196 — схема узла сравнения четырех бит. Об-
ратим внимание на структуру обеих схем, которая позволяет до-
статочно просто составлять узлы сравнения большого числа бит.
У всех представленных схем активный выход соответствует уров-
ню В.
5.5. ДОПОЛНЕНИЯ
Формирование дополнений двоичных чисел требуется, как бы-
ло показано раньше, прежде всего при выполнении арифметичес-
кой операции вычитания. Вместо прямого вычитания данного
двоичного числа определяется его дополнение, которое прибавля-
ется. Эти схемы составляются так, чтобы они позволяли не толь-
ко получать дополнение данного числа, но и передавать данное
число без изменения. Использование такой схемы обеспечивает
простую реализацию сложения и вычитания данных чисел.
' Самым простым является получение дополнений до 1, прин-
• цип которого заключается в инверсии всех входных переменных,
как показано на рис. 5.20а. В этой простой схеме на выходах ин-
Рис. 5 20. а) Простая
схема получения до-
полнения до 1; б),
в) схемы, обеспечи-
вающие передачу на
выход информации в
прямом коде либо в
дополнениях до еди-
ницы
А 2—О3-С
'Л/—О-С/
верторов получается дополняющее число С, как только на вхо-
дах имеется данное число А. На рис. 5.206 представлена схема,
обеспечивающая прямую передачу входного числа А на выходы.
В качестве базовой может быть использована схема ИСКЛЮЧА-
ЮЩЕЕ ИЛИ. Рассмотрим, например, схему, имеющую выход-
ную функцию С1=Л1/-гА1/ Если /=0, то Ct=Ai, что означает пе-
редачу входной переменной на выход Ci без изменения. Если I—
= 1, то Ct=Ai, что означает получение на выходе С- инверсии вход-
ной переменной Ai. Отсюда вытекает принцип действия схемы на
рис. 5.206. Если /=0, то на выходах будет входное двоичное число
без изменений, если /=1, то на выходах создается дополнение до
единицы С числа А Другими словами, 1=1 означает инверсию.
Другой пример схемы на базе И-НЕ показан на рис. 5.20в. Пред-
115
ставленные схемы можно рекомендовать для кода 2421 и кода с из-
бытком 3.
В натуральной двоичной системе используются двоичные до-
полнения, представляющие собой дополнения до 1, к младшему
разряду которых прибавляется двоичная 1. Пример расчета приве-
ден на рис. 5.21. Из комбинационной таблицы вытекает, что С] =
=Ль Из карт получаем минимизированные функции С2, С3 и С4,
которые преобразуем таким образом, чтобы схема позволяла не
только получать двоичное дополнение С входного числа А, но и
передавать число А без изменения. Преобразование просто:
С1=А1, С2=(Л1Л2+Л1Л2)7+Л2/,
С3=(Л j Лд-f- Л2 Л3 + Аг Л2 Л5) I +Л37,
С4= (Л3 Л4+Л4Л4+ЛаЛ4+Л1Л2Л3Л4)7-f- Л47.
Пример реализации схемы в базисе И-НЕ представлен на
рис. 5.21.
.Двоичные
8 4 2 Аг 1 А1 дополнения
Cj С2 Cj
В 0 0 0 0 0 ООО
1 0 0 0 1 1 1 1'1
2 0 0 1 0 1 1 1 0.
3 0 0 1 1 1 1 0 1
4 0 1 0 0 1 1 0 0
5 0 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 0
7 0 1 1 1 1 0 0 1
8 1 0 0 в 1 ООО
9 1 0 0 1 0 1 1 1
10 1 0 1 0 0 1 1 0
11 1 0 1 1 0 1 0 7
12 1 1 0 0 0 1 0 0
13 1 1 0 1 0 0 1 1
74 1 1 1 0 О’ 0 1 0
15 1 1 1 1 п) 0 0 0 1
а)
Ci - Cj .Cif
Рис. 5.21. Составление схемы, обеспечивающей получение двоичных дополнений:
fl), б) комбинационная таблица и минимизация выходных функций; в) резуль-
тирующая схема в базисе И-НЕ
С2-А^ A2+AjA2
C^AjAj-^AyrAjfyA^__________
Cit=A^Alt^AjAi+A2Ail4'AfA2A^Ail.
На- рис. 5.22 показан пример составления схемы создания до-
полнений двоичных кодов^ десятичных цифр. Из комбинационной
таблицы видно, что С1=Л1 и С2=Л2. Упрощение алгебраического
-Дополнение
• 8 9 2 1 до 9
At, А; Аг А/ Cif Cj 02 Cf
0 0 0 0 0 10 0 1 9—0=9
1 0 0 0 1 10 0 0 9—1=8
2 0 0 10 0 111 9—2=7
3 0 0 11 0 110 9 — 3=6
9 0 10 0 0 10 1 9 — 9=5
5 0 10 1 0 10 0 9 — 5 = 4
6 0 110 0 0 11 9 — 6=3
7 0 111 0 0 10 9—7=2
в 10 0 0 0 0 0 1 9-8=1
9 10 0 0 0 0 0 0 9—9 = 0
10 ]
Неиспользованные
комбинации *
16
Рис. 5.22. Составление схемы получения дополнений двоичных кодов десятич-
ных цифр:
а) комбинационная таблица; б) минимизация выходных функций и результи-
рующая схема; б), г) схема получения дополнения или передачи информации
без изменения
выражения функции С3 позволяет произвести неиспользованные
комбинации, обозначенные в картах символом X. Для сравнения
на рис. 5.226 имеется простая схема, создающая только дополне-
117
ние, а на рис. 5.22г — примеры схем, обеспечивающих или полу-
чение дополнений, или.передачу числа А без изменения в зави-
симости от состояния входа /.
5.6. КОНТРОЛЬ ЧЕТНОСТИ
Принцип контроля четности был объяснен в § 3.3. Он очень
важен потому, что позволяет производить сравнительно простой
контроль операций, осуществляемых в системе при обработке
цифровой информации. Для практического применения необходи-
мы, во-первых, цепи, создающие бит четности, так называемые ге-
нераторы четности, а во-вторых, цепи контроля четности. Каждая
цепь может быть составлена так, что контролируется четность
или нечетность. В первом случае на выходе цепи 1 будет только
тогда, когда 1 имеется на четном числе входов, а во втором слу-
чае, наоборот, 1 на выходе будет только тогда, когда 1 имеется
на нечетном числе входов. Самой простой схемой с контролем не-
четности является ИСКЛЮЧАЮЩЕЕ ИЛИ с двумя входами, ко-
торую очень просто можно преобразовать для контроля четности.
Основные схемы были представлены в табл. 5.1, они позволяют
сравнительно простое составление многих схем с контролем чет-
ности.
На рис. 5.23 показано составление схемы контроля нечетности
комбинации четырех бит: Л4Л3Л2Л1. Из комбинационной таблицы
видно, что Р=1 только при наличии нечетного числа единиц в со-
ответствующей комбинации. Из карты функции Р вытекает, что
результирующее алгебраическое выражение функции Р нельзя
минимизировать. Основное алгебраическое выражение в форме
дизъюнкции конъюнкций имеет поэтому вид
Р=Л4Л2Л3Л4 -f-ЛгЛ2Л3 Л4-{-Л4 Л 2 Л3Л4+Л4 Л2ЛдЛ4 +
+ Л1Л2Л3 Л4+Л1Л2Л3Л4ф Л1Л2Л3 Л4+Л1Л2Л3Л4.
Его можно преобразовать:
Р=(Л1Л24-Л1Л2) (Л3Л44-Л3Л4)+(Л1Л2+Л1Л2) (Л3Л4+Л3Л4)=
=(л4ел2) (л3фл4)+(л4фл2) (Л3®л4).
На рис. 5.236 показан пример реализации схемы на трех элемен-
тах равнозначности, составленных из базовых функциональных
схем типа И-НЕ. Контроль показывает, что требуемая четность
Р имеет место на выходе Рь Если 1 (уровень В) имеется на не-
четном числе входов, то Р = 1 (уровень В) на выходе Pi. Для
контроля нечетности в выходе Р2 нет необходимости, он изобра-
жен для полноты функциональных возможностей схемы. Дейст-
вительно, если правильная четность на выходе контрольной схе-
мы или четность на выходе генератора четности представляются
значением 1, то выходы Pi и Р2 на рис. 5.236 будут иметь следую-
щее назначение:
118
Al, А3 &2 At
р
с
о
о
о
о
о
О
О
1
1
1
1
1
1
1
1
О
о
о
о
1
1
1
1
о
о
о
о
1
I
t
1
о
о
1
1
о
о
1
1
о
6
1
1
о
о
1
i
о
1
о
1
о
1
о
1
о
1
о
1
о
1
о
1
о
1
/
о
/
о
о
1
1
о
о
f
о
1
1
о
AZ
Аз
— AtA2+At+A2+A3Ail.+A3Aii
A,A2 _ _
At A2+AtA2-\
АТ
,A1A2^1^AtA2
Asa^^+A3^
AjA^Atf
А3АЬ
AZ+AfA2)(A3At, +A3At,)
Pl
'(AiA2+AiA)[A^Ai/+A3Alf)
6)
Af
P-(A1A2+AjA2)(A3Ail+AsAil)+(A3Aii+A3Ai,)(A^A2+A1A2)
(At A2 +Af A2j+ (A3 Ап+АгАц)
Pl
>i~(AtA2+A^A2)(A3'Ait+A3Ail)
Л
Puc. 5.23. Последовательность составления схемы контроля нечетности четырех
бит:
с) комбинационная таблица и минимизация выходной функции; б) результи-
рующая схема на базе ИСКЛЮЧАЮЩЕЕ ИЛИ; в) упрощение схемы с ис-
пользованием логики на объединенных выходах
a) Pi может быть использован для контроля нечетности че-
тырех бит или в качестве генератора четности четырех бит;
б) Р2 может быть использован для контроля четности или как
генератор нечетности.
На рис. 5.23в показана упрощенная схема с использованием
логики на объединенных выходах. Преимуществом такой схемы
является' меньше число уровней логики. Преимуществом схемы
на рис. 5.236 является более простая электромеханическая конст-
рукция при использовании типовых интегральных, схем, потому
что каждая схема ИСКЛЮЧАЮЩЕЕ ИЛИ представляет собой
основной блок с четырьмя элементами И-НЕ с двумя входами
каждый, заключенными в один корпус. Если в схеме рис. 5.236
используются элементы ИЛИ-HE, то результирующие выходные
функции двойственны выходным функциям схемы в базисе И-НЕ.
С точки зрения наглядности будем рассматривать далее только
схемы контроля четности.
Из базовых элементов на рис. 5.24а могут быть составлены
схемы контроля четности в пирамидальном построении. Нагляд-
119
ные примеры контроля нечетности различного числа бит пред-
ставлены на рис. 5.246. Для контроля нечетности более выгодно
использовать базовые элементы И-НЕ, и, наоборот, для контроля
четности более выгодны элементы ИЛИ-НЕ. В скобках у выходов
Рис. 5.24. Схема контроля четности:
а) основные элементы; б) схемы, предназ-
наченные для различного числа бит
указана результирующая задержка распространения сигнала в
предположении, что D — задержка- распространения элемента
И-НЕ. Принцип пирамидального построения схемы прост. Если
Рп2 — нечетность двух бит — Ai, Аг, то справедливо: Рц2 =
=А1А2-гА1Аг. Для большего числа бит нечетность определяется
следующим образом:
3 бита: Рнз=Рн2Л3+РвгЛ3=(Л1фА)Л8+Й1еД!)Л;
4 бита: 44=^1134+Л,3А=(АФА)(4Ф4)+(4фА)(4Ф4);
5 бит: Рн5 = Лн44~|- Р„0Б = 01 Ф j42) 03фЛ4)Л5+01ФЛ2) (4Ф^4)4~!~
+(ДфЛ2) 03ФЛ4) 4+(4фЛ2) (Л3Ф4)4 И т. Д.
С увеличением числа контролируемых бит пирамида увеличи-
вается и растет также задержка распространения сигнала. Эта
задержка может быть уменьшена за счет использования базо-
вых схем, обеспечивающих контроль большего числа бит, чем
Рис. 5.25. а) Базовая схема контроля нечетности трех бит; б) базовая схема
контроля четности трех бит; в) примеры схем контроля нечетности различного-
числа бит
2. На рис. 5.25а показан пример базовой схемы контроля нечет-
ности трех бит: Ai, Az, А3. При составлении схемы^исходят из ал-
гебраического выражения Р^А^Аз+А^Аз+А^Аз+А^гА^
Схема контролирует нечетность трех бит при использовани эле-
ментов И-НЕ и ИЛИ-НЕ. В схеме в базисе И-НЕ на выходе бу-
дет 1 (уровень BJ тогда, когда на входах нечетное число единиц
^уровни BJ. В схеме в базисе ИЛИ-НЕ на выходе 1 (уро-
вень В) тогда, когда на входах четное число единиц (уровни В).
На рис. 5.256 представлена схема контроля четности трех бит,
при составлении которой исходят из алгебраического выражения
Л=Д024+444-М144з+Л144. И эта схема выполняет
101
одинаковую функцию при использовании базовых элементов
И-НЕ и ИЛИ-НЕ, но задержка распространения больше, чем в
схеме контроля нечетности. Примеры пирамид контроля нечет-
ности различного числа бит показаны на рис. 5.25в.
На рис. 5.26а показан пример схемы контроля нечетности трех
бит, которая состоит из базовых цепей И-НЕ и ИЛИ-НЕ. Пример
использования этих цепей для контроля нечетности двенадцати
бит представлен на рис. 5.266. При использовании типовых интег-
Рис. 5.26. а) Схема
контроля нечетности трех
бит, составленная из ба-
зовых элементов И-НЕ
и ИЛИ-НЕ; б) схема
контроля нечетности
двенадцати бит
ральиых схем для реализации схемы необходимо 15 корпусов.
На рис. 5.27 показан пример схемы контроля восьми бит в
базисе ИЛИ-НЕ. Обратим внимание на упорядочение базовых
схем, которое позволяет уменьшить число уровней логики, а зна-
чит, уменьшить и результирующую задержку распространения.
Схему можно рекомендовать для случая, когда имеются допол-
нения входных переменных.
На рис. 5.28а, б — схемы контроля-двух и трех бит с допол-
няющими входными переменными. Это — базовые элементы типа
122
Рис. 5.27. Схема контроля чет-
ности восьми бит, составлен-
ная из элементов ИЛИ-НЕ
Рис. 5.28. а), б) Схе-
мы контроля четнос-
ти двух и трех бит с
использованием до-
полняющих входных
переменных; в) при-
меры схем контроля
четности семи пере-
менных; г) пример
итеративной схемы
контроля четности п
бит
12Я
И/ИЛИ-НЕ. Схемы на рис. 5.28в предназначены для контроля се-
ми бит.
До сих пор мы рассматривали пирамидальное построение конт-
рольных схем. Если большая задержка распространения не име-
ет существенного значения, то для контроля .четности может быть
использована сравнительно простая последовательная (итератив-,
ная) схема, представленная на рис. 5.28г.
5.7. ПОРОГОВЫЕ ЦЕПИ И ДЕТЕКТОРЫ т ИЗ п
Для контроля различных кодов т из п или кодов, заданных
комбинацией входных переменных, можно использовать так на-
зываемые детекторы т из п, принцип действия которых основан
на использовании пороговых цепей. Общий принцип детектора т
из п показан на рис. 5.29а. В схеме использованы две пороговые
Рис. 5.29. а) Принцип
действия детектора т
из п; б) принцип дейст-
вия детектора 1 из п
цепи, обозначенные т и т+1. На выходе пороговой цепи т бу-
дет 1 только тогда, когда 1 имеется на т или больше входах из
общего числа п входов. На выходе пороговой цепи т+1 будет 1
только тогда, когда она есть на т+1 или больше входах из об-
щего числа п входов. Из сказанного следует, что на выходе F бу-
дет 1 только тогда, когда 1 имеется точно на т входах, так как в
этом случае будет 1 на выходе цепи т и 0 на выходе цепи т+1.
Выход Ё=0 означает ошибку, т. е. число единиц на входах боль-
ше или меньше т. Сравнительно прост детектор 1 из п, представ-
ленный на рис. 5.296. В этом случае функцию пороговой цепи т
выполняет базовый элемент ИЛИ, на выходе которого имеется 1,
если на одном или более входах есть 1.
Описанный принцип может быть использован и для большого
числа входов п. Детекторы т из п для малого числа входов п
могут быть составлены, исходя прямо из алгебраического выраже-
ния требуемой выходной функции. На рис. 5.30а имеется пример
схемы детектора 1 из 4, на рис. 5.306 — схемы детектора 2 из 4,
а на рйс. 5.30в — детектора 3 из 4. При составлении схемы дол-
жны быть рассмотрены все возможные комбинации входных пе-
ременных.
Пороговые цепи 2 из п для любого числа входов можно сос-
тавлять так, как это показано на рис. 5.31а на примере порого-
124
Рис. 5.30. а) Детектор 1 из 4; б) детектор 2 из 4; в) детектор 3 из 4
вой цепи 2 из 10. Принцип заключается в том, что входные пере-
менные, например, 1, 2, 3; объединенные одной., суммирующей
цепью, далее должны быть подключены к различным суммирую-
щим цепям. Таким образом, возникает избыточность, так как ком-
бинации некоторых входных переменных появляются несколько
раз, но составление схемы очень просто. На рис. 5.316 — такая
Рис. 5.31. а) Порого-
вая цепь 2 из 10; б)
упрощенная схема е
использованием логи-
, ки на объединенных
выходах
же схема с использованием логики на объединенных входах.
Составление цепи с порогом 3 для любого числа четных вхо-
дов тоже несложно. Обозначим для наглядности входы цифрами
1, 2, 3, ..., п, тогда выходная функция пороговой цепи
F(3 из п)=1-2-(3+4+5+...+п)+3,4*(1+2+5+6+7+8+„.+«)+
+ 5-6-(1 +2+3 + 4 -f-7 4-8+9-р Ю+-••+«)+• •
+ (п—1)п [1+24-3+4+...4-(п—2)]4-Г[3 из (1+2), (3+4),
(5+6),..., («+7—1)1. (5-3)
125
Например, для пороговой цепи 3 из 10 справедливо
F(3 из 1О)=Ь2-(3+4+5+6+7+8+9+1О)+
+3-4.(1+2+54-6+7+8+9+10)+
+ 5-6-(1+2+3+4+7+8+9+10)+7-8-(1+2+3+4+
+5+6+9+10)+9 • Ю -(1+2+3+4+5+6+7+8)+
+ЛЗ из (1+2), (3+4), (5+6), (7+8), (9+10)].
Соответствующую схему см. на рис. 5.32: пороговую цепь 3 из 5
можно составить так, как это описывалось в начале главы. По-
роговую цепь 3 из п для нечет-
ного числа входов можно сос-
тавить так же, как в случае
четного числа входов, а нечет-
ный вход подключить к допол-
нительному конъюнктору на
выходе схемы. Например, для
цепи 3 из 11 используется схе-
ма на рис. 5.32, выход р (3 из
10) который объединяется = с
нечетным, одиннадцатым вхо-
дом с помощью конъюнктора.
Рассмотренные пороговые
цепи, проектируемые в базисе
типовых логических схем, срав-
нительно сложны и требуют
большого числа базовых логи-
ческих элементов. Их реализа-
ция выгодна только при ис-
Рис. 5.32. Пороговая цепь 3 из 10 пользовании интегральных
схем, и тогда нет проблем^ свя-
занных с допусками на параметры элементов и напряжения пи-
тания. Вместо этих сложных схем могут быть использованы очень
простые пороговые цепи с резистивной, диодной или эмиттерной
связью, основные схемы которых были представлены в § 1.10 в
связи с мажоритарными цепями. Эти цепи характеризуются ми-
нимальным числом элементов, однако для них большое значение
имеет отклонение параметров отдельных элементов и напряжения
питания.
5.8. СУММИРУЮЩИЕ И ВЫЧИТАЮЩИЕ УСТРОЙСТВА
Типы сумматоров
Сложение в двоичной системе счисления является самой важ-
ной арифметической операцией, так как оно лежит в основе дру-
гих арифметических операций: вычитания, умножения, деления.
Основными схемами, обеспечивающими элементарные операции
сложения, являются так называемые одноразрядные сумматоры,
которые могут быть полными и неполными. Неполный сумматор
имеет только два входа и два выхода. Один выход дает резуль-
тат сложения двух бит, а второй выход дает результат переноса,
возникающего при сложении, т. е. неполный сумматор представ-
ляет собой, в принципе, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, допол-
ненный выходом переноса.
Полный одноразрядный сумматор имеет три входа и два вы-
хода. На третий вход подается результат переноса предыдущего
сумматора. Большое значение имеют полные одноразрядные сум-
маторы, которые можно составить из двух неполных. Суммиро-
вание большего числа бит может быть последовательное или па-
раллельное. В последовательных сумматорах отдельные биты об-
рабатываются последовательно, начиная с младшего разряда; для
записи переносов, возникающих при сложении младших разря-
дов, необходимы тригерры. Их принцип действия будет объяснен
ниже. В параллельных сумматорах все биты обрабатываются од-
новременно, сложение производится быстрее, но схемы более
сложные. В связи с тем, что сумматоры широко используются,
они выпускаются как полностью интегральные схемы. Различ-
ные примеры применения таких сумматоров будут приведены да-
лее.
Одноразрядные неполные сумматоры
Комбинационная таблица неполного сумматора -представлена
на рис. 5.33. В принципе это схема ИСКЛЮЧАЮЩЕЕ ИЛИ, до-
полненная выходом С, который имеет значение 1 только тогда,
когда одновременно на обоих выходах — А и В — имеется 1.
Рис. 5.33. Неполный
одноразрядный сум-
матор:
а) комбинационная
таблица; 6} схема в
базисе И-НЕ и услов-
ное обозначение
Пример такой схемы в базисе И-НЕ показан на рис. 5.336. В ка-
честве базовых элементов одноразрядных неполных сумматоров
могут быть использованы элементы, представленные в табл. 5.1.
Из неполных сумматоров могут быть составлены полные, которые
находят применение во всех случаях, когда, кроме функции
исключающего логического сложения ИСКЛЮЧАЮЩЕЕ .ИЛИ
127
двух входных переменных, требуется также функция переноса С.
В связи с возможностью широкого применения они выпускаются
также в виде монолитных интегральных схем.
Одноразрядные полные сумматоры
На рис. 5.34а показана комбинационная таблица полного .одно-
разрядного сумматора, отличающегося от неполного тем, что он
имеет три входа. На выходе S имеется результат сложения двух
одноразрядных цифр — А и В — и переноса С; предыдущего
А В Ci S Со
ООО
О 0 1
О 1 О
О Г 1
1 О О
1 0 1
1 1 о
1 1 1
о о
I о
1 о
О 1
1 о
О 1
О 1
1 1
а) с°
S=ABCi+ABCi+ABCi +ABCi=
=A(B®Ci)+A(B@Cih
=A®B®Ci
Cq=AB+CiA+CiB=
5}
Puc. 5.34. Полный од-
норазрядный сумма-
тор:
а) комбинационная
таблица и минимиза-
ция выходных функ-
ций; б) двухуровне-
вая схема сумматора
на элементах И-НЕ с
использованием до-
полнений входных пе-
ременных; в) схема
с неполными сумма-
торами
сумматора; перенос, который при этом возникает, подается ' на
выход Со и следующий сумматор. Из карт на рис. 5.34 видно, что
возможна минимизация только функции Со. Но для составления
.схемы сумматора могут быть использованы и частично миними-
зированные функции или с различными алгебраическими преоб-
разованиями, например:
5=ЛВС^ЛВС,+ЛВСг+АВСг=С, (ЛВ+ЛВ)+^ (ЛВ4-ЛВ), (5.4)
§=ЛВСг+ЛВСг+ЛВС,+ЛВСг=Сг(ЛВ+ЛВ)+С£(ЛВ+ЛВ), (5.5)
Со=ABCt +ABCi+ABCi+ABCi =AB± С^АВ+АВ)=ЛВ ф-С^Л-f-B), (5.6)
Со=ABCt +ABCt +ABCi +ABCt ^ТВ+С^АВ+АВ) =AB+Сг(Л+B). (5.7)
На рис. 5.346 имеется пример схемы полного сумматора, со-
ставленной на основе алгебраического выражения функции S
(5.4) и преобразованного выражения функции Со (5.6). Лог»--
ка — двухуровневая, что является выгодным с точки зре-
ния уменьшения задержки распространения сигнала, однако
необходимы дополнения входных переменных А, В и Сг. На
рис. 5.34 представлен полный сумматор, составленный из двух не-
полных сумматоров и схемы И-НЕ.
Другие примеры схем без дополнений входных переменных да-
ны на рис. 5.35. В схеме на рис. 5.35а для реализации суммы
Рис. 5.35. Примеры схем
полных сумматоров:
а) на элементах И-НЕ с
двумя и тремя входами;
6) на элементах с двумя
входами
необходима четырехуровневая логика, а для переноса Со — трех-
уровневая. В более простой схеме на рис. 5.356 для So нужна?
шестиуровневая логика, а для Со — пятиуровневая. Без исполь-
зования логики на объединенных выходах число уровней логик»
было бы еще больше. Поэтому при использовании основных схем
с минимальным числом входов (в рассмотренных примерах схем-
И-НЕ) нужно ожидать большее значение задержки распростране-
ния сигнала.
На рис. 5.36 показаны примеры схем полных сумматоров, ре-
комендуемых для случая, когда имеются дополнения входных пе-
Рис. 5.36. Примеры схем полных сумматоров с использованием дополнетий
входных переменных:
а) на элементах И/ИЛИ-НЕ; б) на элементах И/ИЛИ-НЕ и И-НЕ.
ПО
129
ременных. В схеме на рис. 5.36а использованы базовые элементы
И/ИЛИ-НЕ и инверторы, а на рис. 5.366 — комбинация элемен-
тов И/ИЛИ-НЕ и И-НЕ. Обратим внимание, что здесь нет необ-
ходимости в дополнении входной переменной С<.
В рассмотренных сумматорах сигналы проходят через боль-
шое число логических ступеней, что вызывает большую их за-
держку. Как будет показано далее, при параллельном включе-
нии сумматоров результирующая сумма хотя и возникает на па-
раллельных выходах, но неодновременно, так как она зависит
от отдельных переносов, выполняемых сумматорами последова-
тельно. Поэтому при наличии большого числа сумматоров общая
задержка суммы зависит прежде всего от задержки функции С.
С точки зрения минимальной задержки выгодны алгебраические
формы функций:
5=ЛВСг+С0 (Л+В+Сг),
Со = ЛВ+ЛСг+ВСь
(5.8)
(5-9)
которые используются при создании монолитных интегральных
сумматоров (примеры схем см. на рис. 5.37, сумматор на
рис. 5.37а размещен в одном корпусе). Для обеспечения возмож-
Рис. 5.37. а) Полный интегральный сумматор фирмы TI; б), в) дуальные ин-
тегральные сумматоры фирмы SGS
нести прямого соединения входа и выхода переноса С между от-
дельными сумматорами входы А и В рассчитаны так, что вход-
ные переменные могут подаваться на собственный сумматор без
инверсии или с инверсией. Такое подключение входов обеспечива-
ет также любое запрещение входных переменных. На рис. 5.376
130
и в показаны схемы дуальных сумматоров формы SGS, размещен-
ные в одном корпусе, они могут работать совместно друг с дру-
гом без дополнительных внешних цепей.
Более наглядное изображение и чтение логических схем обес-
печивают символы, имеющие те же принципы обозначения входов
и выходов, как и символы базовых схем. С точки зрения подклю-
Рис. 5.38. а), б) Символы сумматоров с совпадающими логическими полярнос-
тями входа и выхода С; в), г) с несовпадающими логическими полярностями
входа и выхода переноса С; д) согласование логических полярностей входов А
и В с помощью инверторов; е) символы сумматора с встроенными инверторами
показан символ сумматора с одинаковой логической полярностью
входов Ci и Сй. Входы и выходы без кружка активны при уров-
не В, и, наоборот, обозначение кружком символизирует активный
уровень Н. Если на* всех входах А, В, Ci имеется уровень В, то
уровень В будет и на выходах переноса С и суммы .S без кружка,
а уровень Н — на выходе S с кружком. Так как на входе Сг- и
на выходе Со имеются одинаковые уровни В, то соединение вхо-
дов Ci и Со отдельных сумматоров не вызывает затруднений.
Для такого же сумматора справедлив и двойственный символ на
рис. 5.386, у которого предполагается активный уровень Н. Уров-
ни на выходах Со и S противоположны уровням на выходах сим-
вола а. Применяются и тот и другой символы.
Символ на рис. 5.38в соответствует сумматору, у которого
при активных уровнях В на входах А, В, Ci на выходе Со имеет-
ся уровень Н, т. е. логическая полярность выхода Со отличается
от логической полярности входа С,. Такое несовпадение харак-
терно для монолитных интегральных сумматоров. Существуют
две основные возможности подключения выхода Со одного сум-
матора к входу Ci второго сумматора.
1. Между выходом Со одного сумматора и входом С< другого
включается инвертор, результатом чего является исключение не-
совпадения логических полярностей, причем логическое значение
переноса не меняется. В этом случае для обозначения сумматора
на схемах используется только символ, показанный на рис. 5.38в.
На практике, однако, этот способ не используется, так как инвер-
торы увеличивают задержку распространения.
2. Следующую возможность включения показывает двойст-
венный символ того же сумматора на рис. 5.38г, из которого вы-
5* 131
л«кает, что при активных уровнях Н на входах А, В, С на выходе
<?о будет уровень В и поменяются уровни на обоих выходах S.
•Из сравнения обоих символов на рис. 5.38s, г ясно, что у сумма-
тора с активными уровнями В на входах А, В согласно символу в
выход Сд можно соединить прямо со входом Cj следующего тако-
-то же сумматора, обозначенного двойственным символом г, у ко-
торого, однако, на входах А и В имеются активные уровни Н.. Так
•жак считаем, что. у входных переменных активный уровень — В,
то последовательно входам А и В подключаются инверторы
^рис. 5.38<3). В интегральных сумматорах эти инверторы уже
^встроены; символ, соответствующий такому сумматору, показан
:на рж. 5.38е. Сравнивая символы сумматора без инверторов
(рис. 5.38в) и сумматора с инверторами (рис. 5.38е), ясно видим,
что их входы С{ и выходы Со можно непосредственно соединять.
Символу на рис. 5.38в соответствует сумматор на рис. 5.376, а
^символу на рис. 5.38е — сумматор на рис. 5.37в, если рассматри-
вать только входы А, В.
Одноразрядные полные вычитатели
Арифметическая операция вычитания обычно реализуется с
/помощью дополняющих чисел в схемах с сумматорами, но в не-
которых случаях более выгодно использовать вычитатели. Ком-
бинационная таблица полного одноразрядного вычитателя пред-
ставлена на рис. 5.39а. Цифры В и К- вычитаются из цифры А,
причем из высшего разряда нужно занять Ко- Необходимость
.заема V, не возникает в случае вычитания в младшем разряде.
л)
Л BViTD Vo
'ООО
0 0 1
О 1 о
<0 1 1
> 1 о-о
10 1
1 10
:1 1.1
Ц.32
0-0
4 1
1 1
О 1
1 о
о о
•о о
1 1
Рис. 5.39. Полный одноразрядный вычитатель:
а) комбинационная, таблица и минимизация выходных функций;
б) пример схемы
Возможность минимизации функции разности D и занимаемой
величины Vo вытекает из карт на рис. 5.39а. Так же, как у сумма-
торов, при составлении этих схем можно исходить из соответст-
венно преобразованных алгебраических выражений функций:
D ^ABVi+ABVt +ABVi+ABVi =ЕДДВф-АВ) +Vt(AB+AB)=
= ЛВУ<+У0(Л+В+У{), (5.10)
D^ABVi+ABVi+ABVi+ABVi^Vt (AB+AB)+~Vt (АВ+АВ) =
=АВУг+У0(Л+В+^), (5.П)
V0=ABVi+ABVi+'ABVi+ABVi=AB+Vi (AB+AB)^AB+Vt (А+В),
(5.12)
JZ0=ABVt+ABVi+ABVt +AB Vt=AB+V^AB +AB) = ЛВ+Ёг(Л+В).
(5.13)
Из сравнения алгебраических выражений функций полного сум-
матора и вычитателя вытекает, что S=D, S=D и отличаются
только выражения переноса Со и занимаемой величины Vo- Если
в выражениях S и С„ вместо В подставить его дополнение В, а
вместо С,- — дополнение Vi, то S=D, S=D, C0=Vq и Co^Vo.
На рис. 5.396 имеется схема полного вычитателя, которая иден-
тична схеме полного сумматора на рис. 5.38а. Отличаются только
обозначения входов и выходов.
Сложение и вычитание двоичных чисел
На рис. 5.40а представлена схема параллельного четырехраз-
рядного сумматора, в которой в качестве основных блоков ис-
пользованы неполные сумматоры и элементы И-НЕ. Суммируе-
мые цифры, выраженные с помощью четырех бит — Л4Л3Д2Л1 и
В4В3В2ВЬ подаются на соответствующие входы А, В, и после не-
которой задержки (она зависит от задержки переносов, которые
последовательно поступают от входа Ci к выходу С4) на выходах .
C4S3S25i появляется результирующая сумма. фи В\ — младшие
разряды. Если перенос С4 имеет значение.. 1, то возникает пере-
полнение. Это означает, что сумма обеих цифр больше, чем че-
тыре бита
На рис. 5.406 приведена схема с полными сумматорами с сов-
падающими логическими полярностями Ci и Со. У первого полно-
го сумматора должно быть Cj=0, поэтому он может быть заме-
нен неполным сумматором, имеющим только два входа — А и В.
На рис. 5.40в показана схема с дуальными сумматорами.
На рис. 5.41а показано использование сумматоров с совпада-
ющими логическими полярностями Ci и Со для вычитания двоич-
ных чисел. Вместо вычитания числа В прибавляется его двоич-
ное дополнение, получаемое путем инверсии переменных В4В3В2В1
183
Al A3 B3 Al B2 /If б;
53=/ S2=0 Sf=1
Puc. 5.40. Параллельный четырехразрядный сумматор:
а) составленный из неполных одноразрядных суммато-
ров; б) из полных сумматоров с совпадающими логиче-
скими полярностями переносов С< и Со; е) из дуальных
сумматоров
f 0 0 0 11 0 1
Ai,Blf Aj Bj A2 B2 At Bf
Dif-0 -Oj~1 Oz~1 Oj 1
a)
Ai, Bi, A3B3 A2B2 A, fi;
Dy Hj D2 Di
6)
A = 1010 1010
В =0011 +1101
единичное ^=1100 j]pi11 =A-B
дополнение
1100
Двоичное t------------1—
дополнение ZB 1101
В сумматоре __________
младшего разряда
Рис. 5.41. Вычитание двоичных чисел:
а) с помощью одноразрядных сумматоров с сов-
падающей логической полярностью переноса; б) с
помощью дуальных сумматоров
и прибавления к Bt единицы. Это прибавление реализуется тем,
что вход Ci сумматора младшего разряда имеет постоянное зна-
чение 1. Если С4=1, то результирующая разность будет положи-
тельным числом (А>В), если же С4=0, то разность — отрица-
тельное число (A<zB). На рис. 5.416 использованы дуальные
сумматоры. В отличие от дуальных сумматоров на рис. 5.4,0в
здесь не использованы внутренние инверторы, включенные после-
довательно входам В, обозначенным кружками. Этим входам со-
ответствуют, например, входы BiBz сумматора на рис. 5.37а и^и
прямые входы А, В сумматора на рис. 5.37в.
Ускорение переноса при сложении двоичных чисел
Из представленных выше примеров схем вытекает, что пере-
носы С последовательно проходят между отдельными сумматора-
ми от самого младшего до самого старшего разряда. Результи-
рующая сумма появляется на соответствующих выходах S только
после обработки переноса, поступившего в сумматор самого стар-
шего разряда. Это так называемые параллельные «-разрядные
сумматоры с последовательным переносом. Ускорение операции
сложения обеспечивает параллельный перенос, который можно
реализовать, пользуясь соответствующими преобразованиями ос-
новных алгебраических соотношений, выражающих функцию пе-
редачи. Предположим, например, согласно (5.6) у сумматора ti-
ro разряда
С„=ЛВ+(Л+В) (5.14)
Если Л = 0 и В = 0, то обязательно и С=0. Перенос Сп = 1 только
тогда, когда одновременно А = 1, В = 1, или A^=l, Cn_i = l, или
В—1, Cn_1=l. С точки зрения возникновения переноса 1 будем
далее рассматривать так называемую образующую (генерирую-
щую) функцию G = AB, имеющую значение 1 только в случае, ес-
ли Л=1 и В — 1. Если у n-го сумматора Gn=l, то перенос будет
иметь место именно в этом сумматоре. Другая, так называемая
функция переноса Р=А + В имеет значение 1, если Л=1 или В =
= 1. Если у сумматора разряда п значение Р— 1, то перенос
Сп_[=1 передается сумматору разряда п+1. Соотношение (5.14)
имеет теперь вид Сп= Gn+PnCn-i- Для разряда п—1 аналогич-
но Cn-i = Gn-i+Pn-iCn-2. Подставив Cn-i в первую формулу, по-
лучаем Cn = Gn + PnGn-i + PnPn-iCn-2 и т. д. Итерация основно-
го соотношения позволяет получить формулу переноса п-го раз-
ряда
Cn=GnA-PnGn—i-pPnPn—iGn—2-р-- pPnPn—iPn—2' PiG0. (5.15)
Перенос, представленный в таком виде, позволяет создать более
быстродействующие сумматоры, так как значение переноса зави-
сит не от предыдущего переноса, а от значений генерирующих
функций и функций переноса.
335
Для наглядности на рис. 5.42 показана схема многоразрядного
сумматора на базовых элементах И и ИЛИ. Ясно, что с увеличе-
нием числа суммируемых разрядов увеличиваются и требования,
Рис. 5.42. Четырехразрядный сумматор с ускорением переноса
предъявляемые к числу входов базовых элементов. Рассмотрим,
например, реализацию ускоряющих цепей четырехразрядного сум-
матора на базовых элементах И-НЕ, пользуясь алгебраическим
выражением переноса в виде
Cn^Gn+PnCn_,=AnBn+(AnBn+AnBn) Сп^. (5.16)
Согласно (5.15) справедливо
C^+Pfi^P^+P^P^+P^Pfi., (5.17)
Go = Ci — перенос в сумматор младшего разряда.
Двукратным использованием закона де Моргана преобразуем
соотношение (5.17) таким образом
с4=ёл+^Р3+адс2Р8+ё;с3едр1+
аналогично
G3P3=/13-J-B3, G2P2Ц-т42-|-В2, С1Р1=Д14-Л1>
=^4+G3=Л4В4 Л3В3, G2Gx=G2 -j-Gj=A2Be-p^iPi‘
136
Результирующая функция имеет вид
С4=Л4~)~В44~Л4В4 (Л3+В3)-|-(Л4В4-|-Л3В3) (Л2-|~В2)
+ (Л4В4+Л3В3) (АД) (ЛаА)+(Л4В4+Л3В3) (ЛД+АД) ct.
Пример реализации показан на рис. 5.43а. Структурная схема п-
разрядного сумматора представлена на ряс. 5.43в. Кроме пред-
А? А2 Aj Ап А^А^Ап з Ад Д? Ад А5 Ац As А? А1
5д S2 Sj Sn SsS7SgS5
Puc. 5.43. а) Схема ускорения переноса; 6) символ четырехразрядного сумма-
тора с ускорением переноса; е) «-разрядный сумматор
ставленного метода, существуют еще и другие варианты решения
сумматоров с ускоренным переносом, которые в данной книге не
рассматриваются.
Сложение и вычитание двоичных кодов десятичных цифр
В комбинационной таблице на рис. 5.446 комбинации S4S3S2>$i
представляют собой результирующую сумму, полученную четырех-
разрядным двоичным сумматором, a Ct — перенос в старший раз-
ряд. Комбинации S4KS3KS2itS1K представляют требуемую сумму
двоичных кодов десятичных цифр, а С4к — требуемый перенос в
старший разряд. Из таблицы видно, что суммы правильны только
137
Код
8 9 2 1 в 9 2 1
с4 St, S3 S2 Sj C9K Sm S3K S2k s1k
0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 1 0 0 0 0 1
2 0 0 0 1 0 0 0 0 1 0
3 0 0 0 1 1 0 0 0 1 1
4 0 0 1 0 0 0 0 1 0 0
5 0 0 1 0 1 0 0 1 0 1
е 0 0 1 1 0 0 0 1 1 0
7 0 0 1 1 1 0 0 1 1 1
8 0 1 0 0 0 0 1 0 0 0
9 0 1 0 0 1 0 1 0 0 1
10 0 1 0 1 0 1 0 0 0 0
11 0 1 0 1 1 1 0 0 0 1
12 0 1 1 0 0 1 0 0 1 0
13 0 1 1 0 1 1 0 0 1 1
19 0 1 1 1 0 1 0 1 0 0
15 0 1 1 1 1 1 0 1. 0 1
16 1 0 0 0 0 1 0 1 1 0
п 1 0 0 0 1 1 0 1 1 1
16 1 0 0 1 0 1 1 0 0 0
С9К -S2Si,+S3Sk +C9 °}
S1K =Si
$2к S20m+S2Cm> 52ц-SyC^-h'S^CoK
S3K =SsCw +S2S3Cm + S2S3CtK > s3K = S3Cm +S2S3 Cm +S2S3 cw
-SkOM+s^Mi Sm=s4См +5цСм+St,Cm+s2Cm
SiS2 Сы=О S2K См=1
S3S\ 00 01 11 11 10 11 01 Off
i 0 0 0 0} 7) r~ Pl 11
10 , p\ > io. .PJ
~ol 1 1 fo
1 1 1 1 I I
Puc, 5.44. Составление схемы сумматора двоичных кодов десятичных цифр:
а) комбинационная таблица; 6) минимизация выходных функций
до цифры 9. При сложении двоичных цифр возникает перенос
С*4=1, если результирующая сумма 5^16; при сложении дво-
ичных кодов десятичных цифр должен быть С4к=К если резуль-
тирующая сумма SK^ 10.
Алгебраическое выражение возникновения переноса См можно
получить прямо из .комбинационной таблицы выходов Si—S4 и
С4. Корректирующие цепи, предназначенные для исправления ре-
зультирующей суммы, можно составить на основе алгебраических
выражений функций S21(, 5зк и Sm, полученных из карт на
рис. 5.446. Из комбинационной таблицы вытекает, что SiK=Si-
На рис. 5.45а — пример схемы, реализованной в базисе И-НЕ,
На рис. 5.546 для коррекции суммы использован элемент ИСК-
ЛЮЧАЮЩЕЕ ИЛИ, неполный и полный сумматоры. Принцип
действия корректирующих цепей очень прост. Если сумма равна
или больше 10, то корректирующая цепь прибавляет цифру
(6) ю='(0110)2, причем возникающий перенос не учитывается.
Корректирующие цепи могут быть составлены так, чтобы на
их выходах результат сложения был в любом требуемом коде. На
138
CtfK a) S3K S2K S1K ckK SkK ft) S3K $2K SiK
Puc. 5.45. Примеры схем, производящих сложение двоичных кодов десятичных
цифр:
в) схема коррекции в базисе И-НЕ; б) для коррекции использованы элементы
И-НЕ, ИЛИ-НЕ, узел равнозначности, неполный н полный сумматоры
Ck 8 Sk If % 2 s2 1 S1 С избыткомЗ
SkK S3K S2K Sih
0 0 0 f 1 0 0 0 0 1 1
1 0 0 1 1 1 0 0 1 0 0
2 0 1 0 0 0 0 0 1 0 1
3 0 1 0 0 1 0 0 1 1 0
4 0 1 0 1 0 0 0 1 1 1
5 0 1 0 1 1 0 1 0 0 0
£ 0 1 1 0 0 0 1 0 0 1
7 0 1 1 0 1 0 1 0 1 0
8 0 1 1 1 0 0 1 0 1 1
9 0 1 1 1 1 0 1 1 0 0
10 1 0 0 0 0 1 0 0 1 1
11 1 0 0 0 1 1 0 1 0 0
12 1 0 0 1 0 1 0 1 0 1
13 1 0 0 1 1 1 0 1 1 0
1k 1 0 1 0 0 1 0 1 1 1
15 1 0 1 0 1 1 1 0 0 0
16 1 0 1 1 0 1 1 0 0 1
17 1 0 1 1 1 1 1 0 1 0
18 1 1 0 0 0 1 1 0 1 0
Рис. 5.46. Примеры схем суммирования
двоичных кодов десятичных цифр с вы-
ходом в коде с избытком 3:
а) комбинационная таблица; б) схемы
с элементами И-НЕ и ИСКЛЮЧАЮ-
ЩЕЕ ИЛИ; е) схема с двумя четыое»-
разрядными сумматорами
$1----Т“Ч>— %
С4К SJK S1K
139
рис. 5.46 показаны примеры схем с выходом в коде с избытком 3.
В корректирующих цепях можно использовать и одноразряд-
ные полные сумматоры. Это решение выгодно при использовании
интегральных одноразрядных сумматоров.
В схеме на рис. 5.47а использованы сумматоры с одинаковой
логической полярностью входа Ci и выхода Со. В схеме на
рис. 5.476 использованы дуальные сумматоры в такой последова-
тельности, при которой перенос Ci в сумматор самого младшего
разряда активен на уровне В, а перенос С4к активен на уровне Н.
Рис. 5.47. Примеры
схем с интегральными
сумматорами:
а) с одинаковой логи-
ческой полярностью
Ci и Со; б) с дуаль-
ными сумматорами;
в) с дуальными сум-
маторами в обратной
последовательности по
сравнению с «б»
В схеме на рис. 5.47в последовательность сумматоров обратная;
Перенос в сумматор младшего разряда активен на уровне В
и перенос С4к активен на уровне В. Оба четырехразрядных сумма-
тора на рис. 5.476 и в могут работать совместно при сложении де-
сятичных цифр.
Очень просты схемы декад, предназначенных для суммирова-
ния в коде с избытком 3. На рис. 5.48а имеется схема с однораз-
Зщ 52к
а) ё).
Рис. 5.48. Сложение в. коде с избытком 3:
а) использованы одноразрядные полные сумматоры с одинаковой логической?
полярностью переноса Ci и Со; б) использованы дуальные сумматоры
Si,K $ЗК $2К
Рис. 5.49. Принцип вычитания
с использованием дополнений
рядными полными сумматорами с одинаковой логической поляр--
иостью Ci и Сс. 'У сумматора бит Д4 и В4 предполагается наличие
выхода с дополняющей функцией Со- На рис. 5.48б — схема, е
дуальными сумматорами. Крите-
рием для проведения коррекции
служит значение переноса С4к. Если
С4к=0, то сумма на выходах
S453S2S] меньше 1111 и корректиру-
ется путем вычитания цифры (3) j0=
='(0011) 2 [вместо вычитания произ-
водится прибавление двоичного до-
полнения (1101)2],'если С4к больше
1, то сумма на выходах S4S3S2>$i
больше 1111 и корректируется при-
бавлением цифры (3)ю= (0011)г- •
Принцип вычитания с использо-
ванием дополнений показан на рис.
5.49. Если /а = 0 и /в=0, то числа А
и В складываются. Если /а=0, а
/в=1, то создается дополнение числа В, которое прибавляется к
числу А и наоборот. Если вычитаемое число больше, то результат
отрицательный и появится на выходах в форме дополнения. Если
такой вид результата не годится для дальнейшей обработки, те»
на выходах S4K—S1K могут быть использованы инверторы и вспо-
могательная цепь, сигнализирующая, что имеет место отрицатель-
ное число.
Преобразования кодов
Полные одноразрядные сумматоры с успехом могут быть ис-
пользованы для преобразования кодов. На рис. 5.50а показана
схема преобразования кода 8421 BCD в код с избытком 3, схема
обратного преобразования — на рис. 5.506. Схемы на рис. 5.50в, г,
81/21 D С В А
А'
Ц1
В'
С'
с
в'
а в а
coss
81/21
Код с ,
избытком Я
А В Ct
CpSS
О с
Код с
избытком!
3
1_ц
А В Ci
CoSS
п
с
81/21
Рис. 5.50. Примеры схем преобразования кодов:
а) кода 8421 в код с избытком 3; б) кода с избытком 3 в код 8421; в), г) мо-
дификация схем «с», «б»
а в С/
\CoSS\
выполняющие ту же функцию, комбинируются из сумматоров и
базовых элементов ИЛИ-HE или И/ИЛИ-НЕ. Также просто мо-
гут быть составлены схемы преобразования в код 2421, Грея и др.
Полные одноразрядные сумматоры позволяют осуществить па-
раллельное преобразование двоичнозакодированных десятичных
чисел в двоичную систему. Схема значительно проще, чем последо-
вательное преобразование со сдвиговыми регистрами, которое бу-
дет рассмотрено в соответствующей главе. Принцип прост: любое
число, например (85) ю, можно представить в следующем виде:
(85)ю = 8-10+5-1 = (1000)2-(Ю)ю+(0101)2-(1)ю = (Ю00)2-(8+
+2)ю+ (0101)2- (1)1о= (1000)2-23+ (1000)2-2,+ (0101) -2°. Умно-
жение данного числа на 2п означает сдвиг двоичного числа на п
позиций влево, т. е. в рассматриваемом примере справедливо
(0101) 2°=0000101 =5
(1000)2*=0010000= 16
(1000) 23=1000000=64 -
сумма
1010101 = 85.
Если обозначить выходы двоичнозакодированных десятичных цифр
единичной декады /4/3/2Л и десятичной декады DJDsDzDt, то ум-
ножение на соответствующую степень числа 2 будет получено раз-
мещением значений J и D на соответствующие позиции, отвечаю-
щие указанной сумме. На практике это означает подачу бит
/4/3У2Л и Р4ПзР2Д на одноразрядные полные сумматоры, разме-
щение которых соответствует' указанной сумме. Пример схемы
можно видеть на рис. 5.51а размещение сумматоров соответству-
б
Д Д
2.4 2^ 27 2^'2°
Рис. 5.51. Схема преоб-
разования двоичнокоди-
рованных десятичных чи-
сел в двоичную систему
ет схеме на рис. 5.516. Если не важна величина задержки, то рас-
смотренный принцип может быть использован для преобразова-
ния любого числа декад.
Рис. 5.52. а) Сравнение четырех перемен-
ных; б) восьми переменных
143
"Сравнение
На рис. 5.52а показана схема несложной цепи сравнения пе-
ременных А^зАгА! и Основой схемы является парал-
лельный вычитатель. При С,-=1 единица имеется одновременно на
всех входах цепи оценки И-НЕ, если А = В. На рис. 5.526 приве-
дена схема, производящая сравнение восьмиразрядных чисел. В
этой схеме вход Ci первого сумматора имеет постоянное значе-
ние 0.
Нетность
Одноразрядные полные сумматоры могут использоваться в схе-
мах генерирования сигнала четности или контроля четности. На
рис. 5.53а в качестве генератора сигнала четности трех бит ис-
лользуется сумматор. Генератор сигнала четности четырех бит с
Л3А2А1
Ад Ае Л7 АеА5Ац
Рис. 5.53. а) Полный
одноразрядный сум-
матор как генератор
четности трех бит;
б) генератор четности
четырех бит; в) гене-
ратор четности девя-
ти бит с дуальными
сумматорами
дополнительной схемой И/ИЛИ-НЕ показан на рис. 5.536, на
рис. 5.53е — генератор сигнала четности девяти бит, построенный
с дуальными сумматорами. Представленные схемы, естественно,
•«могут быть использованы и для контроля четности.
^4 ^2
fi8
Рг
р2 Ав Р3 А/, А? А]
°)
! р3 ^8^А2А}
'Й44
*о
* В) *2
хс /г
Рис. 5.54. а) Генератор трех бит
четности семиразрядного кода Хэм-
минга; б) схема обнаружения места
ошибки, использующая дуальные
сумматоры; в) схема обнаружения
места ошибки, использующая генера-
торы четности
Использование полных сумматоров удобно также для форми-
рования кодов Хэмминга, обнаружения и исправления ошибок,
принцип которых рассмотрен в § 3.3. На рис. 5.54а представлена
построенная на трех сумматорах схема, предназначенная для
формирования проверочных символов PJP2P3 семиразрядного
кода Хэмминга. Переменные А8.А4А2А1 представляют число в обыч-
ном двоичном коде 8421. На рис. 5.546 показана схема с дуальны-
1 О о
1 о о
Pl рг рз
Правильный
0 0 11 перенос
(Т)0 1 1 Неправильный
перенос
Адрес неправильней
цифры
Xg-P.f@ Ag®A/l ©A-f-1
Х^Р2®Ав@Аг®А1=1^
X2=Pj®Ait®A2®A1--0
Xf Xp = 011 I'lho
X?
О
X,
1
Хр
1
Дешифратор
адреса_____
'o[ I14*5(61 7
0 p
= f
I Исправление
I' неправильного
дf переноса
Рис. 5.55. Структурная схема
места и исправления ошибки
устройства обнаружения
ми сумматорами, предназначенная для обнаружения места ошиб-
ки. Такую же функцию имеет схема на рис. 5.54в, где место ошиб-
ки определяют три четырехразрядных генератора четности. Рису-
нок 5.55 показывает общую структурную схему обнаружения мес-
та ошибки и ее исправления.
Обнаружение ошибок в сумматорах
Простой способ обнаружения ошибок состоит в контроле на
четность кода с одним проверочным символом. Рассмотрим сна-
чала неполный сумматор, комбинационная таблица которого да-
на на рис. 5.56а. Кроме выходов 3 и Со, рассмотрим также выход
для сигнала четности, который имеет значение 1 только тогда,
когда одновременно А = 0 и В = 0, т. е. правильные выходы SCpP
всегда удовлетворяют условию нечетности. Обнаружение четнос-
ти при контроле этих выходов означает наличие ошибки. Алгеб-
раическое выражение, определяющее ошибку, находится с по-
мощью комбинационной таблицы и.карты на рис. 5.566. Результи-
рующая схема неполного сумматора с контролем четности пока-
145
SCD
p\00
0 0
1 0
a)
A
В
GO=AB
S=(A+B)AB
01 11 10
olmi о
cc®3j
Ошибка.=5СоР1-С[1Р+5Р-,5Со
Обнаружение ошибок
А В 5 Со р
0 0 0 0 1
0 1 1 0 0
1 0 1 0 0
1 1 0 1 0
SC0P Выход детекто- ра оши- бок
ООО 1
0 0 1 0
0 1 0 0
1 0 0 0
SCDP Выход детекто- ра оши- бок
0 1 1 1
1 0 1 1
1 1 0 1
1 1 1 1
Рис. 5.56. Определение ошибки в неполном сумматоре:
а) неполный сумматор и его комбинационная таблица;
б) комбинационная таблица и минимизация функции об-
наружения ошибки; в) пример схемы обнаружения ошиб-
ки
зана на рис. 5.56в. Формирователь сигнала четности Р должен
быть независимым от основной логической схемы и поэтому пред-
ставляет избыточную цепь. Так как у неполного сумматора не-
может быть одновременно 5=1 и Со=1, то схемное решение де-
тектора упрощается1). Этот принцип может быть использован и в-
случае полного сумматора (рис. 5.57). Здесь уже соотношение чис-
ла элементов основной логической схемы и контрольных цепей
более удовлетворительно.
Для контроля многоразрядных сумматоров можно использо-
вать несколько разных принципов. На рис. 5.58а показана схема
четырехразрядного сумматора, где использован классический
принцип дублирования переноса и контроля четности. Сравнение
*> Изложенный метод контроля применительно к схеме рис. 5.56 не может
обеспечить выявление всех ошибок за счет одиночных неисправностей, так как
в схеме имеется элемент И,, участвующий в формировании как Со, так и 5.
Действительно, ирн А — 1, В=1 ошибочное значение Со=О влечет за собой
ошибочное 5=1, и ошибки не обнаруживаются. (Прим. ред.).
146
Рис. 5.58. Пример схемы четырехразрядного суммато-
ра с дублированием переноса:
а) с контролем четности; б) другой возможный прин-
цип контроля
переносов дублированных цепей и контроль четности позволяют
обнаружить все ошибки, которые могут иметь место. Другой
принцип контроля показан на рис. 5.586. В обоих случаях РА —
четность переменных А[—А4 и Рв — четность переменных Bi—В4.
147
Резервирование
Для увеличения надежности может быть использовано резер-
вирование на различных функциональных уровнях, но нужно от-
метить, что при этом значительно повышается количество базо-
вых элементов. На рнс. 5.59а показан пример трехкратного резер-
логическая Дешифратор
схема
а)
Рис. 5.59. а) Пример
трехкратного резервиро-
вания на уровне непол-
ных сумматоров; б) не-
полный сумматор с трех-
кратным резервировани-
ем на уровне базовых
элементов
вирования на уровне неполных сумматоров. Дешифраторы выхо-
дов S и Ср/ представляют собой мажоритарные цепи, принцип
действия которых был рассмотрен в § 1.10. На рис.-5.596 пред-
ставлен неполный сумматор с трехкратным резервированием на
уровне базовых элементов И, ИЛИ, НЕ в соответствии со схемой
рис. 5.56а; Выходы утроенных базовых элементов объединяют ма-
жоритарные цепи1). Такие же принципы могут быть использованы
в схемах .с полными сумматорами.
*> Увеличение надежности может быть обеспечено при условии, если надеж-
ность мажоритарной схемы (содержащей четыре элемента) существенно 'выше
надежности резервируемого элемента. (Прим. ред.).
148
5.9. ОБНАРУЖЕНИЕ ОШИБОК
В КОМБИНАЦИОННЫХ ЛОГИЧЕСКИХ СХЕМАХ
Для обнаружения ошибок в комбинационных логических схе-
мах может быть использовано несколько принципов и их моди-
фикаций в зависимости от испытуемой схемы, а также от того.,
требуется полная или частичная проверка. О некоторых возмож-
ностях контроля’ правильности работы уже говорилось в преды-
дущих главах. Ниже приводятся примеры схем, использующих,
наиболее важные принципы.
Самый простой принцип заключается в дублировании основ-
ной логической схемы, см. рис. 5.60а. Соответствующие выходы
дублированной схемы сравниваются, и в случае разных значений
Рис. 5.60. а) Дублирование логической схемы;
б) принцип двухпроводной- ЛОГИКИ
на выходе контрольной цепи появляется сигнал ошибки. Этот
принцип может быть использован для любых комбинационных
схем, он обеспечивает обнаружение всех одиночных ошибок и
большинства многократных ошибок.
Определенной модификацией дублирования является так на-
зываемая двухпроводная логика, принцип которой показан на:
рис. 5.606. В логической схеме значение каждой переменной
представляют сигналы на двух проводах. Переменная имеет зна-
чение 1, если сигнал на первом проводе имеет значение 1, а на;
втором — значение 0. И наоборот, переменная имеет значение 0,
если на первом проводе сигнал имеет значение 0, а на втором —
значение 1. Этот принцип характеризуется тем, что в логической
схеме нет необходимости в инверторах. Инверсия достигается за<
счет перекрещивания проводников. По сравнению с принципом;
прямого дублирования преимуществом здесь является экономии
инверторов, а значит и уменьшение задержки распространения
сигналов. Так как при правильной работе сигналы на проводах
должны соответствовать комбинации 10 или 01, то ошибка, обна-
руживается простым определением комбинации 00 или И. Двух-
проводная логика обеспечивает не только обнаружение всех оди-
14ft
«ночных ошибок, но и автоматическое исправление некоторых из
них.
Рисунок 5.61а иллюстрирует принцип контрольной цепи с вос-
становлением входных переменных, на рис. 5.616 приведен при-
В=2+3+6+7
В = 04-1+4+5
С=4+5+6+7
С=0+1+2+3
Рис. 5.61. а) Принцип
контроля с восстановле-
нием входных перемен-
ных; б) пример контро-
ля выхода дешифратора
?.мер использования этого принципа для контроля выходов дешиф-
раторов. Входные переменные, определенные по выходным, срав-
ниваются с действительными входными переменными, и если об-
наруживается несовпадение, то на выходе цепи контроля появля-
ется сигнал ошибки. При этом способе контроля удается обна-
ружить все одиночные ошибки, причем контрольная цепь может
«быть проще, чем в схеме с дублированием. Однако принцип мо-
жет быть использован только в том случае, если есть возмож-
ность получения входных переменных из выходных. В зависимос-
ти от типа схемы в некоторых случаях может быть применена
и более простая проверка, при которой сравниваются только оп-
ределенные, выбранные, входные переменные, однако обнаруже-
ние ошибок при этом неполное.
На рис. 5.62 показан очень простой принцип, использующий!
контроль четности выходов, который обеспечивает обнаружение-
одиночных ошибок и произвольного числа нечетных ошибок.
Рис. 5.62. а) Принцип, использующий контроль четности;
б) пример контроля выходов дешифратора
Принцип, иллюстрируемый рис. 5.63а, является в общем-то мо-
дификацией принципа дублирования основной логической схемы,
с одинаковым
Но вместо точно такой же логической схемы
С В А | Р
1
п
дублирования логической
Рис. 5.63. а) Вариант принципа
контроля выходов дешифратора
О
1
2
3
4
5
6
7
О
О
О
О
1
1
1
1
О
о
1
1
о
о
1
1
о
1
о
1
о
1
о
1
1
О
О
1
о,
1
1
о.
схемы; б) пример»
числом выходов в этом случае используется более простая схема
с меньшим числом выходов. Наглядный пример представлен на.
рис. 5.636. Вместо дублирующей схемы может быть использован
Полный сумматор, выходная сумма которого дает четность вхо-
дов АВС. Выходы логической схемы разделены на две группы..
Выход группы 1+2+4+7 имеет значение 1, если, четность Р=0,.
и, наоборот, выход группы 0+3+5+6 имеет значение 1, еслш
четность Р=1. Если 1 имеет место на выходе неправильной груп-
пы, то на выходе контрольной цепи будет сигнал ошибки. Ясно,,
что ошибка может быть идентифицирована с опозданием. Этот
принцип не может быть использован для контроля, каждой ло-»-
гической схемы.
ГЛАВА 6
Последовательностные
логические схемы
«6.1. ОСНОВНЫЕ ПОНЯТИЯ
В предыдущей главе рассматривались комбинационные логичес-
кие схемы, состояние которых однозначно определено состоянием
входов в данный момент и не зависит от предыдущего состояния
входов. Проблемы составления комбинационных схем сравнитель-
но просты, однако они представляют лишь часть общих проблем,
потому что у большинства схем нужно учитывать временную пос-
ледовательность и зависимость отдельных логических функций.
Такие схемы называют последовательностными.
Состояние выхода последовательностной схемы в любой мо-
мент времени зависит не только от состояния входов в этот мо-
-мент, но и от внутреннего состояния схемы в тот же момент. А
так как внутреннее состояние последо-
вательностной схемы зависит от предыду-
щего состояния входов, то эта схема дол-
жна иметь запоминающее устройство.
Общая структурная схема показана
на рис. 6.1. На входы комбинационной
логической схемы подаются внешние
(первичные) сигналы X, а с выхода за-
поминающего устройства внутренние
(вторичные) сигналы у. В результате
возникают выходные сигналы Z и внут-
ренние сигналы У, поступающие в запо-
минающее устройство. Запоминающее устройство может сигналы
возбуждения У или только задержать на определенное время Д£,
или записать и сохранить их до тех пор, пока не поступят новые
сигналы. Сигналы у являются реакцией на сигналы возбуждения
У, и в зависимости от их изменения последовательностные схемы
.делятся на синхронные и асинхронные.
Для асинхронных схем очень острой является проблема устой-
чивости. Асинхронная схема находится в устойчивом состоянии
только тогда, когда одинаково состояние внутренних переменных
у и У, т. е. когда y=Y. Предположим, что состояние устойчиво и
прн изменении состояния входов X может, но. не должно изме-
Рис. 6.1. Общая структур-
ная схема последователь-
ностной цепи
няться состояние внутренних переменных У.' Если оно не изме-
нится, то y=Y и схема останется в устойчивом состоянии. Но ес-
ли произойдет переход в новое состояние Уь то внутреннее сос-
тояние схемы будет неустойчиво, так как у#=Уь После некоторой
задержки у изменится на У1 = Уь в результате чего может возник-
нуть новое состояние У2 и т. д. Пока асинхронная схема перей-
дет в устойчивое состояние, она может иметь последовательно це-
лый ряд внутренних неустойчивых состояний. Однако последова-
тельность изменений внутренних сигналов, соответствующая пос-
ледовательности неустойчивых состояний, не должна быть у асин-
хронных схем однозначной.
Практически может быть несколько последовательностей с-
различной очередностью изменений значений внутренних сигна-
лов, которые стремятся к устойчивому состоянию схемы. Если эти
разные последовательности стремятся всегда к требуемому устой-
чивому состоянию, то говорим о последовательности некритичес-
кой, которая с точки зрения работы асинхронных схем допустима.
Однако недопустима критическая последовательность, в резуль-
тате которой схема может перейти или в требуемое устойчивое-
состояние, или в другие, нежелательные, устойчивые состояния.
Так как критическая последовательность может оказать непра-
вильное влияние на логическую функцию, то возможность ее воз-
никновения должна быть исключена уже при составлении асин-
хронной схемы.
Основным условием составления надежной схемы является’
прежде всего исключение возможности одновременного изменения
двух и более внешних и внутренних сигналов, достигаемое за счет
использования внутреннего кода, у которого в соседних комби-
нациях переменных изменяется только одна переменная, напри-
мер код Грея. Если это условие выполнить не удается, то следует
проанализировать все возможные последовательности и добить-
ся, чтобы они приводили к требуемому устойчивому состоянию.
Для обеспечения правильной работы схемы могут быть использо-
ваны элементы с соответствующими электрическими характерис-
тиками.
Кроме того, на правильную работу асинхронных схем могут
оказывать влияние некоторые неправильные, так называемые рис-
кованные, состояния, имеющие место в случае распространения
одинаковых сигналов по разным соединительным линиям с раз-
ной задержкой.
Статический риск возникает при изменении одной перемен-
ной так, что одинаковый сигнал, распространяясь по двум соеди-
нениям с разными задержками, вызывает появление на выходе
соответствующей схемы нежелательного, переходного сигнала.
Если длительность этого переходного сигнала достаточно велика,,
то он может вызвать нежелательное изменение состояния схемы.
Типичный пример статического риска возникает при использова-
нии дополняющего сигнала для управления одним выходом. Ни
одна базовая электронная схема (например, И-НЕ или ИЛИ-НЕ)
153
неидеальна в смысле соответствующей теоремы логической алгеб-
ры, согласно которой справедливо, что если переменная Х=0, то
~К=1, или если Х='1, то Х=0. Учитывая разную задержку в двух
-соединительных линиях, по которым распространяется сигнал X
и его дополнение X, можно считать, что на выходе схемы корот-
кое время существует переходное состояние Х=Х = 0 или Х—Х—
= 1. Статический риск может быть исключен соответствующим
логическим расчетом или введением подходящей задержки в сое-
динительную линию.
Следующим фактором, оказывающим влияние на работу асин-
хронных схем, является динамический риск. Он возникает при
изменении одной переменной и вызван тем, что одинаковый сиг-
нал распространяется по трем и более соединениям с разными
задержками, результатом чего являются трех- и более кратные
изменения выхода, который должен измениться только один раз.
Так же как статический риск, он может быть исключен с по-
мощью соответствующего логического проектирования и введения
задержек. Статический риск и динамический риск возникают
и в комбинационных схемах, но там они имеют значение только
тогда, когда оказывают влияние на выходы последовательностной
асинхронной схемы, т. е. они представляют проблему только для
асинхронных схем.
Третьим фактором, который может оказать влияние на работу
асинхронной схемы, является основной (существенный) риск, ко-
торый нельзя исключить логическим проектированием, но можно
воспользоваться введением соответствующих задержек. Он возни-
кает при изменении одной переменной только в схемах, имеющих
хотя бы две обратные связи, вызывая переход схемы в нежела-
тельное состояние. Все представленные рискованные состояния
возникают, естественно, и при одновременном изменении двух и
более переменных, но в этом случае нет возможности их пол-
ностью устранить. Это является еще одной причиной необходи-
мости исключить одновременные изменения двух и более перемен-
ных заранее уже при составлении асинхронной схемы.
Для реализации асинхронной последовательностной схемы по-
гут быть использованы те же базовые элементы, что и для комби-
национных схем, причем необходимые свойства запоминания
обеспечиваются введением обратных связей с усилением. Особен-
но выгодны интегральные логические элементы И-НЕ и ИЛИ-НЕ.
Структурная схема такой асинхронной последовательностной це-
пи показана на рис. 6.2а. Предполагается наличие комбинацион-
ной логической схемы без задержки, т. е. базовые логические эле-
менты без задержки, которая из них выделена и, как тождест-
венная задержка At, сосредоточена в соответствующих петлях об-
ратной связи. Ясно, что выполнение этого предположения воз-
можно только тогда, когда при расчете рассматривается измене-
ние только одной внутренней переменной, т. е. в одной петле об-
ратной связи. При одновременном изменении двух и более внут-
ренних переменных нельзя выполнить условие одинаковых задер-
жек А/ в соответствующих петлях обратной связи; идеализиро-
ванная структурная схема на рис. 6.2а в этом случае не будет
справедлива, и результатом является необходимость синтеза илил
анализа всех рискованных состояний, которые могут иметь место.
Однако предположение одинаковых задержек А/ очень важно;,
так как позволяет исключить время из алгебраических логичес-
ких выражений, а значит, позволяет составлять асинхронные схе-
мы методами, подобными используемым для комбинационных ло-
гических схем.
Рис. 6.2. Общая схема асинхронной последовательностной цепи:
о) без триггеров; б) с триггерами
На рис. 6.26 показана структурная схема асинхронной последо-
вательностной цепи, комбинационная логика которой может быть-
реализована на логических элементах И-НЕ, ИЛИ-НЕ и т. п., но
в качестве запоминающих элементов включены триггеры. Этот
способ особенно выгоден при использовании интегральных логи-
ческих схем, которые позволяют создать очень экономичные сис-
темы базовых опрокидывающихся контуров, но сравнительно не-
дорого и использование полностью интегральных триггеров. Опро-
кидывающиеся контуры можно, в принципе, считать элементарны-
ми асинхронными последовательностными схемами с двумя устой-
чивыми состояниями со структурой, аналогичной схеме на
рис. 6.2а.
Использование триггеров в качестве запоминающих устройств'
имеет много преимуществ. Важной является, например, возмож-
ность использования соответствующих логических свойств триг-
геров для сравнительно несложного создания многих асинхрон-
ных субсистем, при котором автоматически исключается возмож-
ность появления статического риска. Упрощение составления
схемы значительно, потому что процесс исключения статическо-
го риска в асинхронных схемах без триггеров очень трудое-
мок и сложен, особенно при наличии большого числа внутренних,
переменных. Следующим значительным преимуществом являются
151>>
.менее сложная структура асинхронной схемы, упрощение понима-
ния принципа ее работы, более легкое обнаружение неисправнос-
тей в процессе работы, а значит, и упрощение технического обслу-
живания, С точки зрения экономичности значительна экономия
соединений.
В зависимости от продолжительности внешних сигналов на
.входах X различают два способа управления асинхронными схе-
мами (рис. ,6.2). Первый способ заключается в том, что после
.изменения входных сигналов на входах X эти сигналы не дол-
жны изменяться до тех пор, пока схема не будет в новом устой-
чивом состоянии, т. е. пока изменяются внутренние сигналы. Это
так называемый базовый. способ управления, который не предъ-
являет с точки зрения надежной работы никаких ограничений
максимальной продолжительности внешних сигналов на входах X.
.Другой способ управления заключается в использовании импуль-
сов хотя бы на одном из входов X. Понятие импульса для асин-
хронной схемы не определено, однако в данном случае импульсом
можно считать сигнал, который находится в состоянии 1 значи-
тельно меньшее время, чем в состоянии 0. Каждый импулрс вы-
зовет только одно изменение внутреннего состояния асинхронной
схемы, и появление нескольких неустойчивых состояний будет ис-
жлючено. Основным условием такой работы является достаточно
.короткая длительность внешнего импульса управления на соот-
ветствующем входе X. Он должен на входе комбинационной схе-
мы закончиться прежде, чем на этом входе появится реакция У,
определяющая новое состояние асинхронной схемы. Этот им-
пульсный способ управления может быть рекомендован прежде
..всего для асинхронных субсистем с триггерами, так как по срав-
нению с базовым способом управления обеспечивает более эко-
.комичное решение с меньшим числом триггеров.
С учетом необходимых временных задержек очень выгодно
..использовать интегральные триггеры, реагирующие на фронт спа-
да импульсов управления со значения 1 до значения 0. Структу-
ра этих триггеров более сложная, но их использование позволяет
.всегда обеспечить отсутствие 1 импульса управления в то время,
когда начинают изменяться выходы триггера. При использова-
нии других типов триггеров на их выходах необходимы допол-
нительные задержки, причем не разрешается превышение мак-
•симально допустимой длительности импульсов управления, что,
..конечно, повышает требования к надежности системы. • •
Другим типом последовательностных схем являются так называ-
емые синхронные схемы, в которых в качестве запоминающих уст-
ройств используются только триггеры. Синхронные последова-
тельностные системы управляются с помощью специального ис-
точника синхронизирующих (тактовых) импульсов, обычно с ре-
.тулярнымп интервалами, которые синхронизируют работу всех
основных схем системы. С точки зрения надежности работы не
.важны регулярные интервалы синхроимпульсов, а также не явля-
ется необходимым условием наличие источника этих сигналов. В
Л 56
синхронных системах'часто “используется несколько - источников
синхронизирующих импульсов без их взаимной синхронизации. В
отличие от асинхронных схем, работа синхронной схемы харак-
теризуется тем, что на все триггеры в запоминающем устройстве
одновременно оказывает влияние один синхроимпульс, который
вызывает только один переход соответствующих триггеров из од-
ного устойчивого состояния в другое. В синхронной системе не
могут иметь место следующие друг за другом внутренние неус-
тойчивые состояния; временной интервал между синхроимпульса-
ми выбирается с учетом временных задержек сигнала, а поэтому
не существует проблемы критических последовательностей и рис-
кованных состояний. Одновременные изменения сигналов на
внешних входах X допустимы, так как они не могут оказать влия-
ния на внутреннее состояние синхронной схемы, если нет син-
хроимпульса. Отсюда вытекает, что состояние внешних управля-
ющих входов X не должно меняться за время длительности син-
хроимпульса.
Асинхронные и синхронные последовательностные схемы с им-
пульсным управлением могут иметь уровневые входы, или им-
пульсные выходы, или оба вида. Последовательностная схема,
составленная для случая уровневых выходов, соответствующих
выходам триггеров, обозначается как модель Мура, у которой
состояние выходов Z зависит только от внутреннего состояния S
последовательностной схемы в данный момент времени, т. е. спра-
ведливо, что Z=y(S). Последовательностная схема, составленная
для случая импульсных выходов (г), обозначается как модель
Мили последовательностной схемы, у которой состояние импульс-
ных выходов зависит не только от настоящего внутреннего сос-
тояния схемы S, но и от состояния в данный момент ее выходов
Z, т. е. от общего состояния схемы в этот момент. Таким образом,
справедливо, что z = f (S, Z). Модель Мура можно всегда преобра-
зовать в модель Мили и наоборот. Однако у модели Мили обычно
меньше число внутренних состояний, а значит, и меньше число
триггеров, поэтому' именно ей в большинстве случаев отдается
предпочтение. Значительно более важным фактором, который ока-
зывает наибольшее влияние на сложность всех последовательног
стных‘схем, ТГ е. и на экономичность схемы, является способ ко-
дирования внутренних состояний. Как вытекает из принципа
действия синхронной' схемы, ее внутренний код может быть лю-
бым, но только определенный код приводит к желаемому опти-
мальному решению схемы. Проблема выбора соответствующего
внутреннего кода очень сложна. Еще хуже обстоит дело у асин-
хронных схем, у которых выбор внутреннего кода обычно ограни-
чен условием исключения одновременных изменений более чем од-
ной переменной. Поэтому выбор подходящего внутреннего кода
чаще всего зависит от опыта проектанта. Большое значение для
экономичности системы имеет также выбор соответствующего типа
триггера.
При сравнении асинхронных и синхронных схем обращают
внимание на скорость обработки информации. В асинхронной
схеме начало каждой операции определяется сигналом, который
обозначает окончание предыдущей операции, т. е. регулировка
времени отдельных логических операций производится непосред-
ственно сигналами, возникающими в асинхронной схеме. При
этом эффективно используется максимальная скорость переклю-
чения базовых элементов схемы. Поэтому быстродействие асин-
хронных схем больше, чем синхронных, у которых начало каж-
дой операции определено поступлением синхроимпульса.
6.2, ТРИГГЕРЫ
Типы триггеров
Триггеры, используемые в электронных цифровых системах,
имеют чаще всего два дополняющих выхода и в зависимости от
требуемой функции могут иметь различное количество управля-
ющих входов.
< Наличие прямого или косвенного влияния управляющих вхо-
дов на триггер позволяет разделить их на синхронные и асин-
хронные. Состояние выходов асинхронного триггера изменяется
.прямо в зависимости от изменения сигналов на управляющих
входах. Время, через которое с момента изменения сигналов на
управляющих входах изменится состояние выходов, зависит толь-
ко от времени распространения сигнала со входа на выход, т. е.
от собственной задержки триггера. Наиболее часто используемые
асинхронные триггеры состоят из двух логических элементов —
И-НЕ или ИЛИ-НЕ — и из-за своей простоты обозначаются как
базовые триггеры или триггеры памяти, так как на них в боль-
шинстве случаев реализуются функции запоминания.
Синхронные триггеры отличаются наличием отдельного вхо-
да, на который в регулярные интервалы времени подаются син-
хроимпульсы, изменяющие состояние выходов триггера в зависи-
мости от комбинаций сигналов на других управляющих входах.
Состояние выходов триггера по окончании синхроимпульса опре-
деляется состоянием входов управления перед синхроимпульсом.
Основные временные диаграммы работы приведены на рис. 6.Зе,
" 45 " Ча т-Ча •«-Ча Ча От 45 Ча ча 1ча 11 < и "I ч? Ча4 ча ча41 J L J L A i* >5- — Асинхронный выход ^Синхроимпульс
Синхронный, выход РУС' 63- тРиггер- а) асинхронный; б) син- хронный
hit
158
на котором показаны влияние на выход Q асинхронного триггера
изменения 0/1 на входе Xt и влияние на выход Q синхронного
триггера входа синхроимпульсов СИ при Xi = l. В связи с этим
необходимо понять существенную разницу между понятиями «асин-
хронный триггер и асинхронный режим работы» и «синхронный
триггер и синхронный режим работы», так как синхронные тригге-
ры могут работать в асинхронном режиме и наоборот.
Синхронные триггеры в зависимости от того, какая часть син-
хроимпульса оказывает влияние на изменение выходов, делятся
на три основные группы.
Триггеры, управляемые уровнем с и и х р о и м п у л ь-
с а. Синхроимпульс начинает оказывать влияние только тогда,
когда его уровень возрастает до уровня логической 1 или умень-
шается до уровня 0. В принципе это простые базовые (асинхрон-
ные) триггеры, имеющие дополнительный вход синхроимпульсов
СИ. Для обеспечения правильной работы синхроимпульс должен
иметь определенную минимальную длительность.
Триггеры, управляемые обоими фронтами син-
хроимпульса. Синхроимпульс может иметь положительную
или отрицательную полярность. Этот способ управления приме-
няется у триггеров, работающих на принципе главной и вспомога-
тельной памяти. Главная и вспомогательная память реализуются
на базовых (асинхронных) триггерах. Данный принцип экономи-
чен только в интегральных схемах.
Триггеры, управляемые одним фронтом синхро-
импульса. Этот принцип управления (типичный для триггеров
на дискретных элементах) используется также в интегральных
триггерах.
Следующим важным критерием, на основе которого произво-
дится деление триггеров на определенные типы, является их ло-
гическая функция, которую выражают взаимоотношения между
переменными на входах и выходах. На оенове этого критерия
триггеры делятся на много типов, наиболее распространенными
из которых являются триггеры JRS, JK и Л). ,
Триггеры представляют собой основной элемент современных
электронных цифровых систем, их значение особенно возросло
после внедрения монолитных интегральных схем. При составле-
нии триггеров из дискретных элементов используется (с точки
зрения экономичности) как можно меньшее количество актив-
ных и пассивных полупроводниковых элементов, что, конечно,
ограничивает их логические функциональные возможности и свой-
ства. Для интегральных схем такого ограничения нет, поэтому
они могут составляться так, чтобы были получены (наилучшие
функциональные свойства и возможности и чтобы их использова-
ние обеспечило наиболее экономичную схему комбинационной ло-
гики. Современные интегральные триггеры содержат до несколь-
ких десятков транзисторов и диодов.
159
Асинхронные статические триггеры с непосредственными
связями
Принципы анализа и синтеза а си н х р о нн ы х триг-
геров. Асинхронный триггер представляет собой элементарную
последовательностную цепь, управляемую положительными или
отрицательными изменениями сигналов, подаваемых в виде им-
пульсов на управляющие входы. Упрощая описание принципа ра-
боты асинхронного триггера, можно считать, что импульс — это
сигнал со значением 1, а отсутствие импульса — это сигнал со
значением 0. Но при подробном анализе и синтезе нужно интер-
претировать импульс как сигнал с двумя изменениями — со зна-
чения 0 на значение 1 и наоборот.
Анализ и синтез основаны на упрощенной структурной схеме
рис. 6.4а. Основным условием справедливости этой схемы явля-
Комбинацион-
ная логичен
кая схема
без задержки
Рис. 6.4. а) Основная модель для
геров; б) упрощенная модель
6)
анализа и синтеза асинхронных триг-
а)
ются одинаковые задержки At, вынесенные из комбинационной
логической схемы и включенные во внешние выходы и петли об-
ратных связей. Фиктивные задержки At представляют такие же
задержки At, распределенные по соединениям одинаковой длины,
связывающим все входы комбинационной логической схемы и со-
ответствующий выход. Если эти условия выполнены, то функция
У в данный момент времени может быть выражена не только в
зависимости от переменных X, но и от предыдущих переменных У.
Это означает, что выходы У комбинационной логической схемы
можно считать одновременно выходами У представленной упро-
щенной последовательностной модели, выходные функции кото-
рой могут быть выражены алгебраическими логическими отноше-
ниями Y—f(X, у) так же, как в комбинационных схемах. Если
Z=f(Y) (см. рис. 6.4а), то ясно, что анализ и синтез могут быть
основаны только на упрощенной модели последовательностной це-
пи — рис. 6.46, потому что Z — это задержанная функция У.
Однако если Z=f(X, Y), то на выходах У должна быть использо-
вана комбинационная логическая схема. При использовании этих
простых моделей последовательностных цепей нужно помнить, од-
нако, что отдельные задержки Ai не зависят друг от друга и их
значения могут отличаться. Эту реальную действительность нуж-
160
но учитывать при анализе и синтезе некоторых специфичных
проблем асинхронных схем.
Подробно процесс анализа и синтеза разбирается на конкрет-
ных схемах триггеров, поэтому дадим сейчас только краткое опи-
сание последовательности анализа.
1. По логической структуре схемы определяют алгебраическое
выражение Y=f(X, у), которое так же, как в комбинационной ло-
гической схеме, выражает зависимость выходной функции У от
входных переменных X, у.
2. Алгебраическое выражение вносят в карты Карно. Столбцы
обозначают комбинациями переменных X, строчки обозначают ком-
бинациями переменных у.
3. В карте функции У определяют устойчивые и- неустойчивые
состояния. Для устойчивого состояния должно быть выполнено
условие y—Y, для неустойчивого состояния —y=/=Y. Устойчивые
состояния обозначают кружком.
4. Устойчивые и неустойчивые состояния вносятся опять в
карты Карно, причем устойчивое состояние обозначается круж-
ком в соответствующем поле, а неустойчивому состоянию будут
отвечать пустые поля. В каждом столбце карты стрелки обозна-
чаются изменения переменных у, которые направлены от неустой-
чивых состояний к устойчивым. Из этой так называемой карты
переходов можно определить все возможные критические и не-
критические последовательности внутренних переменных, а так-
же временную диаграмму и диаграмму состояний анализируемой
схемы.
5. На основе карты переходов составляется так называемая
карта развития, в которой отдельные устойчивые состояния обо-
значаются цифрами в кружочках. Неустойчивые состояния обоз-
начаются теми же цифрами, что и устойчивые состояния, к кото-
рым они стремятся.
Последовательность синтеза обратна представленной, но она
более сложная, так как, в'-отличие от анализа, результаты синте-
за неоднозначны. В результате синтеза можно получить несколь-
ко схем с различной структурой, которые, однако, соответствуют
заданным требованиям. Задачей, естественно, является получение
как можно более простой схемы без критических функциональ-
ных состояний. На основе ясной словесной формулировки за-
данной проблемы или на основе временной диаграммы требуемой
последовательностной функции составляется так называемая при-
митивная таблица развития, наглядно определяющая состояние
схемы в зависимости от всех заданных комбинаций состояний вхо-
дов и выходов. Она характеризуется тем, что в каждой ее строке
может быть только одно устойчивое состояние.
Исключая избыточные устойчивые состояния и объединяя
соответствующие строчки, получают сокращенную таблицу раз-
вития, в каждой строке которой может быть несколько устойчи-
вых состояний. Эта фаза синтеза очень важна, так как с умень-
шением числа строк таблицы развития уменьшается и число пе-
6—23 161
тель обратной связи, что оказывает большое влияние на эконо-
мичность схемы. Как только получена сокращенная таблица раз-
вития, выбирается подходящий код внутренних переменных у,
составляется карта функции Y, а остальные действия противопо-
ложны производимым при анализе.
Основные триггеры памяти. Основные триггеры запо-
минания состоят из двух элементов типов: а) ИЛИ-HE; б) И-НЕ;
в) И/ИЛИ-НЕ. Эти триггеры используются преимущественно для
целей накопления, запоминания. С исторической точки зрения ос-
новным считается триггер ИЛИ-НЕ с двумя управляющими вхо-
дами — R и S.
Базовый RS-триггер типа ИЛИ-НЕ. Как вытекает из схемы
на рис. 6.5а, он состоит из двух элементов — ИЛИ-ИЕ, имеет два
управляющих входа — R и S — и два выхода — Qj и Qz. Таблица
Рис. 6.5. а} Запоминающий триггер ИЛИ-НЕ; 6) условное обозначение; в) за-
висимость состояния выходов’ от состояния входов в данное (время /; г) харак-
теристическая таблица; д) таблица функционирования
на рис. 6.5в наглядно показывает зависимость состояния выходов
Qi a-Qz от состояния входов R и S в момент /. Наличие импуль-
са интерпретируется как активный сигнал 1, отсутствие импуль-
са — как сигнал 0. Из таблицы видно, что при комбинациях
R = l, S=1 оба выхода имеют одинаковое значение Qi = Q2=Ct
при всех остальных комбинациях значений R и S выходы имеют
дополняющие значения. Упрощенные описания принципа действия
достигаются введением понятия «состояние Q триггера». Соглас-
но принятым условиям триггер может находиться или в состоя-
нии покоя Q = 0 (проще — в состоянии 0), или в активном сос-
тоянии 1 (состояние 1). Этому соответствуют и значение входов
S(SET) и R(RESET), и способ их обозначения по отношению к
выходам (см. рис. 6.5а). Под действием сигнала 1 на входе S
триггер переходит в состояние Q= 1, а под действием сигнала 1
на входе R триггер переходит в состояние покоя: Q = 0. Выход Q
на рис. 6.5а — это так называемый нормальный выход, выход
Q — дополняющий выход.
Поведение схемы под действием входных сигналов описывает
характеристическая таблица -RS-триггера на рис. 6.5г, которая
имеет следующее значение:
a) Q+='Q. В момент t+ состояние триггера такое же, как предыду-
щее состояние в момент t. Если в момент t было состояние Q=l,
то в следующий момент t+ состояние будет Q+=l. Точно так же
при предыдущем состоянии Q = 0 последующее состояние Q+=0;
б) Q+=0. В момент t+ триггер всегда в состоянии 0. При этом
не имеет значения, какое состояние было в предыдущий момент t;
.в) Q+=l. В момент t+ триггер всегда в состоянии 1. При этом
безразлично, каково было его предыдущее состояние;
г) Q+—HO. Символ НО означает, что в представленной ха-
рактеристической таблице состояние Q+ нельзя определить и что
нужны дополнительные объяснения. Если же активные сигналы
на входах iR и S перекрываются во времени, то, как это видно из
таблицы на рис. 6.5в, некоторое время выходы не будут дополня-
ющими. Но даже в этом случае, когда триггер находится в ненор-
мальном, недопустимом состоянии, можно определить его резуль-
тирующее состояние на основе того, на каком входе, R или S, по-
явится потом изменение сигнала с 1 на 0. Следовательно, работу
триггера можно определять и в этих ненормальных рабочих ус-
ловиях, которые на практике не рекомендуются и обычно не ис-
пользуются. Если триггер находится в этом состоянии, а на обо-
их входах — R н S — появляются одновременные изменения сос-.
тояния 1 на состояние 0, то триггер произвольно переключится в
состояние Q+=l или Q+=0, как это будет ясно из дальнейшего
анализа. Для работы триггера на практике такие рабочие усло-
вия недопустимы.
Правильная работа триггера с исключением недопустимых со-
стояний и изменений на входах R и S обеспечивается соответст-
вующим программированием входов по таблице на рис. 6.5д. Не-
обходимые значения сигналов на входах R и S для переключения
триггера из состояния Q в состояние Q+ определяются по харак-
теристической таблице следующим образом:
а) в момент t триггер находится в состоянии 0. Требуется, что-
бы в момент <+ он был также в состоянии 0. Из характеристичес-
кой таблицы видно, что состояние триггера ие меняется, если R —
= 0 и S = 0. Очевидно, и при R=1 состояние триггера не изменит-
ся. Таким образом, для входов справедливо, что S = 0, R — 0,
причем 0 означает любое состояние, 1 или 0;
б) в момент t триггер находится в состоянии 0, а в момент /+
он должен быть в состоянии 1. Согласно характеристической таб-
лице для входов однозначно справедливо, что S=1 и R = 0;
в) в момент t триггер находится в состоянии 1, а в момент t+
он должен быть в состоянии 0. Согласно характеристической таб-
лице однозначно должно быть S=0 и R=l;
г) в момент t триггер находится в состоянии 1, в момент t+
он должен быть в том же состоянии, 1. Если триггер должен ос-
таться в состоянии 1, то не должно, естественно, измениться и
6* 163
состояние входа R, откуда вытекает условие R = 0. Однако не име-
ет значения, равно 5 нулю или единице, так как при 5 = 1 триг-
гер переходит в состояние 1, в котором он уже находится, т. е.
получаем условия: 5 = 0 и 7? = 0.
Анализ RS-триггера типа ИЛИ-НЕ. Последовательность
анализа, показана на рис. 6.6. Так же, как и ранее, предполагаем,
что отдельные базовые элементы ИЛИ-НЕ не имеют задержки
АЛ, которая выделена и включена в обратные связи (рис. 6.6й).
7/2,
00
01
11
10
SR
\ 00,01 10 11
1 1 0 0
0 0 0 0
0 0 0 0
1 1 0 0
17 = 5/2
SR
У1У2\00 01 » /о
01
11
10
д) ^У1
SR
yiy2\0001Ji10
1 0 0 1
1 0 0 1
0 0 0 0
0 0 0 0
SR
водЫдк
01ИИ/ЗИ
11 Гш
ю w v |v
е)
оо
01
и
10
1? 3 5
® 3 4 (5)
12 3 4 5
ф ® 4 5
Рис. 6.6. Анализ '^S-триггера типа ИЛИ-НЕ:
а) базовые элементы ИЛИ-НЕ предполагаются без задержки Л/, которая выде-
лена; 6) определение выходных функций; в) запись выходных функций У1 и Yz
в карты; г) объединение выходных функций Yi, Yz в одну карту и определение
устойчивых состояний; д) пример определения переходов в столбце Sj?=OO; е)
составление карты переходов; ж) составление карты развития
Учитывая это основное предположение, можно составить схему,
как на рис. 6.66. Используя двойственный символ ИЛИ-НЕ, мож-
но так же, как в комбинационных схемах, .записать выходные
функции в следующем виде: У1=5у2; У2=^Уь
Эти алгебраические выражения записываются в соответствую-
щие карты на рис. 6.6в, которые объединяются в одну карту на
рис. 6.6г. Схема устойчива только тогда, когда yiy%=Y\Y2. На
основе этого условия по карте на рис. 6.6г определяются отдель-
ные устойчивые состояния, которые обозначены кружком (в тек-
сте они выделены жирным шрифтом). Остальные состояния не-
устойчивы. Результатом 'изменения состояний входов являются го-
ризонтальное перемещение в карте и возможное изменение зна-
чений функций возбуждения Yi и У2.
Предположим, что 57? = 00 и устойчивое состояние 10 находит-
ся в первом столбце карты. Результатом изменения состояния
входов, например 5/?=10, явится горизонтальное смещение из
устойчивого состояния 10 в состояние 00 в четвертом столбце таб-
лицы. Это означает изменение функций возбуждения на величину
У1У2=00, а так как yiy2=10, то это — неустойчивое состояние.
164
Значит, по истечении времени А? должно быть у±у2= У1Уа=ОО.
Так как 1/2= ^2=0, то у\ должно измениться со значения 1 на 0,
.результатом чего будет вертикальное изменение у2 в четвертом-
столбце в направлении к первой строке карты. Эти вертикальные
изменения очень важны с точки зрения работы триггера, поэтому
определим' их для всех комбинаций состояний входов RS.
. Последовательность анализа первого столбца S7? = 00 в карте
на рис. 6.6г показана на рис. 6.65. Если У1У2=П, то соответствую-
щее состояние i/ii/2=00. Ясно, что это .неустойчивое состояние,
потому что У1У2=0=У1У, и после задержки At должно быть #11/2=11.
Для этого случая справедливо очень важное замечание, сделанное
в начале гл. 6, о разных величинах задержек отдельных обратных
связей. Одновременное изменение обеих переменных из состояния
^ty2=00 в состояние 1/11/2= 11 маловероятно. С учетом неодинако-
вых задержек, которые типичны для реальных схем, значительно
более вероятно, что сначала изменится одна из переменных, или yi
или у2. Если сначала изменится у2, т. е. будет t/it/2=01, то схема
переключится в устойчивое состояние 01, и другие изменения не-
возможны. Этот случай показан на рис, 6.65, столбец А. Столб-
цу В соответствует случай, когда первой изменится переменная у±.
После этого схема переходит в другое устойчивое состояние 10.
В столбце С предполагается одновременный переход обеих пере-
менных из состояния 1/11/2=00 в состояние i/ii/2=ll. Однако это
тоже неустойчивое состояние, так как У1У2=00. И если теперь пер-
вой изменится переменная i/i, то схема перейдет в устойчивое со-
стояние 01, а если сначала изменится у2, то схема перейдет в ус-
тойчивое состояние 10. Существует еще одна возможность, пока-
занная на рис. 6.65, столбец D. Если предполагается, что происхо-
дят постоянные одновременные изменения обеих переменных:
00—>1 1—>00—>11, то схема генерирует. Из анализа рассмотренных
условий вытекают критические последовательности, в результате
которых происходит случайный переход в какое-либо из двух ус-.
тойчивых состояний, а теоретически возможно и генерирование.
Таким же образом производится анализ и других столбцов карты
на рис. 6.6г, результаты которого объединены в карту переходов
на рис. 6.6е. В этих столбцах существуют только последователь-
ности, не являющиеся критическими. Карта развития на рис. 6.6ж'
представляет в принципе карту на рис. 6.6г с последовательным
обозначением устойчивых и неустойчивых состояний.
По карте переходов можно анализировать все режимы работы
триггера при последовательных или одновременных изменениях
сигналов на входах R и S. Карта на рис. 6.7а показывает измене-
ние внутренних переменных при одновременных и последователь-
ных изменениях внутренних сигналов со значений /?S=00 на зна-
чения 7?S=11. Очевидно, что все изменения приводят всегда к
устойчивому состоянию 4, а возникающие последовательности не
являются критическими. В карте на рис. 6.76 показаны изменения
внутренних переменных при изменении входных сигналов со зна-
чений /?5=11 на значения 7?5 = 00. Сплошные линии приводят
165 ’
к устойчивому состоянию 1 или устойчивому состоянию 2. Если
сначала изменится значение R, то происходит переход в состоя-
ние 2, а если сначала изменится S, то — в состояние !.• Однако
при одновременном изменении значений /?5 переключение проис-
ходит случайно в одно из двух устойчивых состояний — 1 и 2.
Рис. 6.7. Анализ режима работы по карте переходов:
с?) изменение внутренних переменных при одновременных и последовательных
изменениях сигналов со значений SR=00 на значение S/?=ll; 6) значений
S/?=ll на SA=00; в) пример возможного возникновения колебаний; г) нор-
мальный режим работы
00/11
00
10/00
переходов
•НЕ
Рис. 6.8. Диаграмма
Я5-триггера типа ИЛИ-:
10
00
Кривые изменений на карте рис. 6.7в показывают также возмож-
ность возникновения колебаний. Из представленной карты выте-
кает, что использование устойчивого состояния 4 возможно толь-
ко, когда в случае применения схемы на практике исключают воз-
можность одновременных изменений входных сигналов со значений
7?5=11 на-значения 00; это предотвратит появление крити-
ческих последовательностей. Режимы работы с устойчивым состоя-
нием 4 считаются ненормальными, они могут быть использованы,
но не рекомендуются. Измене-
ния, соответствующие нормаль-
ным рабочим условиям, пока-
заны на карте рис. 6.7г, Если
не используется устойчивое со-
стояние 4, то рабочие условия
всегда надежны. Рассмотрен-
ный анализ карты переходов
позволяет составить диаграмму
переходов на рис. 6.8, которая
наглядно показывает все воз-
можные переходы между ус-
тойчивыми и неустойчивыми
состояниями. Однако нужно
отметить, что для такой прос-
той схемы 7?5-триггера эта диа-
грамма слишком сложна. Из диаграммы с первого взгляда вид-
но, что исключение устойчивого состояния 4 из режима работы
триггера автоматически исключает и неустойчивые . состояния -—
4, 1, 2. На рис. 6.9 представлены диаграммы переходов и времен-
ная диаграмма при нормальных надежных рабочих условиях,
S166
Предполагается, что задержки одинаковы,
они неодинаковы. Характер изменения У] и
ленный.
но в реальной схеме
Y2, конечно, вымыш-
a)
Рис. 6.9. ^S-триггер ти-
па И Л И-НЕ:
а) карта и диаграмма
переходов для нормаль-
ных рабочих условий;
б) временная диаграм-
ма
Синтез RS-триггера типа ИЛИ-НЕ. При синтезе исходят из
словесной формулировки заданной проблемы или из временной
диаграммы. Требуемую функцию основного триггера представляет
временная диаграмма на рис. 6.10а, на которой последовательно
отмечаются все устойчивые состояния. Для большей наглядности
на рис. 6.106 показаны также временные зависимости, которые
могут иметь место в реальной схеме, причем на них обозначены
и неустойчивее состояния. Однако для синтеза схемы достаточно
временной диаграммы, на которой отмечены только устойчивые
состояния.
На основе рис. 6.10а составляется примитивная таблица разви-
тия. Процесс ясен из рис. 6.11а. Устойчивые состояния обозна-
чаются кружком, неспецифицированные состояния — черточкой.
В каждой строке есть только одно устойчивое состояние, каждой
строке соответствует определенное состояние выходов Qi и Q2-
167
Количество строк в таблице нужно уменьшить до минимума, так
как обычно таблица содержит больше устойчивых состояний, чем
это нужно в действительности. Преобразование таблицы основано,
Рис. 6.10. а) Упрощенная временная диаграмма требуемой функции iRiS-тригге-
ра типа ИЛИ-НЕ; 6) реальные временные зависимости с обозначением неустой-
чивых состояний без кружков
во-первых, на определении избыточных устойчивых состояний, а
во-вторых, на соответствующем объединении строк. Два устойчи-
вых состояния в одном столбце таблицы тождественны, если им
соответствуют одинаковые состояния выходов и одинаковые или
эквивалентные неустойчивые состояния других столбцов. Ясно,
что в простой таблице на рис. 6.11а избыточных состояний нет.
SR
0)
Рис. 6.11. а) Примитивная таблица развития, составленная по рис. 6.10; б) диа-
грамма объединения; в) сокращенная таблица развития; а) карта развития,
карта функции У и ее определение, карты переходов; д) триггер на базовых
элементах ИЛИ-НЕ; е) на элементах И-НЕ
168
Редукцию таблицы обеспечит объединение соответствующих строк.
Обычно можно объединять строки без учета состояния выходов
Qi, Qz, если количество устойчивых и неустойчивых состояний в
соответствующих столбцах соответствующих строк одинаково. При
этом неустойчивое состояние заменяется устойчивым, а неопреде-
ленное состояние (горизонтальная черточка) — устойчивым или не-
устойчивым. Большую помощь при этом оказывает диаграмма
объединения на рис. 6.116, которая для рассматриваем'ого примера
очень проста, но в более сложных случаях наглядно показывает
все возможности объединения строк примитивной таблицы разви-
тия. Объединяют по возможности строки с одинаковым состоянием
выходов. При объединении строк, соответствующих неодинаковым
состояниям выходов, появляется необходимость подключения к
ним комбинационной логической схемы. Объединяя строки a, d и
Ь, с, получаем сокращенную таблицу развития (рис. 6.11в).
Эта таблица имеет только две строки, йз чего следует, что ре-
зультирующая схема может иметь только одну петлю обратной
связи, т. е. только одну внутреннюю переменную с двумя со-
стояниями— 0 и 1. Сокращенную таблицу переводят в карту раз-
вития на рис. 6.11г и переменной придают значения 1 и 0 таким
образом, чтобы они соответствовали значениям Qi надлежащих
строк. По карте развития составляется карта функции Yi. В поле,
которому соответствует устойчивое состояние, должно быть Yl=yl\
в поле с неустойчивым состоянием должно быть выполнено усло-
вие Неопределенные состояния, обозначенные горизонталь-
ной черточкой, не имеют значения с точки зрения требуемой функ-
ции, поэтому им могут соответствовать значения Yi как 0, так и 1.
Объединяя поле со значением 1, получают алгебраическое выра-
жение функции Yi в форме дизъюнкции конъюнкций. На
рис; 6.116 показан пример реализации триггера на элементах
ИЛИ-НЕ, на рис. 6.11е — на элементах И-НЕ. Выход Qi=y±, до-
полняющий выход Q2, получается с помощью инвертора.
Рис. 6.12.
получения
триггера
Возможность
других схем
Кроме схемы на рис. 6.11, может существовать еще много дру-
гих в зависимости от того, какие значения, 0 или 1, будут соответ-
ствовать неспецифицированным состояниям в столбце 57? = 11. Эти
различные варианты показаны на рис. 6.12. Все схемы, получен-
169
ные на основе соответствующих алгебраических выражений Уц
выполняют требуемые функции, но имеют разные свойства. Об-
ратим, например, внимание на случай в на рис. 6.12 с двумя не-
устойчивыми состояниями при значениях входных сигналов
57? = 11. В этом состоянии схема генерирует. При синтезе всегда
стремятся получить наиболее простую схему, отвечающую дан-
ным условиям. В данном случае это схема ИЛИ-HE на рис. 6.115.
Как будет показано далее, все остальные возможные схемы яв-
ляются вариантами основного триггера ИЛИ-НЕ.
В показанном примере была рассмотрена только одна петля
обратной связи у± с выходом Qi=yt. Так как Qz=yi, то дополняю-
щий выход Q2 может быть получен с помощью вспомогательного
инвертора (см. рис. 6.11). Если первой строке сокращенной таб-
лицы развития будут соответствовать значения у^уг—01, а второй
строке — значения у±у2— 10, то состояние выходов Q1Q2 будет
соответствовать значениям yiyz, т. е. выходы Qi—у^ и Qz=yz.
В этом случае необходимы две обратные связи с переменными у$
и уг, которые могут иметь четыре комбинации значений 1 и 0.
Поэтому карта развития на рис. 6.13а должна иметь четыре стро-
Рис. 6.13. Синтез простого iRS-триггера с двумя петлями об-
ратной связи:
а) определение функции Yt и Yz; б) схема в базисе ИЛИ-
НЕ; 6) схема в базисе И-НЕ
ки, две из которых избыточны. Карту функций YiY2 составим так
же, как на рис. 6.11. Устойчивым состояниям 1 и 4 соответствуют
значения У1У2=у1у2=01, устойчивым состояниям 3 и 2 — значения
YiY2=yiyz= 10. Определение значений У1У2, соответствующих не-
устойчивым состояниям 2 и 4, сложнее, чем на рис. 6.11. Согласно
требуемой функции должен происходить переход из неустойчивого
состояния 4 в устойчивое состояние 4 и из неустойчивого состоя-
ния 2 в устойчивое состояние 2. Этим состояниям можно придать
170
любые значения У1У2, но так, чтобы было выполнено условие
у1у2^=у1у2. С функциональной точки зрения желательны такие
значения У1У2, чтобы по возможности не имели место критические
последовательности, являющиеся результатом одновременного из-
менения нескольких внутренних переменных. Такие критические
последовательности возникают, например, при одновременном из-
менении обеих внутренних переменных — ущ2 — в последователь-
ности 00->11; 11->00; 01->10; 10—>01. Следующим условием являет-
ся самая простая результирующая схема. В карте развития на
рис. 6.13а обозначим стрелками все возможные изменения внут-
ренних переменных из неустойчивого состояния 4 в устойчивое 4
и из неустойчивого состояния 2 в устойчивое 2. Из показанных
последовательностей вытекает, что значительное упрощение обес-
печивают избыточные строки с неспецифицированными состояния-
ми. Если выбрать, например, для неустойчивого состояния 4 зна-
чения У1Уг=00, то с точки зрения наиболее простой функции Yi
самым целесообразным является изменение внутренних перемен-
ных У1У2 в последовательности 10->00—>01. Из неустойчивого со-
стояния со значениями У1Уг=00 наиболее выгодны изменения пе-
ременных г/1Г/2 в последовательности 01—>00—>10. Этим определены
и соответствующие значения У1У2, которые записываются в карту
функций У,У2, а из этой карты получают сразу алгебраические
выражения отдельных функций У1 и У2. Для большей наглядности
на рис. 6.13а изображены также карты функций У4 и У2 отдельно.
Результирующая схема триггера на элементах ИЛИ-НЕ показана
на рис. 6.136, на рис. 6.13в — схема на элементах И-НЕ. Так как
в карте развития имеется большое число неспецифицированных
состояний, то ясно, что существует много других схем триггеров,
отвечающих требуемой функции. >
Запоминающий RS-триггер типа И-НЕ. Согласно рис. 6.14а он
состоит из двух элементов — И-НЕ. Из таблицы на рис. 6.16 сле-
дует зависимость состояния выходов от состояния входов в дан-
ный момент, последующая зависимость состояния выходов в мо-
мент Н видна из характеристической таблицы на рис. 6.14в, а
программирование входов для обеспечения нормального режима
работы без критических состояний показано в таблице функцио-
нирования на рис. 6.14г. Временная диаграмма нормального режи-
ма работы приведена на рис. 6.146.
От триггера типа ИЛИ-НЕ данный триггер отличается, прежде
всего, тем, что при одновременном состоянии входов R=S=0
имеем Q1=1Q2=1. Поэтому для обеспечения функции запоминания
в состоянии покоя на обоих входах триггера должны быть значе-
ния R=S=A. А из этого вытекает, что активные сигналы, управ-
ляющие входами R и S, должны иметь значение 0. Работу этого
триггера нельзя словесно сформулировать так же, как работу триг-
гера ИЛИ-НЕ. С точки зрения двойственности обоих триггеров’
формулировка следующая: триггер устанавливается в активное
состояние 0 сигналом 0 на входе S и устанавливается в состояние
покоя 1. сигналом 0 на входе R. Однако такая формулировка про-
171
тиворечит установленным правилам, согласно которым активное
состояние триггера имеет всегда значение 1. Это условие выпол-
няется, если принять следующую формулировку: триггер устанав-
1 i t +
5 /? Qz S R Q + Q^Q+ S R
0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 0 0 1 0 0. 0 1 1 0 1 1 HO ? 0 Q 0 0 0 1 1 0 1 1 1 0 0 1 0 0 0 1
Рис.
6.14. Запоминаю-
щий 7?5-триггер типа
И-НЕ:
а) основная схема; б)
зависимость состояния
выходов от состояния
входов в данный момент
f; в) характеристическая
таблица; г) таблица
функционирования; д)
временная диаграмма
для нормальных рабочих
условий; е) условное
обозначение
ливается в активное состояние 1 сигналом 0 на входе S и устанав-
ливается в состояние покоя 0 сигналом 0 на входе R. Согласно
такому определению на рис. 6.14д активным будет выход Qi, в
отличие от триггера ИЛИ-НЕ, у которого активным является вы-
ход Q2.
На практике в схемах часто используются двойственный сим-
вол И-НЕ с кружками на входах и символ на рис. 6.14е, у кото-
рого кружки на входах R и S должны обозначать различный прин-
цип управления сигналами 0. Создание подходящих несложных
символов триггеров довольно трудно, как будет видно уже на
этом простом примере. Основным является символ триггера
ИЛИ-НЕ, для которого справедливо, что Qi=Q2=0 при /?=5=1.
Кружки на входах символа означают, в принципе, инверторы
перед входами R и S. Если для триггера И-НЕ должен быть спра-
ведлив символ на рис, 6.14е, то должно быть Qi = Q2=1 при
R=S=0. Однако можно легко выяснить, что так же, как у триг-
гера ИЛИ-НЕ, здесь при R = S = 0 состояния выходов Qi=Q2—0.
т. е. символ на рис. 6.14е можно считать символом триггера И-НЕ,
двойственным символу триггера ИЛИ-НЕ, если у обоих триггеров
не принимаются во внимание ненормальные рабочие условия, воз-
никающие при одинаковых состояниях входов R и S. Такой вывод
будет получен и при сравнении таблиц переходов обоих триггеров,
которые будут одинаковы, если рассматривать в таблице на
'172
рис. 6.5д инверсные переменные R и S. Соотношения между триг-
герами ИЛИ-HE и И-НЕ, составленными из базовых элементов
И-НЕ и ИЛИ-HE, показаны на рис. 6.15. Первые значения сигна-
Рис. 6.15. Символическое
обозначение взаимных
связей в iRS-триггерах
И-НЕ
лов на входах и выходах показывают установку триггера в актив-
ное состояние Q=4. Из дальнейших состояний при наличии одно-
временных сигналов на входах R и S ясно, что на выходах долж-
ны быть инверторы, если в триггере ИЛИ-HE использованы эле-
" менты И-НЕ или в триггере И-НЕ — элементы ИЛИ-HE. Кроме
того, ясно, что при нормальных рабочих условиях, когда выходы
всегда дополняют друг друга, нет необходимости в выходных ин-
верторах.
Из анализа триггера И-НЕ на рис. 6.16 следует, что недопусти-
мо одновременное изменение сигналов на входах R и S со значе-
ния 00 на 11. Устойчивое состояние 4 допустимо, если между из-
менениями на входах RS достаточный интервал, в течение которо-
го может произойти управляемый переход в соответствующее
устойчивое состояние. Если сначала изменится значение S, то схе-
ма перейдет в устойчивое состояние 1, а если сначала изменится
173
R, то результатом будет устойчивое состояние 2. Если устойчивые
и неустойчивые состояния будут пронумерованы так, как это по-
казано на рис. 6.166, то диаграмма состояний будет такая же, как
на рис. 6.8.
При составлении последовательностных схем, основанном на
использовании таблиц переходов, которое исключает ненормаль-
ные режимы работы, можно исходить только из триггера
ИЛИ-НЕ, хотя предполагается использование и триггеров И-НЕ.
Способы управления базовыми RS-триггерами. Оба основных
типа триггеров — ИЛИ-НЕ и И-НЕ — могут управляться с по-
мощью дополнительных входов, как это показано на рис. 6.17я, б.
Рис. 6.17. Способы управления базовыми 7?5-триггерами:
а, б) с помощью дополнительных входов; е, г) с помощью дополнительных
схем; д, е) с помощью непосредственного управления выходами
С точки зрения количества входов схема не обязательно должна
быть симметричной, может быть, например, один вход S и несколь-
ко входов R и т. п. При нормальной работе должны быть выпол-
нены указанные выше условия одновременности сигналов на вхо-
дах R и S. Следующий вариант управления показан на
рис. 6.17в, г, где входы SiS2 и RiRz воздействуют на выходы триг-
гера непосредственно через дополнительные схемы ИЛИ-НЕ или
И-НЕ. Ясно, что триггер ИЛИ-НЕ может быть управляем не толь-
ко через вспомогательные элементы ИЛИ-НЕ, но и через схемы
И-НЕ и, наоборот, для управления триггером И-НЕ могут, быть
использованы элементы ИЛИ-НЕ. Эти вспомогательные схемы
могут быть составной частью триггера или это могут быть выход-
ные цепи отдельной логической схемы. Во втором случае
(рис. 6.176, е) предполагается, что управляющие входы R и Si
соединены непосредственно с выходами триггера и их подключе-
ние может быть изображено символом, используемым в коллек-
торных логических схемах.
RS-триггер типа ЩИЛИ-НЕ. Из схемы на рис. 6.18 вытекает,
что такой триггер состоит из двух накрест соединенных элементов
И/ИЛИ-НЕ. Простую схему такого триггера обеспечивают, прежде
всего, интегральные схемы типа И/ИЛИ-НЕ. Состояние покоя
Рис. 6.18. iRS-трнггер
типа И/ИЛИ-НЕ
характеризуют условия: /?5=1, Si52=0, /?1/?2=0. Входы обеспе-
чивают следующий способ управления:
а) триггер устанавливается в активное состояние Q— 1 сигна-
лом 0 на входе S, причем должно быть R=l, RiRz=Q, SiSz=O.
. В состояние покоя Q=0 триггер устанавливается сигналом 0 на
входе R, причем должно быть 5=1, Si52 =
= 0, RvRz—O, т. е. управление с помощью
входов 7?S осуществляется так же, как у
триггера И-НЕ;
б) триггер устанавливается в активное
состояние Q = 1 сигналами Si=52=1, при-
чем должно быть RiR2=0, RS=0. В состоя-
ние покоя Q = 0 триггер переводится сигна-
лами Pi=iR2= 1, причем SiS2=0, RS=0,
т. е. управление с помощью входов 5tS2 и
R1R2 подобно управлению триггера
ИЛИ-НЕ.
С точки зрения ненормальных и недопустимых режимов рабо-
ты справедливы заключения, сделанные для триггеров типов
ЙЛИ-НЕ и И-НЕ.
Асинхронные триггеры, имеющие различные логические
функции
Триггеры, составленные из двух элементов ИЛИ-НЕ или И-НЕ,
имеющих два входа, являются, в принципе, самыми простыми
триггерами с двумя управляющими входами. -Как уже было ска-
зано, функцию этих схем можно выразить характеристической
таблицей, из которой можно определить состояние выходов в за-
висимости от состояния входов. Ясно, что может существовать
множество характеристических таблиц с различными зависимостя-
ми состояний выходов от состояний входов. Теоретически сущест-
вуют 108 возможных схем триггеров с двумя входами и двумя
выходами, но. практическое значение имеет лишь несколько наи-
более целесообразных схем.
Триггер типа Е (ИСКЛЮЧАЮЩЕЕ. ИЛИ). Как уже указы-
валось в предыдущих параграфах, функции основных триггеров
ИЛИ-НЕ и И-НЕ в значительной мере ограничены условиями,
связанными с одновременностью сигналов на входах R и S;
^-триггер характеризуется тем, что его выходы не меняются, если
.на его входах действуют одновременно сигналы 1 или 0.
Основная временная диаграмма показана на рис. 6.19д. После-
довательность составления примитивной таблицы развития пред-
ставлена на рис. 6.19, результирующая примитивная таблица раз-
вития представлена на рис. 6.19в. Согласно диаграмме объедине-
ния на рис. 6.19а, можно объединить строки а, е, f; b, с, d. Резуль-
тирующая сокращенная таблица на рис. 6.19д имеет только две
строки.
175
SR
СО 01 11 10
а
ь
с
d
е
f
©
3
®
3
1
1
01
ю
ю
10
01
01
~ ©
В)
Триггер типа Е
Of
[ИСКЛЮЧАЮЩЕЕ ИЛИ)-.
SR
00 01 11
10
a,e,f
Ь,сЛ
Рис. 6.19.
а) временная диаграмма; б) последовательность составления
лицы развития; в) результирующая примитивная таблица
грамма объединения; д) сокращенная таблица развития
© © © 2
5 © ®
д)
QlQ?
01
10
примитивной таб-
развития; г) дна-
5
6
5
1
4
©
2
©
2
2
связи показан
триггера типа
Синтез ^-триггера с двумя петлями обратной
на рис. 6.20. Принцип такой же, как у базового
ИЛИ-HE. На рис. 6.20д определяются алгебраические выражения
функций Yi и У2 в виде, подходящем для реализации триггера на
базе элементов ИЛИ-HE; алгебраические выражения функций Yi
и У 2 согласно рис. 6.206 целесообразно реализовать на элементах
И-НЕ. Схемы обоих триггеров показаны на рис. 6.20в, г. Эти схе-
мы идентичны, а сравнение карт переходов показывает, что иден-
тичны и их свойства, т. е. очевидно, что их свойства одинаковы с
точки зрения положительной и отрицательной логики. Это харак-
терная особенность Е-триггера, отличающая его от других типов
триггеров. Диаграмма состояний показана на рис. 6.21д.
Представленные Е-триггеры, составленные на основе времен-
ной диаграммы, выполняют требуемую функцию только при соб-
людении определенных ограничивающих условий, касающихся
одновременного изменения сигналов на управляющих входах. Рас-
смотрим, например, устойчивое состояние 1 и одновременное из-
менение сигналов ES со значения 00 на 11. В зависимости от того,
насколько отличаются величины внутренних дискретных задержек
схемы, может иметь место переход или в устойчивое состояние 6
без изменения состояния QiQz или в состояние 4 с изменением
176
Y^yz+SRi Qt-yt
Yz^yj+SR, 02-у2
S)
ИЛИ-НЕ И-НЕ
Рис. 6.20. Синтез Е-триггера с двумя петлями обратной
связи:
а) .определение функций У1 и Yz в виде, пригодном для
реализации на элементах ИЛИ-НЕ; б) для реализации на
элементах И-НЕ; в) схема в базисе ИЛИ-НЕ; г) схема в
базисе И-НЕ
10 0'1
Рис. 6.21. а) Диаграмма состояний Е-триггера; б) временная
диаграмма
состояний выходов QiQ2- Заранее нельзя определить результи-
рующее состояние. Аналогично при изменении сигналов iRS со
значения 11 на 00 может произойти переход из устойчивого со-
стояния 6 в состояние 1 или 3. Поэтому для обеспечения правиль-
ной работы схемы нужно добиться последовательного изменения
сигналов на входах t/? и S. Одновременные изменения со значения
01 на 10 и наоборот допустимы, так как результирующие после-
довательности стремятся всегда только к одному устойчивому со-
стоянию. Работу схемы на практике демонстрирует временная
диаграмма на рис. 6.216.
Для обеспечения рабочих условий, соответствующих заданной
временной диаграмме, состояние покоя .входов обеих схем должно
быть lRS=OO. Однако анализ этих схем показывает, что они могут
У; ~У2 +S; =У1
Рис. 6.22. Синтез S-триггера:
а) временная диаграмма; б) составление примитивной таблицы развития; в) со-
кращенная таблица развития; а) карты; д, е) результирующие схемы на эле-
ментах И-НЕ и ИЛИ-НЕ
178
работать и при состоянии покоя входов = В этом случае
они. реагируют на отрицательные изменения управляющих сигна-
лов, причем изменяется обозначение выходов Q и Q на рис. 6.20в, г.
Триггер типа S. У S-триггера преобладает влияние входа S.
Его работу характеризуют следующие условия:
а) триггер устанавливается в активное состояние Q—1 сигна-
лом 1 на входе S независимо от состояния входа
б) триггер устанавливается в состояние покоя Q=0 только
сигнале^ 1 на входе R. На рис. 6.226 показана последовательность
составления примитивной таблицы развития на основе временной
диаграммы на рис. 6.22а.
Примеры схем, полученных исходя из карт на рис. 6.22г, при-
ведены на рис. 6.226, е. На основе других .вариантов карт функ-
ций У1У2 могут быть получены другие схемы 7?5-триггеров, кото-
рые выполняют требуемые функции.
Триггер типа R. У этого триггера преобладает влияние входа R.
Его работу характеризуют следующие условия:
а) триггер устанавливается в активное состояние, Q=1 только
сигналом 1 на входе S;
б) триггер устанавливается в состояние покоя Q = 0 сигналом 1
на входе R независимо от состояния входа S.
На рис. 6.23а—в показаны составление примитивной таблицы
развития на основе временной диаграммы и результирующая со-
кращенная таблица развития. На рис. 6.236, е представлены схемы
простого /^-триггера, полученные на основе карт на рис. 6.23г.
И в этом случае ясно, чт<? может иметь место множество схем, вы-
полняющих одинаковые функции; это связано с- неполной специ-
фикацией карты функций У1Уг.
Триггер типа RS-IK. Согласно временной диаграмме на
рис. 6.24 принцип действия данного триггера таков:
а) если на входах R и S появляются последовательно -отдель-
ные сигналы 1, то триггер работает так же, как базовый '/?5-трпг-
гер. В активное состояние триггер приводится только сигналом 1
на входе S, а в состояние покоя — только сигналом 1 на входе R;
. б) если на входах R и S появляются одновременные сигналы 1,
то триггер изменяет свое состояние.
Синтез производится так же, как в других случаях. На основе
примитивной таблицы развития составляются с помощью диаграм-
мы объединения сокращенная таблица развития и карты
(рис. 6.25а, б). Результирующая схема, реализованная на элемен-
тах И-НЕ, показана на рис. 6.25в. Как это вытекает из карт, не-
достатком этой сравнительно простой схемы является наличие
критической последовательности, возникающей при изменении уп-
равляющих сигналов PS со значения 11 на 00. Поэтому нельзя не-
посредственно соединить входы R и S.
При составлении триггера типа RS-JR, обладающего лучшими
свойствами, исходят из значительно более обширной таблицы на
рис. 6.26, которая имеет на четыре устойчивых состояния больше.
Сокращенная таблица развития показана на рис. 6.26в.
SR
SR
a
e
00
Q1Q2
01
10
10
01
01
a,d,e
b,c
00 01 11 10
® ® 2
- 4 Q)
Q1Q2
01
10
©
3
3
Puc. 6.23. Синтез R-триггера:
а) временная диаграмма; б) примитивная таблица развития; в) сокращенная
таблица развития; г) карты; д, е) результирующие схемы на элементах И-НЕ
и ИЛИ-НЕ
Рис. 6.24. Синтез триггера типа PS-JK:
а) временная диаграмма; б) примитивная таблица раз
вития; в) диаграмму объединения
А
В
С
D
o,d
f
b,c
е
SR
00 01 11 10
2,
,® ® 5
Q1Q2
01
01
10
10
00 01
A-*—В
Pxl
Б---~C
10 11
°)
У1'УгО+У2^+ВР.] Yi~yiS+ypR+SR
Yz^yiR^Si
t)
01010
У; ~У; fl +У2 S+SR
01010
11001 У2=У1^+У25
в)
Рис. 6.25. Синтез триггера типа RS-/K:
а) сокращенная таблица развития н соответствие
внутренних переменных; б) карты; в) схема на эле-
ментах ИНЕ
Y2 ~У1s +^1У2 ^S+SR
Cl2
10011 (?/
a
‘b
c
a
B.
f
9
fi
i
j
1D(ll) 11(w)
a)
t)
f,h,i 1.
a,d (L
Puc. 6.26. Синтез модифицированного триггера типа RS-JR:
а) примитивная таблица развития; б) диаграмма объедине-
ния; в) сокращенная таблица развития и соответствие внут-
ренних переменных
SR
11,10„ 00,Л lDJ0,01я, /g„00,01Л1°
Yl-yiyz+yiR+yzS
yz^yz+^yiS+yiSR
Рис. 6.27. Модифицированный триггер типа RS-JK:
а) карты; б) схема на элементах И-НЕ
Пример реализации триггера приводится на рис. 6.27. По срав-
нению с более простой схемой на рис. 6.25 здесь использованы
еще два элемента И-НЕ и один инвертор. Схема обладает значи-
тельно лучшими свойствами. Из карт на рис. 6.27а вытекает, что
схема не реагирует ни на какие изменения входных сигналов, ис-
ходящие из состояния входов 7?5=11, т. е. при 11 триггер не-
чувствителен к внешним помехам, причем-как в активном состоя-
нии, так и в состоянии покоя. У этой схемы входы /? и S могут
быть соединены и триггер будет переключаться после каждого
4
Рис. 6.28. Синтез 7-трнггера:
о) временная диаграмма; б) примитивная таблица развития и соответствие
внутренних переменных; е) карты; г) схема в базисе И-НЕ
183
изменения входных сигналов со значения 0 на 1. Однако, как будет
показано далее, для этой цели может быть создан более простой
триггер типа Т.
Триггер типа Т. Т-триггер характеризуется тем, что имеет толь-
ко один вход Т и переключается только при изменении входного
сигнала Т со значения 0 на 1. Схема может быть решена несколь-
кими способами. Один из них представлен на рис. 6.28. На основе
временной диаграммы (рис. 6.28а) получаем .простую таблицу
развития (рис. 6.286), из которой следует, что ее строчки нельзя
объединять. Таким же образом, как ранее, составляем карты
(рис. 6.28в), причем особое внимание нужно обратить на правиль-
ность последовательности внутренних переменных yiyz. Из карты
развития получаем карту, на основе которой определяются алгеб-
раические выражения отдельных функций Yi и Уг.
Результирующая схема на элементах И-НЕ показана на
рис. 6.28а. Обратим внимание на полное использование обратных
связей, которое приводит к уменьшению числа элементов и упро-
щению схемы. Но этот способ построения трудоемок и требует
достаточно большого опыта.
TQ,
00 01 11 10 Sfi
~до
01
10
Рис. 6.29. Синтез Г-триг-
гера, основанный на ис-
пользовании базового
7?5-триггера:
а) временная диаграм-
ма; б) примитивная таб-
лица развития и диа-
грамма объединения; в)
сокращенная таблица
развития
Следующий метод составления схемы предполагает использо-
вание базового 7?5-триггера. На временной диаграмме на рис. 6.29а
<21 — выход базового /?5-триггера, R и S представляют последо-
вательность сигналов, необходимых для управления выходом Qi.
При этом учитывается задержка выхода Qi, пунктиром показаны
возможные длительности сигналов и S, т. е. в принципе решает-
ся схема с тремя выходами — Qi, R и S, управляемая одним вхо-
дом Т. Так же, как в предыдущих случаях, составляется прими-
тивная таблица развития на рис. 6.296, из которой получают
сокращенную таблицу на рис. 6.29в. Значок 0 означает, что сиг-
884
нал Л или S может иметь значение 1 или 0, как это следует из
пунктирных зависимостей на временной диаграмме.
Используя сокращенные таблицы развития, составляем карты
(рис. 6.30) и определяем простейшие алгебраические выражения
функций Yi и Уг- Результирующая схема на элементах ИЛИ-НЕ
и базовом ^S-триггере (ИЛИ-НЕ) показана на рис. 6.306.
Я=У2
+у}у2+уг01
Рис. 6.30 Синтез Г-триггера, основанный на использова-
нии ./^-триггера:
а) карты; б) схема с ^.S-триггерами ИЛИ-НЕ
Асинхронные импульсные триггеры
с непосредственными связями
Из примеров, приведенных в предыдущих главах, вытекает,
что на выход асинхронного триггера после определенной задерж-
ки непосредвтвенно воздействует положительное или отрицатель-
ное изменение сигналов на управляющих входах При решении
предполагалось, что управляющие сигналы имеют активное поло-
жительное изменение из состояния покоя 0 в состояние 1 и пас-
сивное отрицательное изменение со значения 1 назад к значению
0, как это показано на временной диаграмме рис. 6.31сг. Выход из-
меняется непосредственно после положительного изменения сигна-
ла на соответствующем управляющем входе. Ко всем триггерам,
. 4» 18^
рассмотренным в предыдущих параграфах, можно составить ин-
версные триггеры, для которых значение управляющих сигналов
в состоянии покоя равно 1, как это показано на рис. 6.316. В этом
Рис. 6.31., Активные изменения сигналов на управляющих входах, оказывающие
влияние на состояние выходов:
а, б) статических; в, г) динамических асинхронных триггеров
случае состояние выхода изменится непосредственно после актив-
ного отрицательного изменения управляющего сигнала. Но сущест-
вует еще другая возможность составления асинхронных триггеров
на основе временных диаграмм рис. 6.31в, г. С точки зрения уп-
равления входами их функция аналогична динамическим тригге-
рам с импульсными входами, которые реагируют только на спад
управляющих импульсов. Приведем примеры схем на основе вре-
Рис. 6.32. Синтез динамического ^S-триггера:
а) временная диаграмма; 6) примитивная таблица раз-
вития; в) сокращенная таблица и соответствие внутрен-
них переменных
RS-триггер. Как видно из временной диаграммы на рис. 6.32аг
число устойчивых состояний здесь больше, чем у простого базово-
го Л’З-триггера, составленного из двух элементов ИЛИ-НЕ.
Из карты развития на рис. 6.33а следует, что возможно не-
сколько решений схемы в зависимости от того, какие значения^
Рис. 6.33. Динамический JJS-трнггер:
а) карты; 6) схема на элементах И-НЕ; в) другое
представление схемы «б»
У1, Уг будут соответствовать неспецифицированным состояниям.
Результатом одного варианта решения, показанного в карте функ-
ций Уь У2, является схема на рис. 6.336, реализованная на элемен-
тах И-НЕ. Та же схема в более наглядном виде представлена на
рис. б.ЗЗв.
На рис. 6.34 показана последовательность составления сим->
метричной схемы с использованием двух базовых РХ-триггеров,
Результирующие схемы не только более наглядны, но и более
просты, при этом особенно видна разница в использовании эле-
ментов ИЛИ-HE и И-НЕ.
1ST
5)^ - Sy? , R Уу Яу2
Sy2=Sj Ry2=R
°)
Puc. 6.34. Синтез сим-
метричного динамическо-
го .RS-триггера, основан-
ный на использовании
двух базовых RS-триг-
геров:
а) составление карты
входов; б) схема на RS-
триггерах И-НЕ; в) на
RS-триггерах ИЛИ-НЕ
При определении выражений SyRv исходят из таблицы перехо-
дов .RS-триггера (ИЛИ-НЕ).
Согласно рис. 6.35 в этих схемах можно очень легко увеличить
число управляющих входов, установка триггера в требуемое ис-
Sf
Sv
Rd
ff2
Рис. 6.35. Динамический RS-триггер с
большим числом управляющих ВХО- fy
дов
ходное состояние также не составляет труда. На рис. 6.35 показа-
на установка в состояние Q = l. '
JK.-триггер. На основе временной диаграммы на рис. 6.36а по-
лучим примитивную таблицу развития (рис. 6.366), а объединяя
соответствующие строчки, получим сокращенную таблицу —
рис. б.Збв.
Так как в сокращенной таблице имеют место два неопределен-
ных состояния, то может быть несколько решений схемы в зави-
симости от того, какие изменения сигналов будем считать актив-
ными, если исходное состояние 7?S=11. Рассмотрим прежде всего
карты на рис. 6.37а. В этом случае переключение триггера про-
изойдет только при изменении сигналов на входах S.R в последо-
вательности 00—>01—>00, 11->01->00, если триггер находится в со-
стоянии Q=l, ив последовательности 00—>-10—>00, 11->10->00,
188
Рис. 6.36. Синтез дина-
мического /Л’-триггера:
а) временная диаграм-
ма; б) примитивная таб-
лица развития; в) сокра-
щенная таблица и соот-
ветствие внутренних пе-
ременных
®@ ® ® ©' ® ® © ® ® ®
Sf?
^УУг+У15+У^
Рис. 6.37. Различные варианты составления карт дина-
мического /Л-трнггера
189
если триггер находится в состоянии <2=0. При одновременном из-
менении сигналов S/? из состояния 11 в состояние 00 триггер
может переключиться в любое состояние: <2 = 1 или Q=0. То же
самое можно сказать об одновременных изменениях сигналов SJ?
при устойчивых состояниях 5 и 2.
Рассмотрим теперь карты на рис. 6.376. В этом случае триггер
переключится при изменении сигналов на входах S7? в последова-
тельности 00—>01—>00, 11—>01->00, 11—>10, если он находится в со-
стоянии Q— 1, и в последовательности 00->10->00, 11^-10->00,
-11->01, если он находится в состоянии Q=0. Одновременные из-
менения в последовательности 11—>00 не являются критическими;
то же самое можно сказать об одновременных изменениях при
устойчивых состояниях 5 и 2. С этой точки зрения карты на
рис. 6.376 более выгодны, чем карты на рис. 6.37а. Рассмотрим
карты на рис. 6.37в. В данном случае состояние триггера изме-'
нится при изменении сигналов на входах SJ? в последовательности
00—>01 ->00, 11—>01—>00, 11—>10—>00, если триггер находится в со-
стоянии <2=1, ив последовательности 00->10->00, 11—>01—>00
11—>10—>00, если триггер находится в состоянии <2=0. Одновре-
менные изменения в последовательности 11->00 не являются кри-
тическими, чего нельзя сказать об одновременных изменениях при
устойчивых состояниях 5 и 2.
С точки зрения одновременных изменений управляющих сиг-
налов наиболее выгодными представляются карты на рис. 6.376;
функциям YiY2 соответствует схема на элементах И-НЕ, пред-
ставленная на рис. 6.38. Эта схема асимметрична.
Рис. 6.38. Схема дина-
мического ^-триггера, ,
полученная на основе
карт- на рис. 6.376
Процесс составления симметричных схем на базовых ^S-триг-
герах ясен из рис. 6.39. Функции Sv, Rv получены с помощью таб-
лицы переходов ^S-триггера (ИЛИ-НЕ).
Т-триггер. Таким же образом, как на рис. 6.39, получим схему
на рис. 6.40а. Несимметричная схема на рис. 6.406 имеет два вхо-
да— Ti и Т2, что позволяет значительно упростить целый ряд
схем, например, реверсивных счетчиков. Оба входа, конечно, мож-
но объединить. Два входа Т может иметь и симметричный триг-
гер на рис. 6.40а.
190
Рис. 6.39. Динамиче-
ский JK-триггер на
двух базовых
триггерах
а) составление карт
входов; б) схема на
элементах И-НЕ; в)
инверсная схема
Sfo-5; Ry^-R
И)
Рис. 6.40. Динамический 7-триггер:
а) симметричный; б) несимметричный
Симметрирование более сложных схем триггеров
В предыдущих разделах было показано составление симмет-
ричных схем более сложных триггеров, основанное на использо-
вании базовых запоминающих триггеров типа iRS — ИЛИ-НЕ или
•RS — И-НЕ. Составление этих схем просто, но их недостатком
является большая задержка — результат использования много-
уровневой логики. Анализ и синтез простых триггеров показывают,
191
что несимметричные схемы можно симметрировать, используя не-
сколько обратных связей. Преимуществом такой схемы является
меньшая задержка, так как уменьшается число уровней внутрен-
ней логики, однако сама схема более сложная.
Подробный анализ и синтез этих схем выходят за рамки дан-
ной книги, но принцип ясен из примера анализа простого /Д-триг-
гера, приведенного на рис. 6.4Га. Так как в этой схеме имеются
)£ = У;у2+У+у£
Рис. 6.41. Анализ
/К-триггера:
а) определение функ-
ций Yit У2, П; 6)
карта функций У1, У2,
Уз, карты переходов;
карта развития
дополняющие выходы, то не составляет труда определить перемен-
ные У1, У2, Уз и z/i, у2, у3, соответствующие обратным связям. После
определения этих переменных можно написать алгебраические вы-
ражения функций Ylt Y2, У3, которые вносятся в карту функций
У1У2У3 на рис. 6.416. Дальнейшие операции аналогичны проводи-
мым при анализе рассмотренных ранее схем с двумя внутренними
переменными. Однако ясно, что обратный процесс — синтез —
значительно более трудоемок.
Управление асинхронными триггерами
с помощью тактовых импульсов
Установка асинхронного триггера в активное состояние или
состояние покоя при управлении тактовыми импульсами (ТИ) за-
висит от состояния входа ТИ. Пример управления асинхронным
iRS-триггером (в базисе ИЛИ-HE) показан на рис. 6.42. В состоя-
ние. 6.42. Управление
базовым iRS-триггером
ИЛИ-HE с помощью
тактовых импульсов:
а) временная диаграм-
ма; б) схема
нии покоя ТИ=1, на выходах обоих входных элементов ИЛИ-НЕ
уровень 0 и триггер может быть в любом состоянии. До тех
пор, пока ТИ = 1, сигналы на входах R и S могут произвольно из-
меняться, не оказывая влияния на состояние триггера. Предполо-
жим теперь, что триггер находится в состоянии Q=0, а на входах
сигналы S= 1, Д = 0. Предположим также, что все элементы
ИЛИ-HE имеют одинаковую задержку At Изменение на входе ТИ
со значения 1 на значение 0 воздействует непосредственно на вы-
ходные элементы ИЛИ-HE, так что после задержки А/ состояние
выхода В изменится с 0 на 1. После задержки 2А/ изменится со-
стояние Q2 с 1 на 0, а еще после задержки А/ изменится состояние
выхода Qi со значения 0 йа значение 1. Одновременно также из-
менится состояние выхода А (перейдет в 1), а после задержки At
В переключится в состояние 0. Состояние 1 на выходе А длится
пока ТИ=0. Обратим внимание на то, что информация на выхо-
де В характеризует предыдущее состояние триггера до изменения
состояния входа ТИ, а информация на выходе А показывает со-
стояние триггера в данный момент, что однако нежелательно. Это
вызвано тем, что в течение всего импульса ТИ триггеру передается
информация о состоянии входов. С этой точки зрения представ-
7—9.4 . 193
ленный способ управления можно определить как управление
уровнем тактового импульса, которое можно характеризовать так-
же тем, что оно непригодно для передачи информации о прошлом
состоянии триггера. Чтобы эта информация была однозначна, дли-
тельность тактового импульса должна удовлетворять условию
£ги</р, что ясно из рис. 6.42. Но одновременно длительность так-
тового импульса должна быть достаточной для правильной записи
триггером входной информации. Эти два требования противоре-
чат друг другу, и с точки зрения допустимых отклонений их нельзя
реализовать на практике. Поэтому оценка состояния выходов воз-
можна только в многофазных системах со сдвинутыми во времени
тактовыми импульсами. Это относится ко всем рассмотренным
ранее асинхронным триггерам.
Рис. 6.43. Функциональ-
ные таблицы базовых
триггеров, управляемых
тактовыми импульсами:
a) RS— И-НЕ; б) ЯЗ—
ИЛИ-НЕ
t =п—1; t = n; -Z = n-pi
ТИ->
t =п t — n t =п-|-1
ТИ S R Qi Ог Ql Qa
0 0 0 0 0
0 0 1 0 1 0 1
б 1 0 1 0 1 0
0 1 1 0,1 1,0 0,1 1,0
t—n—1; t=n\ t = n -|- 1
ТИ—
На рис/ 6.43 показаны схемы триггеров типов И-НЕ и ИЛИ-НЕ
с соответствующими таблицами функционирования. Обратим вни-
мание на другой символ неопределенного состояния во. время
/=п+1, выраженный вопросительным знаком, в отличие от сим-
вола НД, используемого у базовых запоминающих /?5-триггеров.
В данном случае имеет место только одно изменение на управ-
ляющих входах, а именно изменение в момент, когда закончится
ТИ. У базовых /?5-триггеров результирующее состояние можно
было определить, по последовательности изменений на входах R
и S, а в данном случае состояние в момент t п + 1 совершенно не-
194
определенно. Поэтому для схемы на рис. 6.43а недопустимо одно-
временное состояние входов 7?S=11, а для схемы на рис. 6.436 -—
одновременное состояние входов 7?S = 00.
Представленные схемы используются обычно для записи, пере-
даваемой от регистров, счетчиков и т. д. информации, которая
должна быть сохранена в течение времени, большего, чем она
может существовать в первоначальных элементах. Кроме того,
могут быть использованы различные модификации рассмотренных
выше триггеров. На рис. 6.44а приведен пример схемы, составлен-
Рис. 6.44. Простые схемы триггеров со входом тактовых им-
пульсов:
а) триггер И/ИЛИ-НЕ; б) /JS-трнггер
ной из элементов И/ИЛИ-НЕ. Входы SD и Rd используются для
установки триггера в исходное состояние; входы Si, S2 и Ri, R2
определяют результирующее состояние триггера после воздействия
тактового импульса. В очень простой схеме на рис. 6.446 тактовый
импульс управляет только установкой триггера в активное состоя-
ние, вход Rd — асинхронный.
Асинхронными JK-триггерами нельзя управлять с помощью
входа ТИ, если это только не специальные схемы, потому что в
связи с наличием внутренних обратных связей при длительности
импульса ТИ, большей, чем задержка триггера, в цепи могут
быть возбуждены колебания. То же самое справедливо и для
/-триггеров. У импульсных асинхронных триггеров со связями по
постоянному напряжению управление с помощью уровня тактовых
импульсов допустимо во всех схемах.
Синхронные триггеры
Разделение по логическим функциям. В зависимости от взаим-
ных логических связей между входными и выходными переменны-
ми у синхронных триггеров различают такие же функциональные
типы, как и у асинхронных триггеров. Однако имеется значитель-
ная разница в характеристике логических свойств синхронных
триггеров. На примере базового запоминающего /?5-триггера было
показано, что сама характеристическая таблица, выражающая
195
связь между входами и выходами, не может полностью охаракте-
ризовать логические свойства схемы и что нужна дополнительная
информация, касающаяся неопределенных соотношений и после-
довательностей изменений управляющих сигналов. Это справедли-
во для всех асинхронных триггеров, поэтому определение их
свойств с помощью характеристических таблиц не имеет практи-
ческого значения. Различные схемы асинхронных триггеров, реали-
зующих одинаковые логические функции, имеют одинаковые ха-
рактеристические таблицы, но для каждой схемы справедливы
свои дополнительные информационные данные. У синхронных
триггеров определение логических свойств с помощью характе-
ристической таблицы более выгодно, так как переключение триг-
гера происходит только под действием тактового импульса на од-
ном входе. Остальные входы только показывают, каким должно
быть следующее состояние схемы, причем во время действия
тактового импульса на триггер они не должны менять своего со-
стояния. Однако могут возникнуть неясности относительно поло-
жительной и отрицательной логики.
В рассмотренных далее таблицах отдельных типов триггеров
предполагается положительная логика, рекомендуемая для наи-
более распространенных серий интегральных цифровых схем.
Эквивалентные схемы в отрицательной логике можно получить за
счет использования полупроводников с другой проводимостью и
напряжений обратной полярности. Такие схемы, использованные
в системах с положительной логикой, имеют такие же функции,
как инверсные триггеры с представленными ниже характеристиче-
скими таблицами, т. е. таблицы схем с инверсными функциями
положительной логики справедливы и для неинверсной отрица-
тельной логики, а таблицы схем положительной логики представ-
ляют инверсные функции схем отрицательной логики.
Триггеры типов RS и RS-Z. RS-триггер имеет два входа — R и
S) которые, однако, нельзя путать со входами R и S базового за-
поминающего триггера, и еще вход ТИ, на который подаются так-
товые импульсы. Логическую функцию наглядно выражает ха-
рактеристическая таблица, показывающая зависимость состояния
выхода триггера в момент /=п+1 по окончании тактового им-
пульса от состояния входов в момент rf=n перед тактовым им-
пульсом. Как уже было сказано, в зависимости от конструкции
триггера может существовать несколько характеристических таб-
лиц триггера одного типа.
Наиболее часто встречаемая характеристическая , таблица
/?5-триггера показана в табл. 6.1а. У этого .RS-триггера недопус-
тимо наличие на обоих входах одновременно управляющих сиг-
налов R=l, S=l, так как после воздействия тактового импульса
триггер будет находиться в неопределенном состоянии; в таблице
это отражено, вопросительным знаком. На основе характеристиче-
ской таблицы можно получить программную таблицу, задающую
значения сигналов на входах R и S, необходимых для осуществле-
ния переключения Qn-*-Q.n+i триггера. Процесс составления про-
Таблица 6.,1. Характеристическая таблица триггеров типов и RS-/;
S и S-f; R и R-1
RS RS-I
S R s R s R Qn+1 Qn-^Qn+i s R
О 0 Qn 0 0 0 0 0 0 ? 0 0 0 1
0 1 0 0 1 1 0 0 1 0 0 1 1 0
1 0 1 i 0 0 1 1 0 1 1 0 0 1
1 1 ? i 1 0 1 1 1 Qn 1 1 1 0
a) 6)
RS RS-I
S R . s R s R Qn+l s R
0 0 ? 0 0 1 0 0 0 Qn 0 0 0 0
0 1 1 0 1 0 1 0 1 1 0 1 0 1
1 0 0 1 0 1 0 1 0 0 1 0 1 0
1 1 Qn 1 1 0 1 1 1 ? 1 1 0 0
в) r)
S s-z
S R Qn+1 Qn- Qn-H s R s R %-! Qn- %! s R
0 0 Qn 0 0 0 0 0 0 1 0 0 0 1
0 1 0 0 1 1 0 0 1 0 0 1 0 0
1 0 1 1 0 0 1 1 0 1 1 0 0 1
1 1 1 1 1 1 0 1 1 Qn 1 1 0 0
Д) • е)
R R-I
s R Qn-H Qn-1 Qn+1 s R s R %-! s R
0 0 Qn 0 0 0 1 0 0 0 0 0 0 0
0 1 0 0 1 1 0 0 1 0 0 1 1 0
1 0 1 1 o. 0 1 1 0 1 1 0 0 0
1 1 0 1 1 0 0 1 1 Qn 1 1 1 0
ж) з)
Примечание. 0 — любое состояние, 1 или 0.
граммной таблицы был показан на примере базового запоминаю-
щего RS-триггера. Эта таблица упрощает составление более слож-
ных схем с синхронными .RS-триггерами. Таблица 6.16 справедлива
197
для инверсного триггера RS-/, который отличается только други-
ми значениями состояния Qn+i при одинаковых сигналах на вхо-
дах 7? и 5. Так же, как и в случае асинхронных триггеров, сущест-
вуют синхронные триггеры, у которых для переключения под дей-
ствием тактового импульса в состояние Qn+i = 1 должно быть
5=0, R=l. Этому случаю соответствует табл. 6.1в, а инверсному
триггеру — табл. 6.1г.
Информация, заключенная в характеристической таблице, мо-
жет быть выражена характеристическим уравнением триггера.
Процесс составления характеристического уравнения 7?5-триггера
(см. табл. 6.1а) отражает рис. 6.45. В комбинационную таблицу
£ - п
S к а Gw
0 0 0 0
0 0 1 1
0 1 0 0
е 1 1 0
1 0 0 1
1 0 1 1
1 1 0 X
1 1 1 X
SR
4п\00 Of 11 Ю
0 0 (X 1
Т) 0 |х
®п+1_
SR=O
Рис. 6.45. а) Комбинационная
таблица синхронного iRS-триг-
гера; б) составление характе-
ристического уравнения
на рис. 6.45а записываются состояния Qn+1 в зависимости от со-
стояний 7?5 и Qn в момент £=п. Неопределенные состояния будем
считать избыточными состояниями X, которые позволяют упрос-
тить алгебраическое выражение функции Qn+i. Значения Qn+i
из комбинационной таблицы записываются в карту на рис. 6.456,
по которой определяется результирующее характеристическое
уравнение в виде
(6-1)
Оно справедливо только при условии,, что RS = 0, являющемся
результатом неопределенного состояния (?) в характеристической
табл. 6.1а. Характеристическое уравнение может быть использо-
вано для составления схем счетчиков и других устройств, однако
использование для тех же целей программной таблицы более ясно
и наглядно.
Триггеры типов 7?5 и R5-7 составляются из дискретных элемен-
тов, но используются также интегральные схемы. Их можно ре-
комендовать для использования в синхронных логических схемах.
Триггеры типов S и S-I (триггеры «1»). S-триггер имеет два_
входа — R и 5, определяющие следующее состояние триггера в
момент £=п-Ы по окончании тактового импульса. Из характерис-
тической табл. 6.1д видно, что у этого-триггера нет неопределен-
ных состояний. При 5=1, /?=1 преобладает влияние входа 5, в
198
момент /=п+1 триггер всегда находится в состоянии Qn+i=l.
Соответствующему инверсному триггеру S-/ отвечает табл. 6.1е,
S-триггеру согласно табл. 6.1д соответствует характеристическое
уравнение
O,+1=S+«2n (6-2)
без дополнительного условия, потому что ни одно из состояний
Qn+1 не является неопределенным. При соответствующем расчете
этот триггер может быть без особых приспособлений использован
в качестве триггера типа JK, D и Т.
Триггеры типов R и R-I (триггеры «О»), /^-триггер имеет два
входа — R и S. Согласно характеристической табл. 6.1ж этот триг-
гер не имеет неопределенных состояний, и при S=l, /? = 1 в мо-
мент /=и+1 находится всегда в состоянии Qn4-i=0. Характерис-
тическое уравнение
<2„+1=зя+Ж, (6-3)
причем никаких дополнительных условий нет. Инверсному тригге-
ру R-I соответствует табл. 6.1з.
Триггер типа Е (ИСКЛЮЧАЮЩЕЕ ИЛИ). Это опять особый
вариант J^S-триггера. Из характеристической табл. 6.2а следует,
что состояние триггера не изменится при состоянии входов
/?=£= 1 или /?=5=0. Инверсная схема не существует, триггер
тождественен с точки зрения положительной и отрицательной логи-,
ки. Характеристическое уравнение
Qn+1 =£/?+5Ж+Ж=Sfl+Qn (SR+Я). (6-4)
Использование триггера облегчает минимизацию комбинационной
логики сложных логических схем.
Триггер типа D. Этот триггер может иметь только один вход—D.
.Принцип действия этого триггера очень прост и заключается в
передаче информации’со входа D на выход Q. Триггер в момент
t=n+l воспроизводит информацию, которая в момент t=n была
на входе D. Работу определяет характеристическая табл. 6.2в, ха-
рактеристическое уравнение очень просто, так как Qn+i=Z). Этот
триггер может быть получен из ^-триггера, у которого один вход
соединяется с другим через инвертор. Но работа такого триггера
ограничена условиями, касающимися одновременного состояния
сигналов P = S = 0 или i/?=S= 1. .D-триггер называют также триг-
гером с задержкой. Несмотря на то что у триггера только один
установочный вход, он находит широкое применение в логических
субсистемах. Его целесообразно использовать в регистрах памяти
для параллельной передачи информации между отдельными бло-
ками логической системы, потому что под действием одного так-
тового, выборочного импульса, посланного в соответствии с коман-
дой, все £)-триггеры зарегистрируют состояние линий, к которым
подключены их входы. Их также выгодно использовать в сдвиго-
вых регистрах. -
199
s R Qn-H Qn+Qn+i s R
0 0 Qn 0 0 0 1 0 1
0 1 0 0 1 1 0
1 0 1 1 0 0 1
1 1 Qn 1 1 0 1 0 1
Таблица 6.2. Характеристические таблицы триггеров
а) типа £; 6) типа DV-, в) типа D; г) типа Т; д), е), ж), з) типа JK-/
Е DV
V D Q«+l Qn- Q4+l V D
0 O'
0 1
0 0 Qn 0 0 1 0
0 1 Qn 0 1 1 1
1 0 0 1 0 1 0
0 0
1 1 1 1 1 0 1
1 0
а) б)
D Т
D en+l D
0 0 0 0 0
1 1 0 1 1
1 0 0
1 1 1
7 QrH-l Qn"*4i+1 T
0 Qn 0 0 0
1 Г) 0 1 1
4n 1 0 1
1 1 0
в) г)
J к Qn+1 Qn“*4i+1 J к
0 0 Qn 0 0 0 0
0 1 0 0 1 1 0
1 0 1 1 0 0 i
1 1 Qn 1 1 0 0
Л)
J к %-. Qn^n+l J к
0 0 0 1 1 0 1 1 Qn 1 0 Qn 0 0 0 1 1 0 1 1 1 0 0 0 0 0 0 1
ж)
JK-I
J к Qn-H Qn-^n+l J к
0 0 0 1 1 0 1 1 Qn 0 1 Qn 0 0 0 1 1 0 1 1 0 1 0 0 0 0 1 0
е)
JK-/
J <?n-*<2„+1 J к
0 0 Qn 0 0 0 0
0 1 1 0 1 0 1
1 0 0 1 0 1 0
1 1 Qn 1 1 0 0
3);
Триггер типа Т. Этот триггер имеет только один вход — Т.
Если на входе Т имеется сигнал 1, то триггер будет переключать-
ся после каждого тактового импульса. Если Т—0, то триггер не
переключается. Принцип действия определяет характеристическая
табл. 6.2г. Характеристическое уравнение
<2„+1=TQn+TQn. (6-5)
Он не реализуется как самостоятельный синхронный триггер, так
как его функцию могут выполнить другие широко используемые
схемы триггеров, например УК-триггер.
Триггеры типов JK и JK-I. Этот триггер имеет два входа —
У, К — и является, в принципе, особым случаем KS-триггера. Как
это следует из характеристической табл. 6.2д, триггер переклю-
чается после каждого тактового импульса, если на входах У и К
постоянно имеется сигнал 1. Характеристическое уравнение
УК-триггера согласно табл. 6.2д
Q„+1=yQn+KQn+yK=yQn+Wn, (6-6)
для инверсного триггера JK-I согласно табл. 6.2е характеристиче-
ское уравнение будет
Qn+1=/Qn+XQn+^=^n+^Qn. (6-7)
УК-триггер обладает свойствами триггеров RS, D, Т, а большое
число неопределенных состояний 0 представляет возможность
значительного упрощения комбинационной логики, которая управ-
ляет входами У, К- Поэтому этот триггер имеет многостороннее
использование не только в синхронных последовательностных схе-
мах, но и в асинхронных, прежде всего в счетчиках. Существуют
еще другие варианты триггеров УК и УК-У (см. табл. 6.2ж, з).
Триггер типа DV. Этот триггер имеет два входа — D и V. Со-
гласно характеристической табл. 6.26 он ведет себя как D-триг-
гер, если на входе V имеется сигнал 1, при V—0 триггер не пере-
ключается, т. е. в принципе это D-триггер с добавочным входом V.
Он может работать так же, как Т’-триггер, если его дополняющий
выход Q присоединен к входу D. При V=1 состояние триггера из-
меняется после каждого тактового импульса. Таким образом, он
имеет такие же функциональные возможности, как УК-триггер.
Характеристическое уравнение
Q„+1=DV+VQn. (6-8)
В некоторых схемах, например в сдвиговых регистрах и опреде-
ленных типах синхронных счетчиков, этот триггер обеспечивает
лучшие условия минимизации комбинационной логики, однако в
связи с широким распространением УК-триггеров, имеющих те же
функциональные- возможности, DV-триггер используется редко.
Внутренняя структура синхронных триггеров ,
Триггеры, используемые в цифровых схемах, должны удовлет-
ворять определенным требованиям. Прежде всего они должны
быть в состоянии работать совместно со всеми элементами соот-
ветствующей схемы, причем их использование должно быть как
можно многостороннее и экономичнее. По возможности они долж-
ны быть составлены так, чтобы в большинстве случаев обеспечи-
валось самое простое взаимное соединение с минимальным числом
добавочных логических схем. Это обеспечивают логические функ-
ции сложения и умножения, встроенные непосредственно во входы
триггеров. Выходы должны быть достаточно мощными, чтобы не
было необходимости применять внешние усилители. Выгодно так-
же использовать усилитель на входе тактовых импульсов, который
разгружает центральный источник этих импульсов. С точки зрения
больших скоростей коммутации необходимо добиться минималь-
ных внутренних задержек. Важным требованием является обеспе-
чение надежного переключения, не зависящего от температуры и
временных изменений характеристик используемых элементов.
Требование надежности переключения связано с необходимостью
такого расчета схемы, чтобы было можно точно специфицировать
время, в течение которого соответствующие управляющие входы
могут оказывать воздействие на триггер. Большое значение имеет
также ограничение влияния импульсов помех, причем не только
на управляющих входах, но и на выходах, от которых через об-
ратные связи эти помехи могут поступать на входы, нарушая
правильную работу триггера.
В зависимости от того, в какой мере учитываются те или иные
требования, может существовать множество разнообразных схем
триггеров, имеющих одинаковые логические функции. Проектиро-
вание триггеров на дискретных элементах с экономической точки
зрения ограничено количеством полупроводниковых ' элементов,
поэтому они имеют простую структуру, а их функциональные
свойства ограничены. Схемы интегральных триггеров, рассмат-
риваемые далее, такого ограничения не имеют, поэтому они могут
составляться так, чтобы как можно полнее были удовлетворены
предъявляемые к их работе требования.
Степень сложности внутренней структуры триггеров в значи-
тельной мере зависит от способа управления входами, которые
могут иметь динамическую или статическую связь с самим триг-
гером.
У триггеров, управляемых уровнем тактовых импульсов, пере-
дача информации с выхода триггера на вход следующего элемен-
та возможна только при использовании многофазовых тактовых
импульсов. Упрощенно этот случай показан на рис. 6.46. Во время
действия тактового импульса ТИ1=1 информация входов RS ре-
гистрируется триггером А, а так как ТИ2=0, то передача инфор-
мации с выхода триггера А иа вход триггера В блокируется. При
ТИ1=0 и ТИ2=1 передается информация с выхода триггера А на
вход триггера В и блокируется передача информации со входов
/?, S триггеру А. Такая же функция может быть обеспечена, если
на входные ключи С подаются тактовые импульсы ТИ, а на ключи
передачи D — их инверсия ТИ (рис. 6.466). При уровне ТИ = 1
входная информация записывается в главное запоминающее
устройство, которым является триггер А, и одновременно блоки-
Рис. 6.46. а) T^S-триггер, управляемый сдвинутыми по времени тактовыми им-
пульсами ТИ1, ТИ2; б) инверсными тактовыми импульсами; в) вид тактового
импульса ТИ
руется передача информации во вспомогательное запоминающее
устройство, которое представляет триггер В. При ТИ=0 инфор-
мация передается из главной памяти во вспомогательную и одно-
временно блокируется поступление информации в главную па-
мять. Для обеспечения надежной работы триггера необходимо во
время изменения тактового импульса блокировать главную или
вспомогательную память. Входные и передающие ключи С и D
должны быть такими, чтобы они реагировали на уровни тактового
импульса, показанные на рис. 6.46в:
а) в момент блокируются ключи D, в результате чего нару-
шается связь между главной и вспомогательной памятью;
б) в момент t2 срабатывают входные ключи С и информация
со входов R, S помещается в главную память;
в) в момент t3 блокируются входные ключи С и прерывается
передача информации со входов R, S в главную память;
20?
г) в момент срабатывают передающие ключи D и инфор-
мация с выхода главной памяти помещается во вспомогательную
память.
Из представленного описания вытекает, что отдельные запоми-
на^ющие устройства управляются различными уровнями тактовых
импульсов; с точки зрения общей работы триггер управляется
фронтами тактовых импульсов. В качестве запоминающего устрой-
ства может быть использован любой • подходящий базовый
^-триггер. Так как входная информация передается в главное
запоминающее устройство во время действия соответствующего
уровня тактового импульса, то импульсы помех этого уровня мо-
гут неправильно изменить работу схемы. Поэтому время передачи
информации в память, а значит, и длительность тактового импуль-
са должны быть как можно меньше. Однако преимуществом триг-
геров с главной и вспомогательной памятью является незначитель-
ная зависимость их работы от крутизны и характера фронтов
тактовых импульсов. В зависимости от требований, предъявляемых
к работе, могут существовать как простые, так и очень сложные
схемы, но в любом случае они экономичны только в технике ин-
тегральных схем. Достижимая частота переключения меньше, чем
у триггеров, управляемых одним фронтом тактового импульса.
С точки зрения логики такие схемы составляются для функций
RS, Т и JK.
У триггеров, управляемых одним фронтом тактовых импульсов,
информация передается триггеру только во время изменения так-
тового импульса, причем в положительном или отрицательном на-
правлении в зависимости от схемы включения триггера. У тригге-
ров на дискретных элементах управление одним фронтом может
быть обеспечено очень легко с помощью соответствующих вход-
ных ключевых схем с емкостными связями. Но этот принцип ред-
ко используется в интегральной технике. Главной причиной яв-
ляется не трудность реализации конденсатора в интегральной схе-
ме, как это часто указывается, а сам принцип, который не позво-
ляет достичь максимальных частот переключения при одновремен-
ном выполнении других важных требований, предъявляемых к
свойствам триггеров. Этот принцип пригоден только для неслож-
ных триггеров типов RS и J?5-T. Следующий способ управления
одним фронтом заключается в использовании задержек отдельных
Цепей для блокирования ввода информации в триггер после ее по-
ступления в триггер. Эта функция, конечно, должна быть выпол-
нена раньше, чем полученная информация изменит состояние вы-
ходов триггера. Этот принцип может быть рекомендован для
триггеров типов JK и D, он основан на использовании трех запо-
минающих устройств.
' Основным преимуществом способа управления одним фронтом
тактовых импульсов является возможность получения высоких
частот переключения, не менее важна также небольшая чувстви-
тельность триггера к внешним сигналам помех, которые могут
воздействовать на триггер только в течение очень короткого вре-
мени действия фронта тактового импульса.
Триггеры, в которых используются элементы временной записи
информации в форме зарядов, управляются обоими фронтами
тактовых импульсов.
Синхронные 7?5-триггеры
RS-триггеры,^управляемые двумя фронтами тактового импуль-
са. Схемы этих триггеров могут значительно отличаться в зависи-
мости от способа их реализации в базисе цифровых элементов, но
их логические схемы и функции, в принципе, одинаковы. Основная
схема показана на рис. 6.47а. Главное запоминающее устройство
Г2=У3(^ТН)=у31?^ТИ
Г^уг&-П1)-%>+УгТИ
Рис. 6.47. Анализ синхронного iRS-триггера, управляемого двумя фронтами так-
тового импульса:
а) основная схема; б) упрощенная схема для определения функций Yi, Уг. У»
состоит из двух элементов ИЛИ-НЕ, управляемых входными
ключами А, В. Принцип действия триггера вытекает из символов,
использованных в схеме. Входы и выходы без кружков обозна-
чают активные сигналы 1, входы и выходы, отмеченные кружком,
обозначают активные сигналы 0. Ясно, что на входные ключи и
главную память могут оказывать влияние только сигналы 1, на
передающий ключ должны одновременно воздействовать сигнал
ТИ=0 и сигнал 1 из главного запоминающего устройства, на
205
вспомогательное запоминающее устройство оказывают влияние
только сигналы 0.
Во время действия тактового импульса, т. е. при ТИ = 1, может
быть или А = 1, если Si-S2=l и T?i^?2=0, или В = 1, если RiRz= 1 и
SiS2=0. Под действием сигнала 4 = 1 главное запоминающее
устройство перейдет в состояние 1, а под действием сигнала
В = 1 — в состояние 0. Очевидно, что при SiS2 = 1 и RiR2 = 1 оба
выхода главной памяти установятся в состояние 0. Это состояние
недопустимо, так как по окончании тактового импульса схема мо-
жет совершенно произвольно перейти в любое состояние. Пока
длится тактовый импульс, работа передающих ключей блокирует-
ся, причем их выходы находятся в состоянии C=l, D=1 и не ока-
зывают влияния на вспомогательное запоминающее устройство.
При ТИ = 0 блокируются входные ключи и их выходы находятся
в состоянии .4=0, В=0. В зависимости от состояния главного за-
поминающего устройства (1 или 0) оказывается воздействие на
ключ С или D. Если перед тактовым импульсом состояние входов
было /?iJ?2=0, SiS2=l, то главное запоминающее устройство на-
ходится в состоянии 1 и на выходе ключа D появится сигнал 0,
под действием которого вспомогательное- запоминающее устройст-
во переключится в состояние Q=l. Из объяснения следует, что
работу главной памяти определяет характеристическая табл. 6.1а,
а для вспомогательной памяти справедлива табл. 6.1в.
Очевидно, что у этого простого триггера при ТИ=0 состояние
входов R и S может меняться произвольно, не оказывая влияния
на состояние главной памяти. При ТИ = 1 одни нестабильности мо-
гут оказать влияние на результирующее состояние триггера по
окончании тактового импульса, а другие — не оказывают никакого
влияния. Влияние отдельных нестабильностей можно выявить
простым рассуждением, основываясь на функции схемы или, что
более наглядно, используя функциональные карты триггера.
Анализ производится так же, как у асинхронных триггеров.
Выходы вспомогательной памяти всегда дополняющие, однако
главная память может иметь оба выхода в состоянии 0. Поэтому
рассмотрим три внутренние переменные — уи у2 и у3. Схему пре-
образуем, используя соответствующие символы (рис. 6.476) так,
чтобы переменные Уь У2 и У3 можно было выразить без их отри-
цания.
На основе рис. 6.476 определим алгебраические выражения
функций У1, У2 и Уз, которые вносятся в карты на рис. 6.48а. Срав-
нивая значения уи у2, у3 и У1, У2, Уз, определяем устойчивые со-
стояния, которые обозначим кружком, после чего функцию триг-
гера можно изобразить на карте переходов. Нормальную работу
триггера представляет карта на рис. 6.486. Сплошные линии пока-
зывают изменение состояния триггера. Допустим, что триггер на-
ходится в состоянии У1У2У3 = 001, которое соответствует состоя-
нию выходов ф = 0(У1=0) при состоянии входов SR—IQ перед
тактовым импульсом, т. е. ТИ=0. Во время действия тактового
импульса после изменения значения ТИ=0 на ТИ=1 произойдет
206
а) б)
УУцУз^ । Tf1=1 ' ™-о I ти-1
\00 01 11 10(10 11 01 00\00 01 11 ю\ю 11 01 00
ООО
001
011
010
110
111
101
ко
У,~Мз ™У2 ТИ; s-s}sz
Уг=^й+у3ти^
Тз~Уо£+угтн
Рис. 6.48. Анализ синхронного J^S-трнггера на рнс. 6.47:
а) карта функций Yi, У 2, У3; б) обозначение нормального режима работы в
карте переходов; в) критические последовательности; а) влияние изменения со-
стояния входов во время действия тактового импульса ТИ = 1
переключение в состояние У1У2Уз=010, которое соответствует уста-
новлению главной памяти в активное состояние 1. Это состояние
не меняется в течение всей длительности тактового импульса
ТИ = 1. По окончании тактового импульса после изменения значе-
ния ТИ=1 на ТИ=0 произойдет переключение в окончательное
состояние У1У2Уэ=110, т. е. в состояние Q=l. Пунктирные линии
показывают, при каких условиях состояние триггера не изменится.
В карте на рис. 6.48в частично показаны критические последова-
тельности, возникающие при состоянии входов При изме-
нении тактового импульса с 1 на 0 триггер переходит в неустой-
чивое состояние У1У2У3=011 или У1У2Уз=1И. Последовательности
каждого из этих состояний являются критическими, и триггер
переключается совершенно произвольно в состояние Q = 0 или
Q = 1 в зависимости от того, как происходят изменения внутрен-
них переменных. Для наглядности показаны не- все критические
последовательности. В карте на рис. 6.48г приведены примеры из-
менений состояний входов R и S во время действия тактового им-
пульса ТИ = 1. Для обеспечения надежной работы на практике
207
не рекомендуются никакие изменения входов 7?S при ТИ = 1. Глав-
ным и единственным назначением входов и S синхронного триг-
гера является подготовка входной информации в момент 1=п
перед тактовым импульсом для требуемого состояния триггера в
момент t=n+\ по окончании тактового импульса. Как будет по-
казано далее, анализ изменения состояния входов во время дейст-
вия тактового импульса имеет у других синхронных триггеров
большое значение с точки зрения использования их в асинхронном
режиме.
Использование RS-триггера для функций JK и Т. Преобразо-
вание триггера на рис. 6.47а для выполнения функции JK очень
просто и заключается в соединении одного из входов S с выхо-
дом Q и одного из входов R с выходом Q. Схема показана на
Рис. 6.49. а) Схема синхронного /?5-триггера, дополненная для выполнения
функций JK; б) карта функций Ylt У2; в) изменение состояния триггера при
дополняющих сигналах на входах J, К; г) функция Т\ д) влияние изменения
состояния входов J, К. во время действия тактового импульса ТИ-1
20.8
рис 6.49а. Оставшиеся входы и S2 выполняют функцию входов
7 и К.
Анализ работы триггера производится так же, как ранее. Но
в данном случае дополняющими являются и выходы главной па-
мяти, поэтому достаточно рассматривать только две внутренние
переменные — уь у2. Алгебраические выражения функций У1 и Yz
занесены в карту на рис. 6.496, в которой обведены кружком все
устойчивые состояния. В карте на рис. 6.49в жирной линией пока-
заны изменения состояния триггера при дополняющих сигналах
на входах JK- В карте на рис. 6.49г показана функция Т. На обоих
входах — 7 и К — имеется постоянный сигнал 1, и триггер меняет
свое состояние после каждого тактового импульса. В карте на
рис. 6.496 показаны возможные изменения выходов триггера в
случае, если во время действия тактового импульса изменяются
сигналы 7 и К. Эти изменения состояния входов приводят всегда
к определенным состояниям, однако критическими являются одно-
временные изменения входных сигналов со значений 7/С=00 и
7А=01. Возможное влияние этих изменений должно быть учтено
при использовании триггера в асинхронных счетчиках.
Некоторые варианты схемы. В основной схеме на рис. 6.47а
асинхронными входами SD и Rd устанавливается в исходное со-
стояние только вспомогательная память. Но при использовании
триггера в некоторых схемах это невыгодно. У триггера на
рис. 6.50а асинхронными входами Sd и Rd в требуемое исходное
Рис. 6.50. а) Синхронный iRS-триггер с установкой главной и вспомогательной
памяти с помощью входов и Sd‘ б) главная память состоит из элементов
И/ИЛИ-НЕ
состояние устанавливается и вспомогательная, и главная память.
Схема, конечно, может быть составлена на любых базовых
элементах. Например, во вспомогательной памяти могут быть
использованы элементы ИЛИ-НЕ, а в главной памяти — И-НЕ,
оба запоминающих устройства могут быть составлены из одинако-
вых элементов или могут быть использованы комбинированные
схемы И/ИЛИ-НЕ и т. п. На рис. 6.506 показана схема, имеющая
главную память на элементах И/ИЛИ-НЕ.
Синхронные RS-триггеры, управляемые одним фронтом им-
пульса ТИ; Схема несложного триггера показана, на рис. 6.51.
.209
Рис. 6.51. Синхронный 7?S-
триггер. управляемый одним
фронтом тактового импуль-
са
В принципе она состоит из трех запоми-
нающих устройств — АВ, CD и EF. При
отсутствии тактового импульса, т. е. при
ТИ=0, В = 1 и С=1, поэтому изменения
состояния входов jR и S не могут оказать
влияния на состояние выхода Q. После
изменения состояния входа ТИ со значе-
ния ТИ = 0 на значение ТИ=1 выходы
В и С перейдут в состояние, соответству-
ющее информации на входах R и S перед
появлением тактового импульса. В зави-
симости от того, В = 0 или С=0, блоки-
руется работа схем А, С или В, D, а вы-
ход Q перейдет в соответствующее состо-
Уг=й+У/Уз
У? ~^Уг+^+Уз
У^РузЮ+Уг
t
Критические
послеВоРатетюсти
а)
'Р ТИ=О w=/ . ги=о
ул I
01 П 10 11 01 00\00 01 11 Ю'10
’ ООО
001
т^1
11 01 оо
111
111
111
hi
111
111
111
111
ш
101
111
101
т
TH
001
111
Тот
ООО
010
ою
011
oil
011
011
он
011
011
ою
101
юо
111
111
in
7/7
111
111
111
7Т7
Hi
010
©
Hi
hi
in
010
~йю\
ою
101
УгУг+КУз _
Уг=Зу^+ТИ+у3
Y3=Ry3+TH+y2
Критические
ПоследоОательюспш
<0
Рис. 6.S2. Анализ синхронного /?5-трнггера на рис. 6.51:
а) карта функций П, У2, Уз Для триггера с добавочными инверторами иа вхо-
дах Я S я карта переходов; б) карта функций У2, Уа, Уз триггера без доба-
вочных инверторов на входах 7?, S и карта переходов
яиие. В отличие от всех рассмотренных ранее схем, состояние вы-
хода Q здесь изменится еще во время длительности тактового им-
пульса ТИ=1. Чтобы такие триггеры могли совместно работать,
необходимо обеспечить блокирование работы схем А, С или В, D
до того, как изменится состояние выхода Q. Этого можно достичь,
используя схемы с разной задержкой.
Работу триггера наглядно показывают функциональные карты
на рис. 6.52. Карта на рис. 6.52а справедлива для схем е доба-
вочными инверторами на входах и S. Обратим внимание иа
то, что при S7? = 00 недостаточно блокированы входы SR во время
действия тактового импульса ТИ—1. Под действием импульса
помех на входе R при Q = 0 после тактового импульса триггер
переключится в состояние, соответствующее состоянию входов
S^=01 вместо правильного SR = 00, и хотя состояние выхода Q не
изменится, это все же неправильное состояние. Импульс иомех
на входе 5 неправильно изменит состояние триггера с Q=0 на
Q=l. Состояние S/?= 11 недопустимо, так как под действием кри-
тических последовательностей триггер может перейти в любое со-
$ Гг-у,У^ЗУз^ТН_
У,Уг + Яуг+кги
Критические
последовательности.
Рис. 6.53. а) Синхронный 7?5-трнггер с блокированием входов 7?S во время дей-
ствии тактового импульса ТИ-1; б) карта функций Yi, У г, Уз и карта переходов
211
стояние. То же самое справедливо для карты на рис. 6.526, соот-
ветствующей схеме с исходным состоянием входов S7? = 11 без
входных инверторов.
Схема KS-триггера с совершенным блокированием входов /?S
во время длительности тактового импульса ТИ = 1 показана на
рис. 6.53а. Работу схемы объясняет карта на рис. 6.536. При от-
сутствии тактового импульса, т. е. при ТИ=0, хотя помехи и мо-
гут оказывать влияние на входы, однако обеспечено возвращение-
в первоначальное состояние.
Синхронные JK-триггеры
Синхронные JK-триггеры, управляемые двумя фронтами так-
товых импульсов. В главе, посвященной /?5-триггерам, упомина-
лась возможность их использования для функции JK простым
соединением входов с соответствующими выходами. В интеграль-
ных триггерах, используемых исключительно для функции JK,
эти связи имеются постоянно и извне не могут быть нарушены.
В связи с многосторонним использованием JK-триггеров сущест-
вует множество вариантов этих схем. И хотя все они имеют оди-
наковую логическую функцию, определенную одинаковыми харак-
теристическими таблицами, поведение их при изменении входных
сигналов во время действия тактового импульса может быть со-
вершенно разным.
Схема JK-триггера на рис. 6.54а, в принципе, такая же, как
рассмотренная выше схема KS-триггера на рис. 6.50, но здесь
Рис. 6.54. Синхронные
JK-триггеры, управляе-
мые двумя фронтами
тактовых импульсов:
а) схема рис. 6.50 с по-
стоянными связями ме-
жду входами и выхода-
ми; б) тактовые импуль-
сы управляют только'
входными ключами
212
имеют место постоянные связи между входами и выходами. Так
же осуществляется и передача информации со входов в главную-
память и из главной памяти во вспомогательную. Согласно пред-
ставленным выше функциональным. картам изменение состояний-
входов J и К, происходящее во время действия тактового импульса,
может оказать влияние на состояние выходов триггера только по-
окончании тактового импульса.
Модификация схемы JK-триггера показана на рис. 6.546. Она
состоит из элементов типа И/ИЛИ-НЕ и характеризуется тем, что-
тактовые импульсы подаются только на входные конъюнкторы.
Поэтому инверсная функция тактовых импульсов и работа элемен-
тов ИЛИ-НЕ на входе передающих ключей не так наглядна и яс-
на, как на рис. 6.54а. Изменение состояния входа ТИ со значения
О на 1 вызовет блокирование передающего ключа, после чего сле-
Yt=№ +Уг ТИУ
Рис. 6.55. Анализ синхронного JK-триггера на рис. 6.54:
о) определение функций У<Уг; б) карта функций У1, Уг; в) карта нормальной
работы при дополняющих сигналах на входах JK; г) функция 7"; <9) влияние
изменения сигналов на входах J, К во время действия тактового импульса*
ТИ=11>
213;:
дует запись информации со входов J и К в главную память. При
следующем изменении состояния входа ТИ сначала блокируются
входы J, К, а потом следует запись информации из главной памя-
ти во вспомогательную. Блокирование ключей, как вытекает из
дальнейшего анализа, с учетом изменений входов J и К во время
действия тактовых импульсов ТИ = 1 недостаточно.
Из упрощенной схемы на рис. 6.55а (без асинхронных входов
Rd и So) получаем алгебраические выражения функций У1, Уг,
которые записываются в карты на рис. 6.556. Карта на рис. 6.55в
показывает нормальную работу триггера при дополняющих сигна-
лах на входах J и К. Карта на рис. 6.55г показывает работу триг-
гера, выполняющего функцию Т, при постоянных сигналах УК=11.
Карта на рис. 6.556 показывает влияние изменения сигналов на
входах J и К во время действия тактового импульса ТИ = 1. Ясно,
что результатом изменения сигналов J и К в определенных состоя-
ниях является изменение выхода Q до окончания тактового им-
пульса, т. е. при использовании этих триггеров в асинхронных
схемах нужно учитывать влияние не только активных, но и пас-
сивных изменений сигналов.
Рассмотренные /К-триггеры управляются тактовыми импульса-
ми, уровень которых изменяется в последовательности 0-+-1-И).
Триггер на рис. 6.56 управляется инверсными тактовыми импуль-
сами, уровни которых меняются в последовательности
При изменении тактового импульса со значения 1 на 0 сначала
прерывается передача информации между главной и вспомога-
тельной памятью, а затем следует запись информации со входов
I и к в главную память. При изменении тактового импульса со
214
значения 0 на 1 прежде всего блокируются входы У и К, а потом
следует передача информации из главной памяти во вспомога^
тельную. Функцию триггера отражает карта на рис. 6.566, из ко-
торой видно также влияние на работу триггера изменения состоя-
ния входов J и К во время действия тактового импульса ТИ=0,
Схема на рис. 6.57а отличается только наличием инверторов на
входах J и К- В данном случае на входах J и К имеются активные
сигналы. При 7=0, К=1
триггер переключается в ак-
тивное состояние: Q= 1; при
7=1, К=0 он переключает-
ся в исходное состояние:
Q=0. Если на обоих входах
постоянно присутствуют си-
гналы 7К=00, то состояние
выхода Q изменяется после
каждого тактового импуль-
са. При 7K=ill триггер ос-
тается в состоянии Q=0
или Q = 1.
Свойствами обеих разно-
образных схем обладает
триггер на рис. 6.58. Боль-
шое число управляющих
входов и их функциональ-
ные комбинации обеспечива-
ют многостороннее исполь-
Рис. 6.58. Синхронный JK-триггер с ин-
вертированием тактовых импульсов и с
иеинверсными и инверсными входами
JK
215
зование триггера с минимальным числом внешних добавочных це-
пей комбинационной логики. Входы Jlt Js, Ki, Ks и объединенный вход
JK активны при сигналах.1, входы Jz и Kz активны при сигналах 0.
•При исключении входных инверторов (на рис. 6.58 показано пункти-
ром) все входы могут быть одного функционального типа. Асин-
хронные входы Sd и Rd активны при сигнале 0, они устанавливают
триггер в нужное состояние независимо от состояния входов J, К
<и входа тактовых импульсов. Конденсаторы, показанные пункти-
ром на выходах входных ключей, ограничивают влияние взаимно-
го временного сдвига тактовых импульсов (см. ниже). Однако их
использование уменьшает максимальную частоту переключения
триггера. Влияние на работу триггера изменений управляющих
сигналов на входах JK во время действия тактового импульса вы-
текает из функциональных карт на рис. 6.56 и 6.57.
Синхронные -триггеры с полупроводниковой и емкостной
кратковременной памятью. При создании таких триггеров для
Рис. 6.59. Синхронные //(-триггеры:
а, б) с полупроводниковой кратковре-
менной . памятью; в) с емкостной
кратковременной памятью.
Рис. 6.60. Примеры схем синхронных
JK-триггеров с полупроводниковой крат-
ковременной памятью:
а) с конъюнктивными входами J, б)
с входами J, К в функции И/ИЛИ
.216
кратковременной записи информации в виде зарядов можно ис-
пользовать вспомогательные запоминающие устройства. Примерьь
упрощенных схем показаны на рис. 6.59. Рассмотрим сначала?
принцип действия схемы с полупроводниковой кратковременной;
памятью. Если ТИ=0, то блокируется работа входов J, К и бло-
кируются также передающие ключи между временной и главной*
памятью, так как на одном выходе кратковременной памяти нет'
сигнала 1. После изменения тактового импульса со значения ТИ=О
на ТИ = 1 уровнем тактового импульса ТИ=1 блокируются пере-
дающие ключи, поэтому не может быть осуществлено воздействие-
на главную память, и входная информация в зависимости от со-
стояния входов записывается в виде заряда в кратковременную-
память. В течение всей длительности тактового импульса ТИ—1
входы соединены с кратковременной памятью, т. е. перед началом
изменения состояния тактового импульса на одном из выходов:
кратковременной памяти есть сигнал 1, подготавливающий к от-
рытию один из подключенных ключей. При изменении тактового»
импульса со значения ТИ=1 на ТИ = 0 изменится и состояние*
этого передающего ключа и при определенном пороговом уровне-
сигнала он окажет влияние на состояние выходной памяти. Однако-
информация с выходов главной памяти появится на входах только-
в тот момент, когда воздействие входов уже блокировано и их;
связь с кратковременной памятью нарушена.
В несложной схеме на рис. 6.59в функцию кратковременной?
памяти выполняют конденсаторы. Предположим, что Q = 0, /=
=К=1. При ТИ.=0 блокируются_входы J, К, причем ясно, что-
Л = 1 и В=1. А так как Q = 0 и Q=l, то после положительного-
изменения тактового импульса с ТИ = 0 на ТИ.= 1 изменится толь-
ко состояние выхода А. со значения А = 1 на А = 0. Это состояние
будет записано в подключенной кратковременной памяти. При от-
рицательном изменении тактового импульса со значения ТИ=1
на ТИ=0 блокируются входы, заряд кратковременной памяти воз-
действует на подсоединенный инвертор, под действием сигнала е
выхода которого главная память перейдет в состояние Q = l.
Запоминающие устройства на полупроводниковых элементах:
для кратковременной записи информации в виде зарядов позво-
ляют создать быстродействующие триггеры с частотой переключе-
ния порядка десятков мегагерц. Типичные схемы таких триггеров,
приведены на рис. 6.60. Кратковременную память образуют диоды,
с накоплением заряда Д1, Дг и два накрест соединенных инвер-
тора — EF.
Предположим, например, что триггер на рис. 6.60п находится;
в состоянии Q = 0, J=K=1 и ТИ=0. Ясно, что в этом случае-
А = В — 0 и C=£>=G=il, входы блокированы и нельзя воздейство-
вать ни на кратковременную, ни на главную память. После поло-
жительного изменения тактового импульса с 0 на 1 изменится
только состояние выхода А (на значение А = 1), которое будет за-
регистрировано диодом Д1. В результате этого выходы инверторов
кратковременной памяти перейдут в состояние F—0 и £=1. Прй
217
отрицательном изменении тактового импульса с ТИ = 1 на ТИ = 0
выход F блокирует работу цепи D, но на выходе С в связи с раз-
рядом диода ДА происходит изменение со значения С=1 на С—О,
и после того как будет достигнуто определенное пороговое напря-
жение, главная память перейдет в состояние Q=l. Этот тип триг-
гера имеет много преимуществ. Он довольно прост, в требуемое
исходное состояние достаточно установить только главную па-
мять, несложно также увеличить число управляющих входов. В мо-
дификации схемы на рис. 6.606 функциональные возможности
улучшены благодаря включению входных цепей типа И-ИЛИ. На-
копление и рассасывание зарядов диодов можно осуществить так,
что они будут происходить через небольшие сопротивления, поэто-
му эти триггеры могут работать при очень высоких частотах пере-
ключения с тактовыми импульсами, имеющими минимальную дли-
тельность— 10 нс. Но данный принцип кратковременной памяти
никак не ограничивает максимальную длительность тактовых им-
пульсов, поэтому такие триггеры могут работать и при очень низ-
ких частотах переключения. Единственным условием является не-
обходимость обеспечить определенную максимальную длительность
управляющего фронта тактового импульса. Следующим преиму-
ществом является нечувствительность триггера к внешним сигна-
лам помех при ТИ=0 и при ТИ = 1.
Принцип действия этих триггеров напоминает в некоторой сте-
пени работу триггеров с главной и вспомогательной памятью. Об-
ратим внимание на то, что при достаточно большой длительности
тактового импульса ТИ = 1 изменения состояния входов J и К
могут оказать влияние на результирующее состояние триггера.
Однако эти изменения проявляются не сразу, как у других типов
триггеров, а после некоторой задержки, зависящей от постоянной
времени кратковременной памяти. Обычно эта память проекти-
руется так, чтобы накопление происходило быстрее, чем рассасы-
вание, поэтому изменение состояния входов со значения 0 на 1
распознается быстрее, чем изменение с 1 на 0.
С точки зрения асинхронного режима работы эти триггеры
имеют очень важное свойство. Если во время действия ТИ=1
сигналы на входах J и К изменятся на значения /К=00, то после
действия тактового импульса состояние триггера не изменится. •
Синхронные JK-триггеры, управляемые одним фронтом
тактового импульса
Схема на рис. 6.61 состоит из элементов И-НЕ и реагирует на
изменение тактового импульса со значения ТИ = 0 на ТИ = 1. Пря-
мые (асинхронные) входы Rd и Sd оказывают влияние только на
состояние выходной памяти. Из функциональной карты на
рис. 6.61 ясно, что блокирование входов во время действия такто-
вого импульса ТИ = 1 недостаточно эффективно. При состоянии
входов /К =00 или //<=01 состояние выхода Q=0 может изме-
ниться при положительном изменении на входе J, а при состоянии
218
JK ти=о , тиЧ , .ти-о , тич .
у,у, 00 01 11 10\Ю 11 01 00\00 01 11 W 10 11 01 00
иякигпишЕававаЕД !
Ml
ИаЕЯЕаЕЕЗЕЯ^ЙЙЙЭ II ISS3 aaiiii
iwmbi
Я!ЗгаЕЗЕЯ&ме<Е1|
Б0
па
ООО
001
011
010
110
.111
101 |/я|т|
100\th\ih\
дни ПЧтгт
1»=й+у(У?_ _
У^ум&ти+уз
ф Г3=У1^+т^Уг
0111011 \0m0l1 \01m0t0\011\\
Рис. 6.61. а) Синхронный JK-триггер, управляемый одним фронтом тактового
импульса; б) карта функций Y,, У2> Уз И карта переходов
JK = 11 или JK =10 состояние выхода Q = 1 может быть изменено
положительным изменением на входе К. Этот факт должен быть
учтен при использовании триггера в счетчиках и других схемах.
Рис. 6.62. а) Синхронный JK-триггер, нечувствительный
к помехам; б) карта функций Yt, Уг, Уз и карта пере-
ходов
219
выход Q. Поэтому триггер почти
Рис. 6.63. Упрощенная схема синхрон-
ного //(-триггера, имеющего те же
свойства, что и триггер на рнс. 6.62
//(-триггер на рис. 6.64 также
Этого недостатка лишен /K-триггер на рис. 6.62, состоящий из •
элементов ИЛИ-HE. Как вытекает из функциональной карты на
рис. 6.62, сигналы на входах / и К могут изменяться не только
.при ТИ = 0, но и при ТИ='1 и не оказывают при этом влияния‘на
нечувствителен к внешним по-
мехам, которые могут воздей-
ствовать только в течение
очень короткого времени, соот-
ветствующего изменению так-
тового импульса со значения
ТИ=0 на ТИ=И. По этой же
причине триггер пригоден для
асинхронной работы. Напри-
мер, асинхронные счетчики на
этих триггерах можно состав-
лять, используя те же система-
тические методы, что и для
синхронных счетчиков. JK-
триггер на рис. 6.63, имеющий
упрощенное исполнение, обла-
дает теми же свойствами.
реагирует на изменение такто-
вого импульса с ТИ = 0 на ТИ=1. Асинхронными входами Rd и Sd
триггер может быть установлен в нужное исходное состояние
только при ТИ = 0. При<5д = 0 и/?д=1 будет Q — 1; при Sd=1 и Rd=
— О будет Q = 0. Если оба входа активны одновременно, т. е. Sd=0,
Re=0, то оба выхода триггера перейдут в состояние 0. То же са-
мое справедливо, если активен вход Rd или Sd при ТИ=4. Боль-
шое число входов обеспечивает многостороннее использование
триггера с минимальным количеством добавочных цепей. На вы-
ходах входных конъюнкторов активные (сигналы могут появиться
только тогда, когда /1=1, /2=1, /* = 0, Ki = l, 7<2=!t К*=0. Из
'функциональной карты на рис. 6.64 вытекает, что триггер имеет
«совершенное‘блокирование входов при ТИ=1. При ТИ=0 изме-
нение состояния входов / и К может оказать влияние на внутрен-
нее состояние триггера, однако состояние его выходов не изме-
нится.
В представленных схемах входы / и К должны блокировать-
ся перед изменением состояния выходов триггеров.
'Синхронные //-триггеры
Эти триггеры тоже могут управляться двумя фронтами или
•одним фронтом тактового импульса.
В интегральной технике создаются только //-триггеры, управ-
ляемые одним фронтом. На рис. 6.65 представлена схема //-триг-
гера на базовых элементах ИЛИ-HE. Его работа понятна из
'функциональной карты на рис. 6.65. У данного триггера состоя-
ло
Рис. 6.64. а} Синхрон-
ный JK-триггер, упра-
вляемый одним фрон-
том тактового импуль-
са с инверсными и
неинверсными входа-
ми УК; б) карта функ-
ций У], Yz, Уз и карта
переходов
£
уЗК I I
01 П 11 О! оо\оо О! 11 ю\ю 11 01 DD
у^чОз ————————————————
ООО
001
011
VfO
110
111
101
100
011
011
010
111
101
111
011
011
010
ж
ж
100
100
110
001
0D0
ООО
100
100
по'
001
ООО
ООО
111
101
111
111
101
ООО
011
101
111
111
101
ООО
9)
010
100
111
///
///.
ою
ою
~юо
///
111
111
010
011
101
<@)
111
Y,YZY3; ;K=KtKtK*
S)
ТИ
- Гг 1 у
о
У1У2У3''
ООО
001
011
010
110
111
101
100
ТИ=0 ! 777=7 ( ТИ=О ] 777=7
О 1 \ 1 О \ О 1 \ 1 о
010 001 (^0) г л
101 101 100 100 А
010 010 ООО ООО 1 /
ООО ООО
010 010 ООО ООО
010 010 ООО ООО
и 100 100
110 101
5)
Рис. 6.65. а) Синхронный £>-триггер, управляемый одним фронтом тактового
импульса; б) карта функций У1, Yz, Уз и карта переходов
ние выходной памяти может быть установлено асинхронными
входами и Rd только при-ТИ = 1.
На рис. 6.66 показана схема на элементах И-НЕ. Триггер реа-
гирует на положительное изменение тактового импульса с уровня
Рис. 6.66. а) Синхронный D-триггер, управляемый одним фронтом тактового
импульса; б) карта функций Yt, Y2, Y3 и карта переходов
/ 'z ‘з
S)
ТИ — 0 на ТИ = 1, и действие асинхронных входов RD и SD не за-
висит от входов ТИ и D. Принцип действия триггера ясен из функ-
циональной карты на рис. 6.666.
ПОЛНЫЕ ФУНКЦИОНАЛЬНЫЕ КАРТЫ СИНХРОННЫХ ТРИГГЕРОВ
Анализируя синхронные триггеры в предыдущих параграфах, мы
рассматривали только влияние изменений подготовительных уп-
равляющих входов. В анализ могут быть включены и функции
непосредственных входов Rd и Sd, которыми триггер устанавлива-
ется в требуемое исходное состояние.
На рис. 6.67 повторена схема триггера с рис. 6.64, управля-
емого одним фронтом тактового импульса. Анализируем схему
так же, как раньше, но обратим внимание, что у входов Rd и Sd
предполагается отрицательная логика. Алгебраическое выраже-
ние функций У1 и Y2 в зависимости от входов J, R, TH, SD и Rd
определить легко. На соответствующие места карты на рис. 6.67-
записываются согласно алгебраическим выражениям функций
У1 и У2 значения 1, а остальные места заполняются нулями; ус-
тойчивые состояния триггера отмечаются кружками. В качестве
примера стрелками обозначены изменения состояния триггера при
R=S = 0, J = R=l в зависимости от изменений состояния входа
ТИ. Очевидно, что триггер реагирует на изменение тактового им-
пульса с ТИ = 0 на ТИ=1. Подобным же образом карта позволя-
ет определить свойства триггера в зависимости от других, произ-
вольных состояний входов.
YrKj> *SB 7»]_
Yfb n(ytK*!hJ)^B RB (угК-у,у2) *SBTHy2K*SBRB ТИу, +у,уг (frTIMIfj)
Рис. 6.67. а) Схема триггера на рис. 6.64; б) полная
карта функций У1, У2 в зависимости от всех управляю-
щих входов I, К, ТИ, Pd, Sd
На рис. 6.68 приведен пример анализа триггера на рис. 6.54.
Из примера, обозначенного в карте на рис. 6.686 стрелками, сле-
дует, что выход данного триггера реагирует на изменение тактово-
го импульса с ТИ=1 на ТИ=0.
223
\=кв^2ТИ^Л^Уг < У^ТИ>™У11
Puc. 6.68. а) Схема триггера на рис. 6.54; б) полная
карта функций У1, У2 в зависимости от всех управ-
ляющих входов J, К, ТИ, iRd, Sd
УСЛОВНЫЕ ОБОЗНАЧЕНИЯ СИНХРОННЫХ ТРИГГЕРОВ
При использовании различных типов синхронных триггеров в
одной системе целесообразно различать их символически не толь-
до по функциям подготовительных входов, но и по реакции триг-
гера на тактовые импульсы. Примеры таких условных обозначе-
ний приведены на рис.’ 6.69. Обозначение входа тактовых им-
пульсов на рис. 6.69 справедливо для триггеров, управляемых од-
224
TH— > TH —• >
ТИ---] ТИ —О ]
Актибный фронт Активный фронт
Активный, фронт Активный фронт
H^S а) В^н
Рис. 6.69. Условные обозначения синхронных триггеров:
а) управляемых одним фронтом тактового импульса; б) двумя фронта-
ми тактового импульса
ним фронтом, а на рис. 6.696 — для триггеров, управляемых
двумя фронтами. Конъюнктивные и дизъюнктивные функции под-
готовительных входов можно выразить с помощью обычно исполь-
зуемых символов внутри самого символа триггера.
Быстродействие последовательностных систем на триггерах
Быстродействие последовательностной системы на триггерах за-
висит не только от быстродействия самих триггеров. В принципе,
на быстродействие системы оказывают влияние следующие фак-
торы.
Организация системы. Различают системы параллельные, пос-
ледовательно-параллельные и последовательные. Наиболее быст-
родействующие системы — параллельные, наименее — последова-
тельные, чаще всего используются последовательно-параллельные
системы.
Способ управления. В зависимости от способа управления сис-
темы делятся на синхронные, асинхронные и комбинированные, в
которых некоторые блоки работают синхронно, а другие — асин-
хронно. Асинхронные системы обладают большим быстродействи-
ем, но их реализация более сложная, а работа менее наглядна,
чем у синхронных систем.
Задержка сигналов в базовых схемах. Этот фактор имеет наи-
большее влияние на быстродействие системы, однако он зависит
от множества других факторов. На величину задержки влияют:
разветвление входов и выходов, колебания температуры и напря-
жения питания и прежде всего емкостные нагрузки входов и вы-
ходов. Кроме собственных емкостей используемых базовых эле-
ментов, должны быть учтены емкости печатных соединений и всех
остальных подключенных проводников.
Задержка сигналов на соединительных линиях '
С точки зрения ограничения быстродействия системы за счет
задержки сигнала нельзя считать первостепенным фактором, на-
пример, максимальную частоту тактовых импульсов, специфици-
рованную для триггеров соответствующей серии цифровых эле-
ментов. У логических схем должно быть достаточно времени для
завершения требуемых операций до того, как под действием так-
o’oq 225
товых импульсов результаты этих операций будут записаны в
триггера
Наглядный пример приведен на рис. 6.70. Допустим, что на
триггер А воздействует отрицательное изменение тактового им-
пульса ТИ и после задержки Di на выходе -Q появляется сигнал 1.
Рис. 6.70. Задержка сигнала в
последовательной системе:
1 — триггер; 2 — комбинационная
логическая схема; 3 — информация
от других логических схем
После задержки D2 этот сигнал появляется на входе логииес-
кой схемы ЛСь Сигнал на выходе этой схемы появится с задерж-
кой £>з и т. д. Сигнал проходит далее по проводам, через логичес-
кие схемы, усилители и т. п. до следующего триггера В. Через оп-
ределенное время Z>7, в течение которого информация должна
быть на управляющих входах триггера, появится новая информа-
ция, причем с задержкой D6. Ясно, что интервал времени между
отрицательными изменениями двух следующих друг за другом
тактовых импульсов не должен быть короче, чем полная задерж-
ка D=Di +D2+D3+D4+D5+D6+D7. Поэтому максимально допус-
тимая частота тактовых импульсов равна f=l/D и не имеет не-
посредственного отношения к максимальной частоте переключе-
ния самого триггера.
Условия правильной работы триггеров
Рассмотрим схему на рис. 6.71а с передачей информации с
выхода триггера А на входы триггера В. Предположим, что это
//(-триггеры, работающие на принципе главной и вспомогатель-
ной памяти, выход которых изменяется под действием отрица-
тельного изменения тактового1 импульса.
Используя временную диаграмму на рис. 6.71, рассмотрим те-
перь принцип работы схемы. В момент времени to, в начале так-
тового импульса, управляющие входы триггера А находятся в сос-
тоянии Ja=Ka=A, триггера В—Jb — Q', Лв=1. В момент ti такто-
вый импульс заканчивается, а в момент t2 с определенной за-
держкой состояние выхода триггера А меняется на значение Qa —
= 1. После некоторой задержки в логической схеме в момент t3
изменится состояние входа /в триггера В на значение JB=1. С
точки зрения непосредственного воздействия фронта и спада так-
226
Рис. 6.71. а) Пример схемы с передачей Рис. 6.72. а) Синхронный /К-триг-
информации с выхода триггера А на вход гер; б) временные диаграммы раз-
триггера В; б, в, г) влияние частоты так- личных рабочих условий
товых импульсов на работу схемы
тового импульса на состояние выхода триггера А можно считать
фронт импульса в момент to пассивным, а его спад в момент Л —
активным. Из временной диаграммы очевидно, что состояние вхо-
да JB триггера В может измениться только в интервале времени,
следующем за фронтом или спадом тактового импульса. Соглас-
но временной диаграмме на рис. 6.716 в момент ts состояние вхо-
да JB имеет уже новое установившееся значение и только в мо-
мент /4 появится пассивный фронт следующего тактового им-
пульса.
При одинаковой длительности тактовых импульсов и одинако-
вых задержек, как это имеет место на рис. 6.716, с увеличением
частоты тактовых импульсов сокращается интервал между ts и /4.
Диаграмма на рис. 6.71е соответствует случаю, когда ts—tt. Даль-
нейшему повышению частотны тактовых импульсов соответствует
рис. 6.71г, из которого следует, что состояние входа ]в изменится
уже во время действия тактового импульса ТИ=1. Влияние это-
го изменения на требуемое состояние выхода после * активного
фронта тактового импульса можно оценить по функциональной
карте используемого типа триггера.
Предположим, что был использован триггер на рис. 6.72,
функциональная карта которого ..была представлена на рис. 6.49.
8* 22?
Из карты видно, что при Q = 0 и изменении сигналов на входах
во время действия тактового импульса ТИ = 1 со значений JK. =
= 01 на JK. = 11 выход триггера после воздействия активного фрон-
та импульса переключится в состояние Q = 1. Из карты также сле-
дует, что триггер переключится в то же состояние и при изменении
сигналов на значение 1К =11 перед пассивным фронтом тактового
импульса, т. е. очевидно, что в рассматриваемом случае выход Q =
= 1 правилен и после изменения сигнала на входе I со значения
J = 0 на J = 1 во время действия тактового импульса ТИ = '1. Соот-
ветствующие изменения, происходящие в триггере, наглядно пока-
заны на диаграмме рис. 6.726.
Обратим внимание на влияние других возможных изменений
сигналов на входах J и 7(. В момент t6 на рис. 6.726 сигнал на
входе К изменяется со значения 1 на 0 тоже во время действия
тактового импульса. Если это изменение произойдет до прихода
пассивного фронта тактового импульса, то согласно функциональ-
ной карте на рис. 6.49 следует, что после воздействия активного
фронта импульса триггер не переключится и выход остается Q=l.
Результатом такого изменения ТИ=1 является переключение вы-
хода после воздействия активного фронта в состоянии Q=0, т. е.
в этом случае состояние выхода неправильное.
В момент t% на рис. 6.726 показано временное изменение сиг-
нала на входе J. На практике это могут быть, например, помеха,
наведенная другими проводниками, неправильный выходной сиг-
нал логической схемы и т. п. Если эта помеха появится перед пас-
сивным фронтом тактового импульса, то она не окажет влияния
на состояние выхода Q после воздействия активного фронта. Од-
нако в рассматриваемом случае переходное изменение на входе
J записывается в главной памяти и после воздействия активного
фронта выход переключается в неправильное состояние Q=l.
Из представленных примеров ясно, что для обеспечения пра-
вильной работы триггера в соответствии с характеристической
таблицей необходимо, чтобы состояние входов менялось только в
интервале времени между активным фронтом тактового импульса
и пассивным фронтом следующего тактового импульса. Этому
соответствует интервал ti — tt на рис. 6.71. Но тем не менее во
время действия тактовых импульсов могут иметь место сигналы,
возникающие под действием неожиданных или случайных факто-
ров. Возможность появления таких изменений -во время действия
тактовых импульсов нельзя полностью исключить, но можно огра-
ничить, используя тактовые импульсы с минимальной длитель-
ностью. Эти требования можно несколько смягчить путем тща-
тельного анализа всей последовательностной схемы с учетом воз-
можности появления изменений, вызывающих ложную реакцию
триггера при ТИ=1.
При использовании других //(-триггеров результаты измене-
ний могут быть совершенно другими. Рассмотрим, например,
J/C-триггер на рис. 6.55а и рабочие условия, как в предыдущем
примере. Если сигнал на входе J в момент t3 изменится на значе-
ние 7=1, то выход триггера после воздействия активного фронта
будет находиться в правильном состоянии: Q=l. Если теперь из-
менится сигнал на входе К на значение 0, то состояние выхода
Q=1 после активного фронта не изменится. Но если такое же из-
менение будет иметь место при ТИ=1, то выход триггера изме-
нит свое значение на Q = 0 еще во время действия тактового им-
пульса ТИ=1, а после воздействия активного фронта выход опять
переключится в правильное состояние: Q=l. Таким образом, хотя
результатом изменения сигнала на входе /( является правильный
выход Q=1 после активного фронта, но одновременно на выходе
Q имеет место нежелательный переходный сигнал, продолжитель-
ность которого равна интервалу времени между изменением на
входе К и активным фронтом тактового импульса. Если предпо-
ложить, что JK = 00, Q = 0 и что на входе J при ТИ = 4 имеется
кратковременный сигнал, то после воздействия активного фронта
выход переключится в неправильное состояние Q = l, так же как
у триггера на рис. 6.72а. Значит, у //(-триггера этого типа на вы-
ходе могут появиться неправильные переходные сигналы.
Триггер на рис. 6.56, управляемый отрицательными тактовыми
импульсами, обладает почти такими же свойствами, как триггер
на рис. 6.72а. С точки зрения нежелательных изменений на вхо-
дах J и К длительность отрицательного тактового импульса дол-
жна быть как можно меньше.
Все схемы //(-триггеров с главной и вспомогательной памятью
имеют одну общую особенность. Если выход находится в состоя-
нии Q=l, то не имеет значения, как изменяются сигналы на вхо-
де / при ТИ = 0 или ТИ=1; то же самое можно сказать об изме-
нениях на входе К, если выход Q=0. Временные изменения сиг-
налов при ТИ=1 не оказывают влияния, если их длительность
меньше времени, необходимого для. записи их в триггеры. Отсю-
да следует, что необходимо знать два отрезка времени установ-
ки сигнала.
Активное время установки сигнала. Это минимальное время,
в течение которого на управляющем входе во время действия так-
тового импульса должен быть сигнал 1, чтобы триггер реагиро-
вал на входную информацию.
Пассивное время установки сигнала. Это максимально допус-
тимое время, в течение которого на управляющем входе во время
действия тактового импульса может быть сигнал 1, чтобы триггер .
не реагировал на этот сигнал.
Большим преимуществом триггеров с главной и вспомогатель-
ной памятью является сравнительно небольшая зависимость их
работы от формы и длительности фронтов тактовых импульсов.
Для обеспечения правильной работы триггеров, управляемых
одним фронтом, сигналы на управляющих входах должны быть
стабильны в течение определенного времени перед появлением ак-
тивного фронта тактового импульса и их состояние не должно из-
меняться в течение определенного времени после активного фрон-
229
та импульса. Изменение управляющих сигналов в эти отрезки
времени может оказать неправильное влияние на работу триг-
гера.
Влияние взаимного временного сдвига тактовых импульсов
Б синхронных системах в идеальном случае каждый тактовый
импульс должен быть на входах соответствующих цепей в один
и тот же момент времени. Однако в системах с большим быстро-
действием под влиянием различных факторов тактовые импуль-
сы могут быть 'Сдвинуты друг относительно друга, в результате че-
го при управлении цепей возникают критические состояния и за-
пись в триггеры неправильной информации.
Взаимный сдвиг во времени тактовых импульсов возникает
при их распространении по линиям разной длины между генера-
тором импульсов и управляемыми цепями; большое влияние ока-
зывают различные задержки отдельных ветвей распределителя
тактовых импульсов, прежде всего разное число усилителей и ло-
гических уровней и разброс значений задержек используемых
схем.
Рис. 6.73. Влияние взаимного временного
сдвига тактовых импульсов:
а) упрощенная схема с задержкой D
между выходом триггера А и входом триг-
гера В; б) рабочие условия при наличии
большой задержки D; в) при малой за-
держке D
Допустим, что имеется
схема на рис. 6.73а с тригге-
ром А, управляемым такто-
выми импульсами ТИ1, и с
триггером В, управляемым
тактовыми импульсами ТИ2.
Тактовые импульсы ТИ4 и
ТИ2 поступают от одного ис-
точника тактовых импуль-
сов, однако под действием
различных факторов на вхо-
дах обоих триггеров они по-
являются не в один и тот же
момент времени, а со сдви-
гом ДТИ. Выход триггера А
изменяется после каждого
активного фронта тактового
импульса, и эти изменения с
запаздыванием D появляют-
ся на входах J и триггера
В, выход которого изменит-
ся под действием активного
фронта тактового импульса
только, если 7=Л=1.
Диаграмма на рис. 6.736
показывает режим работы
при большой задержке D.
Даже в этом случае большо-
го взаимного сдвига такто-
230
вых импульсов ТИ1 и ТИ2 триггер В работает правильно, так как
из-за большой задержки D информация /В=/СВ=1 записывается
только при активном фронте второго тактового импульса. В данном
случае условие правильного синхронного режима работы выпол-
нено.
Во временной диаграмме на рис. 6.73в предполагается очень
маленькая задержка D. В результате изменение сигнала на вхо-
дах триггера В происходит еще во время действия первого, сдви-
нутого во времени импульса ТИ2. Как уже отмечалось ранее, это
изменение может быть зарегистрировано, и после активного фрон-
та тактового импульса неправильно изменится состояние выхо-
да триггера В. Из диаграммы видно, что сигналы на входах триг-
гера В изменяются и во время действия следующих импульсов
ТИ2. Поэтому состояние выхода триггера В может измениться со-
вершенно хаотически в зависимости от того, происходят ли Изме-
нения в положительном или отрицательном направлении и в ка-
кой мере успевает на них реагировать данный триггер.
Для обеспечения правильной работы должно выполняться усло-
вие
ДТИ< ^Зд.1мин+^мин+ ty.KHH ’
^зд.1 мин — это минимальная задержка, после которой выход Q
триггера под действием активного фронта тактового импульса ус-
тановится на значении 1; Дмин — минимальная задержка в логи-
ческой схеме между двумя триггерами; £у.Мин. —- минимальное
время, в течение которого перед приходом активного фронта так-
тового импульса информация должна быть на управляющих вхо-
дах, чтобы триггер мог на эту информацию реагировать. Очевид-
но, что при большой задержке D проблема сдвига ДТП исключа-
ется и она также не имеет места при сдвиге в направлении, про-
тивоположном показанному на рис. 6.73. В схемах с одним нап-
равлением потока информацйи можно сделать так, чтобы сдвиг
ДТП был противоположен направлению потока информации. Это
можно осуществить с помощью добавочных задержек или соот-
ветствующего направления линий передачи.
Временной сдвиг тактовых импульсов может быть в значи-
тельной мере изменен за счет уменьшения задержки самого длин-
ного тракта, по которому проходят тактовые импульсы. Этого
можно достичь соответствующим размещением генератора такто-
вых импульсов, соответствующим распределением тактовых им-
пульсов и размещением менее критических элементов в удален-
ных блоках системы.
Влияние временного сдвига ДТП может быть исключено или
ограничено, в принципе, четырьмя способами: .
1. Использованием триггеров, не чувствительных к сдвигу
ДТИ. Это триггеры с блокированием управляющих входов при
ТИ = 1.
2. Увеличением задержки линий, по которым подаются такто-
вые импульсы к ближайшим логическим схемам. Реализация воз-
можна путем использования более длинной линии, ведущей к со-
ответствующим элементам не прямо, а путем использования ли-
ний передачи с меньшей скоростью распространения сигнала и с
несогласованным сопротивлением. Большая задержка может быть
также получена за счет большего числа каскадов мощных схем в
соответствующей ветви главного генератора тактовых импульсов,
емкостной нагрузки выходов ч менее быстродействующих схем в
соответствующей ветви, ведущей к близким логическим элемен-
там. Эта последняя возможность реализуется проще всего, если в
системе используются интегральные схемы с различным быстро-
действием или смешанные схемы.
3. Увеличением задержки в линиях, используемых для пере-
дачи информации между близкими и оконечными логическими
блоками системы. Это можно реализовать таким же образом, как
и в случае б, а кроме того, путем использования в близких ло-
гических схемах элементов с меньшим быстродействием.
4. Уменьшением задержки в линиях, подводящих тактовые им-
пульсы к оконечным блокам системы. Реализацию обеспечивают
методы, противоположные б и в. В соответствующих ветвях глав-
ного генератора должны быть использованы самые быстродейст-
вующие схемы, далее необходимы непосредственная и с малой
задержкой передача сигналов с помощью линий с большой ско-
ростью распространения и точное согласование сопротивлений,
которое ограничивает отражение сигналов.
Разветвление выходов источника тактовых импульсов должно
быть радиального типа с прямым соединением каждого выхода с
соответствующими элементами. Все радиальные линии должны
быть тщательно согласованы, это обеспечит минимальную, точ-
но определенную задержку. Последовательное подключение схем
к одной линии может быть использовано только в небольших сис-
темах. Выходная логическая схема главного источника тактовых
импульсов должна иметь минимальное число уровней, что связа-
,но с производственным разбросом величины задержки отдельных
схем.
При достаточно малых размерах системы все эти проблемы
не так сложны, так как разница задержек в линиях передачи не-
велика и основное значение имеют только разные задержки в ло-
гических схемах и в разветвлениях источника тактовых импуль-
сов.
Асинхронный режим работы синхронных триггеров
В ассинхронном режиме вход ТИ синхронного триггера может
управляться с выходов других триггеров. Разницу между син-
хронным и асинхронным режимами работы наглядно показыва-
ют схемы на рис. 6.74. В схеме на рис. 6.74а тактовыми импуль-.
сами управляются оба триггера одновременно. В другой схеме,
на рис. 6.746, тактовыми импульсами управляется первый триг-
гер, а работа второго триггера зависит от изменений сигнала на
выходе Q первого триггера. Если на входе ТИ второго триггера
имеется Сигнал, соответствующий тактовому импульсу, и если во
время его действия изменяются сигна-
лы на входах 7 и К, то реакция выхо-
да Q может быть самой разнообразной
в зависимости от схемы триггера. Как
было показано ранее, в принципе воз-
можны три способа работы при нали-
чии на входе ТИ сигнала, соответству-
ющего тактовому импульсу:
1. Изменение сигналов на входах J
и К. окажет непосредственное влияние
на состояние выхода триггера. Пример
схемы триггера, который может рабо-
тать таким образом, приведен на
В)
Рис. 6.74. а) Синхронный ре-
жим работы синхронных триг-
геров; б) асинхронный режим
рис. 6.55.
2. Изменения на входах J и К
не оказывают непосредственно-
го влияния на выход триггера, а проявят себя только после та-
кого изменения сигнала на входе ТИ, которое соответствует ак-
тивному фронту тактового импульса. Такими свойствами облада-
ет, например, триггер на рис. 6.49а.
3. Изменения на входах J и К не имеют ни прямого, ни кос-
венного влияния на состояние выхода. Эти свойства имеют триг-
геры с блокированием входов во время действия на входе ТИ
сигнала, соответствующего тактовому импульсу.
Представленные способы работы относятся, конечно, не только
к //(-триггерам, но и к-триггерам типов RS, DV, S и др.
С точки зрения асинхронного режима наиболее наглядно ис-
пользование триггера, обладающего свойствами, перечисленными
в п. 1. У триггеров, имеющих свойства, перечисленные в пп. 1, 2,
нужно всегда учитывать влияние возможных изменений сигна-
лов, если на входе ТИ имеется сигнал, соответствующий тактово-
му импульсу.
6.3. ПРИНЦИП АНАЛИЗА И СИНТЕЗА
ПРОСТЫХ ПОСЛЕДОВАТЕЛЬНОСТНЫХ СХЕМ
Составление последовательностных систем оказывается простым
и наглядным при использовании синхронных триггеров, работу ко-
торых можно легко программировать в зависимости от управля-
ющих входов. Анализ и синтез схемы на триггерах сравнительно
просты.
Последовательность анализа такова:
а) на основе данной схемы составляют алгебраические логи-
ческие выражения, которыми определяется работа отдельных
управляющих входов используемых типов триггеров;
233
б) для каждого триггера составляют так называемую прог-
раммную карту, в которую записываются функции соответствую-
щих управляющих входов;
в) на основе программной таблицы данного типа триггера из
программных карт для каждого типа триггеров получают так
называемую карту .состояний, по которой определяются состояния
выхода триггера;
г) используя карты состояний всех триггеров, получают диаг-
рамму состояний всей схемы или таблицу состояний.
Такая последовательность очень выгодна не только для ана-
лиза незнакомых схем, но и для контроля схем, полученных син-
тезом.
Процесс синтеза схемы более трудоемок, причем сложность
результирующей схемы зависит от используемого типа триггера
и соответствия внутренних переменных.
Последовательность синтеза такова:
а) на основе словесной формулировки данной проблемы сос-
тавляют примитивную диаграмму состояний или примитивную
таблицу состояний;
б) определяют, не являются ли некоторые состояния эквива-
лентными, и избыточные состояния исключают;
в) составляют сокращенную диаграмму состояний и сокращен-
ную таблицу состояний. Каждому состоянию соответствует одна
строчка сокращенной таблицы. .В каждой строчке содержатся
состояние последовательностной схемы в данный момент, следую-
щее состояние и требуемое состояние выхода;
г) выбирают подходящий код для внутренних переменных. В.
синхронных последовательностных схемах это может быть лю-
бой код. без учета возможности одновременного изменения не-
скольких переменных. Сложность полученной схемы зависит от
выбранной последовательности внутренних переменных. И хотя
существуют методы, облегчающие минимизацию последователь-
ностных схем, выбор подходящих последовательностей внутрен-
них переменных в значительной мере зависит от опыта. Однако'
во многих случаях соответствие внутренних переменных опреде-
лено данной проблемой или требуемой функцией схемы;
д) выбирают подходящий тип триггера, например J/С и
т. п. Выбор типа триггера зависит, естественно, не столько от ло-
гической функции, но и от других факторов, таких, как быстро-
действие, цена и т. п.;
е) составляют карты состояний;
ж) на основе карт состояний и программных таблиц выбранных
триггеров для каждого .из них составляется программная карта
управляющих входов;
з) из программных карт определяют алгебраические логические
соотношения, выражающие функции управляющих входов каждого
триггера;
и) рисуют результирующую схему.
234
Примеры анализа приведены на рис. 6.75. При анализе после-
довательностной схемы на рис. 6.75а определяются сначала алге-
вс АВ
ABB АВС
ЗдКа _ ВвКЕ _ Ос Ос Tp/ip
J^BC+D-, KA = 1; JB =AD; BB =A+B;JC-ABB ; Kc = AB+BjJjf=ABC;Bg=A *B*C
S)
00 01 11 10 00 01 11 10 00 01. 11 10 00 01 11 10
1 1 0 0 0 1 0 1 0 0 1 0 0.. 0 0 0
1 0 0 0 0 0 - 0 0 0 0 0 0 1 0~ 0 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 1 0 0 0 1 0 1 1 1 0 1 0 0 1 0
Puc. 6.75. а) Анализируемая схема; б) программные карты входов I,
-К', в) характеристическая таблица JK-триггера; г) карты состояний;
в) диаграмма состояний
235
браические выражения, соответствующие входам J и К, отдельных
//(-триггеров. На их основе составляются программные карты
JaKa, JbKb, JcKc, JdKd на рис. 6.756. Пользуясь этими картами и
таблицей //(-триггера на рис. 6.75в, составляют карты состояний
триггеров А, В, С, D на рис. 6.75г. Последовательность действий
проста. Из таблицы на рис. 6.75в следует, что при значениях //(=01
Qn+i = 0, а при //( =10 Qn+i = 1. Поэтому в те места карт состояний
на рис. 6.75г, которые соответствуют местам на программных кар-
тах (рис. 6.756) со значениями JK = 01, можно прямо написать 0.
Комбинации //( = 10 в программных картах не встречаются.
Следующие действия объясним на примере карты состояния А.
В поле ABCD = 0000 соответствующей программной карты —
J аКа = И, что означает изменение состояния. А так как состояние
А в данный момент равно 0, то должно быть A(n+1) = 1. Поэтому в
поле ABCD = 0000 карты состояния запишем 1. Полю ABCD =
= 0100 соответствует JaKa = 11, состояние в данный момент А =
= 0, поэтому А(п+1) =1 и т. д. В поле ABCD = 0000 — JbKb — 00,
из чего следует, что триггер не меняет своего состояния. А так как
В = 0, то в соответствующее поле карты состояния напишем 0
и т. д. Таким образом заполняется карта состояния на рис. 6.75г.
Из полных карт состояний теперь можно составить таблицу или
Диаграмму состояний (рис. 6.756). Результаты анализа показыва-
ют, что схема на рис. 6.75а—-это десятичный счетчик, который ра-
ботает в коде 8421 BCD с защитой против заблокированного со-
стояния. И если по какой-либо причине счетчик переключится в
одно из неиспользованных состояний 10—15, то, как это следует из
диаграммы состояния на рис. 6.756, последующим состоянием все-
гда будет исходное состояние 0.
6.4. СИНХРОННЫЕ СЧЕТЧИКИ
Нереверсивные счетчики
Синтез этих счетчиков очень прост. На рис. 6.76 представлена
диаграмма состояния счетчика, которая может содержать всего
16 состояний. Последовательность счета показана стрелками.
В таблице на рис. 6.766 показано состояние счетчика в данный мо-
мент t = п и его состояние в следующий момент t — п + 1 после
тактового импульса. Если в момент i = п счетчик находится в со-
стоянии 0, то в следующий момент t = п + 1 он должен находиться
в состоянии 1, и т. д.
Для записи 16 = 24 состояний необходимы четыре триггера с
выходами ABCD. Соответствие переменных отдельным состояниям
определено двоичным кодом 8421, в котором счетчик должен ра-
ботать. Диаграмма и таблица состояний были приведены в этом
простом примере только для большей наглядности. Ведь такие же
сведения дает несложная карта состояния на рис. 6.76в, являю-
щаяся основой дальнейшего синтеза.
Рис. 6.76. а) Диаграмма состояний счетчика с 46 состояниями;
6} таблица состояний; в) карта состояний
t = n t = n+1 t-n t=n+1
Состояние О С В А ПС В А
0 1 0 0 0 0 0 0 0 1
1 г 0 0 0 1 0 0 10
г 3 0 0 1 0 0 0 11
3 4 0 0 11 0 1 0 0
4 5 0 10 0 0 .1 0 1
5 6 0 10 1 0 110
6 7 0 110 0 111
1 В 0 111 10 0 0
8 9 10 0 0 10 0 1
9 10 10 0 1 1 0 1 0
ю 11 10 10 10 11
11 12 10 11 110 0
17 13 110 0 110 1
13. 74 110 1 1110
/4 15 1 1. 1 0. 1111
Ч - 16 1111 0 0 0 0
5)
Теперь все зависит от выбора типа триггера. На рис. 6.77а пред-
полагается, что используется //(-триггер. Первая карта совпадает
с картой на рис. 6.765 и отличается только обозначением направле-
ния переходов из одного состояния в следующее. Рассмотрим-, на-
пример, исходное состояние ABCD = 0000 в момент t = п. Следую-
щее состояние в момент t = п + 1 будет ABCD = 1000, т. е. изме-
нится только состояние А. Изменению со значения Ап = 0 на Ап+1 =
= 1 согласно программной таблице //(-триггера соответствуют со-
стояния входов JaKa = 10. Эти значения записываются в поле
ABCD = 0000 программной карты входов JaKa триггера А. Так
как В = С = D = 0 в моменты t = nnt=n+l, то в одинаковые
поля программных карт триггеров В, С, D записываются значения
00. При следующем изменении состояния счетчика cABCD= 1000 на
ABCD = Oil00 изменятся состояния А и В. Изменению со значения
Ап = 1 на Ап+1 = 0 соответствуют состояния входов IaKa = 0 1,
которые записываются в поле ABCD = 1000 программной карты
входов JaKa- Изменению со значения Вп = 0 на Bn+i — 1 соответ-
ствуют состояния входов /вКв = '1 0, которые записываются в поле
ABCD = 1000 программной карты входов JB, Кв и т. д. Таким же
образом записываются соответствующие значения J, К во все поля
программных карт триггеров А, В, С, D, а после минимизации мо-
гут быть получены результирующие алгебраические выражения,
определяющие логическую функцию входов /, К-
237
ПС
00
01
и
10
КА=1 КВ=А Кв=АВ Кв=АВС
Рис. 6.77. а) Карта переходов и программные карты входов 1, К;
б) счетчик с параллельным переносом; в) с последовательным пе-
реносом
Схема счетчика в базисе И-НЕ показана на рис. 6.776. Сиг-
налы на входах J и К должны быть стабильны достаточно долгое
время перед появлением активного фронта тактового импульса.
Счетчик использует так называемый параллельный перенос инфор-
мации на входы 7 и К, при котором задержка информации зависит
только от задержки схем, управляющих соответствующими входа-
ми. На рис. 6 77в представлен еще один вариант счетчика с после-
довательным переносом. Информация на входах JсКс имеет такую
же задержку, как в схеме на рис. 6.776, а вот информация на вхо-
дах Jd> Kd имеет в 2 раза большую задержку.
Общая схема счетчиков обоих типов для случая п каскадов по-
казана на рис. 6.78. Преимуществом схемы на рис. 6.78а является
большое быстродействие, а недостатком — линейно возрастающее
с числом каскадов п число входов логических элементов. В схеме
238
Л?
10
00
01
11
10
Рис. 6.78. а) Общая
схема п-каскадного
счетчика с параллель-
ным переносом; б) с
последовательным пе-
реносом
00 01 11 10 0001 11 10 00 0111 10 0001 11 10 00 01 11 10
’оФ\Ы\офУ/ф\оф
ФО^ОФ ОФ ОФ ОФ
ФО
ФО
Фо
JA=KA=1' “вТ7^ 7гкс=м 7v=KO=fiB^
&
Рис. 6.79. Синтез вычитающего счетчика с 16 состояниями:
а) карта переходов и программные карты входов J, К; б) счетчик с параллельным
переносом; в) с последовательным переносом
239
на рис. 6.786 все элементы идентичны, что представляет выгоду с
точки зрения реализации, однако с увеличением числа каскадов п
счетчика быстродействие его быстро падает, а большая задержка
последних каскадов счетчика может вызвать затруднения при де-
шифрации выходов.
Последоватёльность синтеза вычитания аналогична и представ-
лена картами на рис. 6.79ц. Схемы показаны на рис. 6.796, в, они
подобны схемам на рис. 6.786, в, но переменные, управляющие вхо-
дами I и К отдельных триггеров, имеют инверсные значения
Рис. 6.80. Примеры схем
счетчиков с коэффициен-
том пересчета, равным
16:
а), в) суммирующий
счетчик и его времен-
ная диаграмма; б), г)
вычитающий счетчик и
его временная диаграм-
ма
На рис. 6.80а, 6 приведены примеры практических схем сумми-
рующих и вычитающих счетчиков на /./(-триггерах, управляемых
одним фронтом, с внутренними конъюнктивными входами J и К.
Обратим внимание на доработку схемы, учитывающую управление
входами Jd и Kd, которые активны при сигнале 0. Если эти входы
не используются, то на них должен быть постоянно сигнал 0. На
240
неиспользуемых входах J и К, активных при сигнале 1 и не имею-
щих обозначения кружком, должен быть постоянно сигнал 1. Вре-
менная диаграмма схемы, изображенной на рис. 6.80а, показана на
рис. 6.80е, а вычитание (сложение в обратном направлении) пред-
ставляет диаграмма на рис. 6.80г. Активным фронтом тактовых им-
пульсов является их передний фронт, которому соответствует изме-
нение с 0 на 1.
На рис. 6.81а, б приведены примеры схем на триггерах, управ-
ляемых обоими фронтами тактовых импульсов, причем конъюнк-
тивные входы J и К активны только при сигнале 1. По сравнению
Рис. 6.81. Примеры схем
счетчиков с коэффи-
циентом пересчета 16:
а), в) суммирующий
счетчик и его временная
диаграмма; б), г) вычи-
тающий счетчик и его
временная диаграмма
со схемой на рис. 6.80 выходы реагируют на отрицательное изме-
нение тактовых импульсов со значения 1 на 0. Активным является
задний фронт тактовых импульсов
Нереверсивные счетчики с различными коэффициентами
пересчета
Все эти счетчики не полностью используют число возможных со-
стояний, определенное числом каскадов счетчика, иначе говоря, это
счетчики, имеющие п каскадов и коэффициент пересчета от 2П~4 4-
+il до 2П —1 при п>2. Например, для п = 4 можно составить счет-
чик с неполным использованием числа состояний 9—15. Неполное
число состояний называют модулем. Например, счетчик с модулем
13 после каждого тактового импульса последовательно регистри-
рует состояния 0—12. После состояния (12 весь цикл повторяется.
Синтез этих счетчиков производится так же, как было описано в
предыдущей главе.
Карты на рис. 6.82а представляют синтез суммирующего счет-
чика с модулем 11. Карта состояния аналогична карте на рис. 6.76в,
разница заключается только в том, что избыточным состоянием
10 00 01 11 Ю
00 01 11 10
ФО
ОФ
Оф
ОФ
Оф
ОФ
Оф
Оф
о
01
го
10
1
Ж 00 01 11 Л7 ДОСТ /7
01 юо7 oi^oo^o^ ¥о[Фо фо, о^ФорФ оф [7)g оф
11
10
Оф
СТ.
ОФ
ОФ
ОФ
фОфО
01
Sa=AB4B
Ва=А
8е=АВ
Rb=AB*BD
S)
Sr.-AOC
Кс=АВС
8в=АВС
Rd=BD
Рис. 6.82. Синтез сум-
мирующего счетчика,
имеющего 11 состоя-
ний: -
а) карта состояния и
программные
входов J,
граммиые
триггеров
карты
К; б) про-
карты PS-
№
о
1
&
]6
11—15 могут соответствовать любые значения X. Если предполо-
жить, что это тот же тип /Д-триггера; то значения входов J, К, со-
ответствующие состояниям 0—9 программных карт на рис. 6.82,
будут такими же, как и в картах на рис. 6.776, и поэтому их можно
переписать. Отличаются только значения входов J, К, относящиеся
к состоянию 10, после которого следует не состояние 11, а исходное
состояние счетчика — 0. Избыточные состояния X могут быть ис-
пользованы для минимизации алгебраических выражений входов
J, К. Для сравнения на рис. 6.836 приведены программные карты
такого же счетчика, но на триггерах типа iRS. Видно, что логика
этого счетчика значительно сложнее, чем логика счетика на IК-
триггерах. Пример ряда счетчиков до модуля М15 приведен
в табл. 6.3а—г. Здесь для полноты картины представлены и счетчи-
ки с модулем М2 и М8.
242
ИВА
а)
1 t = n t-n+1
0 В А В Е В Е В Е В Е
'0 0 0 1 1 1 7 О
0 7 6 5 4 3 2 1 ООО 1 1 1 1 1 0 7 О / 10 0 0 1 1 0 1 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 ООО 0 1 1 1 1 0 7 0 7 1 0 0 0 1 1 0 10 0 0 1 ООО 7 7 7 1 1 0 1 0 7 7 0 0 0 7 7 0 1 0 О 0 1 ООО 1 0 7 .7 1 0 1 0 7 7 О 0 0 7 7 0 7 0 0 0 7 ООО
В)
Рис. 6.83. а) Диаграм-
ма состояний счетчи-
ка с выбираемым мо-
дулем счета 8, 6, 4, 2;
б) таблица состояний;
в) карты переходов
ву
Таблица 6.3а. Ряд счетчиков до модуля М15
Таблица 6.36
Счетчики, коэффициент пересчета которых можно установить
в зависимости от внешних управляющих сигналов
В некоторых случаях желательно иметь счетчики, коэффициент
пересчета которых можно менять в зависимости от комбинации сиг-
налов на соответствующих управляющих входах. На рис. 6.83а по-
казана диаграмма состояний счетчика, имеющего максимально во-
семь состояний, т. е. он должен иметь три триггера с выходами
АВС. Если на управляющих входах имеется комбинация сигналов
DE= 11, то счетчик работает как вычитающий с модулем М8, причем
его состояния меняются в последовательности 0, 7, 6, 5, 4, 3, 2, 1, О,
244
Таблица 6.3в
7 и т. д. При DE =10 счетчик имеет модуль Мб и его состояния
меняются в последовательности 0, 5, 4, 3, 2, 1, 0, 5 и т.,д. При DE =
= 01 модуль счета равен 4 и последовательность состояний 0, 3, 2,
*1, 0, 3 и т. д. Последняя комбинация управляющих сигналов DE =
= 00 дает модуль счета М2, причем поочередно меняются состояния
0 и 1. Для наглядности на рис. 6.836 представлена таблица состоя-
ний, показывающая состояние переменных А, В, С в настоящий и
следующий моменты и содержащая для отдельных комбинаций
Таблица 6.3г
сигналов DE также и неиспользованные состояния. Первая карта
яа рис. 6.83б показывает изменения состояний счетчика, соответст-
вующие отдельным комбинациям сигналов DE. Неиспользованные
состояния отмечены крестиком, они позволяют упростить логиче-
скую схему счетчика. Из другой карты на рис. 6.83б следует, что
если счетчик находится в одном из неиспользованных состояний,
то его модуль счета соответствует данной комбинации сигналов DE.
Программные карты //(-триггеров приведены на рис. 6.84®,
результирующая‘схема показана на рис. 6.846. Логическая схема,
конечно,может быть упрощена за счет использования //(-триггеров
-с большим числом управляющих входов J, К или за счет использо-
вания логических схем другого типа.
246
Рис. 6.84. а) Программные карты входов I, К\ 6) схема счет-
чика, модуль счета которого можно менять
Реверсивные счетчики
Иногда очень выгодно иметь счетчики, которые в зависимости
от внешних управляющих сигналов могут работать в направлении
сложения или в направлении вычитания. На рис. 6.85 представлен
ВА
Х=1
DB 00 01 11 Ю 10 11 01 00
00
01
11
10
DC
00
01
11
10
ВА Х=0 Х=7 х=о х=/
00 01 11 ю. 10 11 01 00 00 01 11 10 10 11 01 DD
1Ф Ф1 Ф11ф 1ф Ф1 ф1 1ф 701 Оф ФО [07 ФФ \Ф1 /0' Оф
1ф Ф1 Ф11ф 1ф Ф1 Ф1 It 70 Оф ФО Ф1 ФФ Ф1 1ф Оф
1ф Ф1 Ф11ф 1ф ф1 Ф1 1ф <Ф оф фо Ф1 фо Ф1 1ф оф
1ф Ф1 Ф11ф 1ф Ф1 Ф1 1ф ж оф фо фо 10ZJ 7g Оф
Рис. 6:85. Карта пере-
ходов и программные
карты входов J, К ре-
версивного счетчика с
коэффициентом пересче-
та 16
00
01
11
10
ЪгКА=1 J^fAX+AX
п£ Х=0 Х=/ Х=0 Х=7
00 01 11 10 10 11 01 00\00 01 11 10 10 11 01 00
(70) оф Оф Оф Оф Оф Оф © ОФ Оф Оф Оф ОФ Оф Оф
Ф1 Фо ФО ФО фо Ф1 ФО ФО ОФ Оф Оф Оф оф ОФ Оф
Ф1 ФО ФО ФО фо Ф1 фО ФО фо фо фо фо фо и фо_ ФО
и Оф Оф оф и оф Оф фо ФО фо ФО ФО фо фо
JC=KC=ABX+AВХ JS=KD~ABCX+ABCX
247
Рис. 6.86. Примеры схем
реверсивных счетчиков с
коэффициентом пересче-
та 16:
а) с параллельным пе-
реносом; б), в) с после-
довательным переносом
синтез реверсивного счетчика на //(-триггерах. Его состояние из-
меняется при сигналах X = 1 в последовательности 0, 1, 2. 15,
О, а при сигналах X = 0 — в последовательности 0, 15, 14, 13, ...,
1, 0. В принципе это объединенные карты суммирующего и вычита-
ющего счетчиков, как это вытекает и из результирующих выраже-
ний входов / и К-
Примеры схем демонстрируются на рис. 6.86. На рис. 6.86а—
схема с параллельным переносом, и логическими схемами И-НЕ.
Достоинством схемы, является большое быстродействие, а недо-
статком— возрастающее с числом каскадов счетчика число входов
элементов И-НЕ и растущие требования к разветвлению выходов
триггеров. На рис. 6.866 показана схема с последовательным пере-
носом. Достоинство схемы заключается в использовании идентич-
ных логических схем после второго каскада. Однако этот счетчик
имеет меньшее быстродействие. Следующая схема на рис. 6.86е—
это счетчик с последовательным переносом и идентичными элемен-
тами И-НЕ, имеющими по два входа, но здесь должны быть исполь-
зованы инверторы.
Комбинация последовательного и параллельного переносов по-
зволяет получить компромиссные схемы счетчиков, обладающих
достаточно высоким быстродействием, причем могут быть исполь-
зованы элементы с меньшим числом входов, чем в схемах с парал-
лельным переносом. Схема такого счетчика показана на рис. 6.87а.
Вместо схем И-НЕ могут быть использованы другие логические эле-
248
менты. Схема в базисе ИЛИ-НЕ представлена на рис. 6.876. На
рис. 6.87в— схема так называемого гибридного счетчика, в кото-
ром тактовыми импульсами управляются только первые два каска-
да счетчика, а другие два работают асинхронно. Схема представ-
ляет компромисс между простотой асинхронных счетчиков, кото-
рые будут рассмотрены ниже, и быстродействием синхронных счет-
чиков.
Рис. 6.87., Примеры схем реверсивных счетчиков
с коэффициентом пересчета 16:
а), б) с последовательно-параллельным переносом;
в) гибридный счетчик
На рис. 6.88 приведен пример схемы счетчика на триггерах,
управляемых обоими-, фронтами тактовых импульсов. /?5-триггеры
работают в функции J, К. Счетчик может быть установлен в требуе-
мое состояние соответствующим использованием асинхронных уп-
равляющих входов R и S. Схемы на рис. 6.886, в также используют
последовательный перенос.
Логика и вся схема может быть значительно упрощена при ис-
пользовании триггеров с большим числом управляющих входов J,
К (рис. 6.89).
249
Рис. 6.88. Примеры схем реверсивных счетчиков с
коэффициентом пересчета 16. Последовательный
перенос
Десятичные счетчики
Благодаря широкому распространению и возможности исполь-
зования в логических субсистемах, эти счетчики обычно рассматри-
ваются как специальные. Они получены на основе обычных двоич-
Рис. 6.90. Примеры схем
десятичных суммирую-
щих счетчиков:
а) с последовательным
переносом; б), в) триг-
геры с большим числом
входов
А В С &
В)
A St о 00 01 11 W
0 0 X 5 9 1
0 1. X 7 X 3
11 0 8 X 4
1 0 X 6 X 2
а)
АВС В
00 01 11 10
0 0 0 X 6 0
0 1 2 X 8 X
11 3 5 9 X
10 1 X 7 X
Рис. 6.91 а) Десятичный суммирующий
бытком 3; б) в коде 2421
счетчик, работающий в коде с из-
251
ных счетчиков с 16 состояниями, шесть из которых должны быть
исключены. Выбор этих шести избыточных состояний зависит от
предполагаемого применения счетчика. В измерительной технике,
например, часто используется BCD код 4221, для некоторых целей
выгоден код с избытком 3, код 2421 и т. д. Однако десятичные счет-
чики чаще всего используют код BCD 8421, десять состояний ко-
торого имеют такие же весовые коэффициенты, как натуральный
двоичный код 8421, причем исключены последние шесть из 16 со-
стояний.
Основная схема десятичного счетчика, работающего в направ-
лении сложения, была представлена в табл. б.Зв вместе с соот-
Рис. 6.92. а) Десятичный суммирующий
счетчик, работающий в коде 1242; б) в
коде 1224
ветствующей картой переходов между состояниями. Примеры
схем приведены на рис. 6.90. Большое число входов J, К. позво-
ляет реализовать необходимую логическую схему прямо на вхо-
дах триггеров. На рис. 6.91а имеется схема десятичного счетчика
в коде с избытком 3, счетчик на рис. 6.916 использует код 2421.
Счетчик на рис. 6.92а работает в коде 1242, а на рис. 6.926 — в
коде 1224.
На рис. 6.93 показан синтез реверсивного десятичного счетчи-
ка, использующего код 8421 BCD. От синтеза счетчика с 16 со-
стояниями на рис. 6.86 он отличается только исключением шести
последних состояний, которые рассматриваются как избыточные
252
. Результирующая схе-
триггерами с простыми
и позволяют упростить логическую схему
ма с логическими элементами И-НЕ и
входами J, К показана на рис. 6.94.
М х=1
ВС
00
/7
10
JC=ABX+AW;KE =АВХ+АВХ; J^ABCX *АВСХ; /tfAX+АУ -
Рис. 6.93. Пример синтеза десятичного реверсивного
ечетчика
Рис. 6.94. Десятичный реверсивный счетчик
Упрощение схемы можно произвести за счет использования
триггеров с большим числом управляющих входов J, К- На рис.
6.95а — схема с логическими элементами И-НЕ, на рис. 6.956 — с
логическими элементами И/ИЛИ-НЕ.
253
Рис. 6.95. Примеры схем десятичных реверсивных счет-
чиков:
а) с логическими элементами И-НЕ; 6) с логическими
элементами И/ИЛИ-НЕ
Причины появления нежелательных импульсов
на дешифрированных выходах счетчика и методы их устранения
На дешифрированных выходах рассмотренных в предыдущих
главах счетчиков могут появляться импульсы очень короткой дли-
тельности, причем во время, когда соответствующие выходы дол-
жны быть в состоянии покоя. В низкоскоростных системах обыч-
но эти импульсы не оказывают непосредственного влияния на ра-
боту следующих цепей, подключенных к выходам дешифратора,
однако с увеличением быстродействия системы их значение воз-
растает. Так как длительность этих импульсов может достигать
нескольких десятков наносекунд, то в быстродействующих систе-
мах на интегральных цифровых схемах их нужно учитывать.
И даже если они не оказывают прямого влияния на работу сле-
дующих цепей, они увеличивают общий уровень помех в системе,
что, конечно, тоже нежелательно. Часто предполагается, что они
являются результатом воздействия внешних факторов. Но в дей-
ствительности их появление обусловлено работой самой схемы.
Рассмотрим, например, счетчик с модулем 5 (см. табл. 6.36),
диаграмма состояний которого представлена на рис. 6.96о. Пере-
ход из состояния 0 в состояние 1 происходит нормально, потому
что изменится только А со значения 0 на значение 1. При передо-
254
де из состояния 1 в состояние 2 уже изменяются выходы А е 1
на 0 и В с 0 на 1. В зависимости от того, с какой задержкой про-
исходят эти изменения, счетчик может переключиться из состоя^
ния 1 в состояние 2 непосредственно или через промежуточные
состояния. Если значение А изменится раньше, чем В, то счетчик
з=(лв)ти'[“].
«= (вс)ти'Г~]
О)
Рис. 6.96. а) Диаграмма состояний счетчика с пятью состояниями;
6) возможности возникновения нежелательных импульсов во время
дешифрирования выходов счетчика
переключится в предыдущее состояние 0, а потом в нужное со-
стояние 2. Во время переходного состояния 0 на дешифрированном
выходе 0 возникает нежелательный импульс. Если значение В
изменится раньше, чем значение А, то счетчик ненадолго пере-
ключится в состояние 3, а затем в требуемое состояние 2. В этом
случае неверный импульс появится на дешифрированном выходе
2. Переход из состояния 2 в состояние 3 происходит опять нор-
мально, так как изменяется только значение В.
Очень сложным может быть переход из состояния 3 в состоя-
ние 4. При этом изменяются А, В и С, поэтому схема может не-
надолго переключиться в состояния 0, 1, 2 и в новые состояния,
обозначенные на диаграмме пунктиром. Обратим внимание, что
схема'может находиться последовательно в переходных состоя-
ниях 2, 0 или 2, 1, т. е. неверные импульсы могут появиться по-
следовательно на дешифрированных выходах 2, 0 или 2, 1. Новые
переходные состояния (обозначены пунктиром) могут вызвать по-
явление неверных импульсов только тогда, когда комбинация их
значений АВС соответствует какому-либо дешифрированному вы-
255
ходу. Наличие переходных состояний не может повлиять на саму
работу счетчика, потому что эти состояния возникают во время
отсутствия тактового импульса, когда управляющие входы триг-
геров блокированы, а перед появлением активного фронта сле-
дующего тактового импульса счетчик уже находится в правиль-
ном, устойчивом состоянии.
Возможность возникновения неверных импульсов показана на
диаграмме рис. 6.966 пунктиром. В зависимости от того, с какой
задержкой изменяются состояния выходов А, В, С отдельных
триггеров, эти импульсы могут иметь очень короткую продолжи-
тельность— порядка десятков наносекунд. Теоретически макси-
мальная продолжительность их может быть равна интервалу меж-
ду тактовыми импульсами.
Нежелательные импульсы • могут быть устранены тем, что для
дешифрирования выходов будут использованы тактовые импульсы.
Как показывают нижние зависимости на диаграмме рис. 6.966,
дешифрирование выходов происходит только во время действия
тактовых импульсов и любые последующие временные изменения
состояния счетчика, имеющие место в интервале между тактовы-
ми импульсами, не влияют на дешифрированные выходы. Пример
Рис. 6.97. Исключение неверных вы-
ходных импульсов путем управления
дешифратором тактовыми импуль-
сами
неверных выходных им-
соответствующего внут-
Рис. 6.98. Исключение
пульсов путем выбора
реннего кода счетчика:
а) карта переходов; б)
диаграмма состояний
схемы приведен на рис. 6.97. Число входов каждой схемы дешиф-
ратора должно быть увеличено для подачи тактовых импульсов. •
Следующий способ устранения нежелательных импульсов зак-
лючается в выборе такого внутреннего кода счетчика, у которого
при переходе из одного состояния в другое изменяется только
одна переменная или изменения переменных не влияют на состоя-
ние дешифрированных выходов. Пример приведен на рис. 6.98. Но
такие счетчики не могут строиться с использованием кода 8421.
6 5 АСИНХРОННЫЕ СЧЕТЧИКИ
НА СИНХРОННЫХ ТРИГГЕРАХ
Самые простые схемы счетчиков с минимальным количеством
логических схем возникают при использовании обратных связей
с выходов собственных триггеров. У синхронных счетчиков такто-
вые импульсы подаются параллельно всем триггерам счетчика,
которые одновременно реагируют на активный фронт тактового
импульса. У счетчика с собственным управлением тактовые им-
пульсы подаются только на вход первого триггера, а входы сле-
дующих триггеров управляются выходами предыдущих триггеров,
т. е. в принципе эти счетчики работают асинхронно.
На рис. 6.99а, б показаны схемы счетчиков, работающих в нап-
равлении сложения и вычитания, которые могут зарегистрировать
всего 16 состояний. При анализе и синтезе данных счетчиков не-
обходимо заранее знать, на какие изменения тактовых импульсов
Рис. 6.99. а) Асинхрон-
ный суммирующий счет-
чик с 16 состояниями;
б) вычитающий; в) вре-
менная диаграмма счет-
чика «а»
реагируют используемые триггеры. Допустим, что имеется схема
на рис. 6.99а и что состояние триггера изменяется при изменении
тактового импульса со значения ТИ=1 на ТИ=О. При переклю-
чении первого триггера с 4 = 0 на 4=1 состояние триггера В не
меняется. Под действием второго тактового импульса значение
4 = 1 изменится на 4 = 0, а это уже оказывает воздействие иа
триггер В, т. е. триггер В переключается после каждого второго
импульса. Отсюда следует, что триггер С меняет свое состояние
после каждого четвертого импульса, а триггер D — после каждого
восьмого импульса, как это показано на рис. 6.99.
Таким образом, если должен переключиться определенный
триггер счетчика, то все предыдущие триггеры должны изменить
9—23 257
свое состояние со значения 1 на 0. Это аналогично прибавлению
двоичной 1 к двоичному числу, содержащему только единицы.
Если прибавить 1 к цифре младшего разряда, то получается 0 и
перенос 1 в более высокий разряд и т. д. Допустим, что состояние
счетчика АВС£>=1110. Под действием тактового импульса на вхо-
де триггера А он переключится из состояния 1 в состояние 0. Это
.'.изменение воздействует на триггер В, который изменит свое со-
стояние сВ = 1 наВ=0. А это изменение, в свою очередь, воздей-
ствует на триггер С и т. д. до тех пор, пока результирующее со-
стояние счетчика не будет АВС£> = 0001. Задержки, имеющие мес-
то при переключениях в отдельных каскадах, складываются, и
при определенной величине общей задержки по отношению к ча-
стоте входных импульсов счетчик перестает правильно работать.
Влияние этой задержки должно быть, конечно, учтено и в случае
дешифрирования выходов, однако у счетчиков данного типа де-
шифратор обычно не используется. Задержка не вызовет помех,
если счетчик используется только для деления входных частот,
так как в данном случае нас интересует только частота на выхо-
де последнего каскада счетчика. По сравнению с синхронными
счетчиками быстродействие асинхронных счетчиков с последова-
тельным переносом значительно меньше. Однако у данных счет-
чиков быстродействие не является главным требованием, они при-
меняются прежде всего из-за своей простоты.
Анализ и синтез этих счетчиков не так прост, как синхронных,
поскольку нужно заранее определить, какие выходы триггеров
будут использованы для управления входами следующих триг-
геров.
Рассмотрим, например, синтез десятичного счетчика в коде
8421 (таблица на рис. 6.100). Предположим, что использованы
ZA-триггеры, реагирующие на изменение тактовых импульсов со
№ пп. D с в 4 JA Ка JBKB К-D
0 0 О’ ,0 : 0 1 0.1 XX . XX XX
1 0 0 0 1 0 , 1 * 10 XX 00
2 0 0 1 0 1 0 XX XX XX
3 о: 0 1 1 0 1 01 01 00
4 0 1 0 0 1 0 XX XX XX
5 0 1 0 1 0 1 10 XX 00
6 0 1 1 0 1 0 XX XX XX
7 0 1 1 1 0 1 01 10 10
8 1 0 0 0 1 0 XX XX XX
9 1 0 0 1 0 1 00 XX 01
Рис. 6.100. Пример
синтеза десятичного
асинхронного счетчика
значения ТИ = 1 на ТИ = 0. Ясно, что состояние выхода А изменяет-
ся после каждого тактового импульса. Далее очевидно, что состоя-
ние выхода В изменяется после каждого изменения выхода А со
значения 1 на 0. Изменения с А —0 на А = 1 на состояние выхода
В не влияют, поэтому выход А может быть использован для уп-
равления триггером В, т. е. ТИВ=А. Для управления триггером С
можно использовать выход А или выход В, так как выход С из-
меняет свое состояние при изменении с В=1 на В—О и при из-
менении с А — 1 на Л = 0. Использование выхода В, т. е. ТИС = В,.
приводит к более простому решению, что связано, как это будет
показано далее, с наличием большого числа избыточных состоя-
ний. Для управления входом D может быть использован только
выход А, потому что состояния выходов В и С не меняются при
переходе из состояния 9 в состояние 0.
Таблицы входов Д /С составляются по следующим правилам:
1. Если состояние управляющего выхода не меняется или ме-
няется со значения 0 на 1, то состояние соответствующих входов
обозначается символом X. Этот символ в принципе означает, что
подготовительные сигналы на входах J, К, необходимые для син-
хронного режима работы, в рассматриваемом случае излишни.
Значит, символы X отмечают неопределенные состояния, позво-
ляющие упростить логическую схему.
2. Для остальных изменений управляющих входов справедли-
ва программная таблица, рассматриваемого типа триггера.
Рассмотрим, например, входы J, К триггера С, управляемого
выходом В. После перехода из состояния 0 в состояние 1 выход В
не изменяется, поэтому в строку, соответствующую состоянию 0,.
запишем JcKc=XX. При переходе из состояния 1 в состояние 2
значение выхода В изменяется с 0 на 1, однако это изменение-
не влияет на триггер С, поэтому в строку, соответствующую со-
стоянию 1, запишем значения 1сКс = ХХ. После перехода из со-
стояния 2 в состояние 3 выход В не меняется, поэтому состоянии»
2 соответствуют опять значения JcKc—XX. При переходе из со-
стояния 3 в состояние 4 выход В переключается со значения 1
на 0, а это изменение должно повлиять на выход С, который из
состояния 0 переходит в состояние 1. Согласно программной таб-
лице //(-триггера должно быть 7С=1 и Кс=0- Таким же образом
определяются значения входов всех триггеров для всех состояний
счетчика.
Данные из таблицы на рис. 6.100 записываем в карты на
рис. 6.101а и определяем алгебраические соотношения, выражаю-
щие функции входов 7, К. отдельных триггеров. Простота логиче-
ской схемы вытекает из большого числа неопределенных состоя-
ний. Так как это десятичный счетчик, то шесть неопределенных
состояний можно получить, исключив состояния 10—15 двоичного-
кода 8421, а другие неопределенные состояния вытекают из син-
теза рабочих условий в таблице на рис. 6.100. Результирующая
схема показана на рис. 6.1016. Сначала начертим соединения, со-
ответствующие выходам, которые непосредственно управляют вхо-
дами следующих триггеров. В рассматриваемом примере — это1
соединения выхода А с входами ТИ триггеров В и D и соединение
выхода В со входом ТИ триггера С. Теперь остается нарисовать.
9* 259)
логическую схему входов J, К на основе данных, полученных из
программных карт на рис. 6.101а.
При использовании синхронных триггеров, управляемых фрон-
том и спадом тактовых импульсов, необходимо уже во время син-
теза счетчика выяснить возможность ошибочного воздействия на
Рис. 6.101. а) Карты
входов см. таблицу
рис. 6.100; б) схема де-
сятичного асинхронного
счетчика; в) упрощенная
схема без добавочных
логических элементов
6)
его работу определенных критических изменений сигналов на вхо-
дах / и К, если ТИ = 1. Эта проблема была подробно разобрана
в главе о синхронных триггерах. Однако, с другой стороны, кри-
тические изменения сигналов могут быть использованы для упро-
щения схемы рис. 6.101в. В этой схеме предполагается использо-
вание такого триггера, на состояние которого непосредственно
влияют критические изменения сигналов на входах 7, К при ТИ =
= 1. В результате получается схема без дополнительных логиче-
ских элементов.
На рис. 6.102а показана схема счетчика на £)-триггерах, рабо-
тающих в функции Т. Счетчик может регистрировать 16 состоя-
ний. Схема десятичного счетчика представлена на рис. 6.1026.
Отдельные счетчики могут быть соединены друг с другом та-
•ким образом, что выход D первого счетчика подключается к вхо-
ду ТИ следующего счетчика или управление синхронное, как на
рис. 6.103. Этот способ управления требует дополнительных ло-
гических схем.
'.260
С помощью синтеза, аналогичного синтезу десятичного счет-
чика, можно составить счетчик, имеющий любое число состояний.
Во многих случаях для изменения числа состояний необходимо
произвести лишь небольшие преобразования. Один из способов
решения заключается в дешифрировании результирующего тре-
буемого состояния счетчика и подачи сигнала на асинхронные уп-
Рис. 6.162. Примеры
схем асинхронных счет-
чиков на синхронных
D-триггерах:
а) 16 состояний; б)
10 состояний
Рис. 6.103. Пример каскадного соединения счетчиков
равляющие входы R всех триггеров счетчика, которые приводятся
в нулевое исходное состояние. При использовании данного мето-
да должно быть учтено соотношение рабочих условий асинхрон-
ных управляющих входов R и входов тактовых импульсов ТИ ис-
пользованных синхронных триггеров.
На рис. 6.104 приведены примеры преобразования простого
счетчика с 16 состояниями в счетчик на 9 и 15 состояний. Этот
Же принцип может быть использован и при каскадном соединении
счетчиков. На рис. 6.105 дана схема с двумя десятичными счет-
чиками с коэффициентом деления 69.
На подобном же принципе работают схемы с вспомогательным
асинхронным (/^-триггером. Схема на рис. 6.106 имеет коэффи-
циент деления 20. Как только в счетчике будет зарегистрировано
Рис. 6.104. Асинхронный счетчик с коэффициентом де-
ления:
а) 9; б) 15
Рис. 6.106. Асинхронный счетчик с коэффициентом де-
ления 20
конечное состояние, в данном случае это ABCDE—11001, ^S-триг-
гер опрокидывается и производит сброс счетчика. Следующий
фронт тактового импульса приведет триггер в состояние покоя.
262
Этот принцип более сложен, но работа всей схемы меньше зави-
сит от внутренних задержек в счетчике.
Еще одна схема представлена на рис. 6.107. При наступлении
предпоследнего состояния счетчика триггеры, находящиеся в со-
стоянии 0, переключатся в состояние 1. Для этого используются
асинхронные управляющие входы 5. Теперь все триггеры нахо-
Рис. 6.107. Асинхронный счетчик с коэффициентом де-
ления 20
Рис. 6.108. Пример схемы реверсивного асинхронного счетчика с
шестнадцатью состояниями
дятся в состоянии 1, и после следующего тактового импульса про-
изводится сброс счетчика. Если необходимо произвести установ-
ку первого триггера с помощью входа 5, то может сказаться влия-
ние задержки вспомогательного конъюнктора. Влияние этой за-
держки должно быть скомпенсировано дополнительной задерж-
кой на входе ТИ первого триггера Л, например, за счет последо-
вательного включения двух инверторов.
Так же как синхронные, могут быть составлены и асинхронные
реверсивные счетчики (рис. 6.108).
6.6. АСИНХРОННЫЕ СЧЕТЧИКИ
НА АСИНХРОННЫХ ТРИГГЕРАХ
При использовании метода программирования входов пред-
полагаемого типа триггера нет необходимости анализировать
критические последовательности сигналов и синтез производится
так же, как и для синхронных счетчиков.
263
л
Состояние! 2 2 3ЗЛ 4 5 5 6 6 7 1 1 1 2
Импульс i г з и 5 в т в
л '-JTJTJTJbTLn
z 10
а) Соспдояниё в c/iefy-
Состояние С данный момент Состояние о сне- дующий. момент Выход состояние В данный момент muiud момент Х=0 Х=1
х=о Х=/ г Ух У г $ У/ у? Ъ
1 1 г 0. ООО ООО 0 0- 1
2 г 3 0 0 0 1 0 0 1 0 1 0
3 3 4 и 0 1 0 0 10 0 1 1
4 4 5 0 0 1 1 0 1 1 1 0 0
S 5 Б 0 1 0 0 10 0 / 0 1
В 6 7 0 1 0 1 1 0. 1 1 1 0
7 7 / f 1 1 0 б) 1 1 0 0 0 0
Х=0 Х=1 Х=0 Х=1 Х=0 Х=1
кУ1=г/2х = (у, + Уз) х кУг=’х
Рис 6.109. а) Временная диаграмма счетчика с
семью состояниями; б) выбор кода; в) програм-
мные карты входов /Л’-триггеров; а) программ-
ные карты У-триггеров; д) карта выхода Z
На рис. 6.109а представлена временная диаграмма счетчика,
на выходе Z которого появляется импульс после каждого седьмо- /
го входного импульса X. Диаграмма состояний не показана, так
как она очень проста, причем ей соответствует последователь-
ность состояний на временной диаграмме. Таблица состояний по-
казана на рис. 6.1096. Выход Z зависит только от внутреннего
состояния счетчика, т. е. это модель Мура последовательностной
схемы. Счетчик имеет семь состояний, поэтому, он должен содер-
жать три триггера, обеспечивающих 23 = 8 состояний. Таким об-
разом получается одно избыточное состояние, позволяющее уп-
ростить комбинационную логику. Главной проблемой является
Рис. 6.110. Схема счет-
чика рис. 6.109:
а) счетчик на //(-тригге-
рах; б) на /'-триггерах
выбор подходящего кода для трех внутренних переменных, так
как от него зависит сложность комбинационной логики счетчика.
Для восьми внутренних состояний существует 8!=4-104 возмож-
ных вариантов. Выбранный код представлен в таблице на
рис. 6.1096. Теперь таким же образом, как у синхронных схем,
составляются .программные карты входов, соответствующих дан-
ному типу триггера. На рис. 6.109в приведены программные кар-,
ты J Д-триггеров, а на рис. 6.109а — программные карты Г-триТ-
геров. Карта выхода Z имеется на рис. 6.109. Соответствующие
схемы на J Д-триггерах и Т-триггерах показаны на рис. 6.110.
Рис. 6.111. а) Асинхронный импульсный счетчик на асинхронных симметричных .
Т-триггерах; б) временная диаграмма счетчика
266
При выборе другого кода внутренних переменных схема может
получиться болеё сложной или более простой. Представленные
счетчики с импульсным выходом иногда называют импульсными
счетчиками.
Рис. 6.112. а) Асинхрон-
ный десятичный импульс-
ный Счетчик на асин-
хронных симметричных
Г-триггерах; б) времен-
ная диаграмма счетчика
Асинхронные импульсные триггеры во многих случаях позво-
ляют создать схемы счетчиков сравнительно несложным путем.
На рис. 6.111а показана схема на асинхронных симметричных
7-триггерах. На выходе с появляется импульс при каждом вось-
мом входном импульсе. Обратим внимание, что для управления
входами следующих триггеров использованы не выходы А, В, С,
а вспомогательные выходы а, Ь, с. Принцип действия вытекает из
временной диаграммы на рис. 6.1116.
Схема и временная диаграмма десятичного счетчика на тех
же Т-триггерах представлены на рис. 6.112. Для ограничения чис-
ла состояний до десяти использована обратная связь с выхода
четвертого триггера. В реверсивном счетчике на рис. 6.113 ис-
пользованы ассиметричные У-триггеры. Емкость счетчика состав-
267
Рис. 6.113. Реверсивный асинхронный счетчик с коэффициен-
том пересчета ;16
ляет 16 импульсов. Десятичный реверсивный счетчик получим
введением связей, обозначенных пунктиром, и разрывом связи
между выходом х и входом у.
6.7. КОНТРОЛЬ РАБОТЫ СЧЕТЧИКА
Для контроля правильности работы счетчика могут быть ис-
пользованы методы, рассмотренные ранее в главах с комбинаци-
онными логическими схемами. Сравнительно просты, но дороги
методы полного или частичного дублирования. У счетчиков с не-
полным использованием всех состояний правильную работу до не-
которой степени можно контролировать с помощью детектора не-
В f-n А t=fl' ч в А Изменение четности
с 0
и с
0 0 0 0 0 0 0 0 0 1
1 0 0 0 1 0 0 1 0 0
2 0 0 1 0 0 0 1 1 1
3 0 0 1 1 0 1 0 0 1
1 4 0 1 в 0 0 1 0 1 1
5 0 1 0 1 0 1 1 0 0
6 0 1 1 0 0 1 1 1 1
7 0 1 1 1 1 0 0 0 0
В 1 0 0 0 1 0 0 1 1
3 1 0 0 1 1 0 1 0 0
1В 1 0 1 0 1 0 1 1 .1
11 1 0 1 1 1 1 0 0 1
1? 1 1 0 0 Г 1 0 1 1
13 1 1 0 1 1 1 1 0 0
/4 1 1 1 0 1 1 1 1 1
15 1 1 1 1 а Q 0 0 0
а)
Триггер А
четности I
В)
Рис. 6.114. Контроль счетчика с помощью четности:
с) таблица состояний двоичного счетчика с <1,6 состояниями; б) минимизация ал-
гебраического выражения изменения четности; в) контрольная цепь
268
использованный состояний. Другие способы контроля связаны с
четностью. На рис 6.114а представлена таблица состояний двоич-
ного счетчика, который может иметь всего 16 состояний. В пос-
леднем столбце сцрава значениями 1 отмечены изменения чет-
ности переменных ABCD при переходе из состояния в момент
/=п в следующее состояние в момент t=n+\. Значение 0 означа-
ет, что четность не меняется. Из карты на рис. 6.1146 следует, что
изменение четности можно выразить функцией в виде А + ВС.
Реализация этой функции с помощью Г-трипгера показана на
рис. 6.114в. Выход Q триггера имеет всегда такое значение, при
котором четность всех состояний счетчика тождественна. Для
контроля четности могут быть использованы схемы, описанные
ранее.
6.8. СДВИГОВЫЕ РЕГИСТРЫ
Синхронные сдвиговые регистры
Сдвиговые регистры являются очень важным элементом всех
цифровых систем. Они обеспечивают создание несложных уп-
равляющих, контролирующих и запоминающих схем, счетчиков,
генераторов кодов, последовательно-параллельных и параллельно-
последовательных кодопреобразователей, арифметических блоков
и т. д. Важным достоинством сдвигового регистра является очень
простая схема с минимальной комбинационной логикой.
Принцип сдвигового регистра представлен на рис. 6.115а, где
X — вход двоичной информации, а ТИ — вход тактовых импуль-
сов. Символы А, В, С, D представляют триггеры регистра, соеди-
ненные между собой таким образом, что после каждого тактово-
го импульса каждый триггер зарегистрирует информацию преды-
дущего триггера. Информация, записанная в триггерах перед
тактовым импульсом, сдвинется после тактового импульса на од-
ну позицию вправо. Принцип ясен из таблицы на рис. 6.1156.
Допустим, что регистр, находится в состоянии ДВСД = 0000. Пе-
269
ред первым тактовым импульсом 1 на входе X имеется информа-
ция il, т. е. X = 1. После тактового импульса 1 информация X — 1
записывается в триггер А, а так как в момент t = п было состоя-
ние АВС — ООО, то в следующий момент будет состояние BCD =
= ООО. Таким образом, результирующее состояние регистра
ЛВСО=1000. Теперь Х=0; после тактового импульса эта инфор-
мация записывается в триггер А, состояние регистра ABCD =
= 0100 и т. д.; после тактового импульса 4 регистр находится в
состоянии 1101.
Логическая схема очень проста, так как в каждый триггер за-
писывается в момент t=n + l состояние предыдущего триггера в
момент t=n. Если в момент t=n Д = 0, то в момент £=п+1 дол-
жно быть и В = 0. Аналогично если в момент t=n А = 1, то в мо-
мент t=n + l и В=1. Программная карта триггера В типа JK
показана на рис. 6.118в, все последующие триггеры регистра име-
ют такую же карту. Для входного триггера А справедливо !&=Х,
Ка = Х.
Схема сдвигового регистра на JK-триггерах демонстрирует-
ся на рис. 6.116а, более простая схема с меньшим числом соеди-
нений может быть получена при использовании О-триггеров
(рис. 6.1166). В этих схемах сдвиг информации производится
а.)
Рис. 6.116. Схемы сдви-
говых регистров:
г) на //(-триггерах; б)
ла //-триггерах
вправо. Регистры, осуществляющие сдвиг влево, составляются
так, чтобы вход каждого триггера соединялся с выходом следу-
ющего триггера.
В рассмотренных схемах предполагается последовательный
ввод и вывод информации. Однако важна и возможность парал-
лельного ввода и вывода информации. Основное значение имеют
комбинации:
а) последовательный ввод и последовательный вывод;
б) последовательный ввод и параллельный вывод;
в) параллельный ввод и последовательный вывод.
Пример схемы приведен на рис, 6.117. Параллельная подача
информации на асинхронные управляющие входы .RS-триггеров
может быть непосредственной или через вспомогательные эле-
менты И-НЕ. В другом случае передача информации управляет-
ся входами /1 ли /2, для которых исходное состояние есть 0. По-
следовательны вход и параллельный вывод обеспечивают сле-
дующие операц установки требуемого исходного состояния
сдвигового регистра:
Параллельные Входы и Выходы
s,,s.
I,
X
та
Последова-
тельный. .
ввов ин-
формации
v,
X
Последобр-
гпельныи
вывод ин-
формации
Is А
и
JSI/
Параллельные входы и выходы
Рас. 6.117. Схемы сдвигового регистра с последовательным вводом и выводом
информации и параллельным вводом и выводом информации
а) если Х=0, то триггеры последовательно, один за другим
устанавливаются в положение 0 после каждого тактового им-
пульса. После четвертого тактового импульса состояние регист-
ра ЛВС/) = 0000;
б) если Х=1, то триггеры последовательно после каждого
тактового импульса устанавливаются в положение 1. После чет-
вертого тактового импульса состояние регистра ABCD=l 111;
в)- .регистр установится в состояние ЛВС/) = 0000 независимо
от состояния входа X, если на всех прямых входах 7?i одновре-
менно имеются сигналы 0;
г) регистр установится в состояние ЛВСО= 1111 независимо’
от состояния входа X, если на всех прямых входах Si одновре-
менно имеются сигналы 0;
д) регистр, находящийся в состоянии ЛВС/) = 0000, устанавли-
вается в любое требуемое состояние сигналом 1 на соответству-
ющих входах S2 и по команде /1 = 1. Соответствующая информа-
ция может быть подана на входы S2 последовательно или однов-
ременно;
е) регистр, находящийся в состоянии ABCD =1111, устанавли-
вается в любое нужное состояние сигналом 1 на соответствую-
щих входах /?2 и по команде /2=1. Соответствующая информация
может быть подана на входы /?2 последовательно или одновре-
менно;
ж) если на входах S2 имеется информация, которая должна
быть записана в регистр, например, 0101, а на входах /?2 имеется
Дополняющая информация 1010, то информация 0101 записыва-
27'1
ется в регистр независимо от его состояния по команде /]=72=1
(одновременно);
s) информация и ее дополнение передаются из регистра внеш-
ним цепям по команде Vi=l, или ^2=1, или Vj== Vz~ 1 (одновре-
менно).
Все эти возможности управления расширяют область приме-
нения сдвиговых регистров. Они могут быть использованы пол-
ностью или частично в зависимости от назначения регистра.
Некоторые интегральные триггеры не имеют асинхронных уп-
равляющих входов R и S. Поэтому для обеспечения параллель-
ного ввода информации в такие схемы необходима добавочная
логика. На рис. 6.118а схема с логикой — в базисе И-НЕ/И-НЕ,
Рис. 6.118. Схемы сдвиговых регистров:
а) с логическими элементами И-НЕ/И-НЕ; б) с коллекторной логикой И-НЕ
для параллельной записи информации
а в схеме на рис. 6.1186 использованы элементы И-НЕ с объе-
диненными выходами. Информация записывается в регистр па-
раллельно по команде К=0.
Как уже было сказано, есть регистры, осуществляющие сдвиг
информации вправо (это наиболее частый случай), и регистры,
производящие сдвиг влево. А иногда регистр должен иметь воз-
можность сдвига информации в обоих направлениях. Схема тако-
272
го регистра с логикой И-НЕ и £)-триггерами показана на
рис. 6.119. В таких реверсивных регистрах очень выгодно исполь-
зовать триггеры, так как у них только один управляющий вход
(очевидно, что при использовании //(-триггеров был бы необхо-
Параллельиый BtoS
Рис. 6.119. Схема реверсивного сдвигового регистра
Параллельный 6Вов
Рис. 6.120. Схема реверсивного сдвигового регистра
Дим' двойной объем логической схемы). При У=1 информация
сдвигается вправо, при У=0 — влево. Параллельная запись в ре-
гистр независимо от его состояния возможна по команде V=I.
На рис. 6.120 представлена схема, имеющая такие же функцио-
нальные возможности, но комбинационная логика выполнена на
элементах И/ИЛИ-НЕ и И-НЕ.
273
Условия правильности работы сдвиговых регистров
Чаще всего в сдвиговых регистрах используются триггеры ти-
пов D и JK, а в полностью интегральных сдвиговых регистрах и
7?5-триггеры. Триггеры могут управляться одним фронтом так-
товых импульсов или обоими фронтами одновременно.
При использовании триггеров, управляемых одним фронтом
его крутизна может быть достаточной. Как уже объяснялось
выше, последующее состояние синхронных триггеров зависит и
от их предыдущего состояния, однако при переключении тригге-
ров в новое состояние информация о предыдущем должна быть
заменена новой информацией. Интегральные триггеры типов D и
JK, управляемые одним фронтом, обычно имеют связи по посто-
янному напряжению, а триггеры наиболее часто используемых
типов реагируют на положительное изменение тактовых импуль-
сов. У этих триггеров время хранения информации о предыдущем
состоянии может быть очень малым, равным задержке одного
или двух базовых элементов, и при медленном изменении такто-
вого импульса эта информация может совершенно исчезнуть или
принять неопределенное значение. Результатом явится неверное
следующее состояние триггера. Предположим, что в момент t=n
состояние регистра ABCD= 1101. Если на входе регистра инфор-
мация 0, то состояние регистра в момент должно быть
ДВС£> = 0110. Однако при медленном нарастании тактового им-
пульса может иметь место случай, когда какой-то триггер запи-
шет информацию предыдущего триггера перед общим сдвигом.
Например, триггер С запишет информацию 1, в результате чего
состояние регистра изменится на АВС£>=1111, и после тактового
импульса регистр будет в ошибочном состоянии ЛВС£>=0111. По-
этому для обеспечения надежной работы сдвигового регистра
нужно использовать тактовые импульсы, имеющие достаточную
крутизну активного фронта. Если это нельзя обеспечить, то дол-
жны быть использованы триггеры, управляемые обоими фронта-
ми тактовых импульсов.
Синхронные сдвиговые регистры с обратными связями
Основные понятия
На базе простых схем, главной задачей которых был только
сдвиг информации, постепенно возникло много схем с многосто-
ронними функциональными возможностями. При введении соот-
ветствующих обратных связей сдвиговые регистры могут рабо-
тать как счетчики, генераторы кодов; соответствующая логика
позволяет использовать их для преобразования кодов, для ум-
ножения и деления двоичных чисел и т. п. Важен факт, что все
эти функции могут быть реализованы с помощью сравнительно
простой логической схемы.
274
Рис. 6.121. а) Простая схема сдвигового регистра с ОС; б) общая схема сдви-
гового регистра с ОС
На рис. 6.121а приведена для примера очень простая схема
с обратными связями с выходов триггера D на входы J, К. триг-
гера А. Информация (записанная в регистр с параллельных вхо-
дов) сдвигается на один разряд вправо после каждого тактово-
го импульса и циркулирует в регистре до тех пор, пока подают-
ся тактовые импульсы. В рассматриваемом случае с простой
обратной связью на выходе триггера D последовательно появля-
ются четыре записанных бита, т. е. длина одного цикла £=4.
Введением других обратных связей можно получить циклы раз-
ной длины. Общая схема сдвигового регистра с обратными свя-
зями показана на рис. 6.1216. Обратим внимание, что обратная
связь идет с выхода комбинационной логической схемы только к
первому каскаду сдвигового регистра. Это упрощает схему, так как
для разных длин цикла с выбранным кодом достаточно только
определить алгебраическое выражение функции F обратной свя-
зи первого каскада регистра, а схема следующих каскадов не
меняется. Это, естественно, очень выгодно и с точки зрения прак-
тической реализации схемы.
Максимальная величина зависит от числа каскадов п сдвиго-
вого регистра и может быть произвольно сокращена. Различные
возможности регистра с обратными связями с числом каскадов
л=3 на рис. 6.122а. Эта диаграмма заполняется следующим обра-
Рис. 6.122. а) Общая диаграмма состояний сдвигового регистра с ОС, имеюще-
го п=3 каскадов; б), в) два разных цикла с длиной £=8
275
зом. Предположим, что
шее состояние регистра
функция обратной связи,
F=
стояний четырехкаскадного сдви-
гового регистра с ОС
ояние регистра ЛВС=ООО. Следую-
[сит от того, какое значение имеет
) или F=l. Если iF='O, то состояние
регистра не меняется. Если iF= 1, то
следующее состояние регистра
ЛВС= 100 и т. д. Таблицы на рис.
6.1226, в показывают два разных
цикла с длиной L = 8. Из диаграммы
состояний видно также, что может
существовать несколько циклов раз-
ной длины L.
С возрастанием числа каскадов
диаграммы состояний становятся
все сложнее. В качестве примера на
рис. 6.123 приведена диаграмма со-
стояний регистра с ОС с числом ка-
скадов п = 4.
Сдвиговые регистры с обратными
связями с длиной цикла L = 2n
Как вытекает из представленных
диаграмм состояний, максимальная
длина цикла сдвигового регистра с
ОС равна L = 2"; число возможных
циклов, имеющих такую длину, оп-
ределяется Л^=2(2П-1—
На рис. 6.124а приведен пример
одного выбранного цикла трехкас-
кадного сдвигового регистра с ОС
согласно диаграмме состояний на
рис. 6.122. Как показывают приве-
денные карты, составление схемы
регистра очень просто. Если регистр
находится в состоянии ЛВС=000, то следующее состояние будет 100
и функция обратной связи F=il. Поэтому в поле, соответствующее
состоянию ЛВС = 000, запишем Е=1. Из состояния АВС= 100 ре-
гистр переключится в состояние ПО; в поле, соответствующее сос-
тоянию 100, запишем Е=1 и т. д,-Так же просто составляется
программная карта входов первого триггера регистра. После пе-
рехода из состояния А ВС=000 в состояние 100 триггер А пере-
ключится с 0 на 1. Если предположить, что использован /./(-триг-
гер, имеющий программную табл. 6.1, то для этого изменения
входы J, К должны иметь значение /К=10, которое записывает-
ся в поле ЛВС=000, и т. д. Однако в данном случае алгебраичес-
кие логические соотношения J и К можно определить проще. Ло-
гические свойства //(-триггера можно выразить характеристичес-
ким уравнением
Qn+i=QnJ n+Qn^(n-
(6.9)
276
Если не производить полной минимизации функции обратной связи
и выразить ее в виде
Е=Л’(ВС+ВС)+ЛС? (6.10)
то из сравнения ур-ний (6.9) и (6.10) вытекает, что
Jn=BC+BC; Кп=С.
1 00 фО 0® [0g
Рис. 6.124. а) Пример цикла согласно диаграмме
состояний рис. 6.122 и определение функции обрат-
ной связи F; б) пример другого цикла
вс
00 01 10 10
Р=АС+ВС+АВС
WuF=AC+ABC+ABC=AC+A(BC+BC)
ВС
А 00 01 П ю
0 710 7 0 /0 ОФ
1 Ф 7 Фо
J^BC+BC
кгс
ВС
А 00 01 11 10
Т) 0 0 <И
0 © 0 /J
о Т^\ОФ g® [77
В~ВС?АС->АВС
или F=A(BC+BC) +АС
. вс
А 00 01 п W
^А 0
кА=вс+вС
Таким образом, очень просто получаем полную минимизацию ал-
гебраического выражения функции F, логика которого может быть
реализована на D-триггере с одним входом. А после несложного
преобразования алгебраического выражения функции F опреде-
лим логические соотношения входов / и К.. При использовании
других типов триггеров процесс такой же. На рис. 6.1246 приведен
пример решения другого возможного цикла.
На рис. 6.125 показаны примеры схем, которые могут быть
использованы в качестве счетчиков или генераторов кодов с цик-
лом согласно рис. 6.124. На рис. 6.125а схема на D-триггерах, сле-
дующие схемы на //(-триггерах демонстрируют решения на логи-
ческих схемах И-НЕ, И/ИЛИ-НЕ и И-НЕ с объединенными вы-
ходами.
В приведенном примере функция обратной связи F сравни-
тельно проста, но она значительно усложняется с увеличением
277
е
е)
Рис. 6.125. Сдвиговые регистры с ОС, имеющие цикл иа рис, 6.124а:
а) на ^-триггерах; б), в), г) иа 7/С-триггерах
числа каскадов п регистра, так как является функцией состояния
всех п каскадов. Значительно проще сдвиговые регистры с ОС,
имеющие длину цикла L=2n—1.
Сдвиговые регистры с обратными связями,
имеющие длину цикла 2"—1
Периодический цикл этих регистров имеет максимальную дли-
ну L=2n—1 и обозначается как цикл максимальной последова-
тельности М. Последовательности М длиной 2п—1 возникают при
использовании таких обратных связей, которые можно выразить
в форме суммы по модулю 2, т. е.
S=aiA®a2B@asC®atD® . . ., (6.11)
где Gi, а2, Оз, «4... равны 0 или I. Состояние 0000 ... О не включено
в циклический код, соответствующий последовательности М.
На рис. 6.126 приведены пример для случая п=3 и функции
обратной связи в виде F=A(&C, L — 2n—4=7. Аналогично можно
получить схему с функцией ОС в виде ,F=B®C. На рис. 6.126в
показан пример реализации схемы на D-триггерах. Такая же ло-
гическая схема с инверсией может быть использована в схеме на
//(-триггерах (рис. 6.126а). Однако сравнение функции F с харак-
теристическим уравнением //(-триггера показывает, что схему
можно очень легко реализовать так, как это сделано на рис. 6.126д.
Если теперь обратить внимание на диаграмму состояний на
рис. 6.126а, то очевидно, что состояние ООО не включено в цикли-
ческий код. Если схема находится в этом состоянии, то ее работа
будет блокирована. Из этого заблокированного состояния схема
будет переключена в требуемый цикл только тогда, когда одна из
переменных—А, В, С — изменит свое состояние с 0 на I, причем
или после внешнего воздействия, например установкой одного из
триггеров в состояние I с помощью вспомогательного входа, или
278
о
Рис. 6.126. Сдвиговый регистр с ОС, имеющий длину цикла L=7:
а) основной цикл; б) определение функции ОС и программная карта входов.-
/^-триггера; в) схема на D-триггерах; г), д) схемы на /К-триггерах
автоматически. Автоматическую установку нужного цикла необхо-
димо решать уже с учетом функции обратной связи F; это, естест-
венно, требует более сложной логической схемы. Пример решения
приведен на рис. 6.127.
Рис. 6.127. Синтез сдви-
гового регистра с ОС,
имеющего iL = 7 с авто-
матической установкой
нужного цикла
Схема с логикой, обеспечивающей установку нужного цикла,,
представлена на рис. 6.128а. Схема может быть использована как
генератор циклического кода (см. рис. 6.127) или как счетчик. Во<
втором случае на выходе нужна дополнительная логическая схе-
279'
Рис. 6.128. Примеры схем сдвиговых регистров с ОС (£=7) с автоматической
установкой нужного цикла (см. рис. 6.127):
а) с логической схемой на входе регистра; б) с вспомогательной логической схе-
мой на установочном входе S входного триггера; в) с логической схемой на
входе регистра
Таблица 6.4. Функции ОС без автоматической установки цикла
Число каскадов п Обозначение каскадов Функции обратной связи Длина цик- ла 2"—1
3 АВС ЛфС = ЛС + ЛС ВфС=ВС + ВС 7
4 ABCD Лф£> = ЛО4-ЛО C®D = CD + CD 15
5 ABCDE В®Е = В~Ё + ВЕ СфЕ = СЁ+СЕ 31
6 ABCDEF A®F = AF + AF E&F=EF + ~EF 63
7 ABCDEFG ЛфС = AG + AG D(QG = DG + DG 127
8 ABCDEFGH dqeqf&h 255
9 ABCDEFGH1 E®1 = ET+ Ё1 511
10 ABCDEFGHU FQJ=:F7+FJ 1023
11 ABCDEFGHIJK /©K=7X+/K 2047
12 ABCDEFGH 1JEJ- 4095
280
ма. Другой способ автоматической установки требуемого цикла
схемы показан на рис. 6.1286. Состояние ООО обнаруживается
вспомогательной логической схемой на входе S первого триггера..
Если это состояние будет зарегистрировано, то следующим такто-
вым импульсом с выхода элемента И-НЕ с помощью асинхронного
входа S в триггер Л будет записана 1, в результате чего схема
установится в состояние 100 и требуемый цикл. Очень проста ло-
гическая схема при использовании //(-триггеров — рис. 6.128е.
Составление схемы регистров с ОС с произвольным числом
каскадов производится так же. В табл. 6.4 представлены функции
обратной связи F для числа каскадов п=34-12 без автоматиче-
ской установки цикла.
Таблица 6.5. Функции управляющих входов I, К, с учетом
автоматической установки цикла
п Функции управляющих входов J, К Длина цикла 2п—1 п Функции управляющих входов J. К Длина цикла 2п— 1
J К J к
3 с С 7 10 с&г C@J 1 023
4 D D 15 11 В@К в@к 2 047
5 С@Е С&Е 31 12 D®F®L D®F<&L 4 095
6 F F 63 13 C®D<& М C@D@M 8191
7 G G 127 14 F®J@N Сф/ф JV 16 383
8 C&EQH С®ЕфН 255 15 О О 32 767
9 D®! D®I 511 16 СфЬфР СфЬфР 65535
Обозначение каскадов — А В С D Е FG Н ! J К L М О Р.
Номера каскадов — I 2 3 4 5 6 7 8 9 10 И 12 13 14 15,16.
В табл. 6.5 представлены функции управляющих входов /, К
с учетом автоматической установки цикла.
Сдвиговые регистры с обратными связями,
имеющие длину цикла меньше 2"—1
При составлении схем можно воспользоваться несколькими?
методами. Если регистр имеет небольшое число каскадов п, то не-
, обходимую для данного цикла последовательность состояний мож-
но выбрать, например, по общей диаграмме состояний. На
рис. 6.129а цикл имеет длину L=6. Кроме требуемого цикла, воз-
никают еще две петли (по одному состоянию), т. е. имеют место-
заблокированные состояния 0—7. Решение с учетом автоматиче-
ской установки нужного цикла представлено на рис. 6Л296.
Следующий пример для случая L—5 показан на рис. 6.130. Из-
диаграммы состояний на рис. 6.130а видно, что, кроме желатель-
ного цикла под влиянием петли с состояниями 2 и 5, может воз-
никнуть нежелательный цикл длиной L—2. Устранение этой неже-
лательной петли и автоматическая установка нужного цикла могут
быть решены двумя способами — рис. 6.1306, в. Очевидно, что в;
281
F=AC+A(BC+BC)
Jfi=BC+BC
a)
вс
A 00 01 77 10
[71 -D 0
и 0 0 0
F=AC+BC_ __ __
BAIL F=AC+AB+ABC-ABO+A(B+C)
BE
A 00 01 11 10
'1ф 1ф 19 ЬОФ
Ф1 Ф1
JA=B+C
Кд=В+С
S)
Puc. 6.129. а) Пример цикла длиной L=6; б) решение с уче-
том автоматической установки нужного цикла
Рис. 6.130. а) Пример цикла длиной L=5; б), в) решение с учетом автомата
ческой установки нужного цикла
282
связи с возникновением нежелательных петель состояния 2 и 5
нельзя считать просто избыточными, которым в карте функций об-
ратной связи F можно придать любые значения X, т. е. 1 или 0.
Если, например, в поле ЛВС=101 карты на рис. 6.1306 записать
значение Ё=0, то получим очень простое алгебраическое выраже-
ние функции F = С, однако возникает петля состояний
(рис. 6.130а). Так же, как в рассмотренных ранее случаях, воз-
можны два способа решения:
а) переход из заблокированных состояний решают путем авто-
матической установки требуемого цикла, в результате получается
сложная логическая схема входов первого каскада сдвигового ре-
гистра;
б) заблокированные состояния считают избыточными, и в кар-
те соответствующей функции им придают любое значение, 1 или
0. При этом можно получить очень простую логическую схему.
В данном случае необходимо исключить возможность возникнове-
ния нежелательных петель, используя принудительную установку
регистра в нужное состояние с помощью подходящей комбинации
сигналов на прямых, асинхронных входах триггеров.
На рис. 6.131 приведен пример решения сдвигового регистра с
ОС, предназначенного для функции десятичного счетчика и состав-
ленного на основе диаграммы состояний на рис. 6.123.
Следующий метод, так называемый метод скачка, исходит из
соответствующей функции обратной связи F в табл. 6.4, т. е. ис-
пользуются последовательности Л1. Пример решения для L=10
0101
Рис. 6.131. Пример синтеза сдвигового регистра с ОС,
выполняющего функцию десятичного счетчика
283
показан на рис. 6.132. Так как для п=3 2п—1=7, а для п=4
2”—1 = 15, то сдвиговый регистр должен содержать четыре триг-
гера ABCD, а для L = 10 пять состояний должны быть исключены.
В табл. 6.4 выберем, например, функцию Д=ЛфО. В строку на
рис. 6.132а напишем справа исходное состояние ЛВС£)= 1111.
А® В
а
В
£
1 1 1 0 0 0 1 0 0 1 1
11110 0 0
Рис. 6.132. Синтез регистра с ОС, имеющего длину цикла L=10, методом скач-
ка:
а) определение начала скачка; б) изображение скачка и функции Т; в) диа-
грамма состояний; г) карта функции ОС; б) карта функции ОС с учетом автв-
матической установки нужного цикла
Используя представленные ранее правила суммирования по мо-
дулю 2, составим в строке а последовательность длиной Л=15.
Согласно исходному состоянию Л = 1, D=\, так что 1ф1=0.
Зто значение запишем перед начальным состоянием 1111, т. е.
результирующее состояние будет 0111. Теперь Л = 0, D=l и 0ф1 =
= 1. Это значение запишем опять слева, получим состояние 1011
и т. д. Результирующая последовательность длиной L = 15 пред-
ставляет собой 15 комбинаций циклического кода. Первые пять
комбинаций пропустим, а шестую комбинацию—1101—напишем
в строку Ъ под начальной комбинацией 1111 в строке а. Дополним
последовательность влево в соответствии со строкой а. Теперь
обе строки — а и Ь — сложим по правилам суммирования по мо-
дулю 2 и в результирующей строке с найдем комбинацию 0001.
Соответствующая комбинация в строке а означает начало скачка,
а комбинация в строке b означает последнюю пропущенную ком-
бинацию. Таблица на рис. 6.1356 наглядно показывает, что дл-я
скачка из состояния 2 в состояние 8 функция ОС должна иметь
значение F=0 вместо F=l, соответствующего нормальной после-
довательности. Диаграмма состояний показана на рис. 6.135в. Ос-
новная функция F—AD+AD должна быть преобразована путем
умножения на выражение ABCD, которое представляет начало
скачка. В тех случаях, когда в начале скачка необходимо значение
функции F—1 вместо F=0, выражение, определяющее начало
Рис. 6.133. Примеры
схем сдвигового ре-
гистра с ОС, имею-
щего L= 10:
а) с входной логиче-
ской схемой; б) с
вспомогательной ло-
гической схемой на
установочных входах
S триггеров
В)
скачка, прибавляется к основной функции. Преобразование функ-
ции F для получения желаемого вида показывает карта на
рис. 6.132а, карта на рис.
6.1326 представляет преобразо-
вание результирующей функ-
ции F с учетом автомати-
ческой установки нужного цик-
ла из состояния 0000. На рис.
6.133 приведены примеры реа-
лизации схем с автоматичес-
кой установкой требуемого
цикла с помощью входной ло-
гической схемы и вспомога-
тельной логической схемы
асинхронных управляющих
входов 5-триггеров.
Рассмотренные методы мо-
гут быть выгодно использова-
ны при составлении сдвиговых
регистров с ОС, имеющих
произвольную длину цикла. В
табл. 6.6 приведены функции
Таблица 6.6. Функции входов /, К
при автоматической установке цикла
п Длина цикла L Функции управляющих входов
J I к
3 5 в С
6 ВС С
7 в + с с
8 ВС-+-ВС с
4 9 CD+BC D
10 BC + BD + CD D
11 B + D BD^-CD
12 BD + BC D
13 BD-j-CD D
14 D + BC BC + D
15 £>+ ВС D
16 DB + DC+ BCD D
285
входов J, К при автоматической установке нужного цикла дли-
ной L=5-l16.
Сдвиговые регистры с ОС могут быть составлены и для нуж-
ного числа циклов разной длины L, которые можно выбирать с
Рис. 6.134. Схема сдвигового регистра с длиной цикла £=124-15
помощью соответствующих комбинаций внешних управляющих
сигналов. Рисунок 6.134 демонстрирует примеры схем для случая
длины цикла 12—15.
ото.
ШУ
ООО! '
1110
НИ и
0111
ООН
аоог.
•J100'.
ОНО
1011
0101
9
в
1
6
о
о
о
1
1
1
1
о
о
1
1
о
/
о
о
1
5 6 1'89
1001 \ono\oin\iooo\iooi
5)
CD Е=° f=/
00 01 11 10 10 11 01 00
X 1 X 0 Cl 1 X ш
Ш X X 1) X 0 О' 0
0 X 1 0 IX X X JJ
X 1 1 X X X 0 0
R V
Рис. 6.135. Пример синтеза циклического генератора двоичных кодов десятич-
ных цифр 6, 7, 8, 9:
а) диаграмма состояний; б) последовательность длиной £=16; в) составление
кода; г) определение функции Г; <Э) результирующая схема на JK-триггерах
286
о
м
Генераторы заданных последовательностей
При использовании регистров с ОС в качестве генераторов за-
ранее заданных последовательностей необходимо из соответству-
ющей последовательности получить циклический код. Для при-
мера приведем циклический генератор двоичных кодов десятич-
ных цифр 6, 7, 8, 9 по диаграмме состояний на рис. 6.135а. По-
следовательности этих цифр длиной L=16 согласно рис. 6.1356
соответствует число каскадов регистра и=4. Но если по последо-
вательности на рис. 6.1356 составить код переменных ABCD, по-
казанный на рис. 6.135в, то обнаружится, что три комбинации
повторяются. Поэтому придется добавить еще одну переменную
Е, что означает добавление еще одного каскада к регистру. Оп-
ределение соответствующих значений переменной Е и функции
обратной связи F ясно из рис. 6.135в. В данном случае целесооб-
разно использовать Т-триггер, управляющие функции которого оп-
ределяются по карте на рис. 6.135г. Избыточные, неиспользован-
ные состояния могут иметь „любое значение X. Пример схемы на
элементах И-НЕ показан на рис. 6.1356. Схема настраивается на
нужный цикл сигналами 0 на асинхронных входах R и S соответ-
ствующих триггеров.
Кольцевой счетчик
Кольцевой счетчик является в принципе самой простой схемой
сдвигового регистра с ОС, в котором функция обратной связи оп-
ределена непосредственно выходами последнего каскада регистра.
Максимальная длина цикла L = п, т. е. она зависит от числа кас-
кадов регистра. На практике используется только цикл с одной
единицей, циркулирующей в регистре. На рис. 6.136а показана
схема с пятью каскадами. Автоматическую установку нужного
Рис. 6.136. Примеры схем кольцевых счетчиков:
и) с элементом И-НЕ; б) с элементом ИЛИ-НЕ
А В С D Е
( 0 0 0 0 1
1 0 0 0 0
0 10 0 0
0 0 10 0
0 0 0 1 0
0 0 0 0 1.
287
цикла обеспечивает логика JA = BCD, Ка — 1- Функция J должна
быть произведением отрицаний значений всех выходных перемен-
ных, кроме первого и последнего каскадов. Возможная схема с
элементом ИЛИ-НЕ показана на рис. 6.1366. Кольцевые счетчи-
ки экономичны только для небольшого числа каскадов п.
Сдвиговые регистры на асинхронных триггерах
Для составления схем сдвиговых регистров могут быть исполь-
зованы также простые базовые /?5-триггеры, состоящие из базо-
вых элементов ИЛИ-HE или И-НЕ. Однако, в отличие от син-
хронных сдвиговых регистров, для записи одного бита нужны два
триггера, а для управления необходимы сдвинутые во времени
импульсы. С этой точки зрения такие сдвиговые регистры делят-
ся на двухфазные и четырехфазные.
На рис. 6.137а показана основная схема двухфазного сдвиго-
вого регистра. Принцип действия схемы прост. Предположим, на-
Рис. 6.137. а) Двухфазный сдвиговый регистр; б) че-
тырехфазиый сдвиговый регистр
пример, что регистр находится в нулевом положении и что Х=1
и У=0. При импульсе Ф1 триггер А установится в положение
Q = 1. Следующим сдвинутым во времени импульсом переклю-
чится триггер В в состояние Q = 1. Новым импульсом Ф1 посту-
пившая информация записывается в триггер А, информация триг-
гера В поступает в триггер С и т. д. Информационные импульсы
X и Y являются дополняющими, и поэтому оба они записывают-
ся в триггеры без учета их предыдущего состояния. Схема на
рис. 6.1376 имеет более простые связи между отдельными триг-
герами, но управление должно быть четырехфазным. Информа-
ция Х=1 записывается при импульсе Ф1 в триггер А. Импульс
Ф2 приводит триггер В в нулевое положение, импульсом ФЗ ин-
формация триггера А передается в триггер В, импульс Ф4 при-
водит триггер А в нулевое положение, следующим импульсом Ф1
новая информация записывается в триггер А, информация триг-
гера В передается в триггер С и т. д. Связь между отдельными
триггерами проще, но максимальная скорость сдвига информации
в два раза меньше, чем в схеме на рис. 6.137а, Двухфазные и че-
тырехфазные регистры используют, главным образом, интеграль-
ные схемы типа МОП.
6.9. ДЕЛИТЕЛИ ЧАСТОТЫ
БЕЗ ДОПОЛНИТЕЛЬНЫХ ЛОГИЧЕСКИХ СХЕМ
Делители частоты с любым коэффициентом деления могут
быть составлены очень экономично без дополнительных логиче-
ских схем. Достоинством является простота схемы, однако нужно
учесть, что делители с разными коэффициентами деления не мо-
гут быть основаны на одном общем принципе. Делители могут
работать, например, на принципе асинхронных счетчиков, на
принципе сдвиговых регистров с ОС или использовать комбина-
цию разных принципов. Примеры схем с различными коэффициен-
тами деления представлены в табл. 6.7. Другие коэффициенты
деления можно получить каскадным соединением соответствую-
щих делителей, причем результирующее быстродействие всей
схемы определено быстродействием входного делителя. Схемы,
собранные в табл. 6.7, могут быть, конечно, использованы и как
счетчики.
Таблица 6.7
>0-23
289
_| ' ТП-Гр 4£f =—*-/// £1
—1 । h _П_П_П_J—fi mimn-TLTirfK J ifi r^r 1 jicj fi.f1fi | fi| Ifi'l IMJ »
«ППППЛЛЯШПГ? millOlS BL9SH2 I выэхз unHBi/ag jjimh -пффс/щ
—1 n i —‘3 j_|g/ 1 ЁГ "Bl7 — T-W tUnL/ bJfEQiTfi г^а - w
=h=£Ffi I' 1 . -.„F^ d;
7_ T 3 I I T
4 1 1 3 1—1—П I 17 _J- 1—1—1—r~3 “l_l 1—1 1—rz П-Г-К7 EH-Efcf
ТЛЛЛЛЛЛПЛГ1ЛЛЛГ Bill и Bl В 8 Z 9 S 9 £ l l •
—|- । a 1 1 J '3. —LJ—1 1—II a' J—I 1—I I—I [— v ir-L—r-J^ Jtf fiTffi -L_j 1—Ip T—HI s
L Г -'3 j—l' I—I 1 a П_ТТ_П—П_П1_Г~ v 2j3Fs~ ~UJ_/ 8
_F L—l fi I I I з =1 । bp1 , s —L—l 1 1— v L
^TT. r-l 2pL_ ° _ -LJ 7I—1 №.
J 1 1 17 I—। ।—~| f—g -] п Г—j |—*
ТЛППППППЛЛГ- UM IS S i £11- nnxairag uiusnh Яффшн
1’9 ’irgBj, аиниьномо
6 10. ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОЕ
И ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНОЕ
ПРЕОБРАЗОВАНИЯ ДВОИЧНОЙ ИНФОРМАЦИИ
Принцип представлен на рис. 6.138. На четыре входа —
Xi—Xt, — информация подается параллельно. Двухразрядный
счетчик с выходами А, В адресует параллельные входы в после-
довательности -Xi-X&X&XfcXi и т. д„ и в той же последовательности
Рис. 6.138. Передача информации:
а) параллельно-последовательная; б) последовательно-параллельная; в) времен-
ные диаграммы счетчиков
значения отдельных входов передаются на общий выход F. На-
пример, параллельные информационные сигналы -Y2=0,
-Х3=1, Х4=1 передаются с выхода F последовательно, как
XiX2X3X4=1011. Схема на рис. 6.138щ осуществляющая парал-
лельно-последовательное преобразование, обычно называется
мультиплексной. Демультиплексная схема на рис. 6.1386, преоб-
разующая последовательную информацию в параллельную, рабо-
тает подобным образом. Двухразрядный счетчик D, имеющий вы-
ходы А, В, работает синхронно со счетчиком М, имеющим муль-
типлексное включение, и последовательно адресует выходы —
~~Х&, на которых последовательно появляется исходная информа-
ция Ai=l, Хг==0, ^3=1, Х4= 1. Временные характеристики счет-
чиков показаны на рис. 6.138в.
Этот принцип выгоден для передачи информации между уда-
ленными блоками цифровой системы, так как он очень прост и
экономичен. Время передачи, конечно, больше, чем при парал-
лельной передаче информации, и оно возрастает с увеличением
числа передаваемых бит. Так как мультиплексные схемы имеют
широкое применение, то они выполняются также в виде полностью
интегральных монолитных схем с разным числом входов. На
рис. 6.139 приведены схемы таких интегральных мультиплексных
Рис. 6.139. Монолитные интегральные мультиплек-
сные схемы:
а) с 16 входами; 6) с 8 входами
П'ослебоВатЕль-
«—ньш Выхов
Рис. 6.140. а) Пример схе-
мы на мультиплексном инте-
гральном элементе с )16 вхо-
дами и интегральных счет-
чиках и дешифраторах; б)
|параллельно-последователь-
ная передача с генератором
бит четности
элементов с 16 и 8 входами. На рис. 6.140 показана схема парал-
лельно-последовательного и последовательно-параллельного пре-
образований на монолитном интегральном мультиплексном элемен-
те с 16 входами и монолитных интегральных четырехразрядных
счетчиках и дешифраторах. Схема на рис. 6.140 представляет па-
раллельно-последовательное преобразование с генератором бит
четности. Состояние J/C-триггера изменяется тогда, когда на объ-
единенных входах JK имеется .значение 1. При состоянии счетчика
АВСО=1Ш на выход передается состояние триггера. При нали-
чии четного числа единиц в передаваемой последовательной ин-
формации состояние триггера Q=0, а при нечетном числе еди-
ниц — Q=l.
6.11. ПРЕОБРАЗОВАТЕЛИ ТИПОВ BIDEC И DECBI
Преобразование двоичных чисел в двоично-кодированные чи-
сла (BIDEC)*) и наоборот (DECBI) можно, в принципе, реали-
зовать двумя способами:
1. С помощью комбинационных логических схем. Однако с ро-
стом числа бит эти схемы становятся все сложнее, и их исполь-
зование неэкономично. Примеры были приведены в гл. 5.
2. С помощью последовательностных схем. Здесь могут быть ис-
пользованы два основных метода:
а) метод одновременного счета импульсов двоичным вычитаю-
щим счетчиком и суммирующим счетчиком BCD. На рис. 6.141а
Рис. 6.141. Принцип преобразования-
a) BIDEC; б) DECBI;
I— параллельные входы; II— двоичный вычитающий счетчик; III—определе-
ние нулевого состояния счетчика; IV — счетчик BCD; V — выход; VI — установ-
ка нулевого состояния; VII — вычитающий счетчик BCD; VIII — двоичный
счетчик.
показана структурная схема принципа преобразования • типа
BIDEC. Двоичное число параллельно записывается в двоичный
счетчик, счетчик BCD находится в нулевом положении. После
каждого тактового импульса уменьшается значение числа в двоич-
Имеется в виду преобразование двоичных чисел в двоичио-кодированные
десятичные числа. (Прим. ред.).
ном счетчике и одновременно увеличивается значение числа в
счетчике BCD. Как только будет зарегистрировано нулевое состо-
яние двоичного счетчика, счет прекращается и на выходе счетчи-
ка BCD имеется в наличии первоначальное двоичное число, пре-
образованное в десятичное с двоичным кодированием десятичных
цифр. Счетчик BCD переводится в нулевое положение, после чего
в двоичный счетчик может быть записано следующее двоичное
число, и т. д. Структурная схема принципа преобразования DECBI
представлена на рис. 6.1416. Эти способы преобразования очень
просты и экономичны даже для большого числа бит, однако их
недостатком является сравнительно большое время преобразова-
ния;
б) метод последовательного деления или умножения на 2 в
сдвиговом регистре. Например, двоичное шестиразрядное число
можно записать в виде
NB =ВЪ -25+В4.24+53 -23+В2 •22+51 -2i+50-2".
После преобразования то же самое число можно выразить с помо-
щью чисел, кратных двум, в виде
№ ={([(BS -2+BJ -2+В3] 2+В2) 2+BJ 2+В0.
Последовательное умножение на 2 можно реализовать в сдвиго-
вом регистре, в котором двоичное число записывается последова-
тельно, по одной двоичной цифре после каждого тактового им-
пульса. Первой проходит через регистр цифра старшего разряда
двоичного числа.
Сдвиговый регистр разделен на декады по четыре разряда,
т. е. в натуральном двоичном коде каждая декада имеет весовые
коэффициенты 8421. После каждого сдвига значение каждого раз-
ряда в регистре удваивается. Таким, образом, если бит переместит-
ся с места, соответствующего весовому коэффициенту 8 в первой
декаде, на место, соответствующее весовому коэффициенту 1 в
следующей декаде, то его десятичное значение возрастает до 10,
однако действительное значение должно быть 2-8=16. Потерян-
ная величина 6 будет возмещена еще перед сдвигом путем прибав-
ления двоичного числа 3 к значению числа в первой декаде. Пос-
ле сдвига она удвоится и получится 6. Очевидно, что операция
+ 3 нужна всегда, когда число в декаде должно быть увеличено
после следующего сдвига на величину больше 9, так как должен
возникнуть перенос в следующую декаду высшего разряда. Из
представленного объяснения вытекает, что если в декаде записано
число 5—9, то после сдвига всегда возникает перенос. Наглядный
пример последовательного преобразования двоичного числа в дво-
ичные коды десятичных цифр приведен на рис. 6.142.
При преобразовании двоичных кодов десятичных цифр в дво-
ичные числа в сдвиговый регистр первым поступает самый млад-
ший разряд; преобразование основывается на последовательном
делении на 2, и вместо операции +3 производится операция —3,
если значение декады соответствует цифрам 5—9.
Декады
10» 10* 10°
8 4 2 1 1 1 0 1 0 0 8 42 1, 1 1 0 1 0 1 0 0 0 1 0 0 10 0 10 0 8 4 2 1 1 1 1 1 1 0 0 0 11 0 111 0 10 1 0 0 0 0 0 0 0 1 0 0 10
110 11
10 111
0 1110
1110 1
110 10
10 10
О 1 о
1 о
о
1
о
1
о
О 1 Овходная двоичная информация
1 0 сдвиг
О сдвиг
сдвиг
+3 в декаде 10° и сдвиг
сдвиг
+ 3 в декаде 10° и сдвиг
+3 в декаде ,10° и 10* и сдвиг
сдвиг
сдвиг
Рис. 6.142. Пример последовательного преобразования двоичного числа в двоич-
ный код десятичных цифр
Возможны два способа реализации:
1. Преобразование с двумя тактовыми импульсами на 1 бит.
Один тактовый импульс закреплен за операцией +3 или —3, а
другим импульсом производится сдвиг. В этом случае сначала оп-
ределяется состояние декады реги-
стра, и если нужна операция +3
или —3, то блокируется сдвиг. Сле-
дующий сдвиг возможен только пос-
ле выполнения операции.
2. Преобразование с одним так-
товым импульсом на 1 бит. Здесь
уже операция +3 или —3 и сдвиг
объединены в одну операцию. При (
этом определяется значение декады
и значение бита, который будет декадь/щД£СГсУопеРацией ^fMa
сдвинут в декаду после следующе- /^комбинационная^ логическая
го тактового импульса. Значение схема определения 5—9 и опера-
декады позволяет определить, нуж- чия +3
на ли операция +3 или —3. По со-
стоянию декады и следующего бита, т. е. переноса в декаду, мож-
но логически определить следующее состояние декады. Структур-
ная схема одной декады с логикой +3 показана на рис. 6.143;
синтез декады регистра BIDEC представлен на рис. 6.144.
Синтез основан на таблице состояний на рис. 6.144, в которой
записаны все возможные состояния перед сдвигом в момент t=n
и после сдвига в момент t=n+\. Состояния, соответствующие зна-
чениям 9, в момент t=n не могут иметь места, так как они будут
зарегистрированы на один импульс раньше в момент t—n—1. Сле-
дующие состояния в момент /=и+1, соответствующие значению 5,
преобразованы с учетом операции +3. А дальше все очень просто.
Состояния в момент t=n записываются в карту на рис. 6.1446,
неиспользованные состояния отмечаются крестиком. Теперь все
зависит от выбранного типа триггера. Допустим, что это Z/C-триг-
295
rep, функцию которого выражает программная таблица на рис.
6.144в. Составляем программные карты входов /Д для следующих
состояний BCDE в таблице на рис. 6.144щ Из таблицы вытекает,
что в момент t=n+l в состояниях 0—4 должно быть значение
Е = 0. В предыдущий момент t=n Е может иметь любое значение,
О или 1. Для Е—0 в момент t=n и Е = 0 в момент t=n+l соглас-
Рис. 6.144. Синтез декады BIDEC:
а) таблица состояний; б) карта состояний; в) программная таблица; г) про-
граммные карты входов J, К
но программной таблице на рис. 6.149в должно быть JeKe = 01.
Эти значения записываем в программную карту входов Je, Ее на
рис. 6.144г, причем в поля, соответствующие состояниям 0—4 в
карте на рис. 6.1446. Таким же образом в программную карту
вносятся значения /ЕДЕ=10, соответствующие состоянию Е=1.
Теперь составляется программная карта входов JdKd- Из таблицы
на рис. 6.144а следует, что состояниям 0—3 соответствуют одина-
ковые значения D = 0 в момент t = п и в момент t — п + :1. Поэтому
согласно программной таблице на рис. 6.149в . запишем во все
296
поля программной карты, соответствующие состояниям 0—3, значе-
ния JdKd—G0- Состоянию 4 соответствует £>=0 в момент t=n и
2) = 1 в момент /=п+1, поэтому должно быть Zz)/CD=10. Эти зна-
чения вносятся в поле, соответствующее состоянию 4, и т. д. Та-
ким же образом составляются оставшиеся программные карты, из
которых определяются алгебраические логические функции входов
JK. Неопределенные состояния X можно, конечно, использовать
для упрощения алгебраических выражений функций. Результиру-
ющая схема декады BIDEC в базисе И-НЕ имеется на рис. 6.145.
Выходы Со и Со подключаются ко входам Cj и следующей де-
кады высшего разряда.
Рис. 6.145. Декада BIDEC с логическими эле-
ментами И-НЕ
Рис 6.146. Декада BIDEC с логическими элементами
ИЛИНЕ
Используя неполную минимизацию и соответствующие преоб-
разования алгебраических выражений, можно добиться оптималь-
ной логической схемы с учетом предполагаемого типа элементов.
На рис. 6.146 показана сравнительно простая схема декады
Декава вес Bl
Рис. 6.147. Декада DECBI
BIDEC в базисе ИЛИ-НЕ. Схема декады DECBI, производящей
преобразование двоичных кодов десятичных цифр в двоичные чис-
ла, представлена на рис. 6.147.
Ав
В)
в) R
Рис. 6.148. Пример синтеза схемы последовательного сравнения информации:
а) диаграмма н таблица состояний; б) карта переходов и программные карты
входов 1, К; в) пример схемы с логическими элементами ИЛИ-НЕ
6.12. СРАВНЕНИЕ
Синтез схемы сравнения последовательных информационных
сигналов представлен на рис. 6.148. Предположим, что сравнива-
ются два n-разрядных двоичных числе — А и В, у которых снача-
ла сравниваются младшие разряды. Диаграмма состояний и таб-
лица состояний для требуемой функции представлены на рис.
6.148а. Входные переменные обозначены А и В, а внутренние пе-
ременные X и У. Перед сравнением младших цифр внутренние пе-
ременные имеют значения A"=0, У=0. Если в следующий момент
А>В, то Х=1 и У=0, если В>А, то Х=0 и У=1, если А = В, то
состояние не меняется. Неиспользованное состояние Х=1, У=1
можно использовать для упрощения логической функции. На ос-
нове комбинационной таблицы или карты переходов составляем
программные карты входов — рис. 6.1486. Допустим, что будут ис-
пользованы /Л-триггеры. После определения алгебраических вы-
ражений логических функций входов JK можно составить схему
на выбранных базовых элементах. На рис. 6.153в показана схема
с элементами ИЛИ-НЕ. После сравнения старших разрядов один
из трех выходов имеет значение 1 й зависимости от того, если
А>В, В>А или А=В.
6.13. АРИФМЕТИЧЕСКИЕ ОПЕРАЦИИ
Сложение и вычитание двоичных чисел
Для сложения двоичных чисел можно использовать простой по-
следовательный сумматор, схема которого показана на рис. 6.149.
Таблица состояний на рис. 6.149 составляется на основе правил
арифметического сложения. Из таблицы следует, что схема долж-
на иметь одну внутреннюю переменную, а значит, и один триггер.
По таблице состояний на рис. 6.1496 составлены карта внутренней
переменной У, соответствующая требуемым переносам при сложе-
нии, программная карта входов /^-триггера и карта выхода S, на
котором появляется результат сложения. Результирующая схема на
логических элементах И/ИЛИ-НЕ показана на рис. 6.149в. Оче-
видно, что последовательный сумматор состоит, в принципе, из
полного одноразрядного сумматора и из триггера, записывающего
перенос, который возникает при сложении двух двоичных цифр.
Последовательный синхронный сумматор имеет два входа — А и
В, на которые последовательно подаются два суммируемых двоич-
ных числа, вход тактовых импульсов ТИ и только один выход S.
Составление схемы асинхронного сумматора с динамическим асин-
хронным триггером производится так же.
Принцип сложения двух двоичных чисел — А и В — показан на
рис. 6.150а. Здесь представлена последовательная запись обоих
чисел в сдвиговые регистры А и В. Перед записью £)-триггер на-
ходится в состоянии Q=0, а управляющие входы сдвиговых реги-
стров устанавливаются в положение Х=1, У=1. Двоичное число
299
/ = /? Состояние в Ванный, момент г „ У\00 01 11 №
момент / Выхов S 0 0 1 0
АВ 00 01 11 10 1 0 1 1 1
1 2 I/O 1/1 2/0 1/1 АВ nin и\ оо У 01 // 10
•И А!и - 0 0^ оф ОФ
1 ФО ФО
a) Jy/^y
Jy=AB;I<y=AB
TH
5 _
S=у (АВ ★Ав) + у (A В ★AB)
S=y(AB+AB)->y(AB+AB)
Б)
AB
y\ 00 01 11 Iff
/ 0 ® 0 ®
Puc. 6.149. Последовательный двоичный сумматор:
а) таблица состояний; б) карта функций У, карта функции S н программная
карта входов J, К- е) схема сумматора на логических элементах,И/ИЛИ-НЕ
Рис. 6.150. а) Принцип сложе-
ния двух двоичных чисел — А
и В; б) принцип сложения и
вычитания двух двоичных чи-
сел — А и В; 1 — последова-
тельный ввод; 2 — сдвиговый
регистр; 3 — последовательный
вывод
В, имеющее п разрядов, после п тактовых импульсов оказывается
записанным в сдвиговый регистр А, а так как Q=0, то после сле-
дующих п тактовых импульсов оно через полный одноразрядный
сумматор (с его выхода S) будет записано в сдвиговый регистр В
Одновременно на освобождающиеся места сдвигового регистра А
записываются разряды двоичного числа А. Таким образом, для
записи обоих , чисел необходимо 2п тактовых импульсов. После за-
писи управляющие входы сдвиговых регистров устанавливаются в
положение Х=1, У=0. При первом тактовом импульсе младшие
разряды чисел перемещаются в полный сумматор. В результате
этого сдвига освобождаются старшие разряды (слева) обоих ре-
гистров. Результат сложения с выхода S сумматора переносится
на освободившееся слева место в сдвиговом регистре В, перенос
записывается в триггер и т. д. По окончании сложения управля-
ющие входы обоих регистров устанавливаются в положения Л=0,
У=0, а результат сложения может быть выдан из регистра В в
последовательной форме. Для ускорения операции можно исполь-
зовать особый сдвиговый регистр, записывающий результирующую
сумму или производящий параллельную запись или передачу ин-
формации из сдвиговых регистров. Схема на рис. 6.1506 позволя-
ет производить сложение и вычитание двоичных чисел.
Сложение и вычитание двоичных кодов десятичных цифр
Для сложения двоичных кодов десятичных цифр могут быть
использованы интегральные четырехразрядные параллельные сум-
маторы. Основная схема показана на рис. 6.151. Перед суммиро-
Рис. 6.151. Сложение двоичных кодов десятичных
цифр
ванием триггер типа D установится асинхронным входом Rd в
состояние Q=0. Двоичные коды десятичных цифр А и В с выходов
сдвиговых регистров суммируются в первом четырехразрядном
301
сумматоре. Коррекция результата производится во втором четы-
рехразрядном сумматоре так же, как у описанных ранее парал-
лельных сумматоров. Перенос С04 записывается тактовым импуль-
сом в P-триггер1), и прибавляется к двоичному коду следующей
десятичной цифры, соответствующему декаде более высокого раз-
ряда.
Схема на рис. 6.152 позволяет производить сложение или вычи-
тание двоичных кодов десятичных цифр. Перед сложением Р-триг-
Лф ^2 ^1 $‘3 $3 @3 ^7 ^7
Рис. 6.152. Сложение или вычитание двоичных
кодов десятичных цифр:
I — четырехразрядный сумматор; II— резуль-
тат; III — сложение; IV— вычитание
гер устанавливается асинхронным входом Sd в состояние Q=l, а
перед вычитанием — асинхронным входом Rd в состояние Q=0.
Вычитание основано на использовании единичных дополнений вы-
читаемых чисел.
4 ВГ-триггер записывается: С=С04+ (S2+S3)S4. (Прим. ред.).
302
ГЛАВА 7
Интегральные
цифровые схемы
7.1. ИНТЕГРАЛЬНЫЕ ЦИФРОВЫЕ СХЕМЫ ТТЛ
Общая характеристика схем ТТЛ
Интегральные цифровые схемы ТТЛ являются в настоящее время самыми быст-
родействующими схемами, в которых используются насыщенные транзисторы.
Главный элемент здесь — многоэмиттерный входной транзистор, для реализа-
ции которого необходима очень маленькая площадь на основной кремниевой
пластинке. Этот транзистор обеспечивает весьма быстрое запирание всей схе-
мы, результатом чего является минимальная задержка при передаче сигнала от
входа к выходу. Большим достоинством схем ТТЛ является возможность опти-
мального проектирования каждого интегрального компонента с учетом дости-
жения наилучших свойств всей схемы. При большой скорости переключения
монолитные интегральные схемы ТТЛ имеют хорошие показатели и с точки
зрения мощности потерь, коэффициента объединения по входу, разветвления
выхода и допустимого уровня помех.
Схемы ТТЛ для малых перепадов сигналов
ПРИНЦИП ПОСТРОЕНИЯ СХЕМ ТТЛ
Схемы ТТЛ представляют собой, в принципе, следующий- этап развития
схем ДТЛ, от которых они отличаются тем, что входные диоды заменены тран-
зистором с несколькими эмиттерами. Рассмотрим сначала основные свойства
схемы ДТЛ с дискретными элементами (рис. 7.1с). Эта схема позволяет до-
биться большого быстродействия с минимальными перепадами сигналов. Если
на всех входах — уровень В, то диоды заперты и транзистор Т насыщен. Если
на каком-либо входе — уровень Н, то транзистор Т закрыт; это состояние обес-
Рис. 7.1. а) Схема на дискретных элементах; б) пример схемы монолитного ин-
тегрального элемента ДТЛ; в) схема ТТЛ на дискретных элементах; г) моно-
литная интегральная схема ТТЛ
печено смещением напряжения на диодах Дсм. Время переключения в откры-
тое состояние увеличивается за счет времени восстановления входных диодов
Л—Дз-
Однако значительно хуже условия переключения в закрытое состояние,
если диоды Дем имеют такие же свойства, что и входные. В этом случае
избыточный заряд может быть отведен с базы транзистора Т только через ре-
зистор Да на землю, поэтому время переключения в закрытое состояние сокра-
щается путем уменьшения сопротивления резистора Да. Но при этом одновре-
менно уменьшается ток, необходимый для возбуждения транзистора до насы-
щения, а поэтому уменьшаются нагрузочная способность выхода и его коэф-
фициент разветвления. Быстрое запирание транзистора Т может быть обеспе-
чено при достаточно большом сопротивлении резистора Да только тогда, когда
используются диоды Дем, в которых во время насыщенного состояния тран-
зистора Т накапливается достаточно большой заряд. В этом случае ббльшая
часть заряда отводится на землю при запирании транзистора через малое со-
противление диодов Дем и входных диодов.
На рис. 7.16 представлена схема монолитной интегральной схемы ДТЛ.
Вместо входных диодов использована транзисторная структура с соединением
базы с коллектором, что уменьшает емкость входных диодов. Однако быстро-
действие опять ограничено диодами смещения Дем-
Решение указанных проблем обеспечивает схема на рис. 7.1е, в которой
вместо входных диодов использованы отдельные транзисторы 7\—Тг- Перехо-
ды эмиттер—база этих транзисторов соответствуют входным диодам Да—Дг, а
включенные параллельно переходы коллектор—база соответствуют диодам сме-
щения Дем- Если на всех входах—уровень В, то параллельно включенные пе-
реходы коллектор—база' имеют малое сопротивление и через них течет ток от
резистора Д на базу транзистора Т, который насыщается.
Если на каком-либо входе — уровень Н, то ток с резистора R течет на этот
1нзистора Т падает до такого низкого значе-
ния, при котором этот транзистор надежно за-
перт. Главным достоинством этой схемы с точ-
ки зрения быстродействия является быстрое
рассасывание избыточного заряда базы тран-
зистора Т. При его запирании заряд рассасы-
вается через малое сопротивление между кол-
лектором и эмиттером входного транзистора,
на входе которого напряжение изменилось с
уровня В на Н. Тем же путем течет остаточ-
ный ток базы запертого транзистора Т. Поэто-
му в схеме нет необходимости в резисторе
что является также достоинством.
Эта схема является типичным примером
нового принципа, особенно пригодного для мо-
нолитных интегральных схем. Схемы на дис-
кретных элементах дороги из-за сравнительно
высокой цены отдельных транзисторов. В мо-
нолитной интегральной схеме цена транзистора
не имеет такого значения, кроме того, миого-
эмиттерный транзистор, который заменяет от-
дельные входные транзисторы, обеспечивает
дальнейшее улучшение и упрощение работы.
Очень простая схема монолитного интеграль-
ного элемента ТТЛ для небольших перепадов
сигналов показана на р.ис. 7.1г. В многоэмит-
терном транзисторе в процессе переключения
не происходят накопление и рассасывание за-
ряда в базе. Заряд, 'накопленный в базе во время работы схемы, просто пере-
мещается в области базы, соответствующие тем или иным эмиттерам. Благо-
даря этому увеличивается быстродействие схемы.
Однако в схеме на рис. 7.1г также имеются некоторые сложности. Одна
из них не .имеет аналогии в схемах на дискретных элементах.
304
Рис. 7.2. Монолитная интег-
ральная схема ТТЛ с паразит-
ными транзисторами
Под влиянием областей, изолирующих отдельные интегральные элементы,
образуются паразитные, нежелательные транзисторы, показанные пунктиром
на рис. 7.2, которые влияют на работу схемы. Происхождение этих активных
паразитных элементов видно из упрощенной схемы монолитного транзистора Ti
на рис. 7.2. Влияние остальных активных паразитных элементов, связанных с
резисторами R и RK, почти полностью исключается при подключении их обла-
стей изоляции к самому положительному потенциалу интегральной схемы. Так
как активные паразитные элементы оказывают вредное влияние на работу
схемы, то оно должно'быть максимально ограничено.
Нежелательна также инверсная активная работа транзистора Тг, когда на
всех входах — уровень В, так как цепь возбуждения при этом должна обеспе-
чивать током подключенные к ней эмиттеры возбуждаемой схемы. Эта проб-
лема аналогична той, которая имеет место у схем НСТЛ, но ее нет в схемах
ДТЛ.
ПРИНЦИП ДЕЙСТВИЯ СХЕМ ТТЛ С МАЛЫМ ПЕРЕПАДОМ СИГНАЛОВ
Самая простая .монолитная схема ТТЛ имеет только два активных элемен-
та и один резистор. Режим работы этой схемы упрощенно показан на рис. 7.3.
На рис. 7.3 управляющие транзисторы Га и Го заперты, поэтому ток Ii может
Рис. 7.3. а), б) Влияние паразитного транзистора на работу схемы; в) упро-
щенные рабочие условия при запирании транзистора Га
протекать с резистора R только в базу транзистора Г2, который насыщается.
На базе транзистора Г2 напряжение 0,8 В, а так как транзистор 7\ насыщен,
то на его базе напряжение 1,6 В. На эмиттерах транзистора Ti примерно такое
же напряжение, как на базе Г2, потому что падение напряжения между эмит-
терами и коллектором составляет от нескольких десятков милливольт до 0,1 В.
При наличии таких рабочих условий паразитный транзистор типа р-п-р между
базой и коллектором Tt, показанный на рис. 7.3, уже может оказывать влия-
ние. Так как этот транзистор работает в активной области, то через него про-
текает определенный ток, на величину которого уменьшается ток возбужде-
ния базы Т2, а значит, снижается и нагрузочная способность его выхода. Кроме
того, это замедляет открывание транзистора Га- Коэффициент усиления тока
паразитного транзистора р-п-р должен быть поэтому минимальным.
На рис. 7.36 управляющий транзистор Га насыщен, а транзистор Го заперт.
На базе Ti напряжение 1 В, а на базе Г2— маленькое положительное на-
пряжение, примерно 0,3 В. Так как при напряжении на базе, меньшем 0,5 В,
коллекторный ток Г2 пренебрежительно мал, то этот транзистор надежно за-
3£5
перт. Переход база—коллектор транзистора Tt имеет смещение в направлении
пропускания, поэтому влияние паразитного транзистора р-п-р происходит в вы-
годном по сравнению с рис. 7.3а направлении, так как уменьшает ток /2, про-
текающий к коллектору транзистора возбуждения 7а. При неодинаковых на-
пряжениях на эмиттерах транзистора 7\ на работу схемы оказывают влияние
также паразитные транзисторы типа п-р-п, показанные на рис. 7.2. Влияние
этих транзисторов будет рассмотрено далее.
На рис. 7.3в показаны упрощенные рабочие условия в момент, когда запи-
рается 72. Предположим, что вход В подключен к выходу запертого транзи-
стора, а напряжение на входе А падает до уровня Н. В этот момент на вход А
потечет ток от подключенного эмиттера и начнет запираться Тг. Так как тран-
зистор Ti при таких условиях .работает в нормальной активной области, то
величина тока запирания базы I02 транзистора 72 зависит от величины коэф-
фициента усиления тока Л и от величины тока /2. Этот переходный ток /в2=
=.р/2 протекает через коллектор 74 только во время запирания Т2, которое мо-
жет быть очень коротким.
Обратим внимание на то, что транзистор Tt входит в режим насыщения.
Если ток течет через его эмиттер, то коллекторный ток равен нулю, и тран-
зистор 72 заперт. Наоборот, если ток течет через коллектор транзистора Ti в
базу Т2, то эмиттерный ток равен нулю.
В любом состоянии 71 в его базе имеется заряд, который при изменении
состояния транзистора просто перемещается в соответствующую область базы.
Время перемещения заряда мало, около 1 нс, так что задержка сигнала в схе-
ме зависит только от насыщения 72 и от влияния нежелательных паразитных
элементов. Емкость перехода коллектор—'база 71 ускоряет переключение схемы
в .проводящее состояние. А вот емкость перехода ,и другие емкости между ба-
зой и эмиттером того же транзистора замедляют переключение схемы в непро-
водящее состояние. Однако у многоэмиттерных транзисторов эти емкости зна-
чительно меньше, чем в схеме с отдельными транзисторами.
При соединении схем может возникнуть такой режим, при котором ухуд-
шаются условия возбуждения 72. Например, на рис. 7.4 все эмиттеры транзи-
Рис, 7.4. а) Ухудшение рабочих условий, связанное с наличием неодинаковых
напряжений на базах насыщенных транзисторов 72а, 72с; б) ухудшение рабо-
чих условий из-за паразитного транзистора типа 73 п-р-п
сторов 7ia и 71б подключены к выходам запертых транзисторов. Поэтому тран-
зисторы 72а и 72б насыщены. В связи с производственным разбросом парамет-
ров 72а, 7ге и разной величиной их коллекторных токов напряжение на базе
72а может быть значительно, выше, чем на базе 72с. Поэтому напряжение на
эмиттере транзистора 7ie окажется выше, чем на его коллекторе, и под
влиянием инверсного коэффициента усиления тока Pi через его эмиттер будет
протекать ток /э.б.х+Рг/"1, на величину которого увеличится ток возбуждения
базы Тгб, однако на ту же величину уменьшится ток возбуждения базы Т2я, а
значит, уменьшится н степень его насыщения. Ток /б.э.х — ток запирания, про-
текающий через переход, имеющий запирающее напряжение, /к.э.х—ток запи-
рания возбуждающего транзистора Га. В наихудшем режиме работы уменьше-
ние тока возбуждения базы транзистора Т2а значительно. Если к m эмиттерам
транзистора Г1а подключено (п—1) схем, имеющих такие же рабочие условия,
как схема на транзисторах Т1а и Т2в, то величина тока базы Т2а будет
^61 = Л m [ ^к.э.х-^ (п О ( ^э.б.х+Р/4)] • (7.1)
Если же для простоты предположить, что то
4>1 =4[1-Мп-1)₽/]-М«-1)7э.б.х-Ч£.э.х, (7.2)
и пренебрегая токами Л.б.х и 7к.э.х, получим
4 р—™ («—!)₽/]. (7.3)
Отсюда следует, что при выбранных значениях m и п величина коэффициента
усиления тока pi должна быть как можно меньше. Например, при I'm=0,47'1
и m=n=4 должно быть Pi =С0,05. Уменьшение тока возбуждения базы Г2а
может быть сравнительно велико, поэтому у этого транзистора должен быть
достаточно большой коэффициент усиления тока р.
Другой случай ухудшения режима работы показан на рис. 7.46. Транзи-
сторы Га и Гб заперты, и в базу Т2 проходит ток /б. Но у Г3 один эмиттер
соединен с насыщенным транзистором Гв. Так как
> Дк.э.н.мин, то эмиттер транзи-
стара Г3 работает как коллектор н
эмиттер Э2 — как коллектор. Под
влиянием этого паразитного транзи-
стора п-р-п опять уменьшается ток
возбуждения базы Im транзистора Т2
и одновременно увеличивается наг-
рузка выхода Гв. С учетом наихуд-
шего режима работы многоэмиттер-
ный входной транзистор
иметь минимальный
усиления тока Pi, а влияние пара-
зитных транзисторов типов п-р-п и
р-п-р должно быть пренебрежимо
малым.
Из вышесказанного следует, что
и в запертом состоянии через эмит-
теры входного транзистора связи мо-
жет протекать в направлении про-
пускания сравнительно
на величину которого
ток возбуждения базы
го транзистора. Этот
ный недостаток может
чен только с помощью достаточно
большого запирающего напряжения
эмиттеров, при котором обратные токи
работы упрощенно показан на рис. 7.5.
резистор Ёк подключен к напряжению
заперты и на их коллекторах достаточно большое напряжение UK., по отно-
шению к напряжению на базе транзистора Г1, то оба эмиттера этого транзи-
стора заперты и в каждый из них течет ток 78.6.x+'Pi//i- Составляющая /».б.х
этого тока представляет собой обратный ток перехода эмиттер—база, величина
тока Pi/'j зависит, главным образом, от инверсного коэффициента усиления
должен
коэффициент
большой ТОК,
уменьшается
подключенно-
принципиаль-
быть огранл-
напряжение
Дб.э.н-макс
Рис. 7.5. Рабочие условия при на-
пряжении запирания входов много-
эмиттерного транзистора
текут только в эмиттеры. Такой режим
Коллектор выходного транзистора через
питания Е. Если транзисторы Га и Гб
307
тока Рг, который должен быть минимальным. С точки зрения тока базы /'oi
обратные токи эмиттера имеют благоприятное влияние, так как увеличивают
возбуждение транзистора Гг> однако разветвление выхода оказывает влияние
на напряжение на резисторе 7?к. из-за чего уменьшается напряжение UB,B. При
наличии п схем через резистор 7?к течет ток
^к.э.х-^п ( ^в.б.х Р/ Л) • (7.4)
Этот ток может возрасти за счет воздействия паразитных транзисторов
типа пгр-п между эмиттерами входных транзисторов. Например, на рис. 7.5
транзистор Тв насыщен, и поэтому напряжение на эмиттере Эг транзистора
значительно меньше, чем напряжение на эмиттере 9t. Под действием паразит-
ного транзистора типа п-р-п. между этими эмиттерами возникает нежелатель-
ный ток рв.е/"1. Этот ток уменьшает напряжение Г7к.в транзистора Тл и нагру-
жает выход Тв. Однако при данном коэффициенте объединения по входу и ко-
эффициенте разветвления выхода напряжение UK.B может упасть только до
такого значения, при котором остаются запертыми эмиттеры всех подключен-
ных входных транзисторов. Поэтому и с этой точки зрения должна быть ми-
нимальной величина инверсного коэффициента усиления тока 0г и должно быть
максимально ограничено влияние всех нежелательных паразитных транзисторов.
Только паразитный транзистор типа р-п-р между коллектором и базой выход-
ного транзистора оказывает благоприятное воздействие на уменьшение напря-
жения Пк.в.и выходного насыщенного транзистора.
Для уменьшения инверсного коэффициента усиления тока используются
различные конструктивные и технологические средства. Например, создаются
транзисторы с большим внутренним сопротивлением базы, для этого вывод
базы размещается на большом расстоянии от эмиттера, в результате чего
уменьшается напряжение смещения перехода база—коллектор в областях, уда-
ленных от вывода базы. Это уменьшает количество неосновных носителей за-
ряда, инжектированных в областях перехода коллектор—база непосредственно
под эмиттеры, а значит, уменьшается и величина 0Г. При сопротивлении рас-
сеяния базы 600 Ом коэффициент pi уменьшается в 6 раз. Значительно боль-
шее, примерно в 50 раз, уменьшение достигается добавлением золота, которое
уменьшает время жизни неосновных носителей заряда. Одновременно почти
исключается влияние всех паразитных транзисторов.
Основным недостатком всех описанных схем является невысокий допусти-
мый уровень помех, который собственно зависит только от параметров тран-
зисторов. На рис. 7.6а представлены рабочие условия для случая, когда управ-
й)
Рис. 7.6. Влияние сигнала помех:
а) на запертую схему; б) на открытую схему
ляющий транзистор Т насыщен, а следующая подключенная схема на транзи-
сторах Ti и Г2 заперта. На непроводящее состояние может в нежелательном
направлении повлиять положительный сигнал помех Un.E, наведенный в соеди-
нительных проводах между выходом Т и соответствующим эмиттером 7\. Если
на соединительном проводе между точками А и В появится положительное
напряжение помех, то точка В будет более положительна, чем точка А; ток,
протекающий через соответствующий эмиттер, уменьшается, напряжение на
308
базе Ti возрастает, а значит, увеличивается и напряжение на базе транзисто-
ра Тг- Вся схема открывается при пороговом напряжении {7Пор.и, величина
которого зависит собственно только от напряжения Ов.э, необходимого для то-
го, чтобы открылся Tz.
Если предположить, что это напряжение равно 0,7 В, a С7ВьД = 0,:1 В, то-
£Люр.и=0,6 В и допустимый уровень положительных статических помех будет
^п.Н = ^б.э - ( ^К.э.н + ^вых) = 1/пор. н - ик.э.в = 0,4В. (7.5)
Следовательно, этот уровень зависит только от напряжений на переходах и их
температурной зависимости. Так как величина напряжения Ue.a, при котором
транзистор еще заперт, быстро падает с ростом температуры, то уменьшается
также .и допустимый уровень помех Un.B и при температуре около 4-100°С он
приближается к нулю. Величина UU.B уменьшается также с увеличением раз-
ветвления выхода.
На рис. 7.66 показан обратный режим работы. Управляющий транзистор Т
заперт, Т2 насыщен, и на соответствующем эмиттере Ti большее положитель-
ное напряжение, чем на базе, так что эмиттер заперт. В этом случае на работу
схемы может неблагоприятно повлиять отрицательный сигнал помех на соеди-
нении между точками А и В. Если опять предположить, что транзистор Tz нач-
нет запираться при напряжении Дб.э=0,7 В, то верхнее пороговое напряже-
ние t/nop.в= 1,5 В. Для того чтобы допустимый уровень помех был такой же,
как в случае, представленном на рис. 7.6а, должно быть 1/к.э=1,9 В. Отрица-
тельный допустимый уровень статических помех в этом случае
Цьв = ^к.э-Цюр.в = 1.9-1,5 = 0,4 В. (7.6)
Допустимый уровень статических помех может быть в данном случае уста-
новлен с помощью соответствующего выбора режима работы выходного тран-
зистора в зависимости от Е, Дк, п и t. Наихудший режим работы поэтому соот-
ветствует рис. 7.6а.
Описанные схемы имеют два основных недостатка. Для достижения высо-
ких значений коэффициентов объединения по входу и разветвления выхода
отдельные интегральные элементы должны иметь узкий диапазон допустимых
отклонений параметров, а выходной транзистор должен иметь сравнительно
большой коэффициент усиления тока р. Вторым недостатком являются очень,
низкий уровень допустимых статических помех и малая нагрузочная способность
выхода при емкостной нагрузке. Поэтому эти схемы могут быть использованы,,
главным образом, в сложных интегральных субсистемах и системах с большой
плотностью элементов, у которых внутренние помехи сравнительно малы, а очень
короткие соединения представляют собой незначительную емкостную нагрузку.
Схемы для таких интегральных подсистем должны иметь высокое быстродей-
ствие при малой мощности потерь, чтобы можно было обеспечить большую
плотность элементов.
СХЕМЫ ТТЛ ДЛЯ БОЛЬШИХ ПЕРЕПАДОВ СИГНАЛОВ
Основным условием использования схем ТТЛ в цифровых системах яв-
ляется достаточный уровень допустимых помех при уровне Н. В этом смысле
рабочие условия значительно улучшатся при использовании еще одного тран-
зистора Г8 (рис. 7.7). Так как последовательно включены два перехода эмит-
тер—база Tz и Те, то по сравнению с рассмотренными ранее схемами допусти-
мый уровень статических помех будет
ПпН = 2^.9 - ( "к.в.н + ^вых) = 1.2 - 0,3 = 0,9В.
При нормальной температуре окружающей среды типичный допустимый уро-
вень статических помех 1 В. При температуре -|-125оС это значение падает до-
0,4 В, а при температуре -—-55°С оно возрастет до 1,7 В. Благодаря транзи-
стору Тц увеличивается общий коэффициент усиления тока схемы, уменьшают-
ся требования, предъявляемые к величине коэффициентов усиления тока р
отдельных транзисторов и к отклонениям параметров пассивных элементов. Для
30»
быстрого рассасывания заряда Т3 при его запирании необходимо как можно
меньшее сопротивление резистора J?s. На выходе схемы используется дискрет-
ный резистор, величина сопротивления которого определяется исходя из тре-
буемого режима работы и предполагаемого использования схемы. Недостатком
является медленный заряд выходных конденсаторов при запирании схемы.
У цифровых схем с большим быстродействием особое внимание должно
быть уделено режиму работы и факторам, оказывающим решающее влияние
яа быстродействие. Это прежде всего емкости соединений и нагрузок, подклю-
Рис. 7.7. Увеличение
усиления и допустимого
уровня помех с по-
мощью дополнительного
транзистора
Рис. 7.8. Основные схемы ТТЛ:
а) серия SN54/SN74; б) серия SUHLI
пенных к выходу схемы. Например, емкости соединений многослойных печатных
плат могут достигать 25 пФ на 10 см. Для того чтобы эти емкости быстро
заряжались и разряжались, основные схемы должны иметь минимальные вы-
ходные сопротивления, которые необходимы также и с точки зрения ограни-
чения влияния сигналов помех. Следующим требованием является минимальная
зависимость времени переключения от температуры. Всем этим требованиям
отвечают схемы ТТЛ со сложными выходными цепями. Они имеют большую
мощность потерь по сравнению с простыми схемами ТТЛ, предназначенными
для небольших перепадов сигналов, но зато они имеют и значительно больший
коэффициент разветвления выхода, более высокий уровень допустимых помех,
а главное, способность быстрого двустороннего управления большими емкост-
ными нагрузками.
Особенность схемы ТТЛ на рис. 7.8 состоит лишь в способе включения
диода Д. Если на всех входах уровень В, то насыщаются транзисторы Т2 и Т3.
Транзистор Г4 заперт, так как напряжения, имеющегося в направлении про-
пускания на диоде Д, включенном последовательно с переходом эмиттер—.ба-
за Ti, недостаточно для преодоления порогового напряжения 74. Если на ка-
ком-либо входе Ti имеется уровень Н, то транзисторы Г2 и Г3 заперты, а Т4
работает как эмиттерный повторитель, через который быстро заряжаются кон-
денсаторы, подключенные к выходу.
Работа схемы будет описана позже, а сейчас обратим внимание на неко-
торые особенности, связанные с включением диода Д. Если Т2 и Т3 на рис. 7.8
насыщены, то остаточный ток коллектора запертого транзистора Г4 может без
затруднений протекать уерез базу в коллектор насыщенного транзистора Г2.
При запирании Т2 и Г3 на диоде Д возникает падение напряжения, на величи-
ну которого уменьшается выходной сигнал. В схеме на рис. 7.8 диод Д вклю-
чен последовательно с базой Г4, поэтому здесь амплитуда выходного сигнала
больше. Однако если Т2 и Т3 насыщены, то диод Д препятствует протеканию
остаточного тока коллектора Г4. Кроме того, емкость диода прибавляется к
310
емкости коллектора Тг, что ухудшает быстродействие системы. Влияние этой
емкости компенсируется меньшим сопротивлением резистора
В схеме на рис. 7.8 емкость диода не влияет на скорость переключения
схемы. Размещение диода Д имеет также значение для быстрого запирания
выхода. Если диод Д включен последовательно с базой Г4, то он должен иметь
достаточно большое время восстановления, чтобы успел рассасаться заряд ба-
зы транзистора Г4, т. е. диод должен иметь сравнительно низкое быстродей-
ствие. Однако это ограничение снимается, если диод включен последовательно
с эмиттером Ti. Такое включение уменьшает также внутренние помехи в схе-
ме ТТЛ. Это очень важно, так как этот тип схем имеет тенденцию генериро-
вать во внешние соединения сравнительно большие помехи. При запирании Г*
и открывании Гз имеется короткий отрезок времени, в течение которого оба
транзистора одновременно открыты.
В результате этого источник питания нагружается очень маленьким сопро-
тивлением, которое собственно составляет только сопротивление ограничитель-
ного резистора Ri, и в подводящем напряжение питания проводе возникает
импульс тока. Его длительность зависит от времени, в течение которого оба
транзистора одновременно открыты, и может быть сокращена за счет более
быстрого запирания Г4. И с этой точки зрения опять более выгодно включе-
ние диода Д последовательно с эмиттером 7\.
В схемах ТТЛ с большим быстродействием вместо диода Д используется
транзистор. Это увеличивает усиление тока оконечного каскада и ускоряет
заряд конденсаторов, подключенных к выходу. Примеры таких схем приведе-
ны на рис. 7.9.
Рис. 7.9. Основные схемы ТТЛ:
а) серия SN54H/SN74H; б) серия SUHLI; в) серия 9000
В схеме на рис. 7.9а транзисторы Г4 и Т$ работают как составной тран-
зистор. Если Т2 и Т3 насыщены, то Г4 и Ts заперты. При запирании Т2 и Г»
транзисторы Г4 и Т5 открываются и общее усиление тока приблизительно равно
произведению их коэффициентов усиления тока 0. Однако это справедливо до
определенной величины тока базы Г5. Если этот ток так велик, что насыщается
транзистор Г4, то коллектор Г5 будет отрицательным по отношению к своей
базе, Т3 не будет работать как эмиттерный повторитель и общее усиление
обоих транзисторов — Г4 и Т5 — уменьшится. С этой точки зрения такая схема
является критической. При открывании Т2 и Ts заряд базы транзистора Г»
отводится в коллектор Тг, а заряд базы Г4 через сопротивление i/?s=4 кОм —
яа землю. Через это же сопротивление течет начальный ток коллектора тран-
зистора Ti, если он заперт.
В схеме на рис. 7.96 коллектор Ts подключен к напряжению питания через
специальный резистор Re- Достоинством этой схемы является то, что работа Ts
в качестве эмиттерного повторителя не зависит от его тока базы. Коллектор
Транзистора Тъ можно было бы подключить к источнику напряжения Е непо-
средственно, но при этом возрастет мощность потерь перехода эмиттер—база.
В схеме на рис. 7.9в резистор Rs подключен не на землю, а к выходу. Благо-
.на входах схем ид возникают
.могут неправильно повлиять на
Рис. 7.10. Схема ТТЛ серии
9000 с входными ограничитель-
ными диодами
.даря этому уменьшается общая мощность потерь схемы, если транзисторы Т2
и Б заперты.
Практически некоторые типичные характеристики описанных схем ТТЛ
.трудно получить, прежде всего—большое быстродействие. С учетом больших
скоростей переключения пристальное внимание должно быть уделено разработ-
ке соединений и, главное, их длине.
При длинных линиях, не нагруженных характеристическим сопротивлением,
отражения волн напряжения и токов, которые
работу подключенных схем. Проблемы, связан-
ные с отражением, в 'некоторых сериях схем
ТТЛ решаются -использованием диодов на вхо-
дах—рис. 7.10. Диод на соответствующем
входе ограничивает первую отрицательную
амплитуду отраженной волны на такую вели-
чину, при которой следующая положительная
амплитуда отраженной волны будет в преде-
лах допустимых помех и не может поэтому
.неправильно повлиять на работу схемы.
По сравнению с другими типами инте-
гральных цифровых схем (например, ДТЛ или
РТЛ) передаточная характеристика схемы
ТТЛ менее выгодна. Вместо двух имеют мес-
то тр.и точки излома — А, В, С, показанные
на типичной характеристике 1 на рис. 7.11а.
Прежде всего, отличается точка А, определяе-
мая примерно напряжением (7б.э. Крутизна
характеристики между точками А и В раз-
лична в зависимости от схемы и исполь-
зуемой технологии, но типична для
'всех рассмотренных ранее -схем ТТЛ. Более подходящий вид характеристики 2
•на ,рис. 7.11а может быть получен за счет использования вспомогательного
транзистора Ге в схеме на рис. 7.116, благодаря которому напряжение на нол-
.лекторе Г2 не меняется примерно в диапазоне входных напряжений от ТУб.е.н
.до 217б.э.Е. При входном напряжении 2(7б.э.Е крутизна характеристики 2 на
рис. 7.11а внезапно изменяется, а Г2, Г3 и Те насыщаются. Следующим дос-
тоинством является более быстрое запирание Г3 в диапазоне высоких темпе-
ратур, что ограничивает величину переходного тока, нагружающего источник
питания Е, в диапазоне низких температур время переключения в насыщенное
состояние короче. *
Рис. 7.11. Схема ТТЛ серии 3000 с коррекцией передаточной характеристики и
с ограничительными входными диодами:
а) типичные передаточные характеристики с коррекцией и без нее; 6) схема
Производя общее функциональное сравнение основных схем, можно ска-
зать что их электрические характеристики не слишком отличаются. Схема серии
74 на рис. 7.8а отличается от схемы серии SUHLI на рис. 7.86 примерно 20%-ной
разницей величины произведения задержки и мощности потерь. Величина этого
произведения для схемы серии 74 составляет около 118 нс-м-Вт, а для схемы
серии SUHLI—132 нс-мВт. Диод, включенный последовательно с эмиттером-
транзистора Т4, позволяет достичь большей скорости переключения и более
выгодных характеристик схемы, но ценой большего выходного сопротивления.
Важно также и большое сопротивление резистора Т?2 в схеме на рис. 7.8а.
Большее сопротивление резистора R2 уменьшает быстродействие, но преоб-
ладающее значение имеет экономия мощности потерь на резисторе R2, поэтому
произведение задержкаХмогцность потерь меньше. Схема серии 9000 на рис. 7.9е-
имеет большую скорость переключения, чем схема серии 74, и меньшую мощ-
ность потерь, чем схема серии SUHLI. Ограничительные диоды в схеме на
рис. 7.10 улучшают защиту входов и обеспечивают конструктивное упрощение
соединений. Схема серии 3000 на рис. 7.11 имеет лучшую передаточную харак-
теристику и лучше работает в граничных областях температурного диапазона.
Наибольшее быстродействие схем ТТЛ лежит в пределах 5—10 нс. Боль-
шую скорость переключения -обеспечивают только схемы с контролем насыще-
ния транзисторов. В обычных ключевых схемах избыточный ток базы по нес-
кольким причинам не может быть произвольно мал. Определенный минимальный
избыточный ток базы необходим для ускорения переключения транзистора в
открытое состояние. При этом нужно учитывать производственный разброс зна-
чения коэффициента усиления тока 0 и его изменение с температурой и вре-
менем. Транзисторы с большим коэффициентом 0 могут поэтому иметь коэф-
фициент перевозбуждения 10—100. Увеличение быстродействия может быть
осуществлено двумя способами.
1. Схема составляется так, чтобы была полностью исключена возможность
насыщения транзисторов; избыточного тока базы не будет. В такой схеме ис-
ключается время восстановления, связанное с избыточным зарядом, однако мо-
гут появиться проблемы иеста-бильности схемы и большего времени переклю-
чения при открывании транзистора, которое связано с недостаточным перевоз-
буждением.
2. Схема составляется таким образом, чтобы насыщение транзисторов мож-
но было контролировать. В такой схеме избыточный ток базы ограничен опре-
деленной, заданной и управляемой величиной. Схема использует преимущества
насыщения, ио время восстановления короче и его легко определить.
Пример включения транзистора с управляемым насыщением приведен на
•рис. 7.12. Ток базы транзистора Т управляется вспомогательным транзистором
Т', режим работы которого определен резисторами Ra и Re- Все элементы схе-
мы должны быть интегрированы, так как работа схемы требует возможно более-
близких начальных значений и температурных зависимостей параметров всех
элементов, т. е. сопротивлений резисторов, вида характеристик переходов эмит-
тер—база и коэффициентов усиления тока обоих транзисторов. Входной ток I
частично .проходит в коллектор транзистора Т'. Чем больше коэффициент уси-
ления 0 транзистора Т, тем больше коэффициент усиления 0 транзистора Т', и
его ток /'к растет. Предполагая, что величина тока I определена внешней
цепью, получим, что величина тока /б падает, а значит, уменьшается и насы-
щение транзистора Т. Наоборот, при малых значениях 0 мал и ток 1'к и боль-
шая часть тока / течет в базу транзистора Т. Казалось бы, что результатом
будет замедление переключения транзистора Т в насыщенное состояние. Но-
из-за сравнительно большого сопротивления резистора Re транзистор Т' пере-
ключается медленнее и в начальной фазе насыщения 1=1 е, благодаря чему
переход транзистора Т в -насыщенное состояние ускоряется.
Дальнейшее увеличение быстродействия обеспечивают диоды Шоттки с так
называемыми «горячими» электронами в переходе металл—полупроводник, ко-
торый можно реализовать с помощью алюминия, используемого для взаимного
соединения элементов монолитной ИС. Так как одну сторону диода представ-
ляет металл, то не возникает задержка, связанная с неосновными носителями
заряда. Если через диод протекает ток в прямом направлении, то он состоит
почти исключительно из «горячих» электронов, поступающих из полупроводника-
313
типа п в металл. Их время жизни, а значит, и время восстановления в 10*—
10’ раз меньше, чем при инжектировании эквивалентных электронов в полу-
проводник типа р. Как показано на рис. 7.13, диоды Шоттки подключаются
параллельно переходу коллектор—база транзисторов Тг, Г3 и принцип их дей-
ствия подобен диодам, используемым для предотвращения насыщения транзи-
сторов. Благодаря использованию этих диодов задержка сигнала в схеме ТТЛ
может быть уменьшена до значений, не превышающих 2 нс. Эти схемы ТТЛ
Рис. 7.12. Пример схемы
с контролем насыщения
Рис. 7.13. Схема ТТЛ с диодами
Шоттки
уже имеют такое же быстродействие, как переключатели тока ЭСЛ. Преиму-
ществом является то, что для уменьшения времени восстановления транзисто-
ров нет необходимости добавлять золото, что, с другой стороны, ведет к умень-
шению значения Р, увеличению сопротивления коллектора и остаточных токов.
Недостатком является увеличение напряжения 17и.э.н примерно на 100 мВ, од-
нако величина этого напряжения не возрастает при более высоких температу-
рах, как это имеет место у обычных ИС с добавлением золота.
Основные схемы ТТЛ
ОСНОВНАЯ СХЕМА ТТЛ С ДИОДОМ,
ВКЛЮЧЕННЫМ ПОСЛЕДОВАТЕЛЬНО С ВЫХОДОМ
Эта схема была представлена на рис. 7.8а. В последующем разборе режи-
ма работы предполагается для простоты, что состояниям пропускания диодов
и переходов эмиттер—/база соответствует в прямом направлении напряжение
0,8 В (или 0,7 В) независимо от протекающего тока и что между коллекто-
ром и эмиттером в состоянии насыщения обычно напряжение 0,2 В.
Рабочие условия в открытом и закрытом состоянии.
Рабочие условия в открытом состоянии показаны на рис. 7.14. Если на всех
входах достаточно большое положительное напряжение, то транзисторы Га и
Г3 насыщены. Напряжение иа выходе схемы равно напряжению на коллекторе
насыщенного Г3, типичное значение которого 0,2 В. На базе Т3 напряжение
0,7 В, а так как Г2 тоже насыщен, то на его коллекторе напряжение 0,9 В.
Обратим внимание, что на последовательном соединении перехода эмиттер—
база Ti и диода Д1 имеется в направлении пропускания напряжение 0,7 В,
которого недостаточно для отпирания транзистора Т*, поэтому он заперт и
через него протекает лишь незначительный ток—порядка микроампер. Напря-
жение на его коллекторе — 5 В. Коллекторный ток Г3 зависит от подключен-
ной к выходу нагрузки. Если это режим холостого хода, то в коллектор Т3 те-
чет незначительный начальный ток через диод Д1 и транзистор Г*. Если к
314
выходу подключены входы аналогичных схем, в коллектор может течь макси-
мальный ток—16 мА. При типичной величине коэффициента усиления тока Ts
0=40, току коллектора /и='16 мА соответствует ток базы /о =0,4 мА, таким
образом, база перенасыщена избыточным током — 2,26 мА, который обеспечит
надежное насыщение транзистора и в нанхудших рабочих условиях.
Рис. 7.14. Рабочие условия схемы
ТТЛ в открытом состоянии:
Г „ =^0, 725=0,025-0,725=0,018
вх.ь
Е 5 2,1
мА, А —
4 "
Е— ( 17л э + э )
=0, 725 мА,
J?s
= 5 °'9 =2,56 мА, 1„ = /2
1,6 н
=3,285 мА, =£/„ =5-3,285
£1 £1
=16,425 мВт
Типичное напряжение возбуждения на входах Tit подаваемое с выходов
предыдущих схем, равно 3,3 В. В базу Г2 течет ток через резистор Ri и через
переход база—коллектор 7\. Из напряжений, соответствующих отдельным элек-
тродам, вытекает, что 7\ работает в инверсной активной области, и поэтому
через каждый эмиттер протекает ток 0,7250/ мА. Величина этого обратного
тока зависит, главным образом, от инверсного коэффициента усиления тока 0/,
который обычно меньше 0,025. Потребляемая мощность схемы в рассматривае-
мом состоянии РИ= 16,425 мВт. "
Рабочие условия при запертом состоянии схемы показаны на рис. 7.15,
Если на каком-либо входе — уровень Н, соответствующий типичному напря-
жению 0,2 В, то схема заперта и на ее выходе — уровень В, которому соот-
ветствует большое положительное напряжение. Транзистор Tt насыщен,- Г2 и
заперты, а может быть открыт или заперт в зависимости от подключен-
ной к выходу нагрузки.
Большой ток течет только через резистор Ri в эмиттер, на входе которого
имеется напряжение 0,2 В. В эмиттеры, запертые большим напряжением, текут
токи /1в1 величина которых зависит от тока базы Ti и от величины его инверс-
ного коэффициента усиления тока. Эти токи текут в эмиттер, на входе кото-
рого— напряжение 0,2 В, а результирующим током этого эмиттера нагружен
выход предыдущей схемы. Напряжение на коллекторе насыщенного транзисто-
ра Ti на несколько десятков милливольт выше, чем на эмиттере с наименьшим
.напряжением; в рассматриваемом случае —это около 0,2 В. Но для того что-
бы открыть транзисторы Г2 и Т3, на базе Тг необходимо иметь напряжение
1,4 В, поэтому эти транзисторы будут закрыты. При типичном выходном на-
-пряжеиии 3,3 В на базе Г* — напряжение 4,3 В, и если этот транзистор рабо-
тает иа границе насыщения, т. е. теоретически гари напряжении коллектора
4,8 В, то через резистор течет ток около 1,54 мА. Если выход не нагружен,
то Tt почти запирается и через него течет лишь незначительный ток — порядка
микроампер. Потребляемая мощность в закрытом состоянии в режиме холосто-
+ РВ
сто хода Рв=5,75 мВт. Средняя мощность РСр=-------g----= 11 мВт.
Динамический режим. Предположим, что схема заперта и что уро-
вень Н только на одном входе. Как только напряжение на этом входе начнет
расти .и достигнет примерно 0,7 В, на базе транзистора Tt будет напряжение
1,4 В, а на базе Тг — напряжение 0,7 В. В этот момент начнет протекать ток
через переход коллектор—база Tt, через переход база—эмиттер Г2 и через ре-
.зистор R3 на землю. С ростом напряжения на входе Г» увеличивается напря-
жение иа эмиттере Г2 и уменьшается на коллекторе Т2, усиление напряжения
которого примерно постоянно и определяется соотношением R2/Rs=lfi. Этому
режиму работы соответствует -область J на рис. 7.16.
В идеальном случае все напряжения Т2 изменялись бы с той же скоро-
стью, что и входное .управляющее напряжение, так что при входном напряже-
нии 1,4 В на эмиттере Т3 было бы напряжение 0,7 В, которое бы открыло Тг.
"Однако в действительности напряжение на коллекторе Tt растет медленнее,
чем входное управляющее напряжение, так как заряжается паразитная емкость
коллектора Г» по отношению к основной пластинке (подложке) ИС. Поэтому
Т3 начинает открываться только в момент максимального входного напряже-
ния. Как только Ts откроется, его маленькое входное сопротивление, включен-
‘ное параллельно резистору Rs, повлияет на эмиттерную обратную связь Г2, в
результате чего увеличивается его усиление напряжения и напряжение на его
коллекторе быстро падает. Этому режиму работы соответствует область II на
рис. 7.16.
Так как база Т3 перенасыщена значительно большим током, чем база Г2,
то напряжение на коллекторе Т3 падает быстрее, чем напряжение на коллек-
торе Тг. Если разница напряжений на этих коллекторах достигнет 1,4 В, то
откроется Лив коллектор Т3 начнет течь ток через резистор R3, транзистор
Ли диод Д. Однако из-за этого уменьшится напряжение насыщения Т3, что
проявится более медленным уменьшением напряжения на его коллекторе. Поэто-
му уменьшается также ток возбуждения базы транзистора Т2 и замедляется
•снижение напряжения на его коллекторе. Режим работы характеризуют обла-
сти III и IV на рис. 7.16. Как только напряжение на коллекторе упадет до
установившегося, наименьшего значения, прекратится и снижение напряжения
.на коллекторе Т\. Теперь уменьшается напряжение на коллекторе Г2, растет
.напряжение на коллекторе Ti и уменьшается коллекторный ток Т3. Рабочие
условия стабилизируются, как только напряжение на коллекторе Г2 упадет до
-конечного значения.
Допустим теперь, что начнет уменьшаться напряжение на одном из входов
Tt. Как только оно упадет до значения 1,4 В, начнет снижаться напряжение
на базе Tf, который будет запираться, и уменьшится ток возбуждения базы Тг.
Так как он насыщен, то сначала должен рассосаться избыточный заряд и толь-
ко потом начнет изменяться напряжение на коллекторе. При уменьшении вход-
ного напряжения ниже 1,4 В этот избыточный заряд очень быстро отводится
.на землю через малое сопротивление Tlt который насыщен. Сопротивление на-
сыщенного транзистора Т± составляет десятки ом, а так как большая часть
..избыточного заряда размещена в области коллектора Г2, то на скорость рас-
сасывания всего избыточного заряда в большей мере 'влияет величина сопротив-
ления резистора iR2- Важно получить более быстрое запирание транзистора Тг,
так как от него зависит и быстрое рассасывание избыточного заряда Т3. Дело
.в том, что с ростом напряжения на коллекторе Тг увеличивается разность на-
пряжений на этом коллекторе .и коллекторе Т3, который пока насыщен. Как
только эта разность увеличится до 1,4 В, откроется транзистор Т4, который
.316
вместе с резистором Ал и диодом Д1 представляет нагрузку с малым сопро-
тивлением; через эту цепь быстро рассасывается избыточный заряд области
коллектора Ts. После рассасывания избыточного заряда напряжение на кол-
лекторе Т3 растет, а напряжение возбуждения транзистора 7\ уменьшается
до значения, соответствующего установившемуся режиму работы.
Рис. 7.16. Изменение напря-
жений в схеме ТТЛ при пе-
реходе в открытое состоя-
ние:
I — вход' 2— эмиттер То 3 —
коллектор Г»; 4 — база Тг; S —
эмиттер Тл 6 —коллектор Тс,
7 — выход
Рис. 7.17. Изменение напря-
жений в схеме ТТЛ при пере-
ходе в закрытое состояние:
1 — вход; 2 —эмиттер 77; 3 — кол-
лектор 77; 4 — коллектор Тс, 5 —
выход
Величина снижения напряжения на коллекторе Т4 и его длительность за-
висят от величины накопленного в транзисторе Г3 заряда. Если этот заряд ве-
лик, то напряжение на коллекторе 7\ может оказаться меньше, чем напряже-
ние на коллекторе 72, поэтому транзистор 1\ насытится и продолжительность
снижения его коллекторного напряжения будет -сравнительно велика. Если избы-
точный заряд мал, то транзистор Г* работает только в активной области и
продолжительность снижения его коллекторного напряжения сравнительно не-
велика. Характер изменения напряжения показан на рис. 7.17.
Время спада напряжения на выходе Тз зависит от времени включения
транзистора Тг и может быть определено так:
(-S77 +1 7К« с«») <’ -7>
1б1 —
317
при большом Р
'’’° «°>9^-(-^7Г+1^нСк.б)-
(7.8)
Время включения транзистора Г2 всегда меньше, чем Г3. Оно увеличивается
за счет емкости между коллектором и подложкой транзистора Т2, площадь
которой поэтому должна быть как можно меньше.
Время нарастания напряжения на выходе Г3 определяется из приближен-
ного выражения
/°-1« р
Ы»7ЯН Ск.б ш
0,1/к Р /б2
(7.9)
при р/б2>/к получим
/0J л0'9 !’7*H Ск.6? (7.10)
В этих соотношениях не учтено влияние емкости Ск.ж между коллектором и
подложкой и влияние емкости нагрузки. Если
100HC>(CH + CK.n)/?H>-i, (7.11)
то /°'1, полученное из соотношения (89), нужно умножить на коэффициент
х«Г- <7’2>
При больших емкостях Сн (до 100 пФ) влияние емкости Ск.б незначительно.
При типичных значениях ЯнСк.б=0,8 нс и /т=500 МГц 1/2л/т = 0,3 нс, поэто-
му в выражении (7.8) в скобках преобладает слагаемое |/?нСк.б-
Величина задержки сигнала /°-13д.р зависит от времени, в течение которо-
го напряжение на эмиттере Т2 возрастает до 0,8 В. Это время зависит от ско-
рости возрастания напряжения коллектора Т2, на которую влияет паразитная
емкость между коллектором и подложкой, которая должна заряжаться через
резистор Rt. Напряжение растет примерно экспоненциально с постоянной вре-
мени T:=RiCK.n, она должна быть минимальной. Кроме того, время задержки
зависит от скорости уменьшения выходного напряжения. Если это линейное
уменьшение, то дополнительная задержка составляет примерно 1.3/0’1. Величи-
на задержки сигнала /110зд.р зависит, главным образом, от времени, необходи-
мого для рассасывания заряда Г3, а значит, и от величины этого заряда. Очень
важно также, чтобы емкость между коллектором и базой Т3, под действием
которой возникает явление Миллера, была возможно меньше. Дело в том, что
при изменении состояния выхода с уровня Н на В через эту емкость имеет
место связь, которая стремится удержать транзистор Т3 в открытом состоянии.
В рассмотренных рассуждениях не учтено влияние распределения паразит-
ного диода между внутренним сопротивлением базы г б и коллектором 7\. Анод
диода представляет база типа р в эпитаксиальном слое, а катод образует эпи-
таксиальный слой или ‘область коллектора. Режим работы для .случая уровня В
на всех входах показан на рис. 7.18а. Большая часть тока базы Т2 течет через
паразитный диод, н коллекторный ток 7\ сравнительно мал. Очень мал также
его избыточный заряд, и если на одном из входов уровень изменяется с В
на Н, транзистор. Т2 быстро запирается. На рис. 7.186 на входах — уровень Н.
Через резистор <R ток течет в базу Tlt а через паразитный диод — к коллек-
тору и далее к эмиттерам. Поэтому ток базы значительно меньше, чем входной
ток эмиттеров, транзистор 71 незначительно насыщен и поэтому быстро запи-
рается.
9 В выражениях (7.7)—(7.9) /ci и /сг—соответственно базовые токи
включения и выключения транзистора, индексы не имеют отношения к номе-
рам транзисторов. (Прим. ред.).
Статические характеристики. Вид статических характеристик
интегральной схемы ТТЛ, начиная с определенного напряжения и тока, связан
с влиянием паразитных диодов Дг,—Дь, обозначенных на рис. 7.19 пунктиром.
+73S
I Распределенный
паразитный диод
В
в
В°- „ :
Изолирующий
диод -¥•
(коллектор -_
-подложки)
+Ц1В'
Т,
_X
а)
Рис. 7.18. Влияние распределенного паразитного диода на режим работы схемы
ТТЛ при всех входах на уровне:
а) В; б) Н
.Пример входной характеристики lh=f(IBi) приведен на рис. 7.20. При
входном напряжении (7В1=0 транзистор Тг заперт и ток, протекающий через
резистор Ri, направляется к соответствующему эмиттеру. Крутизна характе-
Рис. 7.19. Схема ТТЛ с
паразитными диодами
—О
*~Рис. 7.20. Входная харак-
теристика схемы ТТЛ:
1 — контролируемая область у
схем серии SN 54/74; 2 — пробой
ристики определяется сопротивлением резистора Rt, причем примерно в диа-
пазоне входных напряжений — от 7/вх=—С/в.э.н до С/вх=7/б.3.н. При напряжении
t^BX>0,7 В транзистор Г2 перестает запираться и входное сопротивление умень-
шается. Но изменение крутизны характеристики в диапазвне входного напря-
жения примерно от 0,7 до 1,2 В очень мало. При дальнейшем увеличении на-
пряжения 7/вх крутизна характеристики значительно изменяется, потому что
открывается и Тг. При напряжении 1,4—1,6 В соответствующий эмиттер 7\
полностью заперт, а Г2 и Т3 насыщены. При дальнейшем повышении входного
напряжения в соответствующий эмиттер течет почти постоянный ток порядка
единиц микроампер—десятков микроампер, величина которого зависит от ин-
версного коэффициента усиления тока Р/ транзистора Ti. Дифференциальное
319
сопротивление характеристики в этой области—порядка нескольких мегом.
При входном напряжении 7—8 В происходит пробой перехода эмиттер—база
Г], при котором входной ток должен быть ограничен до значения 1—3 мА.
Предположим теперь, что на эмиттере 7\ — отрицательное входное напря-
жение. Примерно до значения —0,7 В крутизна характеристики определяется
величиной сопротивления резистора Ri. При большем напряжении начнет про-
текать ток в направлении пропускания через диод подложки Дг, и дифферен-
циальное сопротивление характеристики зависит теперь от величины сопротив-
Рис. 7.21. Выходные характеристики
схемы ТТЛ
ления коллектора rKi, насыщенного
транзистора Ti и сопротивления Д2
в прямом направлении. Вид харак-
теристики в этой области очень ва-
жен с точки зрения ограничения ам-
плитуд отражений волн напряжения
и тока, которые имеют место при
возбуждении несогласованных линий
передачи. Паразитный диод подлож-
ки Д2 должен иметь поэтому мини-
мальное сопротивление Гд2. С точки
зрения мощности потерь величина
тока должна быть ограничена значе-
ниями 10—15 мА. С точки зрения
пробоя перехода эмиттер—база Ti и
возможности появления отрицатель-
ного напряжения на другом эмитте-
ре максимально допустимая величина
положительного напряжения эмитте-
ра 7\ ограничена значением 5,5 В,
которое соответствует максимально
допустимому напряжению схем ТТЛ.
Вид входной характеристики не за-
висит от выходной нагрузки.
Примеры выходных характери-
стик приведены на рис. 7.21. Если -
схема открыта, т. е. при уровне вы-
хода Н, вид характеристики в обла-
сти положительных напряжений иден-
т.ичен виду характеристики транзи-
стора Т3 в области его насыщения.
В определенной области больших то-
ков дифференциальное сопротивление
характеристики возрастает, потому
что рабочая точка этого транзистора переходит из области насыщения в ак-
тивную область. Вид характеристики в области отрицательных напряжений, за-
висящий от свойств паразитного диода подложки Д5, также существенен с точки
зрения отражений в несогласованных линиях и помех. Сопротивление диода Гд5
в прямом направлении должно быть минимальным.
Если схема закрыта, т. е. на выходе — уровень В, то на вид выходной
характеристики влияет Г4. В области больших положительных напряжений Tt
блокирован и на выход проходит лишь незначительный ток. Дифференциальное
сопротивление в этой области — порядка нескольких мегом. С уменьшением
напряжения t/вых величина тока /вых уменьшается, и при определенном на-
пряжении t/вых он равен нулю, потому что начальный ток Ts компенсируется
током, который поступает на выход от Tt. При дальнейшем уменьшении выход-
ного напряжения переходит в открытое, активное состояние транзистор Tt, а
дифференциальное сопротивление характеристики падает до 80 Ом. В области
меньших напряжений t/вых Tt насыщен и дифференциальное сопротивление
характеристики определяется приближенно сопротивлением /?4=130 Ом. При
напряжении Г7Вых=0 В с выхода поступает ток короткого замыкания, являю-
щийся важным характеристическим параметром. Вид характеристики в области
отрицательных напряжений зависит опять от свойств паразитного диода Дв
подложки. По этой характеристике определяются условия работы схем или
нагрузок, управляемых с выхода схемы ТТЛ по отношению к нулевому потен-
циалу земли.
Передаточная характеристика представляет собой зависимость между вход-
ным и выходным напряжениями схемы ТТЛ. Она зависит от величины напря-
жения питания Е, от нагрузки, а значит, и от разветвления выхода, и от тем-
пературы. Пример передаточной характеристики приведен на рис. 7.22о. При
Рис. 7.22. а) Передаточная характеристика схемы ТТЛ; б) влияние
температуры
Рис. 7.23. Рабочие условия на выходе схемы ТТЛ
входном напряжении 0,6—0,8 В открывается Тг, и под влиянием его усиления
напряжения изменяется крутизна характеристики. Дифференциальное сопротив-
ление характеристики в области Я—В приблизительно определяется соотноше-
нием сопротивлений Rz/Rs- При входном напряжении Двх«1,3 В открывается
также Т3 и его уменьшающееся входное сопротивление подсоединяется парал-
лельно резистору Rs, что увеличивает усиление Тг. Это, в принципе, восста-
новительный процесс, результатом которого является большое изменение кру-
тизны характеристики. Как видно из характеристики на рис. 7.22а, области
В—С соответствует большое усиление. Эту так называемую активную область
рабочая точка должна пройти как можно быстрее. Далее будет показано, что
неподходящий .режим работы в активной области может быть причиной неже-
лательных колебаний в схеме ТТЛ. В области больших .входных напряжений
транзисторы Т2 и Т3 насыщены, характеристика почти не меняется .и опреде-
ляется напряжением Дк.э.н Ts. На рис. 7.226 представлены некоторые пере-
даточные характеристики в зависимости от температуры t. По передаточным
характеристикам можно определить влияние статических помех на работу
схемы.
С точки зрения динамических .помех и времени переключения большое зна-
чение имеет величина выходного сопротивления схемы ТТЛ. Она может быть
получена из статических выходных характеристик или путем анализа выхода
схемы ТТЛ (рис. 7.23). Если иа выходе схемы — уровень Н, то выходным со-
противлением является сопротивление насыщенного транзистора Тз, величина
которого около 10—15 Ом. Если на выходе — уровень В, то величина выход-
ного сопротивления зависит от режима Т4, который может работать в насыщен-
ном или активном режиме. Глубина его насыщения зависит от соотношения
сопротивлений резисторов /?2 и /?4. Граница насыщения теоретически определя-
ется напряжением £/к.б=0 при (7б.э=17к.э. В этом случае справедливо
/б«а = /к/?т> (7.13)
и чтобы транзистор работал в области насыщения, его коэффициент усиления
тока должен удовлетворять условию
/к
/б '' Ri
(7-14)
При значениях сопротивлений /?2=1,6 кОм и /?4=130 Ом должно быть 0>12,3.
Обычно транзистор Л имеет 0=404-60 при f=25°C, поэтому приведенные ре-
зисторы Rz и /?4 должны обеспечить достаточное его насыщение во всем ра-
бочем диапазоне. А вот при больших выходных напряжениях и малых токах Г4
работает в активной области, потому что переход в область насыщения насту-
пает не при напряжении С/К.6 = О, а при i7K.6<0. Выходное сопротивление в
этой области приблизительно определяется соотношением
D
pfr + %. (715>
При 0=50 и Гд =40 Ом 7?вых=70 Ом. С повышением температуры величина
выходного сопротивления уменьшается, так как температурная зависимость 0
преобладает над температурной зависимостью /?2 и Гд .
В области меньших 'выходных напряжений и больших токов Tt насыщен
и выходное сопротивление схемы.примерно равно
(7-16)
”2 Т 1
При Гд = 40 Ом и приведенных сопротивлениях Rz, Rc сопротивление Rtiu®
« 160 Ом. С ростом температуры
Рис. 7.24. Изменение тока /,
нагружающего источник пи-
тания Е во время включе-
ния схемы ТТЛ
оно увеличивается.
С точки зрения помех, вызываемых рабо-
той схемы ТТЛ, важна величина тока, проте-
кающего при запирании схемы от источника
Е через транзисторы Ti„ и Тз на землю. Этот
переходный ток возникает потому, что пере-
ход верхнего транзистора Ть в открытое со-
стояние происходит быстрее, чем запирание
нижнего транзистора Т3, и оба транзистора в
течение некоторого времени одновременно от-
крыты. Кривая тока /, нагружающего источ-
ник питания Е, представлена на рис. 7.24, его
амплитуда определяется выражением
_ Цц, Цсэ.ЩТ,) ^кэн(Т4) ,7 J7)
~ Rt
При напряжениях Е—5 В, (7д1«0,9 В,
Пк.э.н(Тз)~’17кэ.н(Т4)=0,4 В /ц^25 мА. Дли-
тельность такого тока зависит от емкости наг-
рузки выхода. Эти импульсы тока оказывают .влияние иа мощность потерь схе-
мы в зависимости от частоты повторения входных импульсов.
Ток, который может после запирания Т3 поступать иа выход через тран-
зистор Tt, уменьшается с ростом выходного напряжения Uo. Его величина оп-
ределяется соотношением
322
£ —Ц<.э.н —Ь'д, — ^0 . ^Д, ~^о __ иб.э.н~ик.э.п
/оЛЬ ДаЧ-Гд. Яг + 'Д. Я2 + Я4
(7.18)
При напряжениях Е = 5 В /7к.э.н = 0,25 В, //б.э.н = 0,7 В, С/д = 0,9Вигд =40Ом
величина выходного тока короткого замыкания (t7BbIX = 0) составляет около
25 мА; при В'вых = 2,4 В /вых=Ю мА. При данной величине выходного сиг-
нала Uвых величина тока /вых определяется значением, которого может дос-
тичь в заданное время А/ при максимальной емкости нагрузки. Величина /вых
зависит, конечно, от* разброса параметров схемы и ее .режима работы.
СХЕМЫ ТТЛ С СОСТАВНЫМ ТРАНЗИСТОРОМ НА ВЫХОДЕ
На рис. 7.25 показан режим открытого состояния схемы, представленной
на .рис. 7.9а. Очевидно, что транзисторы 7* и Тъ заперты, потому что на обоих
их переходах база—эмиттер, включенных последовательно, общее напряжение
в прямом направлении составляет всего 0,7 В.
Рис. 7.25. Режим работы
включенной схемы:
r Е ЗС/бэ.„ 5 2,1
11 = Rl = " 2,8 =
=1,03 мА,
I __ Е~( Рб.г.п+{/к э.н)
Л, =7,-|-7о—6,43 мА, В,, =
Г1 Г1
=£'/,, =5-6,43=32,15 мВт
Г1
( Аых Н=о)
На рис. 7.26а представлен режим работы схемы в закрытом состоянии. При
нормальных рабочих условиях ни один .из транзисторов Tt и Т$ не насыщен.
Величины токов /г и /3 можно определить приближенно, предполагая, что схе-
ма работает в режиме холостого хода. Так как /з = Р(у8)/2, то согласно рис.
7.266 справедливо уравнение
R2I2 + иб э + R. (/2 + ₽/„)=£', (7.19)-
из которого получаем
j _ (£~С/б.-> ) . (7.20)
2~ [Я2 + /М₽ + D1
Если р( г2) = 50 В и £б.э = 0,7 В, то /2 = 0.021 мА и /3=1.05 мА. Средняя мощ-
ность Рср= (Рв + Рн)/2«23 мВт. в два раза больше, чем у рассмотренных ра-
нее схем на рис. 7.14 в 7.15. Больше и амплитуда импульса тока, вытекающего
из подводящих питание проводов при изменении состояния выхода. В схеме нет
диода Д1г и аналогично (5.9) получаем
, _ ~^к,э.н(Т3) ^к.э.н(Т4) ) ,-j 21)
/и- /?4
При £=5 В, Пк.а.н(т3)=£к.э.н(7-4)=0,4 В получаем /и=70 мА. Этот импульс
тока особенно ярко выражен при изменении состояния выхода с уровня Н на
Ч;1* 323
В, если Т3 глубоко насыщен. До' того как этот транзистор закроется, открыва
ваются /4, Ts, и некоторое время источник напряжения соединен с землей
только через ограничительный резистор Rt. На величину тока /и оказывает
влияние отношение сопротивлений R2IR3. При большей величине этого отноше-
ния динамический режим работы улучшается и ток /и меньше, чем его макси-
мально возможное значение, определяемое ф-лой (7.21).
Рис. 7.26. Режим работы выключенной схемы:
Е—(^б.э.н+^вх Н ) 5—0,9
/, =----------------= -^8“ => “А
7в=/1+/2Р/8+/4=2,73 мА,
Ра = Е1„ =5-2,73=13,65 мВт/ / и4йОХ
В В 1. выхВ )
Однако амплитуда этого переходного тока всегда больше, чем у схем ТТЛ
без составного транзистора, поэтому нужно больше внимания уделять генери
рованию помех на подводящих питание проводах, кроме того, здесь значитель-
но большая зависимость потребляемой мощности от частоты повторения. Ток,
который может поступать иа выход через Tt в режиме короткого замыкания,
такого же порядка, как ток /п- На практике величина этих токов зависит от
отклонений параметров схемы и от режима работы. Если выход в состоянии В
заземлен, то Т\ и 73, работают в области насыщения
Мощность потерь может быть значительно изменена, если резистор Rs будет
подключен не па землю, а так, как показано па рис. 7.9. Режим работы этой
схемы при уровнях Н и В на выходе показан соответственно на рис. 7.27 и
7.28.
Рис. 7.27. Режим работы
включенной схемы:
Е—ЗС/б.э.н 5-2.1
= к; = г =
=0,725 мА,
, E—U$ э н+^к.э.н
1г---------
= 5—0,9 = 2,733 мА,
1,5
/„ =Z,+/,S53,46 мА,
ti
=5-3,46=17 ,3 мВт
( 7выхН =°)
При таком включении резистора 7?6 при холостом ходе-блокируется также,
Ts поэтому в схеме протекает собственно только ток через резистор Ль Сред-
няя мощность РСр= (Рп+Рв)/2~ 11 мВт примерно такая же, как у с?емы,_.по-
казанной на рис. 7,8а, но меньшее выходное сопротивление обеспечивает более
Рис. 7.28. Режим рабо-
ты выключенной схемы:
Б—( Сб.э.-н“Ь^вх Н )
/1= я;
5~0,9 =1 ,025 мА,
= . 4 . Ь'
'в*'*’ РВ=Е-'В=
=5-1,025=5,12 мВт
быстрый заряд выходных нагрузочных конденсаторов, а значит, ‘и большую час-
тоту переключения. .
Транзистор Ts работает в области насыщения, если его коэффициент уси-
ления тока
₽(Ь)>^> (7.22)
т. е. для данных сопротивлений резисторов должно быть P(T 6)5Ss 10. Если пре-
небречь влиянием сопротивления резистора Rs, то для насыщения Т4 справедли-
во условие
₽(Л)> (R2 + Re)Ri ' <7‘23>
В наихудшем случае должно быть Р(у4)^б. Транзисторы Т$ и Т4 рассчитаны
так, что коэффициент усиления тока Т4 всегда больше, чем коэффициент усиле-
ния тока Т&. В области очень низких рабочих температур величина р может
оказаться недостаточной для насыщения Т$, но насыщение Т4 будет обеспечено,
т. е. могут иметь место два случая:
1. Транзистор Ts работает в активной области, Т4— в области насыщения..
Ток, поступающий на выход при коротком замыкании,
Цсэ.ЩТз) Е~^б.э (Т„) ~~ ^б,э,н(Т4) . 24*
'01~ Ri + Rz
В наихудших предельных случаях /Вых1 макс = 110 мА, /ВЫх1 МИЕ=30 мА..
2. Транзисторы Т4 и Ts работают в области насыщения. В этом случае ток,
поступающий на выход при коротком замыкании,
, Е~ ^к.э.н(Т4) , Б~^к.э.в(Т,) ^б.э.н(Та) f
'°2 ~ Ri + Rs +
Е~и6.э.н(Ъ) ~ ^б.э,Н(Т4) (7 25}
В Предельных случэях /вых2 мин:==70 мА, /вых2 макс~ 120 мА, т. е. на-практике
величина выходного тока короткого замыкания может быть 30—120 мА. В об-
ласти больших выходных токов и малых напряжений выходная характеристи-
12°—23 325
«а линейна, выход схемы можно считать генератором тока. Для представленных
предельных значений выходного тока короткого замыкания выходное сопротив-
ление будет (Ом)
Е
Кша« — » 50 — 150 Ом. (7.26)
4
В области больших выходных напряжений н малых токов Tt и Tt работают в
активной области и выходное сопротивление падает до величины
Рис. 7.29. Статические характеристики
7?вых к ^а/Р(Т4) Р(Т4) •
значение которой порядка 30 Ом.
Некоторые статические характеристи-
ки показаны на ,рис. 7.29.
Рассмотренные схемы с состав-
ным транзистором на выходе ^поль-
зуются не только в качестве быстро-
действующих схем ТТЛ, мо представ-
ляют основу схем с малым быстро-
действием, мощных схем ТТЛ с боль-
шими выходными токами.
Рис. 7.30. Схема ТТЛ с
очень малой мощностью по-
терь
СХЕМЫ ТТЛ С МАЛОЙ МОЩНОСТЬЮ ПОТЕРЬ
Типичная схема ТТЛ с малой мощностью потерь представлена на рис. 7.30.
Сопротивления резисторов JRi и Р2, которые, в принципе, определяют среднюю
мощность потерь, в 10 раз больше, чем у стандартной схемы ТТЛ на рис. 7.8а,
поэтому мощность потерь составляет около 1 мВт. Статические характеристи-
ки подобны, но их диапазон тока почти в 10 раз меньше. Несмотря на то что
схема имеет по сравнению со стандартной схемой ТТЛ в 10 раз меньшую мощ-
ность потерь, она отличается сравнительно большим быстродействием, потому
что среднее время задержки всего лишь в 3 раза больше. Поэтому схема очень ус-
тойчива к динамическим помехам. Во время работы схемы имеют место очень
-малые изменения тока в проводах, подводящих питание, и в заземлении. По-
этому помехи, генерируемые схемой, малы. С точки зрения надежности имеет
большое значение низкая рабочая температура активных полупроводниковых
элементов схемы. Тепловое сопротивление перехода корпус — окружающая сре-
326
да типовой ИС составляет 0,2°/мВт. Таким образом, совместное включение
десяти стандартных схем ТТЛ прн общей мощности потерь 100 мВт имеет тем-
пературу перехода на 20° С выше по сравнению с окружающей средой. В такой
же системе из десяти схем ТТЛ, имеющих общую мощность потерь 10 мВт, тем-
пература перехода 'возрастет только на 2° С по сравнению с окружающей сре-
дой. Поэтому схемы ТТЛ с очень малой мощностью потерь пригодны ие только
для систем с большой плотностью элементов и минимальной мощностью потерь,
но и для систем, от которых требуется большая надежность, без требования
обеспечения минимальной мощности потерь и потребляемой мощности.
ВРЕМЯ ПЕРЕКЛЮЧЕНИЯ И ЗАДЕРЖКИ СИГНАЛОВ
Значения этих характеристи-
ческих величин зависят от рабо-
чих условий схемы, прежде всего
от емкостной нагрузки .выхода.
Емкостную нагрузку представля-
ют уже сами входы 'следующих
схем ТТЛ, подключенных к выхо-
ду. Каждый вход .нагружает вы-
ход емкостью, величина которой в
зависимости от типа схемы колеб-
лется в пределах от 1 до несколь-
ких пикофарад. При полной наг-
рузке выхода, например десятью
входами следующих схем (п=;10),
результирующая емкостная наг-
рузка может достигать несколь-
ких десятков пикофарад и увели-
чит время переключения и задерж-
ку сигнала. На рис. 7.31 показа-
ны примеры .изменения выходных
сигналов при минимальной нагруз-
ке выхода п=1 и при максималь-
ной нагрузке .выхода n=10. С уве-
личением числа единичных нагру-
зок увеличивается время переклю-
чения .и задержка.
Значительно большее влияние
на величину задержки оказывают
длинные 'Соединения или линии,
нагруженные таким большим со-
противлением, что они, в принци-
пе, работают в режиме холостого
хода и представляют собой емко-
стную нагрузку. Зависимость вре-
мени переключения и задержки от
общей нагрузочной емкости Си по-
казана на рис. 7.32. При зарядке
этих емкостей на выходе схемы
ТТЛ могут иметь место сравни-
тельно большие зарядные токи.
Если, например, Сн=20 пФ и пе-
репад выходного сигнала Д1/=
Рис. 7-31. Напряжение на выходе схемы
ТТЛ:
а) при изменении с уровня В на Н; б) при
изменении с уровня Н на В
=3 В, то иа выходе быстродей-
ствующей схемы ТТЛ в течение
Д1=5 нс не будет тока заряда -(мА):
Д1/ 3
» = £„-—-= 20 —= 12. (7.28)
Д t 5
12°*
327
При Сн=100 пФ и Д/=10 нс 7=30 мА. Эти токи влияют на мощность потерь
и потребляемую мощность схем ТТЛ Они не должны вызывать появление не-
допустимо больших сигналов помех в подводящих питание проводах и зазем-
лении.
В схемах ТТЛ с большим быстродействием должно быть обращено внима-
ние на неиспользованные входы. Как показано на рис 7.33а, неподключенный
вход эмиттера имеет по отношению к земле определенную емкость. При отрица-
тельном изменении напряжения на входе А с уровня В на Н изменяется также
напряжение на неподключенном входе В. При положительном же изменении на-
пряжения на входе А с уровня Н на В конденсатор С заряжается через сопро-
тивление 7? базы входного транзистора Tt, пока напряжение на конденсаторе С
Рис. 7.32. Пример зависимости времени переключения и задержки схемы ТТЛ
от величины емкости нагрузки
we достигнет достаточной величины, Т\ не реагирует на положительное измене-
ние напряжения на входе А. Это замедляет работу всей схемы ТТЛ.
Ограничение влияния неиспользуемых входов может быть решено двумя
способами. Первый способ заключается в том, что неиспользуемые входы под-
ключаются к достаточно большему положительному напряжению, которое обес-
печивает запирание соответствующих эмиттеров.
Согласно рис. 7.336 эти входы могут быть подключены прямо к источнику
питания Е. Если есть опасность пробоя, то входы должны быть подключены к
источнику напряжения Е через ограничительный резистор с сопротивлением 1—
5 кОм, как на рис. 7 ЗЗв. Неиспользуемые входы могут быть без ограничитель-
ного сопротивления подключены к особому источнику напряжения, которое бу-
дет меньше Е, но этот метод более дорогостоящий. Второй способ заключается
в подключении неиспользуемых входов к используемым так, как показано на
рис. 7.33г. Емкости неиспользуемых входов в этом случае разряжаются и заря-
жаются прямо через выходы управляющих схем. Ток, протекающий через все
соединенные входы в состоянии Н, представляет одну единичную нагрузку вы-
хода управляющей схемы. В схеме на рис. 7.33д каждый невллючениый вход
увеличивает задержку ^'"ад.р примерно на 1 нс.
Другими факторами, влияющими на время .переключения и задержку, яв-
ляются напряжение питания и температура окружающей среды. Схемы ТТЛ
328
рассчитываются на номинальное напряжение питания £=5 В с максимально
допустимыми отклонениями ±10%, т. е. напряжение питания может быть в
диапазоне от 4,5 до 5,5 В. С увеличением напряжения Е задержка /зд.р.ср
Рис. 7.33. а) Неиспользуемый, свободный вход увеличивает
задержку схемы ТТЛ; б), в), г) разные варианты включения
неиспользуемого входа
уменьшается. Увеличение же быстродействия невелико и достигается ценой
несоразмерного увеличения потребляемой мощности. Влияние температуры на
быстродействие зависит от конструкции и технологии производства схем ТТЛ.
А
Рис. 7.34. а) Принцип схемы наблю-
дения напряжения на выходе элемен-
та ТТЛ; б), в) правильный харак-
тер изменения напряжения на входе
и выходе; г) провод, подводящий
напряжение питания, не блокирован
конденсатором; д) щуп синхроскопа
не заземлен; е) влияние индуктив-
ности подключенного к выходу кон-
денсатора;
1 — входной сигнал; 2— щуп (синхроскоп);
® — выходной сигнал; 4 — выходной сигнал
без блокирования напряжения питания;
5 — выходной сигнал при незаземленном
Щупе; 6 — выходной сигнал при емкостной
нагрузке и распределенной индуктивности
329
Оно должно быть учтено прежде всего в таких системах, в которых отдельные
субсистемы на схемах ТТЛ могут работать при разных температурах, из-за
чего возникают разные задержки <зд.р.с₽.
При наблюдении выходных сигналов и измерении времени включения и
выключения и задержки должно быть обращено максимальное внимание на
все соединения, экранирование и блокирование напряжения питания (рис.
7.34а). Все соединения должны быть как можно короче, заземление должно
производиться в одной точке, что предотвратит образование петель; правильно
заземлен должен быть н щуп синхроскопа, подводящий напряжение питания,
провод должен быть блокирован соответствующим конденсатором. Используе-
мые конденсаторы должны иметь минимальную индуктивность.
На рис. 7.34, б, в приведены примеры правильного изменения входного
и выходного сигналов, на рис. 7.34г показан выходной сигнал в случае отсут-
ствия блокирования напряжения питания Е. Прн изменении выхода со значе-
ния Н на В через провод, подводящий напряжение питания, пройдет сравни-
тельно большой переходный ток, и под влиянием индуктивности этого провода
произойдет искажение (выброс) выходного сигнала. Неудачное блокирование
подводящего питание провода может в значительной мере повлиять на время
выключения /°-1 и явиться причиной помех. Вид «выходного сигнала при незазем-
ленном щупе показан на рис. 7.345. Подобные колебания индуктивного харак-
тера могут быть вызваны и наличием петель в системе заземления. На рис. 7.34е
показано влияние индуктивности подключенного к выходу конденсатора. Оно
проявляется прежде всего во время выключения t'-°, которое короче, чем время
включения t0’1, и более ярко выражено в схемах ТТЛ с небольшим выходным
сопротивлением.
ПОТРЕБЛЯЕМАЯ МОЩНОСТЬ
При определении средней потребляемой мощности схемы ТТЛ исходят из
значений мощности, соответствующих состояниям В и И. Из-за разброса пара-
метров активных и пассивных элементов ИС потребляемые мощности отдельных
схем могут значительно отличаться друг от друга. Кроме того, иа потребляе-
мую мощность влияют величина напряжения питания и температура окружаю-
щей среды.
Величина мощности сильно зависит от действительных величин сопротивле-
ний резисторов схемы. Так как изготовление всех резисторов схемы происходит
одновременно, с помощью одного технологического процесса, то все резисторы
имеют одинаковые характеристики. Разброс может достигать ±20%, но и в на-
худшем случае все резисторы имеют одинаковое отклонение: +20 или —20%.
Если сопротивления всех резисторов на 20% меньше номинального значения, то
потребляемая мощность возрастет больше чем иа 20% номинальной величины.
И наоборот, если сопротивления всех резисторов на 20% больше номинальных,
то потребляемая мощность уменьшается меньше чем на 20% номинального зна-
чения. С точки зрения влияния температуры наихудшему случаю соответству-
ет нормальная температура около +25° С, при которой резисторы имеют мини-
мальное сопротивление.
При температуре больше или меньше +25° С сопротивления увеличиваются
и потребляемая мощность уменьшается.
Меньшее влияние на мощность имеют изменения напряжения Ue.a, его за-
висимость от тока базы и коллектора и от температуры. Температурная зави-
симость напряжения 776,э обратно пропорциональна току базы. Для диапазона
тока базы от 1 мкА до 1 мА характерно значение температурного коэффициен-
та d,Ub.aldt='2,'2 мВ/°С. Но с ростом тока базы температурный коэффициент
уменьшается. При токе базы 1 мА он равен примерно 1,5 мВ/°С, а при токе
5 мА уменьшается до значения 1,3 мВ/° С. Сравнительно небольшое влияние на
величину потребляемой мощности оказывают напряжение UK,3 и его темпера-
турная зависимость. В диапазоне температур — 55++125°С напряжение UK.&
возрастает почти линейно, и его температурный коэффициент — примерно
0,55 мВ/°С.
Важным фактором является величина напряжения питания Е. Потребляемая
мощность возрастает пропорционально квадрату напряжения Е, поэтому и не-
большое увеличение напряжения Ё вызовет сравнительно большое увеличение
потребляемой мощности. Однако эту зависимость в некоторых случаях мож-
но использовать для уменьшения потребляемой мощности системы путем выбо-
ра минимально допустимого напряжения питания Е. Но нужно учесть, что с
уменьшением напряжения Е снижается быстродействие схемы ТТЛ.
Пока что рассматривалась потребляемая мощность в статическом режиме.
В динамическом режиме на величину потребляемой мощности значительное вли-
яние оказывают частота переключения схемы ТТЛ и характер подключенной на
выход нагрузки.
В системах с большим быстродействием нельзя пренебрегать влиянием на
потребляемую мощность частоты переключения, так как в зависимости от режи-
ма работы потребляемая мощность ТТЛ возрастает на несколько десятых
мВт/МГц.
Увеличение мощности зависит также от динамических свойств выхода схемы
ТТЛ на транзисторах Т3 и Т4. Как уже было показано, оба выходных транзи-
стора— Т3 и Т\— под влиянием разных внутренних задержек и неодинаковых ха-
рактеристик переключения могут во время переключения оказаться открытыми
одновременно. В результате этого между источником питания Е и корпусом воз-
никает малое сопротивление, через которое протекает сравнительно большой ток.
Этот переходный ток увеличивает общую потребляемую мощность схемы ТТЛ,
и его влияние тем больше, чем больше частота переключения. В большинстве
случаев нужно учитывать только переходный ток, возникающий во время
выключения /°-1. Переходные токи, возникающие во время включения Z1-0, имеют
небольшую амплитуду, и их влиянием можно пренебречь. На амплитуду и дли-
тельность переходного тока значительно больше влияет емкостная нагрузка вы-
хода, чем внутренняя задержка ИС. Для заряда конденсатора, подключенного
к выходу во время выключения /°-1, необходим еще один переходный ток, посту-
пающий на выход от источника Е. Дополнительная потребляемая мощность мо-
жет быть определена по переходному току.
На рис. 7.35а представлена схема измерения переходного тока в зависимо-
сти от нагрузочной емкости Сн. Схема на рис. 7.356 позволяет определить зави-
Е f Е
Рис. 7.35. а) Схема измерения переходного тока элемента ТТЛ в подводящих
питание проводах; 6) принцип измерения переходного тока в зависимости от
нагрузочной емкости и единичных нагрузок .на выходе; в) идеализированная
кривая изменения переходного тока;
1 — измеряемая схема ТТЛ; 2— щуп; 3 — синхроскоп; 4— генератор
симость переходного тока от емкости Сн и одновременно зависимость от числа
подключенных к выходу единичных нагрузок. Соответствующее число единичных
нагрузок (например, п=1-т-)10) устанавливается путем изменения сопротивле-
ния резистора R. Так как кривая изменения переходного тока имеет вид тре-
331
угольника, то достаточно определить его амплитуду 1 и длительность tK. До-
полнительная мощность определяется из формулы
(7.29)
где величины измеряются в мВТ, мА, В, с, Гц. Например, для схемы ТТЛ,
представленной на рис. 7.9, согласно рис. 7.25 и 7.26 была определена средняя
потребляемая мощность РСр = 23 мВт. При Е=5 В, п=10, Сн=30 пФ,
/ = 40 мА, /д = 4,5 нс и f=20 МГц увеличение потребляемой мощности состав-
ляет
л 40-5-4,5-10-9.20-Ю6
А Р =---------------------= 9,25
мВт,
а полная потребляемая мощность Р=23+9,25 = 32,25 мВт.
При данной нагрузке выхода и геометрии выходного транзистора Tj пере-
ходный ток при более высоких температурах значительнее, так как увеличива-
ется не только рекомбинационное время 73, но и его ток возбуждения базы.
С ростом температуры снижается напряжение 17б.э Т3, но одновременно увели-
чивается сопротивление, включенное между базой и корпусом, из-за чего уве-
личивается ток возбуждения базы Т3, т. е. схема ТТЛ имеет характерную осо-
бенность, приводящую к температурному пробою. Под влиянием переходных
токов при высоких частотах переключения увеличивается мощность потерь, из-
за чего возрастает температура перехода, что ведет к увеличению мощности
потерь, и т. д. Поэтому при высоких частотах переключения, когда нужно учи-
тывать дополнительную потребляемую мощность, максимальная мощность по-
терь не должна превышать допустимого значения.
Вероятность возникновения опасного режима работы при максимально до-
пустимых частотах переключения ограничивается во время производства путем
контроля наиболее важных характеристик транзистора, которыми в данном слу-
чае являются коэффициент усиления тока р и время выключения. С этих точек
зрения очень выгодными свойствами обладает схема, представленная ранее на
рис. 7.11, в которой вместо резистора базы Т3 использован транзистор. У такой
схемы ток возбуждения базы выходного транзистора Т3 имеет оптимальное зна-
чение во всем рабочем диапазоне температур.
ДОПУСТИМЫЙ УРОВЕНЬ ПОМЕХ СХЕМ ТТЛ
Поведение схемы ТТЛ при наличии сигналов помех определяется допусти-
мым уровнем помех в состояниях Н и В. Если длительность сигналов помех
больше, чем задержка 73д.р.ср, то поведение схемы определено статическим уров-
нем помех, определяемым из статической передаточной характеристики £7Вых =
= f(UBx) на рис. 7.36. Типичные пределы статических помех определяются ти-
пичными уровнями напряжения в состояниях В и Н и типичной формой переда-
точной характеристики. Предполагаются нормальная температура окружающей
среды +25° С, нагрузка выхода схемы максимальным числом п единичных на-
грузок и номинальное напряжение питания Е.
В состоянии В типичное выходное напряжение составляет 17ВЫхВ = 3,3 В, а
в состоянии Н оно Пвыхн = 0,2 В. На работу схемы могут повлиять такие сиг-
налы помех, под действием которых выходное напряжение упадет ниже £7Выхв
и возрастет выше £/ВЫхи до определенного предельного значения, при котором
изменяется состояние схемы. Определяя его предельное напряжение, как напря-
жение, соответствующее точке Т на рис. 7.36, где 7/вх = £7Вых = 1,4 В, полу-
чим величину пределов помех в состояниях В и Н:
ППв=Г'выхВ -ит =3,3-1,4=1,9 В, (7.30)
Шн = 77т-77выхН =1,4-0,2 = 1,2В. (7.31)
Более реальны пределы помех относительно предельных напряжений 17 вх, кото-
рые соответствуют минимально допустимому напряжению ЛвытВмм в состо-
янии В и максимально допустимому напряжению [7ВыхНмакс в состоянии Н.
332
Например, у схем серии SN/54/74 (7выхвмин = 2,4 В и б+ыхНмакс =0,4 В. Этим
выражениям соответствуют точки Д и В и входные напряжения t/BIA=lp,2 В,
77Вхв=,1,4 В. Пределы помех определяются по формулам:
ППВ = £/вь[х в — С/вх в = 3,3 — 1,4 = 1,9 В. (7.32)
ППн = £/вхЛ-ПвыхН = 1,2-0,2=1 В. (7.33)
3,6
Ьг^ЫХв
^быхвмин
2,0
1,6
УТ^в1Л
0,8
Ц}шн макс^
Ubwhmuh у
рр о,оj, г
ИаихуОший
случай.
S О.6В\ 5
''Состояние
н
166-0.16^,76
1,6 2,0 2.6 2,8 37
1 в
ts« J
Наихудший
случай.
Состоя ниеВ
3.6 6.0
ts
1,2В-0,7В=1В 338-1,06=106
Типичный уробень помех
Состоянием СостояниеВ
Рис. 7.36. Передаточная характеристика схемы
ТТЛ м допустимые уровни помех
С точки зрения работы схем на практике наиболее важны гарантирован-
ные пределы напряжений статических помех, задаваемые для наихудших ра-
бочих режимов и наихудших характеристик во всем температурном диапазоне.
У серии 54/74 наихудшим режимом работы соответствуют точки С и D на
рис. 7.36. Точке D соответствует минимально допустимое входное напряжение
1/вх в мин = 2 В, при котором еще гарантируется выходное напряжение
нмакс = 0,4 В. Так как С/ВЫх в мин = 2,4 В, то минимальный гарантиру-
емый предел помех в состоянии В будет
ППВмин = Пвых в мин - £/вх Вмин = 2,4 - 2,0 = 0,4 В. (7.34)
Точке С соответствует максимально допустимое входное напряжение
^вх н маке = 0,8 В, при котором еще гарантируется выходное напряжение
^вых в мин = 2,4 В. Так как (7Вых н макс = 0,4 В, то минимальный гарантируе-
мый предел помех в состоянии Н будет
ППНмин = Пвх Нмакс - <4ь,х Нмакс = 0 ,8 - 0,4 = 0,4 В. (7.35)
Эти самые низкие допустимые уровни статических помех гарантируются
для всех комбинаций управляющих и управляемых схем во всем рабочем ди-
апазоне температур от —55 до +125° С, т. е. при изменении температуры
Л^=180°С и в диапазоне напряжения питания от +4,5 до +5,5 В. В действи-
и) 5)
Рис. 7.37. Примеры зависимостей уровней статиче-.
скнх помех: а) состояние В; б) состояние Н
Рис. 7.38 а) Предел
импульсных помех уров-
ней В и Н; б) у схем
ТТЛ с разной задерж-
кой распространения
тельности они зависят от нагрузки выхода, напряжения питания и температу-
ры. Примеры зависимостей допустимого уровня помех ППв инн и ППн Мии
представлены на рис. 7.37.
Если длительность сигналов помех меньше, чем задержка /зд.р.ср схемы
ТТЛ, то допустимый уровень помех повышается и при очень коротких сигна-
лах помех теоретически бесконечен. Примеры зависимостей приведены на
рис. 7.38.
ГЕНЕРИРОВАНИЕ СХЕМЫ ТТЛ В ОБЛАСТИ ПОРОГОВОГО НАПРЯЖЕНИЯ
В активной рабочей области около порогового напряжения 77т=1,5 В могут
иметь место некоторые аномалии, например явление гистерезиса, отрицательное
дифференциальное сопротивление типа п, которые приводят к неустойчивости
схемы. С этой точки зрения важно учесть тот факт, что в определенном диапа-
зоне входных напряжений в области 17т—1,5 В все транзисторы схемы ТТЛ ра-
ботают в активной области, т. е. вся схема ТТЛ работает как линейный усили-
тель с большим усилением мощности. Например, схема ТТЛ серии SN 54/74
может иметь усиление мощности 25 дБ при граничной частоте /с^О.ЗбД0'1—
—0,35/5-10-9=70 МГц. При наличии такой частоты имеют значение и сравни-
тельно малые реактивные сопротивления рассеяния, а под влиянием внутренних
обратных связей при медленном изменении входного управляющего напряжения
схема может генерировать, как показано на рис. 7.39. Теоретически генерирова-
Рис. 7.39. а) Генерирование из-за влияния распределенных индуктивностей и
обратных связей; б) при медленных изменениях входного сигнала вблизи поро-
гового напряжения схемы ТТЛ
ние может иметь место в том случае, если входной сигнал изменяется в опас-
ной области медленно, за время 2/3д.р.ср, однако его появление зависит также
от конструктивного включения схемы ТТЛ и от величины выходного сопротивле-
ния источника управляющего сигнала. Проблема возникновения генерирования
при управлении схем ТТЛ сигналами с медленным нарастанием и спадом (до
1 мс) от источника с внутренним сопротивлением, меньшим 250 Ом, решается
использованием схемы ТТЛ Шмитта или схемы ТТЛ с резистивным выходом.
При большом внутреннем сопротивлении источника сигнала целесообразно ис-
пользовать схемы согласования на дискретных элементах и схемы ДТЛ.
РАБОЧИЕ УСЛОВИЯ ПРИ СОВМЕСТНОЙ РАБОТЕ
СО СХЕМАМИ НА ДИСКРЕТНЫХ ЭЛЕМЕНТАХ
Управляющие сигналы, имеющие амплитуды и характер изменения, кото-
рые не позволяют использовать их для непосредственного управления схемой
ТТЛ, могут быть соответствующим образом преобразованы с помощью схем на
дискретных элементах. В схеме на рис. 7.40а транзистор может управляться
сигналами с амплитудой от 0 В до нескольких десятков вольт, обеспечивая на
выходе стандартные сигналы управления схемами ТТЛ. Если транзистор за-
перт, то через резистор Рк течет, во-первых, начальный ток транзистора /ко, а
во-вторых, обратный ток п/вх в к входам подключенных схем ТТЛ.
Если транзистор насыщен, то через его коллектор протекает ток резистора
Рк и нагрузочный ток n/вых н от входов подключенных схем ТТЛ. Поэтому
величина сопротивления резистора Рк не является критической, например у схем
ТТЛ серии SN 54/74 /вх в = 40 мкА и /кн=1,6 мА. При i/?K=4,7 кОм и
Дк=5 В через резистор Рк при выходном уровне В и п=10 протекает ток
«/вхв = 10-40 мкА=400 мкА. Если /ко = 25 мкА, то напряжение на выходе
транзистора 3 В. Если транзистор насыщен то при £/к.э.н 0,2 В через его кол-
лектор протекает ток 7к~п/Вх н+/к к= 10-1,6 мА+1 мА=17 мА. Величины со-
противлений резисторов Pi и Рц должны быть выбраны так, чтобы был обеспе-
чен достаточно большой ток базы, необходимый для насыщения транзистора.
335
Если управляющий сигнал изменяется от отрицательных значений —до по-
ложительных значений +U2, то во входной схеме транзистора должен быт.ь ис-
пользован подходящий защитный диод, как на рис. 7.406.
Рис. 7.40. а), б) Управление схемы ТТЛ при больших амплитудах напряжения
сигнала; в) емкостная связь схем ТТЛ; г) емкостная связь со вспомогательным
транзистором; д) управление схемы ТТЛ от источника переменного сигнала
На рис. 7.40в приведен пример использования емкостной связи между дву-
мя схемами ТТЛ. Величина сопротивления резистора R должна быть выбрана с
учетом параметров /вхимакс и UBT нмакс- Если, например, /вх лмакс= 1,6 мА и
£/вх Л макс =0,8 В, то должно быть
Я < ^ь,х нмакс/'вх Нмакс = °>8/1 «б-Ю"3 = 500 Ом.
При известном сопротивлении R величина емкости С определяется исходя
из требуемой постоянной времени RC и перепадов напряжения. Если у схемы В
несколько входов, то все они должны быть соединены. Тактирование зависит от
изменения порогового напряжения схемы ТТЛ при изменении температуры;
на него также влияет входной ток схемы. Более выгодна схема на рис. 7.40 г
с вспомогательным транзистором. В установившемся состоянии тразистор насы-
щен и необходимый ток базы обеспечивается через резистор Ri источником на-
пряжения Ек. Так как выход схемы А через резистор 'R подключен к источнику
напряжения Ек, то выходное напряжение в состоянии В может возрасти до зна-
чения Ек. Для того чтобы изменение выходного напряжения с уровня Н на
уровень В происходило как можно быстрее, должна быть выбрана минималь-
ная величина сопротивления резистора R. Ее определяет максимально допусти-
мый ТОК Нагрузки /вых Н СХеМЫ, А, В СОСТОЯНИИ Н. При /вых нмакс= 1,6 мА,
Ек.макс=5,5 В и £7вых нмакс=0,2 В должно быть /?^350 Ом. Так как сопро-
тивление резистора /?, может быть значительно больше, чем 500 Ом на рис.
7.40b, то емкость конденсатора С при одинаковой длительности выходного им-
пульса значительно меньше. Другим преимуществом является меньшая зависи-
мость длительности выходного импульса от температуры и колебаний напряже-
ния питания Ек. На рис. 7.406 приведен пример использования вспомогательно-
го транзистора при управлении схемы ТТЛ от источника переменного сигнала.
Перед транзистором может быть включен еще один вспомогательный усилитель.
На рис. 7.41а на выходе схемы ТТЛ включен транзистор типа п-р-п.
Максимально возможная величина тока /б, необходимого для насыщения тран-
зистора, определяется по выходным характеристикам схемы ТТЛ в состоянии В.
Предполагая, что /7б.энмакс = 1 В и схема ТТЛ имеет выходную характеристи-
ку, представленную на рис. 7.21, получим при £/Вых в = Дб.э н ,макс = 1 В и
/?б=0 максимальный ток /Выхв=/б=20 мА. Для улучшения времени выключе-
336
НИЯ транзистора может быть использован резистор, включенный параллельно
между базой и эмиттером, ток 7Вых.в при этом возрастает. На рис. 7.416 пока-
зано управление транзистором р-п-р. Максимально возможный ток базы в этом
случае определяется по выходной характеристике схемы ТТЛ в состоянии Н.
Использование резистора Е% улучшает режим работы транзистора р-п-р в за-
Рис. 7.41. Схема ТТЛ управ-
ляет:
а) транзистором п-р-п-,
б) транзистором р-п-р
крытом состоянии. Коллектор транзистора р-п-р может быть через резистор
подключен к источнику отрицательного напряжения Ei (см. рис. 7.416) или на.
землю.
На рис. 7.42 приведены примеры схем с дополняюшими транзисторами!
р-п-р и п-р-п, управляемыми с выхода схемы ТТЛ. В схеме на рис. 7.42а тран-
зистор 7, насыщен, если выход схемы ТТЛ в состоянии В. Так как происходит
спад напряжения it/вых.н на выходе схемы ТТЛ, то величина напряжения
Рис. 7.42,- Управление
дополняющими транзис-
торами П-р-п и р-п-р
схемой ТТЛ
£i<£ должна быть выбрана так, чтобы было обеспечено надежное запирание
Т2. Если выход схемы ТТЛ — в состоянии Н, то насыщен 7'2. Схема на
рис. 7.426 работает аналогично. В обеих схемах время переключения может
быть сокращено с помощью конденсаторов, включенных параллельно резисторам-.
и |/?2.
Рабочие условия на выходе схемы ТТЛ могут быть соответствующим об-
разом изменены и в случае, когда к нему подключены схемы другого типа.
Например, на рис. 7.43а у управляющей схемы SN7440 минимальное гарантиро-
ванное выходное напряжение I)вых.в = 2,4 В, в то время как у подключенной
схемы SN75324 минимальное гарантированное входное напряжение t/BX = 3,5 В.
Увеличение напряжения 7/ВЫх.в до значения 3,5 В обеспечивает резистор R.
включенный между выходом и источником напряжения Е. Необходимая величи-
на сопротивления R выбирается между /?макс и /?мин, определяемыми из рабо-
чих условий для выхода в состояниях В и Н (рис. 7.436, в). Например, для
Е—5 В, 7Вых в=7к э х=0,25 мА, п=8 и остальных параметров согласно
рис. 7.43а 7?маКс«675 Ом и 7?мин~330 Ом.
337
Схемы ТТЛ с
^нмтв
Чммакс
мА
й _ СмшГ^еыхВ
Рис. 7.43. а). Управление схемами
ТТЛ с разными характеристиками;
б) рабочие условия с точки зрения
Сопротивления реЗИСТОра Лмаке’, в)
рабочие условия с точки зрения /?нп
Нагрузочную способность выхода в- состоянии Н можно увеличить путем
параллельного включения двух схем. Согласно рис. 7.44а должны быть соедине-
ны ие только выходы, ио и соответствующие входы. Если параллельно соедине-
но т схем, то каждый вход представляет для соответствующего выхода преды-
дущей схемы т единичных нагрузок. На рис. 7.446 соединены все входы двух
_ Дна»
Рис. 7.44. Увеличение нагрузочной
способности выхода путем парал-
лельного включения двух схем:
а) параллельное включение соответ-
ствующих входов; 6) параллельное
включение всех входов; в), г) опре-
деление сопротивлений Р макс И iRmkb
параллельно включенных схем. Результирующая схема работает как инвертор с
двойной нагрузочной способностью выхода в состоянии Н; общий вход пред-
ставляет восемь единичных нагрузок. На рис. 7.44 в, г показаны рабочие усло-
вия, определяющие величину сопротивления резистора Р для требуемого выход-
ного напряжения Г7Вых.в при параллельном, включении т управляющих схем
ОСНОВНЫЕ СХЕМЫ ЦИФРОВЫХ СЕРИИ ТТЛ
Расширив
Рис. 7.45. Увеличение числа
входов схемы ТТЛ с помощью
входного расширителя
п-
/2о—1
7JO—I
75 о—
7fo-U-
77°—i“
—Г
Основной схемой серии ТТЛ является схема, которая при положительной
логике выполняет функцию И-НЕ. Кроме этих основных схем, каждая серия
имеет еще целый ряд простых и более сложных схем ТТЛ, разрабатываемых с
логической и функциональной точек зрения так, чтобы они позволяли создавать
простые и экономичные цифровые системы. По функциональным возможностям
схемы можно разделить на следующие группы:
а) основные схемы И-НЕ с одним — восемью входами. В зависимости от
числа входов в одном корпусе может быть до шести схем;
б) мощные схемы И-НЕ, имеющие минимально в 3 раза большую нагру-
зочную способность выхода в состоянии Н, чем основные схемы И-НЕ. Могут
быть использованы для возбуждения согласованных линий передач;
в) схемы И-НЕ с пассивным выходом. Прямым соединением выходов этих
схем можно получить дополнительную логическую функцию. Они также могут
быть использованы для возбуждения длинных линий передач;
г) сложные схемы, выполняющие функция ИЛИ-НЕ и И/ИЛИ-НЕ. У этих
схем число входов может быть увеличено за счет вспомогательных расширите-
лей;
д) различные типы расширителей, применяемые для увеличения числа вхо-
дов основных логических схем. Они могут
быть также использованы для составления
специальных схем;
е) различные специальные схемы, нап-
ример ИСКЛЮЧАЮЩЕЕ ИЛИ, схемы сог-
ласования входов и выходов ТТЛ с други-
ми схемами (ДТЛ, ЭСЛ и т. п.), специаль-
ные возбудители и приемники сигналов на
длинных линиях передачи и т. п.;
ж) различные схемы триггеров типов
JK, D;
з) универсальные .интегральные счетчи-
ки, имеющие широкую область применения;
и) универсальные интегральные сдвиго-
вые регистры;
к) интегральные дешифраторы и схемы
цифровой индикации;
л) интегральные одноразрядные и мно-
горазрядные сумматоры;
м) интегральные мультиплексные и де-
мультиплеисные схемы.
Схемы И-НЕ с возможностью
увеличения числа входов. Базо-
вые схемы выпускаются со стандартным
числом входов — 1, 2, 3, 4 и 8. Возмож-
ность дальнейшего увеличения числа входов
показана иа рис. 7.45. К особым клеммам—
X и Z— подключены выводы коллектора и
базы входного многоэмиттерного транзи-
стора. К этим клеммам можно подсоеди-
нить несколько входных .расширителей, со-
стоящих из многоэмиттериых транзисторов с
четырьмя входами. Однако при этом нужно
учесть, что под действием емкостей внешних
соединений увеличивается время f1,0, а значйт, и задержки /1,озд.р и /зд.р.ср- На-
грузка клеммы X или Z дополнительной емкостью 1 пФ увеличивает задержку
^’°ад.р Примерно иа 1 нс. Однако емкостная нагрузка этих клемм не оказывает
влияния на время d0-1. С ростом числа расширителей не только увеличивается
общая задержка /зд.р.ср, но и снижается уровень допустимых статических помех.
Поэтому рекомендуется подключать не больше четырех расширителей, которые
обеспечат увеличение числа входов до 24 без увеличения мощности потерь
33$
схемы. Этот способ увеличения числа входов пригоден для дешифрации и по-
добного применения; соответствующие расширители содержатся в серии
SUHLI, II.
Схемы с возможностью параллельного соединения
выходов. Параллельное соединение выходов нескольких схем ТТЛ возможно
только при упрощенном построении оконечного каскада (рис. 7.46а). Оконечный
каскад представляет собой один транзистор Тз с выведенным коллектором. Схе-
Рис. 7.46. а) Схема ТТЛ с пассивным выходом; б) получение логической
функции объединением выходов
ма при положительной логике выполняет функцию И-НЕ. Для этой функции
выгодна схема с внутренним интегральным коллекторным резистором, показан-
ным на рис. 7.46а пунктиром, величина сопротивления которого выбрана с уче-
том оптимального режима работы. Этот резистор подключен к особому выводу,
который может быть соединен с выводом коллектора с помощью внешнего сое-
динения. Однако чаще требуется внешний коллекторный резистор, величина со-
противления которого выбирается в зависимости от требуемого режима работы.
На рис. 7.466 показано включение двух схем с параллельным соединением вы-
ходов, благодаря чему получается новая логическая функция, в рассматривае-
мом случае — логическое сложение.
Время выключения /|>0 примерно такое же, как у рассмотренных ранее
схем ТТЛ с активным выходом, а вот время включения /°-1 больше, так как
нагрузочные конденсаторы заряжаются через сравнительно большое коллектор-
ное сопротивление J?K. Это время сокращается при уменьшении сопротивления
резистора /?к, однако одновременно увеличивается нагрузка 73 в состоянии Н
током 7вк и уменьшается нагрузочная способность выхода с точки зрения чис-
ла подключаемых схем ТТЛ. При большем число этих схем ограничено ве-
личиной обратных токов, протекающих через резистор запертого транзистора
Тз на входы подключенных схем ТТЛ.
На рис. 4.47а представлено параллельное соединение выходов m схем; к об-
. тему выходу подключено п схем. На рис. 7.476 показаны рабочие условия об-
щего выхода в состоянии В. Через общий резистор Rv текут, во-первых, обрат-
ные токи 7выхв—7к.э.х в коллектор Т3, а во-вторых, обратные токи 7ВХ— к
эмиттерам транзисторов 7\ подключенных схем ТГЛ. С учетом этих обратных
токов резистор Rv может иметь такое максимальное сопротивление, при кото-
ром выходное напряжение ПВЫхв не упадет ниже минимального гарантирован-
ного значения ПВх.вмин подключенных схем ТТЛ:
^к.макс
Тмин ^вых. В
^вых.В +п/вх.В
(7.36)
340
Рабочие условия общего выхода в состоянии Н показаны на рис. 7.47в. В наи-
худшем случае суммарным током /ккн+п/Вхн нагружен только один выход из
т включенных параллельно схем, поэтому для определения сопротивления
Рис. 7.47. а) Пример управления схемой ТТЛ с объединенными выходами;
б), в) рабочие условия для определения сопротивлений RK макс и RK мин
Rk мин решающим фактором является нагрузочная способность одного выхода
максимальным током /он:
^к.мин
7-макс ^вых.Н
7 вых.II ”^вх. Н
(7.37)
Например, у серии 54/74 гарантируются значения /ВЫх.в=250 мкА,
/Вх.в = 40 мкА, |/7Вых.в = 2,4 В, /7Вых.н = 0,4 В, /Вых.н = 16 мА, /Вх.н“1,6 мА во
всем диапазоне рабочих температур и в допустимых пределах отклонения на-
пряжения питания £ = 5 В. Подставив эти значения в ф-лы (7.36) и (7.37), по-
лучим (кОм):
_ 5 — 2,4_____________2,6
^к.макс = о,25т4-0,04п ~ 0,25т+ 0,04га ’ (7’38)
5 — 0,4 4,6 „ „ х
^к.мин - 16 _ j - 16 _ j >6„ • ( -39)
Например, для т=4 и га=3 £к.макс—2,32 кОм, /?к.мин=0,41 кОм. Подхо-
дящая величина сопротивления RK выбирается между этими значениями. Если
требуется минимальная задержка Ачд.р.ср, то величина сопротивления Лк выби-
рается ближе к /?к.МЕН. Из графического представления выражений (7.38) и
(7.39) на рис. 7.48 вытекают возможности комбинаций т и га.
При совместной работе схем ТТЛ с пассивным выходом и схем ТТЛ с ак-
тивным выходом особое внимание должно быть уделено исключению состояний
риска, возникающих при одновременных изменениях сигналов. Так как схемы с
пассивным выходом имеют значительно большую задержку сигнала /0,1зд.р при
изменении выхода с Н на В, то на выходах неудачно составленных логических
схем могут иметь место неправильные сигналы, имеющие полную амплитуду и
сравнительно большую длительность, как это показано на рис. 7.49.
Схемы И Л И-НЕ, И/ИЛИ-НЕ и возможности увеличения
числа их входов. На рис. 7.50с представлена простая схема, выполняю-
щая в положительной логике функцию ИЛИ-HE, на рис. 7.506 — схема двух-
уровневой логической функции И/ИЛИ-НЕ. Входные двухэмиттерные транзисто-
ры Т1А и Tib (работают как схемы И, транзисторы ТЗА и Тгв —как схемы ИЛИ,
а Т3 — как инвертор. На рис. 7.50в приведен пример более сложной схемы с
341
четырьмя двухэмиттерными транзисторами. Если соединить входы АВ, CD, EF
и GH, то получаем схему функции ИЛИ-НЕ, подобную -представленной на рис.
7.50 а.
Большие функциональные возможности и более широкую область примене-
ния имеют схемы типа И/ИЛИ-НЕ с возможностью увеличения числа входов.
Пример приведен на рис. 7.51. К выводам X и Z может быть подключено не-
сколько расширителей. Недостатком этого метода увеличения числа входов яв-
ляется зависимость времени переключения от емкостных нагрузок выводов
X и Z. Прежде чем после запирания Т3 начнет нарастать напряжение на выхо-
де с уровня Н до уровня В, через резистор Т?2=1,6 кОм должны зарядиться все
емкости, подключенные к точке X. Это во-первых, собственные емкости схемы
И/ИЛИ-НЕ, а во-вторых, емкости соединений корпусов и ёмкости расширите-
лей. Из-за этих емкостей напряжение в точке X нарастает медленнее, примерно
так же происходит изменение напряжения с уровня Н на уровень В на выходе
Т3. Так как
//?2 = С (Д (7/Д 0 = (Е - t/K)/R2,
то скорость изменения напряжения при С= 1 пФ (мА/пФ)
дб'/д<=(£-ад/^2-
(7.40)
(7.41)
(7.38) и (7.39)
Рис. 7.49. Возникновение неправильных импульсов при управлении быстродей-
ствующих схем ТТЛ схемами ТТЛ с низким быстродействием
342
Предполагая напряжение на переходах в прямом направлении 0,7 В при
Е=5 В и t/K=0,4 В, получим скорость изменения мА/пФ; при Пк=2 В
&U/Af=l мА/пФ. Среднее значение Д77/Д^=1,5 мА/пФ. Так как задержка <ол3д.р
определяется при пороговом напряжении 1,5 В, то увеличение задержки, прихо-
дящееся на 1 пФ дополнительной емкости, составит примерно 1 нс/пФ.
Рис. 7.50. а) Схема ТТЛ, выполняющая функцию
ИЛИ-НЕ; б), в) функция И/ИЛИ-НЕ
При изменении выхода с уровня В на Н дополнительные емкости меньше
влияют на задержку <1>озд.р, потому что в точке Z меньший перепад напряже-
ния, чем в точке X, и разряд происходит через меньшие сопротивления транзи-
сторов в расширителях и транзистора 7з-
Однако на практике целесообразно учитывать увеличение задержки
^1,оад.р«1 нс/пФ. Схема И/ИЛИ-НЕ на рис. 7.50 имеет задержку /°-1ЭДр=29 нс,
а на каждый используемый расширитель добавочная задержка составляет
<о.*ад.р=5 нс. К данной схеме И/ИЛИ-НЕ могут быть подключены максимально
четыре расширителя, результирующая задержка в этом случае составит /°'13д.р =
=29+4: 5=49 нс. На практике нужно ожидать больших дополнительных за-
держек, потому что данные изготовителя справедливы для минимальных пара-
зитных емкостей.
343
Использование схем И/ИЛИ-НЕ позволяет во многих случаях разработать
более простую систему, чем на схемах И-НЕ.
Рис. 7.51. а) Схема И/ИЛИ-НЕ с рас-
ширителями; б) логическая схема
Рис. 7.52. а) Схема И/ИЛИ-НЕ с
добавочным инвертором; б) логиче-
ская схема
На рис. 7.52 показана схема И/ИЛИ-НЕ с добавочным оконечным инвер-
тором, оиа выполняет функцию ИСКЛЮЧАЮЩЕЕ ИЛИ. Эта схема позволяет
упростить составление полных сумматоров и вычитателей (рис. 7.53)
Рис. 7.53. а) Пример использования схемы
И/ИЛИ-НЕ с .инвертором для создания; б) пол-
ного сумматора; в) полного вычитателя
344
ТРИГГЕРЫ ТТЛ
В сериях ТТЛ имеются самые разнообразные типы триггеров, работа кото-
рых основана на разных принципах. К наиболее распространенным относятся
схемы с главной и вспомогательной памятью; схемы со связью по постоянному
напряжению, принцип действия которых основан на использовании задержки в
полупроводниковых элементах; схемы, использующие полупроводниковые эле-
менты, накапливающие заряд; в меньшей мере используются схемы с емкостны-
Рис. 7.54. а) Интегральный lRS-триггер; б) функциональная табли-
ца; в) логическая схема
t t +
S /? Ч ч 8 К а +
в в в в в в во
в в в в в в в
в в в в в в в
в в в в в в ч
в в в в
5" — Sf 8? Sj
К ~ Bj 8^ Ry
6)
Рис. 7.55. а) Интегральный ^S-триггер, управляемый уровнем так-
тового импульса; б) функциональная таблица; в) логическая
схема
345
ми связями. С точки зрения логической функции наиболее распространены JK-
триггеры, имеющие всестороннее использование, далее D-триггеры и интеграль-
ные RS-триггеры.
HS - триггеры. На рис. 7.54 представлены схема полного интегрального
-RS-триггера и его функциональная таблица. Значение понятия «неопределенное
состояние НО» было объяснено в главе, посвященной асинхронным триггерам.
В основе схемы лежат два элемента И-НЕ, от свойств которых зависят и
свойства триггера.
На рис. 7.55 представлена более сложная схема интегрального RS-триггера,
управляемого уровнем тактового импульса ТИ. Принцип действия ясен из функ-
циональной таблицы на рис. 7.556, в которой представлены состояния выхода Q
в момент /=п+1 после ТИ в зависимости от состояний управляющих входов в
момент t=n перед ТИ. Функция входов Sc и такая же, как у простого
RS-триггера на рис. 7.54.
J К • т р и г г е р ы. Схема интегрального триггера на рис. 4.56 состоит из
Е
77/
t = п |
J К I
Н И
В и
н в
в в
в
н
Qn
Рис. 7.56. /R-триггер с
емкостной связью входа
ТИ
двух элементов — И-НЕ — и сравнительно сложных входных ключей,
которые позволяют достигать частоты переключения порядка 30 МГц.
Рассмотрим работу ключа на входе J, состоящего из двух простых схем ТТЛ
на транзисторах Ti5—Т18. Другими интегральными элементами являются диоды
Д5— Д8 и конденсаторы Q, С2. Предположим, что триггер находится в состоя-
нии Q = H, Q = B и что на входах J и ТИ — уровень Н. Конденсатор Cj быстро
заряжается через Ti7, Tie, Де, и на входе Дв возникает большое положительное
напряжение. Так как на входе J — уровень Н, то через эмиттер 7]5 протекает
ток на вход J, и 7i6 заперт. При положительном изменении напряжения на вхо-
де ТИ появляется положительный импульс на входе Де, который еще больше
-запирает этот диод. При отрицательном изменении напряжения на входе ТИ на
входе Д8 появляется отрицательный импульс, который, однако, не попадает на
•базу Т7, потому что Де заперт большим положительным напряжением.
Допустим теперь, что на входе J — уровень В. В этом случае закрывается
переход эмиттер — база Ti5, ток коллектора которого проходит в базу Т-Е. В
коллектор Т1е. течет ток эмиттера Т17, транзистор Tie заперт, и на входе Де
имеется только небольшое положительное напряжение. При положительном из-
менении напряжения на входе ТИ Де закроется и конденсатор Ci быстро раз-
346
рядится через Д7 и коллектор Т1е. При отрицательном изменении напряжения»
на входе ТИ через Д8 проходит отрицательный импульс на базу Т7, который
запирается, а значит, запирается и транзистор TR. Результатом является измене-
ние' состояния триггера. Обратим внимание на то, что изменение состояния воз-
можно лишь тогда, когда на выходе Q — уровень Н. При уровне В на выходе-
Q Tte остается закрытым, на входе диода Д« большое положительное напряжение,
поэтому диод остается закрытым и при отрицательном изменении напряжения
на входе ТИ. Очевидно, что при У=К=ТИ отрицательный импульс проходит
через диод Д< или Д8 в зависимости от того, на каком выходе триггера имеет-
ся уровень Н Прямой вход До активен при уровне Н и устанавливает триггер,
в состоянии Q=H, Q = B.
Типовая схема J /(-триггера. принцип действия которого основан на исполь-
зовании заряда, накапливаемого в диодах, представлена на рис. 7.57. Допус-
Рис. 7.57. /K-триггер с
кратковременной полу-
проводниковой памятью
тим, что Q = H, Q=B и /=К=В. После положительного изменения напряжения»
входа тактовых импульсов запираются все эмиттеры Гц, через его коллектор
начинает протекать ток в базу Тц, и через эмиттер этого транзистора в диоде:
Д1 накапливается заряд, на диоде возникает положительное напряжение. Тран-
зистор 713 не может открыться, потому что на его эмиттере большое напряже-
ние, соответствующее уровню В тактового импульса.
Соединенные накрест транзисторы Т17, Tw представляют простую схему с
двумя устойчивыми состояниями. Положительное напряжение диода Дь а зна-
чит, и коллектора 7\7 насыщает транзистор 71S, а небольшое напряжение его»
коллектора запирает Т п. Коллектор Тjb соединен с эмиттером Тц, который за-
перт, потому что соответствующий эмиттер транзистора Тц соединен с выходом
Q, имеющим уровень Н.
При отрицательном изменении напряжения на входе ТИ падает одновремен-
но напряжение и на эмиттерах Т^з, Ti6 и запирается Тц. Так как на базе 7\з —
положительное напряжение диода с накоплением заряда Дг, то этот транзистор,
открывается, в его коллектор потечет ток от подключенного эмиттера Т\, за-
крываются транзисторы Т2, Т$ и триггер изменяет свое состояние. Аналогично»
переключается триггер при состоянии входов J и К, как показано в функци-
ональной таблице на рис. 7.576. Так как заряд поступает в диоды Д\ и Дг из:
347
щелей с малым сопротивлением, которыми являются эмиттерные повторители 1\2,
Tls, и так как заряд рассасывается также через малые сопротивления коллек-
торных цепей Ti? и Ая, то триггер может работать на очень высоких частотах,
порядка десятков мегагерц.
Для установления триггера в исходное состояние используются прямые вхо-
ды Sji>, S2d, <Rd, которые активны при уровне Н. Если 51Г) = Н или S2B = H, то
триггер устанавливается в состояние Q = B, Q = H, в обратное состояние он ус-
танавливается под действием сигнала с уровнем Н на входе УД. Эти прямые
входы влияют на состояние триггера независимо от состояния входа ТИ.
На практике используется несколько типов такого триггера, которые отли-
чаются величиной максимальной частоты переключения. Триггер с частотой пе-
реключения до 20 МГц имеет /1'°вд.р=40 нс, ^’’1зд.р=20 нс, Д°=5 нс и t°>l =
=8 нс.
Минимально допустимая длительность тактового импульса — 20 нс. В тече-
ние этого времени в диоде или Д2 накапливается достаточно большой за-
ряд, обеспечивающий надежную работу триггера и при длительности отрица-
тельного изменения ТИ 100 нс. Информация о состоянии входов J и К реги-
стрируется соответствующим ДНЗ, как только напряжение на входе ТИ достиг-
нет 1, 8 В, и передается триггеру только тогда, когда напряжение на входе ТИ
упадает до 1,2 В. Надежная работа триггера обеспечена тем, что при этом на-
пряжении уже заблокированы цепи, соответствующие входам J и К. Длитель-
ность тактового импульса может быть как угодно большой, поэтому триггер
может работать и при очень низких частотах переключения.
При положительном изменении напряжения на входе ТИ информация на
входах J и К должна быть уже стабилизирована. Если на входе ТИ есть такто-
вый импульс, то триггер обнаружит изменение на входах J и К с уровня Н на
В в течение 10 нс, а с уровня В на Н — в течение 300 нс. Так как триггер мо-
жет переключиться только после достижения определенного порогового напря-
жения во время отрицательного изменения ТИ, то вход ТИ имеет большую по-
мехоустойчивость уровней В и Н. Этот тип триггера выгодно использовать в
синхронных и асинхронных счетчиках и сдвиговых регистрах.
У триггера того же типа с частотой переключения до 35 МГц составляет
*1'°вд.р=25 нс, /(’-1зд.р=20 нсД-°=4 нс, /о''=8 нс и минимально допустимая дли-
тельность тактового импульса—15 нс. Для триггера с частотой переключения
до 50 МГц, имеющего несколько измененную схему, характерны значения
^1,оэд.р=11 нс, .£011зд.р=9 нс, Д°=1 нс, ZO’^1,7 нс, максимальные значения
t-n t=n +1 В ~ Bj В2
К — К, Вп
7 Н К М R и L~ Lz
Н Н X X н н х
В X XX н в
Любсе
X В X X н в состоя-
х х н и в в ниеНипаВ
X X В X в н
X X X В в в
Рис. 7.58. //(-триггер с кратко-
временной полупроводниковой
памятью
/1,озд,р=/°-1зи.р = 15 нс, <1-°=2,5 нс, <°’1=4 нс. Минимально допустимая длитель-
ность тактового импульса—-10 нс. Все представленные данные справедливы при
нагрузочных емкостях Сн=15 пФ на выходах Q и Q.
На этом же принципе работает и триггер на рис. 7.58 с двухуровневой ло-
гической функцией на входах J и К в последовательности конъюнкция —
Инверсия И-НЕ Н« И-нЕ Инверсия Е
Рис. 7.59. а) J/C-триггер, реагирующий на положительное из-
менение тактового импульса; б) логическая схема
349
дизъюнкция. Так как схема имеет большое число управляющих входов / и К,
то у триггера только один прямой вход с которого он устанавливается в
•состояние Q=H, Q—В.
На рис. 7.59с представлена более сложная схема /Л’-триггера, который ре-
.агирует на положительное изменение тактового импульса на входе ТИ. И хотя
ла первый взгляд схема кажется запутанной, принцип действия ее очень прост.
.Для наглядности пунктиром обозначены контуры, соответствующие логической
схеме триггера на рис. 7 596.
Надежную работу триггера обеспечивают несколько обратных связей. Ос-
новные свойства работы с двумя устойчивыми состояниями обеспечивают обрат-
ные связи с выхода А иа эмиттер 1\ и с выхода В на эмиттер Т2. Обратные
•связи с прямых асинхронных входов Rd и Sd на транзисторы Тп и Т22 обеспе-
чивают неизменность состояния выходов С и D при установке триггера в нуж-
ное исходное состояние. Для входов / и К важны обратные связи с выходов А
и В на Т2q и Т 2д.
Допустим, что Q=H, Q = B, 7=Д72/*з=Н, Д=Л1Д2Д*3=В, ТИ=Н. В та-
з<их условиях заперты Ti7 и Z2i. Если теперь напряжение на входе J изменится
-с уровня Н на В, то Тп закроется, Г19 откроется и закроется Т2е. В результате
запирается эмиттер Т20, и если бы не было обратной связи с выхода А на
другой эмиттер 72о, то транзистор Т21 открылся бы и остался в этом состоя-
нии и после изменения напряжения на входе 1 с уровня В на Н. После оконча-
ния тактового импульса состояние триггера изменилось бы, при правильной ра-
боте триггера оно должно оставаться без изменения.
Благодаря обратной связи с выходов Q и Q на транзисторах Тп и Т22 состоя-
ние выходов С и D не изменяется под действием тактовых импульсов. Допус-
тим, что Q= В, <2=Н, 7=Л727*з=/ОЛ2Л*з= В, на выходе С — уровень В, на вы-
ходе D — уровень Н и прервана связь Т27, Т2В с транзисторами Тп, Т22. Дак
только тактовый импульс достигнет уровня В, откроется Т2В. Теперь через под
жлюченный эмиттер Тд потечет ток и напряжение на выходах триггера изменит-
ся, стремясь к уровням Q=H, Q=B. Однако это вызовет изменение напряжения
иа выходах С и D, откроется 727, потечет ток через подключенный эмиттер Ти
«опять начнут изменяться состояния выходов триггера и т. д. Без обратных свя
Рис. 7.60. /Л-триггер, реагирующий на положитель-
ное изменение тактового импульса
350
зей триггер бы осциллировал в течение длительности ТИ. Установка триггера
с асинхронных входов 7? с и Sd возможна только в том случае, когда отсутст-
вует тактовый импульс на входе ТИ.
По схеме на рис. 7.59 работает, например, триггер типа S8825J. Минималь-
ная длительность тактового импульса — 33 нс при минимальной амплитуде 2,6 В.
и максимальной длительности фронта и спада 150 нс. Мощность потерь —
70 мВт.
На том же принципе работает триггер SN7470/SN5470, схема которого-
представлена на рис. 7.60. Типичная частота тактовых импульсов этого триг-
гера — 35 МГц.
На рис. 7.61 показана простая схема триггера с главной и вспомогатель-
ной памятью. Главную память составляют 71—Т6, вспомогательную память с
входными цепями — Т9—Т1В, и в качестве элементов связи между главной н
а)
Рис. 7.61. а) ГК-триггер с главной и вспомога-
тельной памятью; б) логическая схема
вспомогательной памятью использованы транзисторы Tig и Т2о- Схема имеет
только один прямой асинхронный вход Rd, которым устанавливаются состояния
Q=H, Q= В, причем независимо от входа ТИ. По схеме на рис. 7.61 работает,,
например, триггер типа SN7473. Его мощность потерь — 40 мВт, /3д.р.ср = ЗО нс,
минимальная длительность ТИ равна 20 нс. В одном корпусе размещены два
интегральных триггера.
На том же принципе работает триггер SN7472, схема которого показана на
рис. 7.62. Он отличается только тем, что имеет большее число входов J, К, а
кроме того, имеет еще асинхронный вход Sd, которым триггер может быть ус-
тановлен в состояния <2 = В, <2=Н.
351
На рис. 7.63 показана схема более сложного триггера TTpL 9000 или TTjiL
9001. Тип 9000 имеет входы /2 (показаны пунктиром) без инверторов, а к базам
Т2 и Т7 подключены конденсаторы емкостью 10 пФ. Эти конденсаторы улучша-
ют режим работы в тех случаях, когда начинает сказываться взаимный времен-
ной сдвиг тактовых импульсов отдельных триггеров. Но, с другой стороны, они
£
ти а)
ТИ g)
Рис. 7.62. а) JK-триггер с главной и вспомога-
тельной памятью; б) логическая схема
уменьшают частоту переключения триггера, которая равна 20 МГц у типа 9000
и 35 МГц у типа 9001. Триггер имеет по три входа-—J и К, один совмещен-
ный вход /К, вход тактовых импульсов ТИ и астнх|Р'ОИные входы Рп и Sd.
Инвертирующий усилитель на входе ТИ увеличивает помехоустойчивость этого
входа, уменьшает нагрузку источника ТИ и снижает требования, предъявляе-
мые к крутизне фронта и спада ТИ. При уровне В на входе ТИ блокируются
входы J, К и на состояние главной и вспомогательной памяти могут повлиять
только асинхронные входы 7? в и Sv- При отрицательном изменении тактового
импульса состояние вспомогательной памяти не меняется, и после спада так-
тового импульса до уровня Н получают преимущество входы J и К в зависи-
мости от состояния выходов вспомогательной памяти. Если <2 = В, то имеют
преимущество входы К, и, наоборот, если <2 = В, то—-входы J.
Очевидно, что единственная возможность изменения состояния под дейст-
вием входов J и К при уровне Н на входе ТИ заключается в том, чтобы состоя-
ние главной памяти было противоположно состоянию вспомогательной памяти.
Состояние главной памяти может изменить только выход конъюнктора, соответ-
ствующий входу J или К, при условии, что на всех входах конъюнктора в лю-
бой момент времени, когда вход ТИ имеет уровень Н, будет уровень В. При
положительном изменении тактового импульса новое состояние главной памяти
записывается в вспомогательную память независимо от состояния в данный
момент входов 1 и К- Поэтому с точки зрения, помехоустойчивости время, в те-
чение которого на входе ТИ уровень Н, должно быть минимальным. Типичная
мощность потерь триггера 9001 составляет 150 мВт при частоте тактовых им-
пульсов 35 МГц, у типа 9000—425 мВт прн частоте 20 МГц.
Рис. 7.63. а) /К-триггер, с главной и вспомога-
тельной памятью; б) логическая схема
D - т р и г г е р ы. На рис. 7.64 представлена схема триггера SN7474. Схема
имеет один вход D, на который подается входная информация, вход тактовых
импульсов ТИ и два асинхронных входа—Rd и Sd — для установки триггера
независимо от состояния входов D и ТИ. Входная информация передается иа
353
Рис. 7.64. а) D-триггер; б) логическая схема и характеристическая
таблица
выход при положительном изменении ТИ с уровня Н на уровень В. Этот тип
триггера пригоден для вспомогательных регистров, счетчиков, работающих на
принципе сдвиговых регистров с обратной связью, генераторов кода и т. п. Ес-
ли соединить выход Q с входом D, то схема работает как простой Т-триггер,
который переключается после каждого положительного изменения импульса на
входе ТИ. Минимальная частота переключения—15 МГц, мощность потерь —
около 15 мВт.
Более простая схема триггера SN7475 показана на рис. 7.65. В одном кор-
пусе размещены четыре триггера.
Рис. 7.65. а) D-триггер; б) логическая схема и характеристиче-
ская таблица
Влияние рабочих условий входов на работу тригге-
ров. Входы интегральных схем ТТЛ представляют собой несколько эмиттеров
с общей базой, которые упрощенно можно .представить в виде диодов, как пока-
зано иа рис. 7.66о. Если входное напряжение превысит допустимое значение, то
Рис 7.66. Влияние рабочих условий входов на работу триг-
гера:
fl) упрощенное изображение входов в виде диодов; б) вход-
ная характеристика
может иметь место пробой. Он может произойти через переходы эмиттер — база
транзисторов Т\ и Т2 и либо вход ТИ, если начнем имеется уровень Н, либо
вход Rd, если он на уровне Н, либо иа выход Q, если он иа уровне Н. Как
показано на рис. 7.666, меньшему напряжению пробоя соответствуют случаи
2, 3 и 4. Если входной эмиттер длительное время работает в области напряже-
ния пробоя, то соответствующий переход может выйти из строя, например, из-
за точечного проплавления, вызванного большой концентрацией тока, если же и
после этого состояние не изменится, то могут быть повреждены и другие пере-
ходы. имеющие более высокое напряжение пробоя.
Для неиспользуемых входов J и К справедливы те же рекомендации, что
и для основных схем ТТЛ:
а) они могут быть подключены через достаточно большое ограничительное
сопротивление к источнику Е;
б) могут быть подключены к используемым входам или выходам Q, Q
триггера;
в) если в корпусе имеется неиспользованная основная схема, например
И-НЕ, то все ее входы заземляются, а на выход подключаются неиспользуемые
входы триггера. При этом нужно учесть нагрузочную способность выхода схемы
по отношению к нагрузкам, которые представляют входы подключенных тригге-
ров.
ПЕРЕДАЧА ИНФОРМАЦИИ ПО ЛИНИЯМ
В УСЛОВИЯХ БОЛЬШИХ ПОМЕХ
Для этой цели наиболее пригодны специальные схемы интегральных эле-
ментов ТТЛ. Схемы на рис. 7.67 разработаны для совместной работы со схема-
ми ТТЛ серии SUHLI. Благодаря более высокому уровню В схемы возбужде-
355
Рис. 7.67. Специальные схемы ТТЛ для передачи информации
по длинным линиям:
а) передатчик; б) приемник; в) дифференциальный приемник
ния и более высоким пороговым уровням управляемых схем влияние помех на
работу этих схем значительно меньше, чем у обычных схем ТТЛ. С выхода
схемы возбуждения на рис. 7.67а можно управлять шестью приемниками
(рис. 7.676) или четырьмя дифференциальными приемниками, показанными на
рис. 7.67в, причем напряжение на выходе схемы возбуждения не менее +4,5 В.
Это большее напряжение достигается за счет того, что резистор Р2 подключен к
напряжению +12 В. Большее отношение сопротивлений Р2/Рз улучшает также
передаточную характеристику 6/ВЫх=/:(Пвх). Допустимые пределы помех прием-
ника на рис. 7.676 составляет +1,5 В. Дифференциальный приемник на рис.
7.67в управляется дополняющими сигналами, ои очень нечувствителен к разнице
напряжения питания и потенциалов заземления по отношению к передатчику в
начале линии. Выход изменится на уровень В, если вход В хотя бы на 1,5 В бо-
лее положителен, чем вход А, и, наоборот, изменится на уровень Н, если вход
А на 1,5 В более положителен, чем вход В. Недостатком таких простых схем
является наличие большого числа напряжений питаний.
Схемы иа рис. 7.68 предназначены прежде всего для дифференциальной пе-
редачи сигналов по длинным линиям и могут работать совместно со схемами
ТТЛ и ДТЛ. Схема передатчика показана на рис. 7.68. С выхода могут воз-
буждаться линии с характеристическим сопротивлением Zo=s=5O Ом и емкостной
нагрузкой до 5000 пФ. Диоды на выходах ограничивают амплитуду сигналов
помех, наводимых в линии. Приемник на рис. 7.686 преобразует дифференци-
альные сигналы в стандартные цифровые сигналы. Его схема сравнительно
сложна, потому что он разработан для приема входных сигналов с амплитуда-
ми ±15 В, а напряжение питания составляет всего +5 В. За счет использова-
ния входных делителей напряжения максимальная амплитуда входных сигна-
лов + 15 В уменьшается до ±0,5 В, а минимальная амплитуда ±2,4 В — до
+ 80 мВ. Определение момента прохождения дифференциального входного сиг-
нала через 0 должно быть очень точным, поэтому схема разработана как ли-
нейный усилитель.
Передатчик и приемник на рис. 7.69 и 7.70 предназначены для высокоско-
ростной передачи информации между цифровыми системами на схемах ТТЛ се-
356
рии FJ/74N (Milliard), но могут быть использованы и для совместной работы со
схемами ТТЛ и ЭСЛ. Они обеспечивают передачу информации при частотах до
2 МГц по линии длиной 6 м при наличии сигналов помех с амплитудой ±6 В.
Входную часть передатчика, представленного на рис. 7.69. составляет схе-
ма ТТЛ, имеющая такие же входные характеристики, как стандартные схемы
Рис. 7.68. Специальные схемы для передачи ин-
формации по длинным линиям:
о) передатчик; б) приемник
ТТЛ. Диоды Д| и Д3 ограничивают максимальную величину напряжения на
коллекторах и Т3 до значения ЗИв э~2, 1 В. Поэтому напряжение на эмитте-
ре Т4 изменяется от О В до 2(/б.»«1,4 В. Эти напряжения по отношению к на-
пряжению земли должны быть при подаче на вход Те сдвинуты на величину, со-
ответствующую напряжению питания—10 В. Это смещение, примерно 6,5 В,
обеспечивает диод Дъ. Напряжение на Тъ сравнивается с опорным напряжени-
ем на базе Т7. Если оно более положительно, то ток протекает через Те, а
357
Ту закрыт. Если же оно более отрицательно, но ток течет через транзистор Т?,
а закрыт Т3. Уровни напряжений на коллекторах этих транзисторов смещают-
ся транзисторами Т3, Г9 и диодами Ду, Дв так, что в симметричную линию
всегда течет номинальный ток 14 мА только с коллектора одного выходного
транзистора, Т(8 или Тц. Во всей схеме, кроме входной схемы ТТЛ, использует
усилитель) Источник опиршки
напряжения
Рис. 7.69. Передатчик для высокоскоростной передачи информации по
длинным линиям
ся принцип переключения тока, который будет рассмотрен далее. Для нагляд-
ности представлены примерные значения напряжений, соответствующих уровням
В и Н. Транзисторы Т5 и 7\5 выполняют функцию источников постоянных то-
ков, a Tiv ограничивает величину токов без транзисторов Т13 и при непод-
ключенных выходах.
Схема приемника приведена на рис. 7.70. Дифференциальный входной уси-
литель управляет выходными схемами ТТЛ. Транзистор Т3 пе допускает насы-
щения входных транзисторов Ту, Тг, поэтому задержка передачи минимальна.
Транзисторы и 76 в выходной схеме выполняют функцию дизъюнкторов. Если
на базе одного из этих транзисторов имеется уровень В, то Ту и Те, насыщены.
При отрицательном изменении с уровня В на Н Ту быстро запирается за счет
заряда, накопленного в Т6. Кроме дифференциальных входов, схема имеет вы-
борочный вход. Уровнем Н на этом входе выходы устанавливаются в заданное
Рис. 7.70. Приемник
дополняющее состояние независимо от уровнен дифференциальных входов. Если
подключить вход X к среднему отводу оконечных резисторов дифференциаль-
ных входов, то' с его помощью можно контролировать режим работы линии. При
разъединении или отключении линии или при выходе из строя передатчика этот
вход устанавливает выходы в заранее заданное дополняющее состояние незави-
симо от уровней сигналов па всех остальных входах.
7.2. ИНТЕГРАЛЬНЫЕ ЦИФРОВЫЕ СХЕМЫ
С ДИОДАМИ ШОТТКИ
Развитие схемы с максимальным быстродействием происходило по двум
основным направлениям. Первое основано на принципе переключения тока, при
котором транзисторы работают в ненасыщенном состоянии, без избыточного за-
ряда. Использование этого принципа в самых новых схемах ЭСЛ позволяет по-
лучить время переключения меньше чем 1 нс. Недостатком этих схем являются
их сравнительно большая чувствительность к изменению температуры и склон-
ность к генерированию при использовании в больших системах. Другое направ-
ление заключается в использовании явления диффузии золота, в результате чего
в полупроводнике образуются рекомбинационные центры, сокращающие время
жизни неосновных носителей, а значит, и уменьшающие избыточный заряд. Этот
принцип позволяет создавать транзисторы с очень коротким временем переклю-
чения, порядка нескольких наносекунд. Однако его недостатком является умень-
шение величины коэффициента усиления тока транзистора, а кроме того, он ие
селективный. Это значит, что если в интегральной схеме нужен только один
транзистор с очень большим быстродействием, то остальные транзисторы авто-
матически будут тоже быстродействующими.
Самое новое, третье направление использует для увеличения быстродействия
свойства диода Шоттки. В отличие от диода с переходом р-п со смещением
в прямом направлении, почти весь пропускной ток диода Шоттки составляют
электроны, переходйщие из полупроводника в металл. Поэтому в диоде Шотт-
ки не возникает избыточного заряда, и, таким образом, отпадает необходимость
в учете времени восстановления сопротивления. Комбинация диода Шоттки с
транзистором позволяет добиться очень малого времени переключения.
359
Пример характеристики приведен на рис. 7.71. Так как на диоде в направ-
лении пропускания значительно меньшее напряжение, чем па переходе коллек-
тор — база транзистора, то параллельным подключением диода Шоттки к этому
Рис. 7.71. а) Условное обо-
значение транзистора с дио-
дом Шоттки; б) характе-
ристики диода Шоттки и
кремниевого диода
/—Диод Шоттки; 2— транзи-
стор с диодом Шоттки; 3 —
кремниевый диод
Рис. 7.72. а) Схема основного элемента ТТЛ с диодами Шоттки; 6) передаточная
характеристика; в) входная характеристика; г) выходная характеристика
переходу будет исключена возможность насыщения транзистора и его время
переключения сократится до величины, не превышающей 1 нс. Этот принцип
повышения быстродействия селективный и позволяет создавать в монолитной
ИС любые необходимые комбинации быстродействующих и менее быстродейст-
вующих транзисторов. Следующим достоинством таких схем является улучше-
ние компенсации напряжения между эмиттером и базой. Транзисторы с диодами
Шоттки можно использовать для сокращения времени переключения схем ДТЛ
при меньшей единичной входной нагрузке, а также для сокращения времени пе-
реключения схем ТТЛ.
На рис. 7.72а приведена схема основного элемента ТТЛ серии
SN74S (Т1). Диоды Шоттки использованы на входах для ограничения ампли-
туд напряжений, вызванных отражениями в линиях и у всех транзисторов,
кроме Tt. Транзистор Те улучшает передаточную характеристику, показанную на
рис. 7.726. Входная и выходная характеристики представлены па рис. 7.72 в, г.
Выходное сопротивление схемы при уровне В — около 50 Ом. Транзистор 7\ в
нормальных условиях не может работать в насыщенном состоянии и поэтому он
не комбинирован с диодом Шоттки. По кривым на рис. 7.73а можно опреде-
лить время переключения и задержку при различном разветвлении выхода п.
Задержка Л'0зд.ря:2,84-4,4 ис, ^0>|эд.р= 1,84-4,8 нс. Зависимость величины сред-
ней потребляемой мощности Рср от частоты и нагрузочной емкости представ-
лена на рис. 7.Т&6.
360
Рис. 7.73. а) Характер изменения выходного напряжения схемы ТТЛ с диодами
Шоттки; б) зависимость средней потребляемой мощности от частоты переключе-
ния и нагрузочных емкостей
7.3. ИНТЕГРАЛЬНЫЕ ЦИФРОВЫЕ СХЕМЫ ЭСЛ
Общая характеристика схем ЭСЛ
Во всех рассмотренных ранее схемах, кроме схем с диодами Шоттки, тран-
зисторы работают в насыщенном состоянии. Результатом этого является накоп-
ление избыточного заряда в области базы и коллектора, который оказывает
большое влияние на задержку распространения 1ЭД.Р при выключении транзис-
тора. В схемах ЭСЛ транзисторы работают вне области насыщения, поэтому
автоматически исключается задержка, вызванная избыточным зарядом. Основ-
ным свойством и достоинством схем ЭСЛ является небольшая задержка, вели-
чина которой у самых последних типов схем составляет около 1 нс. Принцип
действия схем ЭСЛ — логических схем с эмиттерной связью — заключается в
переключении точно определенного тока малыми изменениями управляющего на-
пряжения, порядка десятых вольта. Поэтому первоначально их называли пере-
ключателями тока и обозначали CML и CSL. Эти схемы были хорошо извест-
ны уже в системах на дискретных элементах, но в связи с большим числом
необходимых транзисторов они нашли широкое применение только после внед-
рения интегральной техники. Последовательно были созданы серии; ЭСЛ1,
ЭСЛII, ЭСЛШ и Э2СЛ (ЭЭСЛ).
Развитие интегральных схем ЭСЛ и их свойства
Основная схема, используемая в технике ЭСЛ, показана на рис. 7.74. Источ-
ник постоянного тока в этой схеме очень прост и состоит из резистора Р3, под-
ключенного к напряжению питания Е3. Входную, управляющую часть представ-
ляют 7]—74 с общим коллекторным резистором J?Ki и транзистор 75, на базе
которого имеется постоянное опорное напряжение, подаваемое от стабилизиро-
ванного источника на 78. Величине этого опорного напряжения соответствует по-
роговый уровень схемы, находящийся посредине переходной области между
уровнями сигналов В и Н. Переключение тока резистора Р3 управляется входа-
ми А—D. Если на всех входах — уровень Н, который более отрицателен, чем
опорный уровень на базе 7g, то ток течет через 7g, а транзисторы 7Ь 74 запер-
ты. Открытое состояние Ts обеспечивает ток 'в резисторе RKz, на сопротивлении ко-
торого возникает падение напряжения. При таком режиме работы на выходе 7т
будет уровень И, а на выходе 76 —уровень В. Эти транзисторы, работающие
как эмиттерные повторители, смещают уровень выходно.'о напряжения до такой
величины, при которой схемы ЭСЛ могут работать совместно. Кроме того, их
большое усиление тока позволяет иметь большое разветвление выхода. Если на
любом входе, например В, уровень В более положительный; чем опорное на-
пряжение иа баве Tg, то ток течет через Тз, a Tg закрыт. Открытое состояние Т2
обеспечивается резистором RKi, иа котором возникает падение напряжения; на
08
Детектор
тока, 'f
;^/i
«/TS
—Усилители
1 I ] '.(изменение
П । । уровня на-
т I । пряжения)
Входная логическая схе-
маРупрадление тока)
Is
А.+В'В->П
^A+B+C+D
г;
Источник
постоянного
тока.
Источник опорного °
напряжения -Ед
Рис. 774. Основная схема элемента ЭСЛ
ов
%
OJSB'h
\х>-1,15В
В75В g ,
ж*
а)
^(гевдвтнг^г^об-вд^гмвг
I 1
♦о®*
-t,55Bi
(уровеньН)^
. ^10^
__
1,5К
-1,55В(ур0бвНьН)
-°-0,75B(ypoBm в)
-5ДЧ
ОВ
» w
obL
Р3=(Вг98нг197н211В)5Д=еД8-В7я:Ц.л1ВТ -5,88
Рис. 7.75. а) Режим работы при уровне Н на
входе Тj; б) при уровне В на входе Т4
-О75В(уро6вньВ)
о-1,55В(уроВеньН)
1,5к
выходе Ti — уровень В, а на выходе Те — уровень Н. В положительной логике
схема выполняет функции ИЛИ и ИЛИ-НЕ, а в отрицательной логике И и
И-НЕ.
На рис. 7.75а приведен режим работы схемы при уровне Н на входе тран-
зистора Гн Этот транзистор закрыт, потому что его база только на 0,35 В более
положительна, чем эмиттер. Через транзистор 72 течет ток около 2,65 мА, на-
гряжение на его коллекторе составляет — 0,8 В. Напряжения на коллекторах
f и ^2 смещаются подключенными эмиттерными повторителями так,
чтобы на выходе Т3 был уровень В, а на выходе 74 — уровень Н.
На рис. 7.756 приведен режим работы при уровне В на входе 7\. В этом
случае ток протекает через Tiy Т2 закрыт и уровни на выходах противополож-
ны указанным на рис. 7.75. Обратим внимание, что величина тока, протекаю-
щего через общий эмиттерный резистор Дэ, зависит от величины входного уп-
равляющего напряжения. На рис. 7.75а она составляет 2,65 мА, а на рис.
7.756—2,98 мА. Чтобы в обоих случаях величина падения напряжения на кол-
лекторных сопротивлениях была одинакова (в рассматриваемом примере 0,8 В),
величины сопротивлений резисторов RKi и iRk2 должны быть различны. Величина
выходного уровня Н зависит только от отношения сопротивлений резисторов
RKl и Rk2 к сопротивлению резистора \Ra, а не от их абсолютного значения. Это
имеет большое значение для интеграции всей схемы, потому что в монолитных
интегральных схемах можно легко реализовать необходимое соотношение сопро-
тивлений с допуском ±1%, а вот для абсолютных значений нужно принять до-
пуск ±20%. Абсолютные значения сопротивлений резисторов RB, RKl, Rk2 выби-
раются так, чтобы был возможен наиболее выгодный компромисс между тре-
буемым быстродействием и потребляемой мощностью. Из рабочих условий,
представленных на рис. 7.75, следует также, что потребляемая мощность при
входном уровне В и при входном уровне Н примерно одинакова. Благодаря это-
му исключаются помехи на проводах, подводящих питание, и заземляющих про-
водах, причиной которых являются изменения токов питания при изменении
состояния схемы. Схемы ЭСЛ имеют йарактерный способ питания. Клемма, со-
ответствующая напряжению питания Ек, подключена к потенциалу земли, а на
клемму Еа подается отрицательное напряжение — 5,2 В. Преимуществом этого
способа питания является ограничение влияния помех на подводящих питание
проводах в отношении Ra/Rm или Ra/RK2- Поэтому амплитуда помех, поступив-
ших на выход эмиттерных повторителей, в 4—5 раз меньше, чём на клемме Еа.
Помехи от клеммы Ек почти с неизменной амплитудой передаются на выходы,
схемы. Однако по сравнению с помехами на клемме Еа их амплитуда, а зна-
чит, и влияние значительно меньше, потому что клемма Ек подключена к систе-
ме заземления, которая рассчитывается так, чтобы она имела минимальное со-
противление. Другим преимуществом является то, что выходы могут быть за-
корочены на землю без повреждения схемы. Представленные данные позволяют
Рис. 7.76. Схема ЭСЛ:
о) входная характеристика; 6) выходные
i —• область запирания; 2 — область перехода;
•ния; 5 — ток, поступающий на выход; 6 — ток, 1
13*
характеристики;
3 — линейная область; *4.— область насыще-
ютребляемый с выхода ..
363
сказать, что при обратном способе питания положительным напряжением 5,2 В
на клемме Ек и подключении клеммы Еа к потенциалу земли влияние помех
было бы значительно более неблагоприятным, так как большие помехи на клем-
ме Ек передавались бы прямо на выходы схемы и ослаблялись бы маленькие
помехи на клемме Еа-
На рис. 7.76а представлена типичная входная характеристика J7Bi=f(7Bx),
соответствующая, например, входу с транзистором (рис. 7 75). Рабочей точке
А соответствует входной уровень Н, при котором транзистор закрыт. Закрытому
состоянию соответствует примерно область между точками А и В. Как только
входное напряжение достаточно приблизится к значению опорного напряжения,
состояние схемы начинает изменяться. Область перехода определяют на рис.
7.76а точки В и С. За точкой С крутизна характеристики быстро уменьшается,
и до точки D характеристика почти линейна. Точке D соответствует входной
уровень В, при котором транзистор открыт. Если входное напряжение и даль-
ше изменяется в положительном направлении, то характеристика экспоненци-
ально растет и при напряжении Т/Вх~—0,6 В транзистор переходит в область
насыщения. В области запирания входное дифференциальное сопротивление
очень велико, величина тока, протекающего через базу транзистора, — порядка
1 мкА. В области перехода дифференциальное сопротивление — около 1,5—
2 кОм, а в линейной области, соответствующей открытому состоянию, оно со-
ставляет примерно 40 кОм.
На рис. 7.766 представлены типичные выходные характеристики i/BblI =
=f(^Bux). В почти линейном рабочем диапазоне выходных уровней Н и В вели-
чина дифференциального сопротивления равна 10—20 Ом.
На рис. 7.77 показаны передаточные характеристики 0/Вых=^(|£Л1х) обоих вы-
ходов. Если входное напряжение изменяется в положительном направлении, то
напряжение на выходе ИЛИ начнет возрастать примерно при входном напря
ОС LB
tos=tZ5°C
-1,15В
~1,325В \-/,025В~0,700В
U„.J! . 1 . ‘ I
"вхвмшРбхвмакс
климакс
У%хнмин
- tywutwr'WHW
' -3,0
Рис. 7.77. Передаточные характеристики схемы ЭСЛ
-0,5
V/uxBniuP-4B50B
-1,0
—1,15В
ИЛИ
женин—1,3 В, а примерно при напряжении — 1В достигнет уровня В, кото-
рый потом уже не меняется. Ширине области перехода, определяемой в диапа-
зоне 10—90% амплитуды выходного сигнала, соответствует напряжение около
120 мВ. На выходе ИЛИ-HE напряжение начинает падать тоже при напряже-
нии— 1,3 В. Одиако в диапазоне входного напряжения—1-т—0,4 В уровень
Н сдвигается к еще более отрицательным значениям, так как увеличивается от-
рицательное напряжение на выходе соответствующего транзистора. При вход-
ном напряжении примерно 0,4 В транзистор начинает работать в области насы-
364
щения, и при дальнейшем изменении входного напряжения характеристика вы-
хода ИЛИ-НЕ растет в положительном направлении. На рис. 7.77 пунктиром пока-
заны зеркальные характеристики, соответствующие выходами ИЛИ, ИЛИ-НЕ, и
максимальные и минимальные значения входных и выходных уровней, В и Н,
определенные с учетом температурной зависимости и производственных допус-
ков на параметры схемы.
Техника ЭСЛ очень гибкая и выгодна для разработки схем сложных ло-
гических функций. В положительной логике на выходах базовой схемы имеются
функции логического сложения ИЛИ и ИЛИ-НЕ. Более сложные логические
функций можно получить прямым соединением выходов нескольких базовых
схем. Для этой цели имеются схемы с различным исполнением выходов. На-
пример, у некоторых схем выведены эмиттеры обоих выходных эмиттерных
повторителей без использования соответствующих эмиттерных резисторов. В
других схемах выход ИЛИ имеет нормальное включение, а эмиттер, соответст-
вующий выходу ИЛИ-НЕ, выведен прямо. Непосредственное соединение выхо-
дов двух схем показано на рис. 7.78а. На рис. 7.786 представлена более слож-
ная логическая функция, которая получается при прямом соединении двух вы-
ходов ИЛИ-НЕ и одного выхода ИЛИ.
Дальнейшее увеличение функциональных возможностей предоставляет по-
следовательное упорядочение базовых схем, которое выполняет в положитель-
Рис. 7.78.
а) Объединение выходов схем ЭСЛ для получения новой
логической функции; б) пример более сложной логической
функции
ной логике функции конъюнкторов И и И-НЕ. В принципе, можно использовать
Две базовые схемы с соединенными эмиттерами. В схеме на рис. 7.79а неизмен-
ное напряжение базы одного транзистора заменено инверсным уровнем управ-
ляющего сигнала иа базе второго транзистора. Последовательное включение
этих базовых схем показано иа рис. 7.796. Максимальное число последователь-
но включенных схем ограничено величиной напряжения питания Ея. На каж-
дый каскад последовательного включения приходится сумма напряжения 0,8 В,
соответствующего амплитуде управляющего сигнала, и напряжения, представ-
ляющего разность более положительных напряжений на базах обоих транзис-
365
торов. Рассмотрим, например, каскад А. Более положительное напряжение на
базе Т। имеет величину 0,75 В, и такую же величину имеет более положитель-
ное напряжение на базе Т2. Разность этих напряжений равна 0, и поэтому раз-
ность напряжений отдельных каскадов АВ, ВС равна 0,8 В. В схеме на рис.
7.79в перепадами сигнала управляется только один транзистор, а на базе вто-
рого транзистора — опорное напряжение. В каскаде А на рис. 7.79г на базе 7\
Рис. 7.79. Увеличение
функциональных возмож-
ностей схем ЭСЛ каска-
дированием основных
схем:
а), б) основные схемы
управляются дополняю-
щими сигналами; в), г)
управляющий сигнал
только на одном входе,
на втором — опорное на-
пряжение; д) принцип
пороговой схемы
более положительное напряжение — 0,75 В, а на базе Т2 напряжение—1,15 В.
Разность этих напряжений равна 0,4 В, а разность напряжений отдельных кас-
кадов АВ, ВС составляет 0,4+0,8 B=I1,S В. Очевидно, что в 'схеме ва рис. 7.796
можно последовательно включить больше элементов, но для управления необ-
ходимы дополняющие сигналы.
Схема на рис. 7.793 с соединенными коллекторами основных элементов име-
ет несколько источников постоянного тока — It, 12, 1$ — и выполняет пороговую
функцию. Если одновременно могут работать несколько источников тока, то в
детекторе тока должны быть вспомогательные контуры, ограничивающие ам-
плитуду выходного напряжения.
Рассмотренные принципы позволяют сравнительно простым путем создавать
сложные схемы без увеличения потребляемой мощности и мощности потерь. На
рис. 7.80а вредставлена двухкаскадная схема. Управляющие транзисторы Tt—
Tt и Т5 включены последовательно с Те, база которого подключена к следующе-
му управляющему входу ТИ. Если на этом входе — уровень Н, то ток течет
через Т7, на выходе ИЛИ — уровень Н и работа транзисторов Г]—Т4 блокиру-
ется. Если на входе ТИ — уровень В, то ток течет через Те и состояние выхо-
дов зависит от состояния входов А, В, С, D. Большое число последовательно
включенных каскадов используется, например, в полных сумматорах, триггерах,
и других схемах, которые будут представлены ниже. На рис. 7.806 показано
изменение включения выходов для случая возбуждения больших емкостных
нагрузок. Выходное сопротивление основной схемы в обоих предельных состоя-
ниях— Н и В — равно примерно 15 Ом. Однако при токах, превышающих 2,5—
—3 мА, выходное сопротивление увеличивается. Представленные схемы на транзи-
сторах р-п-р обеспечивают быстрый заряд и разряд конденсаторов нагрузки,
поэтому они могут быть использованы с линиями, имеющими характеристиче-
ское сопротивление Zo=5O Ом.
Схема порогового элемента представлена на рис. 7.81. Пороговая функция
обеспечивается соединением коллекторов п входных цепей и выбором величины
366
порога, определяемого относительными значениями сопротивлений резисторов
Если требуется мажоритарная логическая функция, то все источники постоян-
ного тока должны быть одинаковы и одинаковыми должны быть величины со-
противлений резисторов Ri. Для ограничения перепада напряжения до значе-
ний —0,8 В и —1,6 В к резисторам Л1 должны быть подключены соответству-
ющие ограничительные цепи. Для улучшения допустимого уровня помех и
Рис. 7.80. а) Двухкаскадная схема ЭСЛ; б) преобразо-
вание включения выходов для возбуждения больших
емкостных нагрузок
Рис. 7.81. Пример пороговой схемы
исключения влияния температурной зависимости цепей ограничения использова-
на еще одна вспомогательная базовая схема с детекторами тока /?2. Нужные
уровни выходных сигналов достигаются попарным соединением эмиттерных пов-
торителей.
367
Из представленного краткого обзора вытекает, что схемы ЭСЛ имеют много
достоинств. Для большей наглядности свойства схем ЭСЛ объединены:
. 1. Основным свойством схем ЭСЛ является их большое быстродействие. В
этих схемах транзисторы работают в ненасыщенном состоянии, что исключает
задержку, связанную с избыточным зарядом транзистора. Эта задержка являет-
ся главным фактором, сдерживающим увеличение быстродействия. Достижению
высоких скоростей переключения способствуют также небольшие перепады сиг-
налов и малое выходное сопротивление схемы. В схемах серий ЭСЛ1 и ЭСЛП
типичная величина задержки распространения составляет Ад.р.ср=44-5 нс и
примерно таково же (время (включения и выключения — /°"1,/1-0. Задержка Ад.р.ср,
возникающая во время выключения Р’°, зависит от емкости нагрузочных кон-
денсаторов и скорости их разряда через выходной эмиттерный резистор. При
разветвлении выхода п=3 время <1>0зд.р=44-6 нс и увеличивается на 0,66 нс
на каждую дополнительную единичную нагрузку, подключаемую к выходу.
Задержка ^’Чд.р, возникающая во время включения £од, зависит от емкостной
нагрузки сравнительно мало, так как нагрузочный конденсатор может доволь-
но быстро заряжаться через транзистор выходного эмиттерного повторителя.
Однако при большом разветвлении п и при использовании длинных соединений
могут иметь место колебания, связанные с распределенными емкостями и ин-
дуктивностями. Задержка распространения Дд.р.ср сравнительно мало зависит
от изменения напряжения питания; при изменении же температуры от —55 до
+1125°С величина задержки возрастает почти на 100%.
2. Для питания схемы достаточно одного источника напряжения — 5,2 В
со сравнительно большим допустимым разбросом ±20%. Источники опорного
напряжения интегрированы вместе с основной схемой, они улучшают допусти-
мые уровни помех, но одновременно увеличивают потребляемую мощность и
мощность потерь.
3. Постоянное потребление тока от источника питания. В связи с характе-
ром включения схем ЭСЛ величины токов, соответствующие отдельным состоя-
ниям, отличаются очень мало. В схемах с дополняющими выходами величины
этих токов отличаются примерно на 5%, в схемах с одним выходом — менее
чем на 2%. Поэтому при использовании схем ЭСЛ почти исключаются пробле-
мы, связанные с возникновением помех на проводах заземления и питания.
4. Малое выходное сопротивление ограничивает возникновение помех на
соединительных проводах, связанных с емкостными наводками, а малые выход-
ные токи, порядка 0,1 мА, ограничивают возникновение индуктивных наводок.
Малое выходное сопротивление уменьшает также влияние нагрузки на выходной
уровень.
5. Малое выходное и большое входное сопротивления позволяют иметь
большое разветвление выхода и входа без значительного ухудшения свойств
схемы. Максимально допустимое разветвление выхода п=25, однако практиче-
ски оно зависит от электромеханической конструкции, используемой при монта-
же схемы, и от требований, предъявляемых к быстродействию схемы. Паразит-
ные емкости и индуктивности соединительных линий при большом быстродейст-
вии ограничивают разветвление выхода обычно до п=15. Коэффициент объеди-
нения по входу при большом быстродействии ограничен величиной т=20. У ба-
зовых схем максимальный коэффициент объединения по входу т=5. Увеличить
т позволяют входные расширители. Если не требуется большого быстродейст-
вия, то допускается ,т>20.
6. Перепад сигналов в схемах ЭСЛ примерно равен напряжению Пс.э, и ти-
пичная величина статических помех составляет 0,24 В. Допустимый уровень
помех зависит не только от температуры ИС, но и от разницы температур от-
дельных ИС. Напряжение (7о.э является основным температурозависимым пара-
метром схем ЭСЛ. Так как транзисторы базовой схемы интегрированы в одной
кремниевой пластинке, то температурные различия отдельных напряжений По.»
пренебрежительно малы, изменения напряжения t/б.э при изменении температу-
ры автоматически компенсируются и допустимый уровень помех в рабочем диа-
пазоне температур постоянен. Почти не изменяется также производственный
разброс напряжения Ua.s.
7. Основные схемы ЭСЛ имеют дополняющие выходы, на которых одновре-
менно имеются функции ИЛИ и ИЛИ-HE. Их использование позволяет снизить
368
количество схем на 30%, а кроме того, уменьшается также общая задержка ло-
гического функционального блока.
8. Сложные функции могут быть реализованы прямым соединением выхо-
дов нескольких базовых схем. Это также экономит схемы и уменьшает задерж-
ку. С точки зрения помех, вызываемых наводками, эти соединенные схемы долж-
ны' размещаться на одной функциональной плате.
9 Каскадирование базовых схем позволяет реализовать сложные интеграль-
ные схемы с минимальной потребляемой мощностью и мощностью потерь.
Интегральные цифровые схемы ряда ЭСЛ1
ЦИС этого ряда выпускаются для стандартного диапазона температур
0-j-4-75o С и для расширенного диапазона — 554-125° С. Типичным представите-
лем ряда ЭСЛ1 являются, например, серия SW300/350 (Stewart-Warner), серия
МС300/МС350 и серия FNH100 (Telefunken). Ряд отличается срашнительно не-
большим числом базовых схем и отдельными источниками опорного напряжения.
Напряжение питания — 5,2 В±20%, потребляемая мощность — 35—40 мВт, за-
держка — 5—7 нс.
Базовая схема на рис. 7.82с имеет пять входов. Источник опорного напря-
жения Еб на рис. 7.826 может питать 12—25 базовых схем. У схемы с тремя
Рис. 7.82. Схемы ряда ЭСЛ1:
с) базовая схема; 6) источник опорного напряжения;
в) возможность увеличения числа входов расширите-
лями
входами на рис. 7.82в число входов может быть увеличено с помощью расши-
рителей.
На рис. 7.83с приведена несколько измененная основная схема с двумя вы-
ходами ИЛИ-НЕ. В одном из вариантов схемы в качестве .выхода использо-
ван непосредственно эмиттер выходного транзистора без эмиттерного резистора.
Схема на рис. 7.836 может быть использована для реализации функции
ИСКЛЮЧАЮЩЕЕ ИЛИ, сравнения, неполного сумматора и т. п.
369
Рис. г.ъЗ. а) Схема с двумя выходами ИЛИ-НЕ; б) схема более сложных ло-
гических функций
Рис. 7.84. а) 7?3-триггер, составленный из двух схем ИЛИ-НЕ (пунктир — пре-
образование схемы в ждущий мультивибратор); б) схема Шмитта
На рис. 7.84а представлена схема простого KS-триггера, составленного из
двух базовых схем — ИЛИ-НЕ. Пунктиром показано изменение схемы для полу-
чения схемы ждущего мультивибратора, управляемого входом S.
На рис. 7.846 показано простое преобразование базовой схемы ЭСЛ в схе-
му Шмитта. Оно заключается в подключении резистора Р с выхода ИЛИ-НЕ на
базу транзистора, на которую подается опорное напряжение.
На рис. 7.85а показана схема асинхронного КЗ-триггера. Число управляю-
щих входов К можно увеличить подключением расширителя. На рис. 7.856 пред-
ставлен интегральный JK-триггер, реагирующий на положительное изменение
напряжения на управляющих входах. Триггер имеет следующие функциональ-
ные возможности:
а) при положительном изменении напряжения на входе I триггер устанав-
ливается в состояние Q = B, Q = H. Если триггер в этом состоянии, то положи-
тельное изменение напряжения на входе I не оказывает влияния на состояние
схемы. При положительном изменении напряжения на входе К триггер устанав-
ливается в состояние Q = H, Q = B. Положительное изменение на входе К не ока-
зывает влияния, если триггер уже находится в этом состоянии;
б) если на одном входе I — уровень В, то положительное изменение на-
пряжения на другом входе не влияет на состояние триггера. То же справедли-
во и для входов К;
в) если соединить, например, входы Ji и Кь то возникает вход типа Гц
Триггер опрокидывается при каждом положительном изменении напряжения на
входе Т 1# Остальные два входа *— У2 и К2 — могут быть также соединены и ис-
пользованы в качестве второго входа Т2 или управляющего входа для блокиро-
вания входа Тг,
г) соединенные входы Ji и Ki используются как вход тактовых импульсов,
а оставшиеся входы — J2 и Kz — как самостоятельные управляющие входы J и К.
В этом случае схема выполняет функцию синхронного ^-триггера. При уровне
S R Q Q
НН
НВ
В Н
В В
Н В
В Н
В В
J К
н н
н в
в н
в в
н
Оп
Рис. 7.85. Триггер:
a) RS; б) JK
Н тактового импульса положительное изменение напряжения на входах I и К
может изменить состояние триггера, как было отмечено в п. «а».
Прямые входы Rd и Sd, используемые для установки исходного состояния
триггера, активны при уровне В, причем без учета состояния входов 7, К. На
обоих входах — Rd и Sd — не должен быть одновременно уровень В.
Интегральные цифровые схемы ряда ЭСЛП
Этот ряд обладает примерно такими же свойствами, как ряд ЭСЛ1, однако
характеризуется значительно большим количеством схем со сложными функция-
ми. Каждая схема имеет свой интегральный источник опорного напряжения, и,
в отличие от ряда ЭСЛ1, ъ корпусе может быть размещено несколько интеграль-
ных схем.
Базовая схема представлена на рис. 7.86а. Другие схемы отличаются числом
входов, отсутствием одного или обоих выходных эмиттерных резисторов, исклю-
чением выхода ИЛИ или, наоборот, наличием большего числа выходов ИЛИ
И ИЛИ-НЕ, а также возможностью увеличения коэффициента объединения по
входу с помощью расширителя. На рис. 7.866 представлена возможность полу-
Рис. 7.86. а) Основная схема ряда ЭСЛII; б) получение добавочных
логических функций путем соединения выходов двух схем, каждая из
которых имеет три выхода ИЛИ-HE и три выхода ИЛИ
-5,гв
чения различных логических функций с помощью двух схем, каждая из кото-
рых имеет три выхода ИЛИ и три выхода ИЛИ-НЕ.
На рис. 7.87 показана схема с двухкаскадной логикой функции ИСКЛЮ-
ЧАЮЩЕЕ ИЛИ. На выходе схемы будет уровень В, если ток течет через 1\ и
Tt (при А = Н, В = В) или через 7г и 7в
(при Д = В, В = Н). При других комби-
нациях уровней на входах А, В ток те-
чет через резистор RK и на выходе бу-
дет уровень Н.
На рис. 7.88 приведена схема полно-
го сумматора. Для реализации логиче-
ских функций сложения и переноса ис-
пользованы трехкаскадное последова-
тельное включение основных двухвходо-
вых схем и соединение коллекторов.
Задержка функции переноса с входа С\
на выход Со очень мала, около 3,5 нс,
так как на самом высоком уровне логи-
ки использованы дополняющие перемен-
ные С,, С,-, а на самых низких уровнях
логики переменные А, В сравниваются
с постоянным опорным напряжением.
Для наглядности на рис. 7.78 приве-
дены значения напряжения, соответству-
ющие отдельным каскадам.
Внутренний источник напряже-
ния рассчитан так, чтобы каждое опор-
ное напряжение примерно соответствова-
ло середине перепада сигнала независимо
от изменения температуры, от колебаний напряжения питания •—5,2 В и от соот-
ношения сопротивлений резисторов. Для разветвленной логической схемы ис-
пользуется всегда только один источник постоянного тока, что обеспечивает не-
насыщенное состояние транзисторов первого каскада, постоянные перепады сиг-
налов при изменении уровня на входе В и исключает необходимость в цепи ог-
раничения на выходах соединенных коллекторов. На том же принципе работает
интегральный вычитатель, схема которого отличаетси только тем, что соедине-
ны базы 73, 76 и базы 7«, ТБ. Выходы разности D аналогичны выходам суммы
S, а перенос С,, Со аналогичен заему В., Во-
Схемы интегральных триггеров значительно сложнее, чем в ряду ЭСЛ1. На
рис. 7.89а представлена схема AS-триггера, управляемого более положитель-
ным уровнем тактового импульса. Память представляют ТБ, 7ц и 78, 712. При
более отрицательном уровне на входе ТИ Тц заперт, и ни уровни на входах S,
372
Рис. 7.87. Пример двухуровневой ло-
гической схемы, реализующей функ-
цию ИСКЛЮЧАЮЩЕЕ ИЛИ
Рис. 7.88. а) Полный сумматор; б) напряжения отдельных каскадов
ии их изменения не влияют на состояние выходов триггера. В принципе, воз-
можны два способа работы:
1. Управление тактовыми импульсами. При S=B и 7?=Н триггер устанав-
ливается в состояние Q=B, Q = H более положительным уровнем ТИ. Аналогич-
но при S=H, 7?=В будет состояние Q = Н, <2 = В; при S=J?=H состояние триг-
гера не меняется, а при S=/?=B — результирующее состояние триггера зависит
от сдвигов сигналов во времени.
2. На входе ТИ имеется постоянный более положительный уровень, а на
входах и S — обычно более отрицательный уровень. В этом случае триггер
работает как простой асинхронный триггер, управляемый более положительны-
ми уровнями импульсов на входах Р и S. Входы Р и S блокируются более от-
рицательным уровнем на входе ТИ.
Триггер, составленный по схеме на рис. 7.896, имеет входы Р и S, актив-
ные при более отрицательном напряжении на входе ТИ. Типичная задержка рас-
пространения со входа S на выход Q составляет 4—5 нс, с входа ТИ на выход
Q — 6 нс, т. е. способ управления «2» — более быстродействующий.
Рис. 7.89. л) PS триггер, управляемый более по-
ложительным уровнем тактового импульса; б)
более отрицательным уровнем тактового импульса
Рис. 7.90. а) D-триггер, управляемый более положительным уровнем
тактового импульса; б) более отрицательным уровнем тактового
импульса
С D Qn+t С D Qn-H
Н И Qn И И н
н в Qn н в в
в н И в н Qn
в в в в в Qn
На рис. 7.90а представлена схема D-триггера. Из имеющейся таблицы вы-
текает, что вход D активен только тогда, когда на входе С — более положи-
тельный уровень В. Триггер может управляться более положительными уровня-
ми импульсов на входе D при уровне В на входе С или более положительны-
ми уровнями тактовых импульсов на входе С в зависимости от состояния входа
D. Триггер, схема которого приведена на рис. 7.906, имеет активный вход D
только при более отрицательном уровне Н на входе С.
На рис. 7.91 показана схема /./(-триггера с емкостной связью. Типичная час-
тота переключения — 85—120 МГц, минимальная гарантированная частота—•
70 МГц. Память реализована на транзисторах 7\, Т2 и Те, Т7. Входы Rd и Sd,
Рис. 7.91. JK-триггер с емкостной связью
используемые для установки требуемого исходного состояния, активны при
уровне В. Для большей наглядности в схеме приведены величины постоянных
напряжений в случае, если триггер находится в состоянии <2=В, Q = H. В таких
условиях напряжения на входах J могут изменяться, не оказывая влияния на
состояние триггера. При положительном изменении напряжения на одном из
входов К с уровня Н на В напряжение на соединенных эмиттерах 7]6—Tw из-
меняется со значения —2,3 В на —1,5 В. Этот перепад напряжения через кон-
денсатор С2 передается на Т2, который изменяет состояние триггера. Ток, проте-
кающий через T2i, потечет в Т22, благодаря чему быстро зарядится конденсатор
Cj и на триггер опять может влиять положительное изменение напряжения те-
перь на одном из входов J.
При асинхронном режиме работы триггер реагирует только на положитель-
ное .изменение напряжения на входах 1 и К- Однако положительным измене-
нием напряжения на любом входе J триггер может быть установлен в состоя-
ние <2=В, Q=H только тогда, когда на всех остальных входах J — уровень Н.
Если же хотя бы на одном входе J — уровень В, то положительное изменение
напряжения на другом входе J не влияет на состояние триггера. То же самое
можно сказать о входах К. Триггер переключается после каждого положитель-
375
иого изменения напряжения, которое появляется одновременно на входе J и
входе К. При синхронной работе тактовые импульсы подаются на любые два
соединенных входа — I, К- Во время действия уровня В на входе Rd или Sd
на входах I, К не должно происходить положительного изменения напряжения,
так как на выходах триггера могут возникать сигналы помех, влияющие на ра-
боту другого триггера.
На рис. 7.92 приведена схема D-триггера, работающего на принципе глав-
ной и вспомогательной памяти. Главную память представляют Tw, Тцз и 7ц, 724,
вспомогательную же — 733, 7ц и. 732, Т40. Информация входов D записывается в
Рис. 7.92. D-триггер с главной и вспомогательной памятью
главную память во время наличия уровня В тактового импульса на одном из
входов ТИ(, ТИ2 и передается во вспомогательную память во время отрица-
тельного изменения тактового импульса. Входы Rd и Sd, которыми триггер ус-
танавливается в исходное состояние, активны при уровне В. Соединяя выход Q
с одним из входов, Di или D2, получаем 7-триггер.. Максимальная частота пе-
реключения — 200 МГц.
На рис. 7.93 представлена схема /^триггера. Она почти такая же, как пре-
дыдущая схема, кроме третьего каскада на транзисторах 76 и Т7, управляемых
с выходов триггера. Максимальная частота переключения также 200 МГц.
Для обеспечения совместной работы схем ЭСЛ со схемами, в которых тран-
зисторы работают в насыщенном состоянии (например, ТТЛ, ДТЛ), использу-
376
Рис. 7.93. УК-триггер с главной и вспомогательной памятью
Рис. 7.94. Схемы согласования:
а) преобразование уровней сигналов ЭСЛ в уров-
ни сигналов ДТЛ; б) обратное преобразование
уровней сигналов
ются согласующие схемы. На рис. 7.94с показана схема преобразования уров-
ня сигналов схем ЭСЛ в уровень сигналов схем ДТЛ. Если вход J подсоеди-
нить к клемме опорного напряжения Ее, то схема имеет функцию Е1=Д+В+
+С-|-/)-|-Я. Бели же к клемме Ее подключить вход Е, то получим функцию
F2=F+G+H+J. На рис. 7.946 имеется схема преобразования уровней сигналов
схем ДТЛ в уровни сигналов схем ЭСЛ. Схема представляет функцию ИЛИ.
Интегральные цифровые схемы ряда ЭСЛШ
Базовые схемы этого ряда характеризуются очень малыми задержками
распространения, порядка 1 нс, у триггеров частота переключения — 300—
500 МГц. Достижение таких значений обеспечено, в первую очередь, улучшени-
ем производственных процессов, которое позволяет уменьшить геометрию интег-
ральных транзисторов, имеющих граничную частоту 2 ГГц.
Схема иа рис. 7.95 в принципе такая же, как представленные ранее схе-
мы ЭСЛ, и отличается прежде всего мощностью .и параметрами элементов,
которые оптимизированы с точки зрения взаимного соединения схем линиями
передачи, имеющими характеристическое
сопротивление 50 Ом. Коллекторы вы-
ходных эмиттерных повторителей под-
ключены к отдельной клемме ЕК1, бла-
годаря чему эмиттерные повторители от-
деляются от входных цепей и от источ-
ника опорного напряжения, на которые,
в свою очередь, не оказывают влияния
переходные выходные токи, возникаю-
щие из-за неравномерной нагрузки вы
хода. При переключении выходных тран-
зисторов в течение 1 ис амплитуда пере-
ходных токов может достигать 20 мА.
На практике клеммы EKt и Екг подклю-
чаются к отдельным проводящим пло-
хие. 7.95. Схема ряда ЭСЛШ скостям заземления многослойных мон-
тажных плат. Выходы могут работать на
нагрузку 50 Ом или на нагрузку
510 Ом. В первом случае ток нагрузки — 22 мА и задержка —1,1 нс, во втором
случае обе -величины уменьшатся до 8,5 мА и 0,9 нс. Так как выходные токи
сравнительно велики, то эмиттерные резисторы выходных повторителей отсут-
ствуют. Достоинством такого схемного решения является возможность соеди-
нить выходы большого числа схем и уменьшить мощность потерь до 55 мВт.
При нагрузке 510 Ом мощность потерь возрастает до 100 мВт. Между базой
входных транзисторов и источником напряжения — Еа включены резисторы
с сопротивлением 50 кОм, которые представляют большое сопротивление для
линий передач с последовательным окончанием. Через эти резисторы проте
кают обратные токи без подключенных транзисторов. Поэтому неиспользуемые
входы можно оставить невключенными. В другом варианте этой схемы исполь-
зованы резисторы с сопротивлением 2 кОм, представляющие нагрузку выхода
предыдущей схемы. Эти схемы могут быть использованы только при очень
коротких соединениях между входами и выходами отдельных схем, когда их
не нужно рассматривать как линии передачи. Рекомендуется, чтобы расстояние
между центрами корпусов схем ие превышало 16 мм. Допустимый уровень ста-
тических помех в диапазоне температур —55—+125GC составляет 0,24 В, но
температуры отдельных схем не должны слишком отличаться.
На рис. 7.96 имеется схема D триггера, работающего на принципе главмой
и вспомогательной памяти. Допустим, что уровень Н — на входах ТИ, iR, S, D
и на выходе Q, иа выходе Q — уровень В. В главной памяти ток течет через
Т3, Тд, а в вспомогательной — через Tls и Tie- При уровне В на входе D ток
переключается с Тд на Ti, на базе .и эмиттере Ttt в главной памяти — уровень
Н, на базе и эмиттере Тю— уровень В и такой же уровень на базе Тд. Но
несмотря на это, через данный транзистор не может протекать ток, потому
378
что Tz заперт. Предположим теперь, что на одном из входов ТИ имеет место
положительное изменение напряжения с уровня Н на В. Во время положи-
тельного изменения этого напряжения ток, протекавший через Тз, потечет в Tz,
и так как на 'базе Те — уровень В, то через этот транзистор потечет ток. Уров-
ни напряжений на базах и эмиттерах Тю и 7ц не меняются, поэтому уровень В
будет и на базе Т3о. Во время положительного изменения ТИ ток с 715 пере-
Рис. 7.96. D-триггер с главной и вспомогательной па-
мятью
ключится на Т и, а значит, потечет ток и через 72о. На базе, иа эмиттере 72з
и на базе Tie теперь уровень Н. Во время отрицательного изменения ТИ с
уровня В на Н ток, протекавший через Ти, потечет в Т13 и передача инфор-
мации между главной и вспомогательной памятью прекращается. Одновремен-
но ток, протекавший через Tz, потечет через транзистор Тз и перестанет течь
ток через 74.
Резистор 7?=55 Ом обеспечивает разную величину пороговых напряжений
главной и вспомогательной памяти. Функциональные возможности ряда ЭСЛШ
расширяют схемы с разнообразными логическими функциями.
Возбуждение длинных линий на схемах ЭСЛ
На рис. 7.97а две схемы ЭСЛ соединены одним проводником, расположен-
ным на большом расстоянии от проводящей структуры заземления. В конце
провода, в точке В, возникают затухающие колебания, начальная амплитуда
379
которых представляет большую часть амплитуды сигналов в схемах ЭСЛ. Для
демпфирования этих колебаний можно использовать последовательный рези-
стор, размещенный в начале линии, как показано на рис. 7.976. Из-за тока,
протекающего через этот -резистор, ухудшаются допустимые пределы помех
схемы ЭСЛ при уровне В. Так как максимальный входной ток схемы ЭСЛ
равен 0,1 мА, то при использовании /?Посл=-100 Ом уровень помех снижается
Рис. 7.97. Возбуждение
длинных линий на схе-
мах ЭСЛ:
“а) соединение схем ЭСЛ
одним проводником, рас-
положенным далеко от
проводящей, заземляю-
щей поверхности;
б) демпфирование коле-
баний последовательным
резистором; в) соедине-
ние схем ЭСЛ двойным
скрученным проводни-
ком; г) согласование с
помощью последователь-
ного сопротивления;
6) улучшение рабочих
условий последователь-
ным включением двух
схем ЭСЛ
на 10 мВ. Оптимальное сопротивление резистора Лпосл зависит от длины про-
водника. Вместо резистора /?посл может быть использован ферритовый торо-
идальный сердечник. На рис. 7.97в две схемы ЭСЛ -соединены парным провод-
ником -с характеристическим сопротивлением Zo=l-10 Ом. Из-за отражений
имеет место большое искажение сигналов в начале и конце соединительной линии.
Вид сигналов -может быть улучшен за -счет использования последовательного
резистора 1/?Посл (рис. 7.97г). Как вытекает из рис. 7.976, влияние отражений
почти исключается, если для возбуждения соединительного провода использу-
ются две схемы ЭСЛ с параллельно включенными выходами.
На рис. 7.98а приведена схема с согласующим элементом в конце линии.
Схема возбуждения питается через -оконечное сопротивление от источника на-
пряжения —2 В, -которое на незначительную величину более отрицательно, чем
380
стандартный уровень Н 'сигналов в схемах ЭСЛ. При таком способе параллель-
ного окончания искажение сингалов сравнительно мало, но возможность воз-
никновения сигналов помех за счет наводок от других линий значительно боль-
ше, чем при последовательном окончании. Так как у схем ЭСЛ имеются допол-
няющие выходы, а сами схемы могут работать как дифференциальные прием-
ники, то с точки зрения помех более выгоден симметричный способ возбуж-
дения (рис. 7.986). Длина линии передачи может достигать нескольких десят-
Рис. 7.98. а) Согласова-
ние линии на приемном
конце; б) симметричное
возбуждение линии;
в) коаксиальный кабель
с параллельным согласо-
ванием на приемном кон-
це; г) последовательное
согласование иа пере-
дающем конце
ков метров, .и вместо параллельного окончания может быть использовано по-
следовательное. На рис. 7.98в приведен пример использования схемы ЭСЛ, раз-
работанной специально для возбуждения линий с характеристическим сопро-
тивлением Zo=5O Ом. Вместо показанного способа окончания линии .может быть
использован .резистор с сопротивлением 50 Ом, подключенный к напряжению
—2 В. На форме сигналов видно влияние отражений, вызванных при большом
разветвлении п выхода линии входными емкостями подключенных схем. Если
к выходу подключена только одна схема, то амплитуда отражений пренебре-
жительно мала. Схема на рис. 7.98г имеет последовательное окончание линии.
В изображенном случае эмиттерный резистор на (выходе схемы возбуждения
имеет сопротивление 330 Ом. Это сопротивление должно быть достаточно ве-
лико, чтобы ток эмиттерного повторителя был больше, чем ток разряда линии
при отрицательном изменении сигнала. В таком случае эмиттериый повтори-
тель остается открытым и представляет для линии малое сопротивление. При
неблагоприятных рабочих условиях амплитуда сигнала достигнет полной вели-
чины только после одного или нескольких отражений. При последовательном
окончании влияние емкостных отражений не проявляется.
38 Г
Интегральные цифровые схемы ряда Э2СЛ (ЭЭСЛ)
Основная схема Э2СЛ и ее свойства
Упрощенная основная схема Э2СЛ представлена на рис. 7.99а. Она состоит
из дифференциального усилителя на транзисторах Г4, Т5, .из входных транзи-
сторов Ti—Ts и из источника опорного напряжения На базе транзистора Г5 —
постоянное опорное напряжение, база транзистора Г4 управляется параллельно
Рис. 7.99. Схемы Э2СЛ:
а) базовая схема; б) режим работы при уровне Н на обоих
входах; в) режим работы при уровне В на одном входе
Рис. 7.100. Соединение двух схем Э2СЛ
включенными входными транзисторами, которые работают как эмиттерные пов-
торители. В отличие от схем ЭСЛ, уровню Н соответствует напряжение —0,7 В,
а уровню В—напряжение 0 В. Если на всех входах напряжение —0,7 В, то на
базе транзистора А— напряжение —1,4 В. Если хотя бы на одном входе или
на всех входах — напряжение 0 В, то на базе транзистора Л — напряжение
—0,7 В. Величина опорного напряжения —<1,05 В на базе транзистора Т5 лежит
посредине перепада напряжения сигнала —1,4-;—0,7 В на базе транзистора Tt.
Напряжение -—0,35 В на базе транзистора Те лежит посредине стандартного
перепада сигнала 0-;—-0,7 В. Если на входах всех транзисторов Ti—Ts— уро-
вень Н, который более отрицателен, чем опорное напряжение на базе транзи-
стора Г6, то ток течет через транзистор Ts. Если же хотя бы на одном вхо-
де — уровень В, который более положителен, чем опорное напряжение на базе
транзистора Тв, то ток течет через транзистор Ть. Рабочие условия наглядно по-
казаны на рис. 7.996, в.
Из рис. 7400, на котором показано соединение двух схем Э'2СЛ, следует еще
одна принципиальная разница между схемами ЭСЛ и Э2СЛ. Эмиттерные повтори-
тели, представляющие входы схемы Э‘2СЛ, размещены в схемах ЭСЛ на выходе и
являются источником напряжения с малым внутренним сопротивлением. У схем'
Э2СЛ выходы выведены от коллекторов транзисторов дифференциального уси-
лителя и представляют источники тока с большим внутренним сопротивлением.
Благодаря этому схемы Э2СЛ имеют значительно меньшую потребляемую мощ-
ность.
Значительно-отличаются также рабочие условия с точки зрения разветвле-
ния входа. У схем ЭСЛ число входов увеличивается с помощью добавочных
транзисторов, подключаемых параллельно к управляющему транзистору диф-
ференциального усилителя. Общая изоляционная паразитная емкость зависит
от разветвления входа, и для того чтобы она зарядилась в нужное время, необ-
ходим достаточно большой ток дифференциального усилителя. Для обеспече-
ния большого быстродействия должен быть выбран сравнительно большой ток,
в результате чего имеет место большая мощность потерь. Так как паразитная
емкость изоляции, .соответствующая транзистору с опорным напряжением, мень-
ше, то время переключения и задержки на выходах схемы разное. В схеме
Э2СЛ эти паразитные емкости одинаковы и имеют минимальное значение. По-
этому ток дифференциального усилителя может быть меньше, а значит, умень-
шается мощность потерь и оба выхода будут иметь одинаковые динамические-
параметры переключения. Очень важна малая входная емкость С,»2ч-3 пФ
схемы Э2СЛ, которая почти в 4 раза меньше, чем у схем ЭСЛ, и которая яв-
ляется главным фактором, позволяющим достичь большого .быстродействия
схем Э2СЛ.
Следующей важной разницей в .работе обеих схем является характер за-
висимости допустимых пределов помех ют температуры. У обеих схем перепад
сигнала составляет .около 0,7 В, а допустимый уровень помех — 0,25 В. Уровень-
помех зависит не только от температуры -самой схемы, но и от разницы темпе-
ратур отдельных соединенных схем. Основными температурозависимыми вели-
чинами являются напряжения lUe.a отдельных транзисторов. Транзисторы диф-
ференциального усилителя у обоих типов схем размещены в одной кремниевой
пластинке, поэтому разница температур незначительна. А вот' с точки зрения
отдельных соединенных схем рабочие условия значительно отличаются. В схе-
мах ЭСЛ эмиттерный повторитель находится на выходе схемы, размещенной в
одной кремниевой пластинке, а входные транзисторы следующих схем, под-
ключенных к этому выходу, размещены -на других кремниевых пластинках.
Разным температурам отдельных схем соответствуют разные величины напря-
жения 1С7в.а выходного эмиттерного повторителя и входных транзисторов уп-
равляемых -схем, вследствие чего допустимый уровень помех может понизить-
ся до нуля. Режим -работы схем Э2СЛ ясен из рис. 7.10.1с, на котором сплош-
ными линиями показаны зависимости стандартных уровней сигналов Н, В и
t2; 2 — пределы допустимых
и
Рис. 7.101. Зависимость напряжения от температуры:
а) схема ЭСЛ; б) схема Э2СЛ
1~ пределы допустимых помех при разных температурах t1 --
помех при одинаковой температуре t, двух соединенных схем ЭСЛ, 3 - уровень допустимых
помех; 4 — при использовании ограничительного диода
383
уровня опорного напряжения от температуры. Отклонения этих уровней пока-
заны «пунктиром. Если все схемы имеют одинаковую температуру, например tlt
то допустимые пределы помех уровней В и Н пропорциональны расстоянию
между полосами допустимых отклонений уровней В, 1R и Н, Д и примерно
одинаковы. Но если одна «схема работает при температуре А, а вторая при h,
то допустимый предел помех уровня Н уменьшится, а «допустимый предел по-
мех уро«вня В увеличится. Существенно, конечно-, уменьшение допустимого пре-
дела помех уровня Н. «Как видно из рис. 7.1016, рабочие условия схемы Э2СЛ
более «благоприятны. «В зависимости от температуры изменяется только уро-
вень Н. Уровень В определен потенциалом земли; опорное напряжение тоже
~почти «не меняется. Очевидно, «что допустимые уровни помех меньше зависят
от температуры и «ни в коем случае не могут уменьшаться до нуля, как у схем
ЭСЛ.
Из представленного краткого обзора следует, что схемы с^СЛ имеют по
сравнению со схемами ЭСЛ много преимуществ:
а) уровень В передаваемых сигналов определен непосредственно потенциа-
лом земли, поэтому «окончание линий передач проще, чем у схем ЭСЛ;
«б) для всех требуемых реж«имов работы достаточно только одно напряже-
ние питания — Ея. У схем ЭСЛ для улучшения определенных рабочих условий
необходимо вспомогательное напряжение, а у быстродействующих схем ЭСЛ
•коллекторы выходных эмиттерных повторителей должны быть выведены на
отдельную заземляющую клемму;
в) потребляемая мощность и мощность потерь значительно меньше, чем у
схем ЭСЛ;
г) дополняющие выходы не вызывают увеличения мощности потерь;
д) паразитные емкости обоих транзисторов одинаковы и не зависят ют раз-
ветвления «входа. Поэтому выходы имеют одинаковые «динамические свойства
переключения;
е) входная емкость значительно .меньше, чем у схем ЭСЛ, и позволяет
достичь большего быстродействия;
ж) «при входных уровнях В и Н выходные сопротивления схемы одинаковы,
поэтому возможно точное согласование линий передачи;
з) влияние темпер«атуры на допустимый уровень помех значительно мень-
ше, чем у схем ЭСЛ;
и) выходы отдельных схем могут быть соединены, благодаря чему полу-
чается новая логическая «функция;
к) после усовершенствования производственных процессов можно ожидать
достижения большего быстродействия.
Включение схем Э2СЛ
Эти схемы впервые появились в ряде FK (Milliard). Основная четырех-
входовая схема на «рис. 7.102а выполняет в положительной логике функции
ИЛИ-НЕ и ИЛИ, а в отрицательной логике—И-НЕ и И. Входные транзисто-
ры Ti—Tt работают как эмиттерные повторители и управляют дифференциаль-
ным усилителем на транзисторах Те и Т7, выход которых нагружен сопротив-
лениями 75 Ом. Диоды Д1 и Д2 ограничивают перепад выходного напряжения
до нужного значения. Транзистор Г5 «с резистором iRt представляет источник
постоянного тока дифференциального усилителя. Использование транзистора Т5
позволяет уменьшить величину напряжения питания до —4 В. В одном корпусе
помещены две схемы «с «общим «источником опорного напряжения для транзи-
сторов Т5 и Т7. Эта схема предназначена в первую очередь для коротких пе-
чатных соединений длиной до 8 см с характеристическим сопротивлением 75—
100 Ом. Такое включение показано на рис. 7.1026. Использование соединений
с характеристическим сопротивлением, превышающим 100 Ом, не рекомендует-
ся, так как могли бы иметь место сигналы помех, «связанные с наводками от
других линий. В системе на рис. 7.102в к выходу схемы .можно подключить
только одну соединительную линию длиной 25—35 см, которая может в конце
разветвляться. При большей длине ухудшаются рабочие условия схем с точки
зрения помех, наведенных от других линий, и помех на заземлении. В схеме
384
иа рис. 7.102г отдельные .нагрузки равномерно распределены вдоль линии с
максимальной длиной 12 см, причем ненагруженная секция линии может иметь-
длину от 0 см до 35 см. Во всех этих схемах по линии распространяется сна-
чала сигнал, имеющий половинную амплитуду. Амплитуда удвоится только пос-
ле отражения в подключенной в конце, линии нагрузке с большим .сопротивле-
нием. Длина нагруженной секции линии на рис. 7.102г должна быть такой,.
Рис. 7.102. а) Схема Э2СЛ; б), в), г) рекомендуемая
организация линий
чтобы отражение от входа схемы 1 в конце линии, поступающее назад к на-
чалу линии, появилось на входе схемы 5 еще во время длительности переднего-
фронта сигнала. При разветвлении выхода п—3 величина задержки распро-
странения рассматриваемой схемы составляет 2 нс, средняя потребляемая мощ-
ность —60 мВт. Неиспользуемые входы должны быть подключены к точке с
постоянным напряжением —0,7 В или прямо к напряжению питания —4 В.
Схема на рис. 7.103а имеет шесть входов и две пары в логическом отно-
шении идентичных, но электрически изолированных выходов, которые можно
использовать для возбуждения двух отдельных линий. Схема имеет такие же-
свойства, как рассмотренная выше. Для обеспечения лучшего согласования вы-
ходов с линиями во всем диапазоне температур 04-4-75° С на выходах не исполь-
зуются ограничительные диоды. Схема на рис. 7.1036 имеет также шесть вхо-
ходов, но только два выхода и четыре интегральных резистора 75 Ом, кото-
рые позволяют произвести согласование в зависимости от требуемого режима-
работы. Ток дифференциального усилителя в 2 раза больше, чем у представ-
ленных выше схем, потребляемая мощность равна 100 мВт. Поэтому если схе-
385
ма используется для возбуждения линии в системах, показанных на рис. 7.102б,е,е,
то разветвление может быть больше без ухудшения параметров передаваемых
сипналов. Однако при одинаковом разветвлении и использовании линии с ха-
рактеристическим сопротивлением Zo=37,5 О.м, имеющей в конце сопротивле-
ние 37,5 Ом .(два включенных параллельно интегральных резистора с сопро-
Рис. 7.103. а) схема Э2СЛ с двумя парами электрически изо-
лированных выходов; б) схема Э2СЛ с отдельными согла-
сующими сопротивлениями
Рис. 7.104. Схема Э2СЛ, предназначен-
ная для коротких линий — до 8 см
тивлением 75 Ом на выходе схемы), значительно улучшатся передний фронт
и спад сигнала. Схема разработана, прежде всего, для возбуждения линий с
характеристическим сопротивлением Zo=75 Ом и длиной до 70 см, с согла-
сованием в начале и конце лилии со-
противлениями 75 Ом. Неиспользуе-
мый выход должен быть через рези-
стор с сопротивлением 75 Ом подклю-
чен на землю.
Схема на рис. 7.104 предназна-
чена для коротких соединений, до
8 см. В одном корпусе размещены
две схемы. Соединяя выходы одина-
ковых схем, получаем дополнитель-
ную логическую функцию. Интеграль-
ные резисторы 75 Ом соединяются с
соответствующими выходами только
у одной схемы, у остальных схем они
не включаются. Недостатком являет-
ся .изменение задержки в зависимости
от числа одновременно переключае-
мых схем. При одновременном включении 14-4 схем разница задержек составляет
около 0,4 нс и может иметь большое значение с точки зрения режима работы
всей системы. У схем типа FKH131 выходы обеих схем соединены прямо в коо-
пусе.
Список литературы
1. Ghandi S. К., Thiel F. L. Pulse noise immunity in saturated logic gates ______
«IEEE Journal for solid-state circuits», 1967, N 3, p. 81—86.
2. Hill C. F. Definitions of noise margin in logic systems. — «Mullard Technical
Communications», 1967, N 9, p. 239—245.
3. Pierce W. H., Wilcox R. H., Mann W. C. Redundancy techniques for compu-
ting systems. Washington, Spartan Book Inc., 1962.
4. Davies A. C. The design of feedback shift registers and other synchronous
counters. — «The Radio and Electronic Engineer», 1969, N 5, p. 213—223.
5. Dean K. J. The design of parallel counters using the map method. — «The Ra-
dio and Electronic Engineer», 1966, N 9, p. 1159.
6. Dean K. J. Conversion between binary code and some binary-decimal codes.—
«The Radio and Electronic Engineer», 1968, N I, p. 49—53.
7. Ettinger M. A., Jacob G. W. An algorithm for sequential circuit design. —
«Computer Design», 1968, N 5, p. 46—53.
8. Ettinger M. A. The synthesis of sequential circuits. — «Computer Design»,.
1968, N 12, p. 46—53.
9. Goode G. E. Novel approach to sequential design. — «EDN», 1968, N 12,
p. 50—62.
10. Graphic symbols for logic design. MIL-STD-806B.
11. Humprey W. S. Switching circuits. New York, McGraw-Hill Book Co., 1958.
12. Jakubajtis E. A. Asynchonni logicke obvody. Praha, Academia, 1968.
13. Karnaugh M. The map method for synthesis of combinational logic cir-
cuits.— «Commun. Electronics», (1.953, N 11, p. 539.
14. Kiir J., Seidl L. K. Synteza logickych obvodu. Praha, SNTL, 1966.
15. Lagemann K. Die verschiedenen Flipflopparten und ihre Beschreibung durch
Symbole und Wahrheitstabellen. — «Valvo Berichte», 1967, N 5, p. 149—188.
16. Lewin D. W. A new approach to the design of assynchronous logic. — «The
Radio and Electronic Engineer», 1968, N 12, p. 327—334.
17. Linford J. ROM at the top. — «The Electronic Engineer», 1969, N 5, p. 64—71.
18. Traczyk W. Projektowanie tranzystorowych ukladow przelaczajacych. Warsza-
wa, Wydawnictwa naukowo techniczne, 1966.
19. Wickers W. E. Logic design with integrated circuits. New York, J. Willey,
1968.
20. Armstrong D. R. TTL interfacing with GRL 111,1 and GRL 101. — «Mullard
Technical Communications», 1970, N 106, p. 130—138.
21. Me Cann M. R. High performance monostable and astable circuits using DTL.
and TTL gates. — «Microelectronics», 1969, N. 11, p. 30—34.
22. Growther G. O., Deli G. C. E2CL nanosecond logic system: Design conside-'
rations for elements and interconnections. — «Mullard technical Communica-
tions», 1967, N 87, p. 150—179.
23. Deerson J. FC Family of DTL integrated circuits. Eindhoven, Philips, 11.970.
24. FL 100-Siemens-Digitalbausteine in integrierter Technik. Technische Mitteilun-
gen 2—6300—126, 2—6300—127. Siemens AG.
25. Gascoigne R. M. Some properties of fast current steered logic. — «Microelect-
ronics», 1969, N 4, p. 30—35.
26. Chest R. C. TTL integrated circuits: High speed considerations. SGS, 1968,
N AR 183.
27. H 100-Storsichere Logikschaltungen. Отчет ARD 12. SGS Deutschland G. m. b.
H.
28. Integrated diode matrices. Radiation Inc., 11.967 October.
29. Kruger A. Circuits integres de logique: La Logique ECL a mode non satu-
re. — «Electronique Industrielle», 1968, N 3, p. 117—123.
30. Kruger A. Line driving with IC s. — «Microelectronics», 1968, N 7, p. 34—37.
31. Lejeune A. La famille MECL III. —«Electronique Industrielle», 1969, N 3,
p. 145—149.
32. Maillet J. C. Etude des reflections sur les circuits TTL utilises avec des lignes
de transmission.—«Electronique Industrielle», 1968, ;N 114, p. 427—432.
387
33. Mairet M. Une nouvelle famille logique TTL: La serie SN 54S/74S a diodes
Schottky. — «Eiectronique industrielle», 11970, N 9, p. 535—540.
34. Milliard TTL integrated circuits applications. London, Mullard Limited, 1970.
35. Murray D. E. Driving long lines with ICs. — «Microelectronics», 1969, N 5,
p. 24—29.
36. Murray D. E. Driving long lines with ICs.—«Microelectronics», 1969, part. 2,
N 6, p. 36—39.
37. Reflection phenomena when TTL gates are connected to long lines. Mullard
Ltd, 1969, June.
38. Storsicherheit in Schaltungen mit FL 100 Digitalbausteinen. Technische Mit-
teleilungen 2-6300-135. Siemens AG.
39. Tirrell J. C. Power considerations in high speed TTL logic. — «Computer De-
sign», 1969, N 2, p. 36—47.
ОГЛАВЛЕНИЕ
Стр.
Предисловие .редактора......................................... 3
Предисловие автора...........................................' 4
Глава 1
Основная проблематика
1.4. Введение в проблематику цифровых схем.......................... 5
1.2. Основные цифровые схемы........................................ 7
1.3. Разветвление входов и выходов цифровых схем................... 1g
1.4. .Время переключения и задержка сигнала.........................20
1.5. Передаточные характеристики цифровых схем......................22
1.6. Распространение сигнала в цепочке цифровых схем „ „ . . , 23
1.7. Помехоустойчивость цифровых схем...............................28
1.8. Потребляемая мощность и мощность потерь........................39
1.9. Влияние температуры............................................42
1.10. Надежность....................................................43
Глава 2
Системы счисления и основные арифметические операции
2.4. Системы счисления и их взаимный перевод........................54
2.2. Арифметические операции с двоичными числами....................56
Глава 3
Двоичные коды
3.1. Четырехэлементные коды........................................62
3.2. Коды с большим числом элементов................................66
3.3. Обнаружение и исправление ошибок в кодах......................68
Глава 4
Алгебра логики
4.4. Основные понятия..............................................74
4.2. Способы представления логических функций
Нормальная форма логических выражений................................76
4.3. Систематические методы минимизации логических функций ... 80
4.4. Основные логические функции....................................82
4.5. Положительная, отрицательная и смешанная логика .... 85
4.6. Логическое умножение и сложение на объединенных выходах . . 91
4.7. Основные способы реализации логических функций ..... 93
4.8. Объединение групп логических схем с несколькими выходами . . 97
Глава 5
Комбинационные логические схемы
5.1. Последовательность синтеза.....................................99
5.2. Основные схемы, предназначенные для определения равнозначности
и неравнозначности входных переменных................................99
5.3. Шифрация, дешифрация и преобразование кодов................101
5.4. Сравнение двоичной информации.................................112
5.5. Дополнения....................................................115
5.6. Контроль четности..............................................Н8
5.7. Пороговые цепи и детекторы т из п.............................124
5.8. Суммирующие и вычитающие устройства...........................126
5.9. Обнаружение ошибок в комбинационных логических схемах . . . 149
Глава 6
Последовательностные логические схемы
6.1. Основные понятия............................................152
6.2. Триггеры....................................................158
389 -
6.3. Принцип анализа и синтеза простых последовательностных схем . 233
6.4. Синхронные счетчики........................................... 236
6.5. Асинхронные счетчики на синхронных триггерах...................257
6.6. Асинхронные счетчики на асинхронных триггерах..................263
6.7. Контроль работы счетчика.......................................268
6.8. Сдвиговые регистры.............................................269
6.9. Делители частоты без дополнительных логических схем . . . 289
6.10. Параллельно-последовательное и последовательно-параллельное пре-
образования двоичной информации....................................291
6.11. Преобразователи типов BIDEC ;; DECB1..........................293
6.12. Сравнение.....................................................299
6.13. Арифметические операции......................., , , , 299
Глава 7
Интегральные цифровые схемы
7.1. Интегральные цифровые схемы ТТЛ..................303
7.2. Интегральные цифровые схемы с диодами Шоттки..................359
7.3. Интегральные цифровые схемы ЭСЛ..................361
Список литературы..............................................387
ИБ № 278
Я. БУДИНСКИЙ
ЛОГИЧЕСКИЕ ЦЕПИ В ЦИФРОВОЙ ТЕХНИКЕ
Ответственный редактор Б. А. Калабеков
Редакторы: т. Б. П о л и е кт о в а, В. В. Елисеев
Художник В. Ф. Хром и л ин
Художественный редактор А. И. Моисеев
Технический редактор К- Г. Маркой
Корректор О. Н. С е р ы ш е в а
Сдано в набор 26/1 1977 г. Подп. в печ. 6/IV 1977 г.
Формат 60X90716 Бумага тип. № 2 24,5 усл.-печ. л. 26,47 уч.-изд. л.
Тираж 12 000 экз. Изд. № 17170 Зак. №23 Цена 2 руб. 11 коп.
Издательство «Связь». Москва 101000, Чистопрудный бульвар, д. 2
Типография издательства-«Связь» Госкомиздата СССР
Москва 101000, ул. Кирова, д. 40