роники
И. МУЗЫЛЕВА
Элементная база
для построения
цифровых систем
управления
Допущено УМО по образованию в области
энергетики и электротехники в качестве
учебного пособия для студентов высших
учебных заведений, обучающихся по спе-
циальности 140604 (180400) - "Электро-
привод и автоматика промышленных уста-
новок и технологических комплексов" на-
правления 654500 "Электротехника, элек-
тромеханика и электротехнологии"
ТЕХНОСФЕРА
Москва
2006
Музылева И.В.
Элементная база для построения цифровых систем управления
Москва:
Техносфера, 2006. - 144с. ISBN 5-94836-099-7
Учебное пособие написано в соответствии с программой дисциплины
"Элементы систем автоматики" для направления "Электротехника,
электромеханика и электротехнологии".
В учебном пособии изложены основы принципов построения вычис-
лительной части цифровых систем управления и работы функцио-
нальных блоков, входящих в её состав. В частности, рассмотрены ло-
гические функции и элементы, представление логических выражений в
нормальной форме; минимизация логических схем; функциональные
узлы комбинаторной логики - дешифраторы, мультиплексоры с изло-
жением принципа их каскадного соединения с анализом примеров;
схемы с памятью - триггеры, регистры; вычислительные схемы -
счетчики, сумматоры; регистры и регистровая память; принципы
построения схем памяти на полупроводниковых БИС. По всем раз-
делам приведено большое количество вариантов заданий с примерами
решений.
Для студентов и преподавателей вузов специальностей электротехни-
ческого направления.
© 2006, И.В. Музылева
© 2006, ЗАО "РИЦ "Техносфера",
оригинал-макет, оформление
ISBN 5-94836-099-7
Содержание
Введение........................................................7
Глава 1.
Логические основы ЭВМ...........................................8
1.1.	Основные логические элементы...............................8
1.1.1.	Логическое умножение (конъюнкция) - функция	И.......8
1.1.2.	Логическое сложение (дизъюнкция) - функция ИЛИ.......9
1.1.3.	Логическое отрицание (инверсия) - функция НЕ........10
1.1.4.	Логическая функция И-НЕ..............................И
1.1.5.	Логическая функция ИЛИ-НЕ...........................12
1.2.	Логические схемы..........................................13
1.2.1.	Составление таблиц истинности для логических схем...13
1.2.2.	Составление логических выражений по таблице истинности.. 15
1.2.2.1.	Каноническая сумма минтермов...............15
1.2.2.2.	Минимизация с помощью карт Карно...........16
Вопросы и упражнения для самопроверки..........................22
Задачи к главе 1...............................................22
Глава 2.
Функциональные узлы комбинаторной логики.......................30
2.1.	Дешифраторы...............................................30
2.1.1.	Принцип действия и условное графическое обозначение..30
2.1.2.	Каскадное соединение дешифраторов...................33
2.2.	Мультиплексоры............................................36
2.2.1.	Принцип действия и условное графическое обозначение..36
2.2.2.	Каскадное соединение мультиплексоров................38
Вопросы и упражнения для самопроверки..........................40
Задачи к главе 1...............................................40
Глава 3.
Последовательные функциональные узлы...........................45
3.1.	Триггеры..................................................45
3.1.1.	RS-триггеры.........................................45
3.1.2.	Синхронный RS-триггер...............................48
3.1.3.	D-триггер типа «защелка»............................49
3.2.	Регистры..................................................50
3.2.1.	Регистр-«защелка»...................................51
3.2.2.	Регистровая память..................................53
Вопросы и упражнения для самопроверки..........................55
Задачи к главе 3...............................................55
Содержание
Глава 4.
Полупроводниковая память ЭВМ.................................58
4.1.	Информационная емкость (объем) памяти...................60
4.2.	Способы организации накопителей.........................61
4.2.1.	Словарная организация.............................61
4.2.2.	Матричная организация.............................61
4.3.	Типы запоминающих элементов.............................62
4.3.1.	Запоминающий элемент статического биполярного ОЗУ..62
4.3.2.	Запоминающий элемент динамического ОЗУ
на МОП-транзисторах......................................64
4.3.3.	Запоминающий элемент ПЗУ..........................66
4.4.	Структурные схемы ЗУ....................................66
4.4.1.	Статическое ОЗУ с матричным накопителем...........66
4.4.2.	Динамическое ОЗУ с матричным накопителем..........69
4.5.	Постоянные запоминающие устройства......................71
4.5.1.	Масочные ПЗУ......................................72
4.5.1.1.	Масочные ПЗУ на основе диодной матрицы....72
4.5.1.2.	Масочные ПЗУ на основе диодной матрицы....72
4.5.1.3.	Масочные ПЗУ на основе матрицы
биполярных транзисторов...........................73
4.5.2.	Программируемые ПЗУ...............................75
4.5.3.	Репрограммируемые ПЗУ.............................76
4.5.4.	Построение схем памяти заданной структуры.........78
4.5.4.1.	Увеличение разрядности чисел..............78
4.5.4.2.	Увеличение информационного объема
при фиксированной разрядности данных..............79
4.5.4.3.	Построение схемы памяти и с увеличением
разрядности чисел, и с наращиванием
информационного объема............................81
4.5.4.4.	Синтез комбинированных схем памяти
различного типа...................................83
Вопросы и упражнения для самопроверки........................87
Задачи к главе 4.............................................88
Глава 5.
Счетные схемы ЭВМ[...........................................95
5.1. Двоичные счетчики.......................................95
5.2. Сумматоры...............................................98
Вопросы и упражнения для самопроверки.......................100
Задачи к главе 5............................................100
Список литературы............................................114
Приложения...................................................115
ВВЕДЕНИЕ
Современные системы управления электроприводами представляют собой слож-
ные комплексы на основе вычислительных устройств, которые, в свою очередь,
состоят из отдельных узлов и блоков. Эффективная эксплуатация таких систем
возможна только при безусловном понимании принципов построения вычисли-
тельной части системы и знании работы функциональных блоков, входящих в ее
состав. Поэтому существует настоятельная необходимость познакомить будущего
инженера-электроприводчика с принципами работы вычислительной техники.
Это учебное пособие предназначено в первую очередь для студентов высших
учебных заведений, обучающихся по специальности 140604 (180400) «Электро-
привод и автоматика промышленных установок и технологических комплексов»
и изучающих дисциплину «Элементы систем автоматики».
Оно может быть полезно также для студентов средних специальных учеб-
ных заведений, обучающихся по специальности 2204 «Техническое обслужива-
ние средств вычислительной техники и компьютерных сетей», изучающих дис-
циплину «Микроэлектроника».
Все разделы пособия объединены единой темой - работой информационно-
вычислительных систем. Это позволило автору, начав с рассмотрения основных
логических функций и элементов, перейти к логическим схемам, принципу их
минимизации. После этого были рассмотрены логические схемы функциональ-
ной направленности - дешифраторы и мультиплексоры. Следующим этапом яви-
лось изложение принципов их каскадного соединения. Отдельно рассматривают-
ся схемы памяти от схемы простейшего триггера к регистру, регистровой памяти,
к схемам полупроводникового запоминающего устройства на БИС и СБИС.
Такой подход к изложению материала от простого к сложному позволяет
дать студенту целостное представление о строении и принципе действия узлов
вычислительных систем без привязки к конкретным интегральным схемам кон-
кретных фирм. Освоение предложенного основополагающего материала даст
возможность будущему инженеру свободно ориентироваться в огромном объеме
современной справочной литературы и технической документации по вычисли-
тельной технике.
Учебное пособие составлено на основе многолетнего опыта чтения автором
лекций на кафедре электропривода Липецкого государственного технического
университета и проведения лекционно-практических занятий в Липецком метал-
лургическом колледже. В соответствии с мнением автора о важности постоянно-
го поддержания «обратной связи» со студентами в пособии приведено большое
количество примеров и вариантов заданий. Это может оказаться полезным для
преподавателей вузов и средних специальных учебных заведений, поскольку поз-
волит эффективно организовать контроль знаний студентов и создать мотивацию
их самостоятельной работы.
ГЛАВА I
ЛОГИЧЕСКИЕ ОСНОВЫ ЭВМ
Любая цифровая вычислительная машина состоит из логических схем -
таких схем, которые находятся в одном из двух возможных состояний -
«логический ноль» и «логическая единица». За логический 0 и логичес-
кую 1 можно принять любое выражение, в том числе и словесное, которое
характеризуется как «истина» и «ложь». В вычислительной технике логичес-
кие 0 и 1 - это состояние электрических схем с определенными параметрами.
Так, для логических элементов и схем, выполненных по технологии транзис-
торно-транзисторной логики (ТТЛ-схемы) [1-4], логический 0 - это напря-
жение в диапазоне 0...+ 0,4 В, а логическая 1 - это напряжение в диапазоне
+ 2,4...+ 5 В. Работа логических схем описывается посредством специаль-
ного математического аппарата, который называется логической (булевой)
алгеброй или алгеброй логики. Булева алгебра была разработана Джорджем
Булем (1815-1864) и является основой всех методов упрощения булевых вы-
ражений [2].
Логические переменные и логические функции - это такие переменные
и функции, которые могут принимать только два значения, равные либо ло-
гическому 0, либо логической 1.
1.1.	Основные логические элементы
1.1.1.	Логическое умножение (конъюнкция) - функция И
Рассмотрим ключевую схему, представленную на рис. 1, а. Примем за логи-
ческий 0 на входе схемы разомкнутое состояние соответствующего ключа, на-
пример А = 0. За логический 0 на выходе схемы (F = 0) - такое ее состояние,
когда через сопротивление R ток не протекает [ 1 ].
Таблица истинности - это таблица, содержащая все возможные комбина-
ции входных логических переменных и соответствующие им значения ло-
гической функции.
Таблица истинности для данной логической схемы (рис. 1, б) состоит из
восьми строк, поскольку данная схема имеет три входа - А, В и С. Каждая
из этих логических переменных может находиться в состоянии либо логи-
ческого 0, либо логической 1. Соответственно, количество сочетаний этих
переменных равно 23 = 8. Очевидно, что через сопротивление R ток проте-
кает только тогда, когда замкнуты и А, и В, и С. Отсюда еще одно название
логического умножения — логический элемент И. В логических схемах этот
7.1. Основные логические элементы
Рис. 1. Трехвходовый логический элемент И
А В	С	F
ООО 0	0	I 0	I	0 0	I	1 1	0	0 1	0	1 1	1	0 1	1	1	0 0 0 0 0 0 0 1
б
элемент независимо от того, на какой элементной базе он реализован, обоз-
начается так, как показано на рис. 1, в.
Правило логического умножения: если на вход логического элемента И пода-
ется хотя бы один логический 0, то на его выходе будет логический 0.
Уровень логического 0 является решающим для логического умножения.
В логических выражениях применяется несколько вариантов обозна-
чения логического умножения. Так, для приведенного на рис. 1, в трехвходо-
вого элемента И логическое выражение можно представить в виде:
•	либо F= А-В С, но при этом из контекста должно быть ясно, что данное
умножение именно логическое;
•	либо£=А&В&С;
•	либо F= А л В л С - с использованием значка конъюнкции;
•	либо F= АВС, но при этом из контекста должно быть ясно, что между
переменными А, В и С производится логическое умножение.
1.1.2.	Логическое сложение (дизъюнкция) -
функция ИЛИ
Рассмотрим ключевую схему, представленную на рис. 2, а. Таблица истин-
ности для данной логической схемы (рис. 2, б) состоит из четырех строк,
поскольку данная схема имеет два входа - А и В. Количество сочетаний этих
переменных равно 22 = 4. Очевидно, что через сопротивление R ток протека-
Глава 1. Логические основы ЭВМ
А	В	F
0	0 0	1 1	0 1	1	0 1 1 1
б
в
Рис. 2. Двухвходовый логический элемент ИЛИ
ет тогда, когда замкнуты или А, или В. Отсюда еще одно название логическо-
го сложения - логический элемент ИЛИ. В логических схемах этот элемент
независимо от того, на какой элементной базе он реализован, обозначается
так, как показано на рис. 2, в.
Правило логического сложения: если на вход логического элемента ИЛИ пода-
ется хотя бы одна логическая 1, то на его выходе будет логическая 1.
Для логического сложения решающим является уровень логической 1.
В логических выражениях применяется два варианта обозначения ло-
гического сложения. Так, для приведенного двухвходового элемента ИЛИ
логическое выражение можно представить в виде:
•	либо А + В, но при этом из контекста должно быть ясно, что данное
сложение именно логическое;
•	либо F= A v В — с использованием знака дизъюнкции.
1.1.3. Логическое отрицание (инверсия) - функция НЕ
Рассмотрим ключевую схему, представленную на рис. 3, а. Таблица истин-
ности для данной логической схемы (рис. 3, б) самая простая и состоит всего
из двух строк, поскольку данная схема (единственная из всех логических эле-
ментов) имеет только один вход — А. Количество вариантов для единствен-
ной булевой переменной равно 2’ = 2. Очевидно, что через сопротивление R
ток протекает (F= 1) тогда, когда А не замкнут, т.е. А = 0. Еще одно название
7.7. Основные логические элементы
Рис. 3. Логический элемент НЕ
А	F
0 I	I 0
этой логической функции - отрицание, а логического элемента НЕ - инвер-
тор. В логических схемах этот элемент независимо от того, на какой элемент-
ной базе он реализован, обозначается так, как показано на рис. 3, в.
Правило инверсии: проходя через инвертор, сигнал меняет свое значение на
противоположное.
В логических выражениях применяется единственный вариант обозна-
чения инверсии:
F = A.
К основным логическим элементам относятся еще два элемента, которые
являются комбинацией элементов И, ИЛИ и НЕ: элемент И-НЕ и ИЛИ-НЕ.
1.1.4. Логическая функция И-НЕ
Данная функция производит логическое умножение значений входных сиг-
налов, а затем инвертирует результат этого умножения. В логических схемах
этот элемент независимо от того, на какой элементной базе он реализован,
обозначается так, как показано на рис. 4, а. Таблица истинности приведена
на рис. 4, б.
А В С	F
ООО 0	0	1 0	1	0 0	1	1	1 1 1 1
А В С	F
1	0	0 1	0	1 1	1	0 1	1	1	1 1 1 0
б
Рис. 4. Трехвходовый логический элемент И-НЕ
Глава 1. Логические основы ЭВМ
Если на вход логического элемента И-НЕ подается хотя бы один логичес-
кий 0, то на его выходе будет логическая 1.
В логических выражениях применяются обозначения:
•	либо F= А- В - С, но при этом из контекста должно быть ясно, что данное
умножение именно логическое;
•	либо F= АВС;
•	либо F = А&В &С;
•	либо F= А л Вл С.
1.1.5. Логическая функция ИЛИ-НЕ
В логических схемах этот элемент независимо от того, на какой элементной
базе он реализован, обозначается так, как показано на рис. 5, а. Таблица ис-
тинности приведена на рис. 5, б.
А	В	F
0	0 0	1 1	0 1	1	1 0 0 0
Рис. 5. Двухвходовый логический элемент ИЛИ-НЕ
Если на вход логического элемента ИЛИ-НЕ подается хотя бы одна логичес-
кая 1, то на его выходе будет логический 0.
В логических выражениях применяются обозначения:
•	либо F= А+В, но при этом из контекста должно быть ясно, что данное
сложение именно логическое;
•	либо F= Av В.
Вопросы и упражнения для самопроверки
Нарисуйте указанный логический элемент, составьте для каждого из них таб-
лицу истинности, напишите соответствующее каждому элементу логическое
выражение:
1.	2-, 4-, 5-входовый элемент И;
2.	3-, 4-, 5-входовый элемент ИЛИ;
3.	2-, 4-, 5-входовый элемент И-НЕ;
4.	3-, 4-, 5-входовый элемент ИЛИ-НЕ.
1.2. Логические схемы
II
1.2. Логические схемы
1.2.1. Составление таблиц истинности
для логических схем
Для логических схем, представляющих собой соединение нескольких ло-
гических элементов, в левой части таблицы перечисляются все возможные
комбинации входных сигналов, а в правой части - соответствующие значе-
ния на выходе логической схемы. Так, на рис. 6 приведен пример простей-
шей логической схемы и таблица истинности, полностью описывающая ее
работу.
Вероятность ошибки уменьшается, если не решать задачу «в лоб», а про-
анализировать ее работу с точки зрения уже известных нам правил логичес-
а Ь с d f
0	0	0	0	0
0 0 0 I	0
0	0	I	0	0
0	0	I	I	I
0	I	0	0	0
0	1	0	I	I
0 110	0
0 1111
10 0	0	0
10 0	1	о
10 10	0
10 110
110	0	о
110	1	1
1110	0
11111
б
Рис. 6. Пример решения' а — логическая схема, б — таблица истинности
Глава 1. Логические основы ЭВМ
кого сложения, умножения и инверсии. Очевидно, что в рассматриваемой
схеме осуществляется логическое сложение нескольких логических произ-
ведений. Можно записать логическое выражение, соответствующее данной
схеме:
f=bd+acd+abd+abcd.	(1)
Булево выражение в виде суммы произведений называется дизъюнктивно
нормальной формой (ДНФ).
Булево выражение в виде произведения сумм называется конъюнктивно
нормальной формой (КНФ).
По правилу логического сложения выражение (1) имеет на выходе ло-
гическую 1,/= 1, только в том случае, если равно 1 хотя бы одно из четы-
рех произведений, входящих в сумму. По правилу логического умножения
каждое произведение будет равно 1 только в том случае, когда все входящие
в произведение переменные равны 1. Рассмотрим все эти возможности отде-
льно и по порядку.
•	Произведение bd будет равно 1 только тогда, когда будут выполняться
условия: b = 1, d = 1. При этом от значений остальных входных пере-
менных - а и с - значение данного произведения не зависит. Поэтому
логические 1 будут в строках, соответствующих полным произведени-
ям abed, в которых b = d= 1 (выделены жирным шрифтом), а перемен-
ные а и с перечисляются во всех четырех возможных комбинациях:
abcd= 0101, 0111, 1101 и 1111.
•	Произведение acd будет равно 1 только тогда, когда будут выполняться
условия: а = 1 (т. е. а = 0), с = 1, d = 1. От значения не вошедшей в дан-
ное произведение переменной b произведение acd не зависит. Поэто-
му логические 1 будут в строках таблицы истинности, соответствую-
щих полным произведениям abed, в которых с= d- 1 и одновременно
а = 0, а переменная b перечисляется в двух возможных комбинациях:
abcd= ООП и 0111.
•	Произведение abd будет равно 1 только тогда, когда будут выполняться
условия: а = 1 (т. е. а = 0), b = 1, d = 1. От значения не вошедшей в дан-
ное произведение переменной с произведение abd не зависит. Поэтому
логические 1 будут в строках таблицы истинности, соответствующих
полным произведениям abed, в которых b- d = 1 и одновременно а = 0,
а переменная с перечисляется во всех двух возможных комбинациях:
0101 и 0111.
•	Произведение abed будет равно 1 только тогда, когда будут выпол-
няться условия: а = 1 (т.е. а = 0), b = 1 (т.е. b = 0), с = 1, d = 1. Поэто-
му логическая 1, соответствующая данному полному произведению
1.2. Логические схемы
всех переменных, будет только в той строке таблицы истинности, где
«W=0011.
Совместный анализ всех этих возможностей показывает, что они мо-
гут совпадать для нескольких произведений. Например, комбинация вход-
ных переменных ООН встречается в произведениях acd и abed, а сочета-
ние 0111 встречается даже в трех произведениях: bd, acd и abd. Это говорит
о том, что для данного логического выражения есть возможности миними-
зации.
1.2.2. Составление логических выражений по таблице
истинности
1.2.2.1. Каноническая сумма минтермов
Минтерм - это полное произведение всех входных переменных, соответс-
твующее одной строке таблицы истинности, в которой значение выходной
переменной (значение функции) равно логической I. Переменная входит
в минтерм с инверсией, если ее значение в данной строке таблицы равно 0, и
без инверсии, если ее значение в данной строке таблицы равно I.
Каноническая сумма минтермов - это логическая сумма всех минтер-
мов, которая представляет собой максимальное логическое выражение, со-
ответствующее таблице истинности. Она составляется по следующему пра-
вилу.
В заданной таблице истинности подсчитывается п - количество строк таб-
лицы, в которой значение функции равно 1. Затем записывается логическая
сумма п полных произведений. Далее в каждом произведении расставляются
инверсии над переменными в соответствии с их значением в строке таблицы:
если значение переменной в данной строке таблицы равно 1, то без инверсии,
если ее значение в данной строке таблицы равно 0 — то с инверсией.
Для примера, представленного на рис. 6, а, таблица истинности имеет
вид, показанный на рис. 6, б, а каноническая сумма минтермов будет выгля-
деть так:
/= abed + abcd+ abed + abed + abed.
(2)
Из сравнения выражений (1) и (2) видно, что одной и той же таблице ис-
тинности (рис. 6, б) соответствуют два разных логических выражения, при-
чем выражение (1) записывается более компактно, но возможности миними-
зации для него еще есть. Таким образом, есть возможность минимизировать
и логическую схему, представленную на рис. 6, а. Минимизация логических
выражений может осуществляться с помощью различных методов на осно-
ве правил булевой алгебры, в частности диаграммы Вейча [2], диаграммы
Глава 1. Логические основы ЭВМ
Венна, и табличным методом, но наиболее простым и наглядным является
графический способ минимизации с помощью карт Карно, опубликованный
в 1953 г. Морисом Карно.
1.2.2.2. Минимизация с помощью карт Карно
Карта Карно - графическое представление таблицы истинности. Каждой
клетке карты Карно соответствует строка таблицы истинности. По осям кар-
ты расставляются сочетания переменных, а внутри карты — значения функ-
ции.
Назначение карты Карно — найти логические суммы прямого и инверс-
ного значения переменных. Для любой переменной, например а, такая сум-
ма равна а + а = 1 при любом значении а\ при а = 0 это будет 0+1 = 1, при
а = 1 это 1 + 0 = 1. Поэтому при вынесении за скобки в выражении
abc + abc = bc(a + d) = be-1 = Ьс
сумму а + а = 1 можно отбросить, при этом результат выражения не изменит-
ся. В этом и заключается минимизация логических выражений с помощью
карт Карно. Для достижения поставленной цели минимизации нужно соб-
людать правила разметки осей карты.
1.	Вертикальная ось размечается независимо от горизонтальной.
2.	Начинать разметку можно с любого сочетания переменных.
3.	Все сочетания переменных должны быть перечислены.
4.	Для соседних клеток карты сочетание переменных должно отличать-
ся не более чем одним знаком, причем соседними являются крайние клетки
строки (столбца).
Для функции двух переменных карта Карно - это квадрат 2x2 клетки.
В этих клетках размещаются 4 значения функции из последнего столбца таб-
лицы истинности (рис. 7).
а b	
0	0 0	1 1	0 1 1	/(0,0) /(0,1) /(1,0) /(1,1)
1 b 0
0	/(0, 1)	/(0,0)
а 1	/(1,1)	/(1,0)
а
Рис. 7. Таблица истинности (а) и карта Карно (б) для функции двух переменных
1.2. Логические схемы
Для функции трех переменных карта Карно - это прямоугольник 2x4
или 4x2 клетки. В этих клетках размещаются 8 значений функции из послед-
него столбца таблицы истинности (рис. 8). При разметке большей из осей
нужно четко придерживаться последнего - четвертого - правила разметки и
следить затем, чтобы соседними не оказались сочетания 00 и 11 либо 01 и 10,
в которых одновременно меняются обе переменные.
а b с	Аа, Ь, с)
0 0 0 0 0 1 0 1 0 0 1	1 1 0 0 1 0 1 1 1 0 1 1 1	/0,0, 0) /о, 0,1) /0, 1,0) /0, 1, 1) /1,0,0) /1,0,1) /1,1,0) /1,1,1)
01	00 Ьс 11	10
ДО, 0, 1)	/о, 0, 0)	/0,1,1)	ДО, 1,0)
/1,0,1)	Д1, о, 0)	/1,1,1)	/1,1,0)
г
Ю 00 Ьс 11	01
/0, 1,0)	/0, 0, 0)	/0,1,1)	/0,0,1)
/1,1,0)	/1,0,0)	/1,1,1)	/1,0,1)
д
Рис. 8. Функция трех переменных: а - таблица истинности;
б—д — примеры заполнения карты Карно
Для функции четырех переменных карта Карно - это квадрат 4x4 клет-
ки. В этих клетках размещаются 16 значений функции из последнего столб-
ца таблицы истинности (рис. 9). При разметке обеих осей нужно также чет-
ко придерживаться последнего - четвертого - правила разметки и следить
Глава 1. Логические основы ЭВМ
						11	01 с	d 00	10
					00	ДО, 1,1)	ДО, 0,0, 1)	ДО, 0, 0, 0)	ДО, 0, 1,0)
									
а	ь	с	d	Да, Ь, с, d)		ло, 1,1,1)	ДО, 1,0, 1)	ДО, 1,0,0)	ЛО, 1,1,0)
0	0	0	0	ДО, 0, 0, 0)	1)1 ab 11				
0 0 0 0 0	0 0 0 1 1	0 1 1	1 0 1	Л0, 0,0, 1) Л0,0, 1,0) ЛО, 0,1,1) Ло, 1,0,0) Л0,1,0,1)		Л1,1,1,1)	Д1,1,0,1)	Л1,1,0,0)	Л>, 1,1,0)
		0 0	0 1		10	Д1,0,1,1)	Д1, о, 0, 1)	Д1, 0, 0, 0)	Д1, 0, 1,0)
0 0 1	1 1 0	1 1 0	0 1 0	ЛО, 1,1,0) ЛО, 1,1,1) Л1, 0,0,0)		00	t 01	'	d 11	10
1 1 1	0 0 0	0 1 1	1 0 1	Л1,0,0, 1) Л1,о, 1,0) Л1,0,1,1)	00	ДО, 0, 0, 0)	ДО, 0,0, 1)	ДО, 0,1,1)	до, о, 1,0)
1 1	1 1	0 0 1	0 1 0 1	Л1,1,0,0) Л1,1,0,1)	10 ab 11	Д1,0, 0, 0)	Л1,0,0,1)	Л1, о, 1, 1)	Д1, 0, 1,0)
1 1	1 1	1 1		Л1,1,1,0) ли, 1,1)		Д1,1,0,0)	Л1.1,о, 1)	Л1,1,1,1)	Д1,1,1,0)
			Q						
					01	Ж 1,0,0)	ЛО, 1,о, 1)	ЛО, 1,1,1)	ДО, 1, 1,0)
							6		
Рис. 9. Функция четырех переменных: а - таблица истинности;
б,	в — примеры заполнения карты Карно
за тем, чтобы по одной оси соседними не оказались сочетания 00 и 11 либо
01 и 10, в которых одновременно меняются обе переменные.
Для функции пяти переменных карта Карно представляет собой уже
объемную фигуру — куб 4x4x4 клетки, поэтому для минимизации логических
выражений она практически не применяется.
В конкретных случаях вместо значений функций в общем виде в клетки
карты проставляются конкретные значения (логические 0 и 1) из соответс-
твующих строк таблицы истинности. Затем рассматриваются только те клет-
ки, которые заполнены единицами. Все эти единицы должны быть обведены
контурами по следующим правилам составления контуров.
1.	Контуры должны быть прямоугольными и содержать количество
единиц, равное 2", где п — целое число. Таким образом, в контуре может
быть либо одна, либо две, либо четыре, либо восемь единиц.
1.2. Логические схемы
2.	Количество единиц в контуре должно быть максимальным, при этом
контуры могут пересекаться между собой. Нужно учитывать, что крайние
строки являются соседними и крайние столбцы также являются соседни-
ми, поэтому контуры могут быть разорванными.
3.	Количество контуров должно быть минимальным, но все единицы
должны быть охвачены контурами. Нельзя забывать об отдельно стоящих
единицах. Каждая такая единица — это контур, которому соответствует
полное логическое произведение переменных.
После обведения контуров нужно записать минимальное выражение как
логическую сумму логических произведений. Каждому произведению соответс-
твует один контур карты Карно. В произведение входят только те перемен-
ные, которые остаются в данном контуре неизменными. При этом перемен-
ная входит в произведение с инверсией, если ее значение в данном контуре
равно 0, и без инверсии, если ее значение равно 1.
Пример 1. Написать минимальное выражение для таблицы истинности,
представленной на рис. 10, а, и нарисовать по нему логическую схему.
При одном варианте разметки осей (рис. 10, б) первый контур, состоя-
щий из четырех единиц, получается разорванным. Если же принять размет-
ку, показанную на рис. 10, в, то контур будет иметь нормальные очертания,
а выражение, ему соответствующее, останется без изменений. Учитывая, что
при данном горизонтальном начертании карты Карно крайние столбцы яв-
ляются соседними, ее можно представить себе как цилиндр, развернутый на
плоскости. На рис. 10, 6представлена развертка такого цилиндра, «разрезан-
ная» между комбинациями Ьс, равными 10 и 11. А на рис. 10, в представлена
развертка этого же цилиндра, «разрезанная» между произведениями Ьс, рав-
ными 11 и 01.
Первый контур охватывает четыре единицы, ему соответствует сумма
минтермов: abc + abc + abc + abc, в которой не изменяется только перемен-
ная Ь. Второй контур охватывает две единицы. Ему соответствует сумма мин-
термов abc + abc, в которой переменная b принимает оба возможных зна-
чения, а произведение ас остается неизменным. Таким образом, получаем
минимальное выражение:
f=b + ac.	(3)
Ему соответствует логическая схема на рис. 10, г. Для сравнения запи-
шем максимальное выражение:
/= abc + abc + abc + abc + abc.
(4)
Глава 1. Логические основы ЭВМ
а Ь с	f
ООО 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1	0 0 1 1 1 0 1 1
а
Ьс
Рис. 10. Минимизация функции трех переменных: а - таблица истинности;
б, в — карта Карно; г — минимизированная логическая схема
Разница между выражениями (3) и (4) очевидна и в комментариях не
нуждается, за исключением того, что схема, реализованная по выражению (4),
будет на порядок сложнее и, соответственно, менее надежна, чем схема, пока-
занная на рис. 10, г.
Пример 2. Написать минимальное выражение для таблицы истинности,
представленной на рис. 11, а, и нарисовать по нему логическую схему.
При первоначально выбранной разметке осей (рис. 11,6) первый кон-
тур, состоящий из четырех единиц с номерами 1.1—1.4, расположенных по
углам карты, получается разорванным. Если же принять разметку, показан-
ную на рис. 11, в, то контур будет иметь очертания квадрата, а выражение, ему
соответствующее, останется без изменений. Учитывая, что крайние столбцы
являются соседними и крайние строки являются соседними, карту Карно для
функции четырех переменных можно представить себе как торроид, развер-
нутый на плоскости. Проще представить себе обратный процесс получения
торроида из плоской фигуры — квадрата. Для этого надо сначала соединить
мысленно, крайние строки — получим цилиндр. После этого основания ци-
1.2. Логические схемы
Рис. 11. Минимизация функции четырех переменных, а - таблица истинности;
б, в — карта Карно; г — минимизированная логическая схема
линдров надо мысленно соединить. Получится торроид. На рис. 11, б пред-
ставлена развертка такого торроида, «разрезанная» между комбинациями ab,
равными 01 и 00, и между сочетаниями cd, равными 10 и 00. А на рис. 11, в
представлена развертка этого же торроида, «разрезанная» между комбинаци-
Глава 1. Логические основы ЭВМ
ями ab, равными 11 и 10, и между произведениями cd, равными 11 и 01. После
анализа контуров получим минимальное выражение/= ad + cd + acd +bcd.
Соответствующая ему схема приведена на рис. 11, г.
Вопросы и упражнения для самопроверки
1.	Какой уровень сигнала является решающим для логического сло-
жения? Для логического умножения? Для функции И-НЕ? Для функ-
ции ИЛИ-НЕ?
2.	Что такое минтерм?
3.	Перечислите правила обведения контуров при минимизации логичес-
ких выражений.
4.	Что такое таблица истинности?
5.	Сколько строк в таблице истинности для 5-входовой логической схемы?
Для 4-входовой? Для 2-входовой?
Задачи к главе 1
Задача 1. Для заданного логического выражения написать каноническую
сумму минтермов и нарисовать минимальную логическую схему.
Варианты задания приведены в табл. П1 приложения.
Решение поставленной задачи можно разделить на следующие подза-
дачи.
1.	Составление исходного логического выражения в соответствии с вари-
антом задания.
2.	Заполнение таблицы истинности для полученного выражения.
3.	Составление канонической суммы минтермов.
4.	Минимизация выражения с помощью карты Карно.
5.	Синтез логической схемы по минимальному выражению.
Пример решения для варианта 1
Решение подзадачи 1. Логическое выражение для данного варианта прини-
мает вид:
Да, b,c,d) = abed + abed + abed + abed + abed + bed +
+ bed + abd + ab+ abc + abc + abc + acd + acd.
Оно написано по следующему принципу. Знаку “+” в строке варианта
соответствует указанное в шапке таблицы полное логическое произведение.
В это произведение переменные входят в инверсном или прямом виде в со-
ответствии с указанным кодом. Для варианта 1 первому в этой строке знаку
Задачи к главе 1
соответствует 0 для кода abed, поэтому первым слагаемым в логическом
выражении является произведение всех переменных, взятых с инверсией,
так как код нуля в четырехразрядном формате записывается как 0000. Ко-
ду 3 для произведения abc будет соответствовать слагаемое abc в логическом
выражении и т.д.
Решение подзадачи 2. Таблица истинности может быть заполнена путем
подстановки всех 16 сочетаний переменных в выражение (5). Но можно и
упростить решение, проанализировав выражение (5).
Данное выражение записано в ДНФ, т. е. в виде логической суммы ло-
гических произведений. Таким образом, выражение (5) будет равно логичес-
кой 1, если хотя бы одно из его слагаемых будет равно 1. Каждое слагаемое
в выражении (5) - это логическое произведение, равное 1 при определенном
сочетании входных переменных.
Так, например, первое слагаемое в выражении (5) - это полное про-
изведение всех переменных abed. Оно будет равно 1 только в одном случае,
когда abcd= 0000. Поэтому в соответствующей (первой) строке таблицы ис-
тинности уже будет единица независимо от значений остальных слагаемых
в выражении (5). Аналогично заполняются единицами в столбце значений
функции те строки таблицы, которые соответствуют полным произведениям
abed (0010), abed (0100), abed (0110), abed (1000).
Каждое произведение трех переменных дает две единичные строки в таб-
лице. Например, произведение bed не зависит от переменной а, поэтому оно
равно 1 в двух случаях (оба варианта значения переменной а — а = Qu а = 1):
когда abcd= 1 (0001) и abcd = \ (1001). Аналогично заполняются единицами
в столбце значений функции те пары строк таблицы, которые соответству-
ют произведениям трех сомножителей: bcd= 1 (0001 и 1001), bcd= 1 (0110 и
1110), abd= 1 (0101 и0111),я£с = 1 (0000и0001), abc = 1 (0110и0111), abc= 1
(1100 и 1101), acd = 1 (0010 и ОНО), acd= 1 (1001 и 1101).
Каждое произведение двух переменных дает четыре единичные строки
в таблице. Например, произведение ab не зависит от переменных с и d, поэ-
тому оно равно 1 в четырех случаях (все сочетания переменных с и 00,01, 10 и
11): когда abcd= 1 (1100), abcd= 1 (1101), abcd= 1 (1110) и abed = 1 (1111).
Анализ всех слагаемых выражения (5) позволяет заполнить таблицу ис-
тинности, представленную далее в табл. 1. Наличие нескольких слагаемых,
дающих логическую 1 в значении выражения, говорит об избыточности дан-
ного выражения и, соответственно, о возможности его сокращения (мини-
мизации).
Решение подзадачи 3. Каноническая сумма минтермов для полученной
таблицы истинности имеет вид:
Дя, b,c,d) = abed + abed + abed + abed + abed + abed + abed +
+ abed + abed + abc d + abed + abed + abed.
Глава 1. Логические основы ЭВМ
Решение подзадачи 4. Карта Карно представлена на рис. 12, а. Здесь вы-
делено 3 контура - первый и второй на 8 единиц и третий — на 4 единицы.
Им соответствует минимальное логическое выражение:
f(a, b, с, d) = с + b + ad.
(1)
Решение подзадачи 5. Минимальная логическая схема, соответствую-
щая выражению (7), представлена на рис. 12, б.
cd
abed
б
Рис. 12. Пример решения варианта 1 задачи 1 к главе 1
Задачи к главе 1
Таблица 1. Таблица истинности для примера решения
варианта 1 задачи 1 к главе 1
abed	f(a, b, c, d)	Слагаемые, определившие единичное значение функции
0000	1	abed, abc
0001	1	abed, abc, bed
0010	1	abed, acd
0011	0	
0100	1	abed
0101	1	abd
0110	1	abed, bed, abc, acd
0111	1	abd, abc
1000	1	abed
1001	1	bed, acd
1010	0	
1011	0	
1100	1	abc, ab
1101	1	abc, ab, acd
1110	1	ab
1111	1	ab
Задача 2. Минимизировать заданную логическую схему и написать соот-
ветствующую каноническую сумму минтермов.
Варианты логических схем приведены на рис. П1-П15 в приложении.
Решение задачи 2 можно разделить на те же подзадачи, что и при решении
задачи 1.
Пример решения для варианта 1
Решение подзадачи 1. Логическое выражение (рис. П1) принимает вид:
Дя, b,c,d) = abc + abd + be + acd + abed + abc.	(8)
Решение подзадачи 2. Таблица истинности приведена в табл. 2.
Решение подзадачи 3. Каноническая сумма минтермов для полученной
габлицы истинности имеет вид:
f{a, b,c,d) = abed + abed + abcd + abed + abed +
+ abc d + abc d + abed + abed.
24
Глава 1. Логические основы ЭВМ
Рис. 13. Пример решения варианта 1 задачи 2 к главе 1
Решение подзадачи 4. Карта Карно представлена на рис. 13, а.
Здесь выделено 2 контура — первый на 8 единиц и второй — на 2 едини
цы. Им соответствует минимальное логическое выражение:
ДД, Ь, с, d) = b + abd.
(9)
Решение подзадачи 5. Минимальная логическая схема, соответствую
щая выражению (9), представлена на рис. 13, б.
Задачи к главе 1
Таблица 2. Таблица истинности для примера решения
варианта 1 задачи 2 к главе 1
abed	/л, Ь, с, d)	Логические элементы И, на выходе которых получается 1
0000	0	
0001	1	Четвертый
0010	0	
ООП	0	
0100	1	Шестой
0101	1	Четвертый, шестой
ОНО	1	Третий
0111	1	Третий
1000	0	
1001	0	
1010	0	
1011	0	
1100	1	Первый, второй
1101	1	Первый
1110	1	Второй,третий
1111	1	Третий, пятый
Задача 3. Нарисовать логическую схему на 3 или 4 входа, реализующую за-
данную формулу хвь|х =f(xj.
Варианты задания приведены в табл. П2 приложения.
Пример решения для варианта 1
В качестве примера синтеза логической схемы рассмотрим трехвхо-
довую схему, реализующую увеличение входного кода в три раза:
хвых = Зхвх. Последовательность действий при решении подобных задач [4]
следующая.
1.	Определим максимально возможный код на выходе 3-входовой схемы:
7ю х 310= 2110 = 101012 - это пятиразрядное двоичное число. Поэтому ко-
личество выходов для данной схемы будет равно 5.
2.	Заполним таблицу истинности для синтезируемой схемы (табл. 3).
Поскольку количество выходов данной схемы больше одного, таблица
включает в себя несколько (здесь пять) столбцов, соответствующих вы-
ходному сигналу.
3.	Для каждого выхода найдем минимальное выражение с помощью карт
Карно (рис. 14).
Глава Г Логические основы ЭВМ
Таблица 3. Таблица истинности трехвходовой схемы умножения на 3
Входной код				Выходной код					
в дес. коде	в двоичном коде			в дес. коде	в двоичном коде				
	а	b	с		е.	Q,	Q2	е,	Go
0	0	0	0	0	0	0	0	0	0
1	0	0	1	3	0	0	0	1	1
2	0	1	0	6	0	0	1	1	0
3	0	1	1	9	0	1	0	0	1
4	1	0	0	12	0	1	1	0	0
5	1	0	1	15	0	1	1	1	1
6	1	1	0	18	1	0	0	1	0
7	1	1	1	21	1	0	1	0	1
а
Ьс
Рис. 14. Минимизация логических выражений для выходных
сигналов преобразователя, реализующего умножение на 3
4.	По полученным выражениям строится общая логическая схема (рис. 15).
Задачи к главе 1
Рис. 15. Логическая схема преобразователя, реализующего умножение на 3
ГЛАВА 2
ФУНКЦИОНАЛЬНЫЕ УЗЛЫ
КОМБИНАТОРНОЙ ЛОГИКИ
2.1. Дешифраторы
2.1.1. Принцип действия и условное графическое
обозначение
Дешифратор - это логическая схема, преобразующая двоичный код в унар-
ный, когда только на одном из всех выходов появляется активный сигнал.
Номер этого активного выхода в десятичном коде совпадает с двоичным
кодом, подаваемым на входные линии дешифратора.
Рассмотрим схему дешифратора на три входа. Как при синтезе логической
схемы по арифметическому выражению (задача 3 к главе 1), составляем таб-
лицу истинности. Поскольку в нашем примере у схемы должно быть три
входа, количество комбинаций на этих входах будет равно 23 = 8, поэтому
выходов у схемы будет также 8. Обозначим входные сигналы переменной а с
индексом, соответствующим весу двоичного разряда, — 1, 2, 4 (табл. 4). Вы-
ходные сигналы обозначим как Q с индексом, соответствующим поданному
на входы двоичному коду, при котором этот выход активен. Для синтезируе-
мой схемы примем положительную логику, когда активным является уровень
логической 1.
Таблица 4. Таблица истинности дешифратора на три входа
Входные сигналы			Выходные сигналы							
*4	а2	Й1	Q,		q5		Q.	4	0,	0»
0	0	0	0	0	0	0	0	0	0	1
0	0	1	0	0	0	0	0	0	1	0
0	1	0	0	0	0	0	0	1	0	0
0	1	1	0	0	0	0	1	0	0	0
1	0	0	0	0	0	1	0	0	0	0
1	0	1	0	0	1	0	0	0	0	0
1	1	0	0	1	0	0	0	0	0	0
1	1	1	1	0	0	0	0	0	0	0
В соответствии с принципом синтеза логических схем по заданной фор-
муле после составления таблицы истинности нужно для каждого выхода на-
писать логическое выражение. В данном случае задача упрощается, так как
2.1 Дешифраторы
29
для каждого выхода логическая 1 имеет место быть только в одной строке
таблицы. Поэтому в логическом выражении для каждого выхода будет только
один минтерм:
<2, = 5 а,;	= 5 аД ; <2, =_аJ2 а,; Q4 =_а4_а2_а,;
Q= ала,а' Q= a. a. a.; Q= a. a. a.; Q= а. а. а,.	' 7
^3	4 2 1’ *^2	4 2 1’ I 4 2 1’ ^0	4 2 1
На рис. 16 показана функциональная схема данного дешифратора, соот-
ветствующая логическим выражениям (10).
В реальных дешифраторах обязательно присутствует входной управля-
ющий сигнал, разрешающий работу данного дешифратора в соответствии
Рис. 16. Функциональная схема трехвходового дешифратора
Глава 2. Функциональные узлы комбинаторной логики
Рис. 17. Функциональная схема трехвходового дешифратора
с разрешающим сигналом
со своей функцией. В простейшем случае разрешающий сигнал Е (от англ.
enable - давать возможность) может подаваться на каждый из логических
элементов И, осуществляющих вычисление по выражению (10). Если Е= 1,
то он не влияет на работу схемы (рис. 17) и дешифратор осуществляет свое
функциональное предназначение. Если Е= 0, то на всех выходах дешифра-
2.1 Дешифраторы
31
г
Рис. 18. УГО дешифраторов: а - на 1 вход; б-на 2 входа;
в - на 3 входа; г - на 4 входа
тора будут логические 0 независимо от состояния входных сигналов, т.е. все
выходы дешифратора будут в пассивном состоянии.
На рис. 18 показаны примеры условного графического обозначения
(УГО) дешифраторов. Здесь и далее на УГО выделяется три поля. Централь-
ное поле содержит обозначение функции, выполняемой интегральной схе-
мой (ИС). В данном случае это DC (от англ, decoder — дешифратор). Левое
поле содержит обозначение входов ИС, правое — обозначение выходов.
2.1.2. Каскадное соединение дешифраторов
Рассмотрим пример. Необходимо синтезировать схему дешифратора на 7 вхо-
дов на базе 4-входовых дешифраторов. У этой схемы должно быть 27 = 128
выходных сигналов. Один базовый 4-входовый дешифратор обеспечивает
наличие 24 = 16 выходов. Поэтому в выходном каскаде схемы должно быть
I28 : 16 = 8 базовых дешифраторов (рис. 19).
Они подключаются своими входами «8», «4», «2» и «1» к младшим раз-
рядам входной информации а4, а2 и ах соответственно. На рис. 19 показа-
ны только первый и восьмой дешифраторы, остальные подключаются ана-
логично.
Для разрешения работы каждого из этих восьми дешифраторов служит
еще один дешифратор (девятый, обозначенный на схеме Упр - управляющий
каскадом). Его разряды «4», «2» и «1» подключены к старшим разрядам вход-
ной информации я64, я32 и л16 соответственно. На вход «8» постоянно подается
логический 0, т.е. этот вход заземлен. Если необходима постоянная работа
каскада, то управляющий дешифратор должен работать постоянно, поэтому
на его разрешающий вход постоянно подается логическая 1. В данном при-
мере половина его выходов не используется: поскольку старший информа-
Глава 2. Функциональные узлы комбинаторной логики

Рис. 19. Каскадное соединение дешифраторов
на 7 входов на базе 4-входовых дешифраторов
ционный вход заземлен, на выходах управляющего дешифратора с номерами
8... 15 всегда будет пассивный уровень логического 0.
Для понимания работы схемы рассмотрим случай, когда на входы пода-
ется код 12010 = 111 10002. Поэтому на входы постоянно работающего управ-
ляющего дешифратора будет поступать информация ам = 1, ап = 1 и а{Ь = 1.
Следовательно, активный сигнал будет на одном его выходе — «7». Поэтому
работать будет только восьмой дешифратор каскада, у которого Е = 1. На
его входы «8», «4», «2» и «1» будет поступать информация со входов схемы
2.1 Дешифраторы
33
= 1, я4 = 0, а2 = О и = 0. Поэтому на его выходе «8» будет активный сигнал
логической 1, а на остальных — логический 0. На выходах всех остальных де-
шифраторов будут пассивные сигналы, так как у них разрешающий сигнал
£= 0. Таким образом, на выходе схемы О120 = 1 остальные сигналы равны 0:
происходит преобразование двоичного кода в унарный в каскадной схеме
включения.
Ту же схему можно изобразить более наглядно с помощью шин (рис. 20).
064^32^16^8^4^2 а1
Рис. 20. Шинная организация каскадного соединения дешифраторов
2 — 4587
Глава 2. Функциональные узлы комбинаторной логики
Шина - это совокупность линий, имеющих одинаковое функциональное
назначение. С помощью шины можно объединить несколько линий, дав
каждой из них свой номер. Номер сигнала ставится рядом с той шиной, из
которой он выходит (входит).
На рис. 20 изображены две шины - одна из них объединяет входные
сигналы я64, я32, я16, я8, я4, а2 и а вторая объединяет выходные сигналы
управляющего дешифратора, использующиеся как разрешающие сигналы
для дешифраторов 1...8.
Вопросы и упражнения для самопроверки
1.	Проанализируйте работу каскада дешифраторов на рис. 19 и 20 при по-
даче на вход схемы десятичного кода: а) 10; б) 15; в) 20; г) 25.
2.	Нарисуйте функциональную схему дешифратора:
а) на 2 входа; б) на 4 входа; в) на 32 выхода; г) на 64 выхода.
3.	Нарисуйте УГО дешифратора:
а)	на 128 выходов;
б)	на 6 входов.
2.2. Мультиплексоры
2.2.1. Принцип действия и условное графическое
обозначение
Мультиплексор (селектор) — этологическая схема, производящая выбор од-
ного из нескольких информационных входов в соответствии с выбранным
адресом и коммутацию выбранного информационного входа с единствен-
ным информационным выходом.
На рис. 21 показаны УГО мультиплексоров. Здесь MS - функциональное
обозначение мультиплексора, А - входные линии адреса, D - входные ин-
формационные линии, Е- разрешающий вход, Y- выходная информацион-
ная линия. Связь между количеством выбираемых входных информацион-
ных линий N и входных линий адреса п очевидна: N = Т.
Принцип действия мультиплексора рассмотрим на примере ИС, произ-
водящей выбор «I из 4». У ГО данного мультиплексора приведено на рис. 21,6,
а его функциональная схема — на рис. 22.
Здесь /11 и /10 — входные линии адреса, Z)3, Z)2, D\ и D0 — входные ин-
формационные линии. При наличии активного разрешающего сигнала (в на-
шем примере вход Епрямой, поэтому логика положительная и активный раз-
решающий сигнал равен 1) на адресные линии подается двоичный код адреса.
2.2, Мультиплексоры
35
Рис. 21. УГО дешифраторов: а - «1 из 2»; б - «1 из 4»; в - «1 из 8»; г - «1 из 16»
При этом на выход У будет копироваться информация с выбранного в соот-
ветствии с этим адресом информационного входа. Так, если А1А0 = 002 = 010,
на выход У подается информация с линии DO; если ЛЫО = 012 = 110, то с линии
DI, если ЛЫО = 102 = 210, то с линии D2; а при ЛЫО = 112 = 310 - с линии D3.
Таким образом, таблицу истинности данного мультиплексора можно предста-
вить в виде табл. 5. Выбор информационного входа в соответствии с адресом
осуществляет дешифратор DC (рис. 22). Он обеспечивает логическую единицу
на входе логического элемента И, соответствующего адресу выбранного ин-
формационного входа. При наличии разрешающего сигнала £= 1 состояние
этого логического элемента И определяется информацией на выбранном ин-
формационном входе. Так, при ЛЫО = 102 = 210 на выход Убудет передаваться
информация со входа D2 (рис. 22).
Рис. 22. Функциональная схема мультиплексора, обеспечивающего выбор «1 из 4»
Глава 2. Функциональные узлы комбинаторной логики
Таблица 5. Таблица истинности мультиплексора «1 из 4»
Разрешающий сигнал	Входной код адреса		Информация на выходе	Режим работы
Е	А1	АО	Y	
0	0	0	0	Коммутации информационных линий нет
0	0	1		
0	1	0		
0	1	1		
1	0	0	D0	Передача с D0 на К
1	0	1	D1	Передача с D1 на Y
1	1	0	D2	Передача с D2 на У
1	1	1	D3	Передача с D3 на Y
2.2.2. Каскадное соединение мультиплексоров
Рассмотрим пример. Необходимо синтезировать схему мультиплексора
обеспечивающего выбор «1 из 16» на базе мультиплексоров «1 из 4».
АО—0 1
А1-1 2
А2—1 3
>43=1 4
2.
AO
Al
MS
DO- DO
DI- DI
D2~ D2
D3~ D3
2.
E
AO
Al
D5“ m
P2
рз
DI
2.
>--- E
---- AO
---- Al
D9_ ni
- D3
2
MS
£>10
3
A
MS
E
AO
Al
MS
2
4.
AO
Al
DO
DI
D2
D3
MS
D14
i— E
D12"7jf7
D13 W
Dl% D2
DI
4
D14
E
3
Y
4
E
4
E-*--------------------
Рис. 23. Каскад мультиплексоров, обеспечивающий выбор «1 из 16»
на базе мультиплексоров «1 из 4»
2.2. Мультиплексоры
37
Для выбора одного информационного входа из 16 (16 = 24) необходи-
мы 4 входные линии адреса: АЗ, А2, А1 и АО (рис. 23). Четыре базовых муль-
типлексора обеспечивают выбор в зависимости от кода, поданного на /11 и
40, соответственно: первый — одного из сигналов DO, D\, D2 или D3, вто-
рой - из сигналов D4, D5, D6 или D7, третий - из сигналов D8, D9, D\0 или
D\ 1, четвертый - из сигналов D\2, D\3, D\4 или £>15. Пятый мультиплексор
обеспечивает выбор одного из этих ранее выбранных сигналов в зависимости
от кода, подаваемого на 43 и /12.
Например, при подаче/13 424140 = 11102 = 1410 на адресные входы пер-
вых четырех мультиплексоров будет поступать двоичный код /11 АО = 102 = 210.
Поэтому первая часть каскада будет выбирать входные информационные ли-
нии D2, D6, D\0, Р14. Они подключены соответственно ко входам DO, D\,
D2 и D3 пятого мультиплексора. Поскольку на его адресные линии приходит
код /13 /12 = 112 =310, на выход каскада будет передаваться информация с выхо-
да D3 пятого выходного мультиплексора, т. е. информация с входной инфор-
мационной линии £>14, что соответствует принципу работы мультиплексора.
Схему каскада той же разрядности можно реализовать на базе мульти-
плексоров с большей разрядностью, например «1 из 8» (рис. 24). Для нагляд-
ности на рис. 24 указан тот же пример подачи информации на входы каскада:
43 42 41 40 = 11102 = 1410.
Рис. 24. Каскад мультиплексоров, обеспечивающий выбор «1 из 16»
на базе мультиплексоров «1 из 8»
Глава 2. Функциональные узлы комбинаторной логики
Вопросы и упражнения для самопроверки
1.	Проанализируйте работу каскада мультиплексоров на рис. 23 при пода-
че на вход схемы десятичного кода адреса: а) 10; б) 15; в) 2; г) 5.
2.	Проанализируйте работу каскада мультиплексоров на рис. 24 при пода-
че на вход схемы десятичного кода адреса: а) 8; б) 15; в) 2; г) 5.
3.	Нарисуйте функциональную схему мультиплексора: а) на 1 адресный
вход; б) на 16 информационных входов.
4.	Нарисуйте УГО мультиплексора: а) на 128 информационных входов;
б) на 5 адресных входов.
Задачи к главе 2
Задача 1. Нарисовать схему каскадного соединения дешифраторов. Отоб-
разить на схеме состояние, соответствующее заданным входным кодам.
Рис. 25. Каскадное соединение дешифраторов на 16 выходов
на базе 1-входовых дешифраторов (вариант 1 задачи 1 к главе 2)
Задачи к главе 2
39
Варианты задания приведены в таблице ПЗ приложения.
Пример решения для вариантов 1 и 2
Необходимо нарисовать схему дешифратора на 16 выходов на базе 1-входо-
вых дешифраторов. УГО базового дешифратора показано на рис. 18, а. Он
имеет 2 выхода, поэтому для построения каскада на 16 выходов необходи-
мо соединить 8 базовых ИС, которые образуют выходную (первую очередь)
каскада. Информационные входы всех дешифраторов выходной (первой)
очереди каскада подключаются к младшим входным линиям соответствен-
но разрядности базового дешифратора. Так, в схеме на рис. 25 на дешифра-
торы с номерами 1.1 —1.8 приходит информация с одной младшей входной
линии. На дешифраторы 2.1-2.4 второй очереди - следующий, второй, сиг-
нал со входа, на дешифраторы 3.1-3.2 - третий и на последний дешифратор
4.1 - последний, старший, входной сигнал.
Аналогично построена схема, соответствующая второму варианту зада-
ния (табл. ПЗ), представленная на рис. 26. Здесь приведена схема дешифра-
Рис. 26. Каскадное соединение дешифраторов на 16 выходов на базе
2-входовых дешифраторов (вариант 2 задачи 1 к главе 2)
Глава 2. Функциональные узлы комбинаторной логики
Рис. 27. Каскад мультиплексоров на 16 входов на базе мультиплексоров
«1 из 2» (пример решения варианта 1 задачи 2 к главе 2)
тора на 16 выходов на базе дешифратора на 2 информационных входа. Со-
ответственно количеству этих входных информационных линий на первую
очередь каскада (DC 1.1 -1.4) поступают сигналы с двух младших входных ли-
Задачи к главе 2
41
ний, на вторую очередь (DC 2.1) - с двух старших входных линий. Если у де-
шифратора последней очереди используются не все входные линии, то неис-
пользуемые входные линии нужно заземлить (в данной схеме этого нет).
Задача 2. Нарисовать схему каскадного соединения мультиплексоров. Отоб-
разить на схеме состояние, соответствующее заданным входным кодам.
Варианты задания приведены в табл. П4 приложения.
Пример решения для вариантов 1 и 2
Закономерность построения каскада мультиплексоров аналогична кас-
кадированию дешифраторов. Но построение начинается со входной (а не
выходной, как у дешифраторов) очереди каскада. На адресные линии всех
мультиплексоров этой очереди подключается соответствующее разрядности
базового мультиплексора количество линий адреса. На рис. 27 базовые муль-
типлексоры «1 из 2» имеют только один адресный вход, поэтому к очередям
каскада подключаются по одной адресной линии. Принципиальное отличие
каскада мультиплексоров состоит в том, что все входящие в него мультиплек-
Рис. 28. Каскад мультиплексоров на 16 входов на базе мультиплексоров
«1 из 8» (пример решения варианта 2 задачи 2 к главе 2)
Глава 2. Функциональные узлы комбинаторной логики
соры работают одновременно (разрешающий сигнал Е подается на все муль-
типлексоры сразу).
На рис. 28 показана схема, синтезированная по второму варианту зада-
ния (табл. П7), в которой адресные линии А\ и А2 (и, соответственно, ин-
формационные линии D2—D1) выходного мультиплексора (MS2.1) не исполь-
зуются в данной схеме, они остаются в резерве (на рис. 28 они заземлены,
а в общем случае они могут быть подключены к другой схеме). В данной
схеме показано состояние линий адреса и данных, соответствующее зада-
нию: на линии адреса состояние 1110 = 10112, а на информационных линиях
Z)15-ZX) состояние 610 = 00000000000001102. Данная схема осуществляет пе-
редачу на выход данных с входной линии D\ 1 = 0.
ГЛАВА 3
ПОСЛЕДОВАТЕЛЬНОСТНЫЕ
ФУНКЦИОНАЛЬНЫЕ УЗЛЫ
Цифровое устройство называется последовательностным [5, с. 91], если его
выходные сигналы зависят не только от текущих значений входных сигна-
лов, но и от последовательности значений входных сигналов, поступивших
на входы в предшествующие моменты времени. Поэтому говорят, что такие
функциональные узлы «обладают памятью».
3.1-	Триггеры
Триггер — этологическая схема с положительной обратной связью, которая
может находиться только в одном из двух устойчивых состояний, принима-
емых за состояние логического 0 и логической I._
В отличие от всех рассмотренных ранее комбинационных схем, рабо-
та которых определяется только входными сигналами, состояние триггера в
текущий момент зависит и от его состояния в предыдущий момент времени.
Иными словами, триггер - это схема с запоминанием.
3.1.1.	HS-триггеры
Простейшая функциональная схема 7?5-триггера в базисе ИЛИ-HE при-
ведена на рис. 29, а. Здесь R (от англ, reset - сброс) - вход сброса триггера
в состояние логического О, S (от англ, set - устанавливать) - вход установки
Рис. 29. /?5-триггер в базисе ИЛИ-HE. а - функциональная схема; б — УГО
Глава 3. Последовательные комбинаторные узлы
триггера в логическую 1, Q — прямой выход триггера (состояние Q= 1 счи-
тается для триггера единичным, а противоположное при 0 = 0 - нулевым),
Q — инверсный выход триггера.
Очевидно, при наличии двух входных сигналов возможны 4 варианта
работы схемы (табл. 6). Начнем анализ с состояний, когда на один из входов
подается решающий для элемента ИЛИ-НЕ сигнал логической 1.
Первая такая комбинация: S= 1, R = 0. S= 1 является для логического
элемента ИЛИ-НЕ решающим сигналом, который_переключит нижний эле-
мент схемы на рис. 29, а в логический 0, поэтому 0 = 0. Комбинация R = 0 и
0 = 0 переключит верхний элемент ИЛИ-НЕ в 1: 0 = 1. Таким образом, про-
исходит установка триггера — его переключение в единичное состояние.
Таблица 6. Таблица истинности RS-триггера в базисе ИЛИ-НЕ
Управляющие сигналы		Состояние выходов		Режим работы
5	R	Q	Q	
0	0			Хранение ранее записанной информации
0	1	0	1	Сброс триггера
1	0	1	0	Установка триггера
1	1	0	0	Неустойчивое состояние
Вторая комбинация: /?= 1, 5=0. Решающий для ИЛИ-НЕ сигнал
R= 1 переключит выход 0 в нулевое состояние, а сочетание_5= 0 и 0 = 0
обеспечит переключение инверсного выхода в состояние 0=1. Триггер
сброшен, т. е. пришел в устойчивое нулевое состояние.
Если на оба входа подать 5= R = 0, то состояние триггера будет опреде-
ляться значениями 0 и 0, поскольку логический 0 не является решающим
для_элемента ИЛИ-НЕ. Допустим, ранее триггер был установлен: т. е. 0=1
и 0 = 0. Тогда решающий сигнал Q = 1 будет через положительную обратную
связь подан на нижний элемент ИЛИ-НЕ и состояние 0 = 0 будет подтверж-
дено. На входы верхнего элемента ИЛИ-НЕ будет подано сочетание сигна-
лов R = 0 и 0 = 0, поэтому состояние прямого выхода триггера 0 = 1 будет
подтверждено._Если же триггер был сброшен, т.е. 0 = 0 и 0=1, тогда реша-
ющий сигнал 0 = 1 будет через положительную обратную связь подан на вер-
хний элемент ИЛИ-НЕ и состояние 0 = 0 будет подтверждено. На входы
нижнего элемента ИЛИ-НЕ будет подано сочетание сигналов S= 0 и 0 = 0.
Таким образом, триггер хранит ранее записанную информацию.
Рассмотрим последнюю, четвертую, комбинацию входных сигналов:
5= 1, R = 1. На входы обоих логических элементов ИЛИ-НЕ поданы реша-
ющие сигналы логической 1, поэтому на выходах обоих элементов будут ло-
3.1. Триггеры
45
гические 0, т. е. Q= О и Q = O. Если теперь одновременно подать S= R = О,
то за счет положительных обратных связей на оба логических элемента бу-
дут поданы 0, поэтому на выходах ИЛ И-НЕ установятся две решающие
логические 1, которые будут стремиться перевести выход другого ИЛ И-НЕ
в логический 0. Кто победит в этом «поединке», зависит от того, в каком
из элементов ИЛИ-HE переходный процесс закончится раньше. Допустим,
в верхнем элементе процесс завершится раньше, тогда Q = подается на вход
нижнего элемента ИЛ И-НЕ и приводит к переключению Q= 1. Таким обра-
зом, происходит сброс триггера. Если же процесс завершится раньше в ниж-
нем элементе, тогда Q = 0 подается на вход верхнего элемента ИЛИ-HE и
приводит к переключению Q= 1. Происходит установка триггера. Для поль-
зователя ситуация оказывается непредсказуемой, поскольку определяется
разбросом параметров транзисторов, на базе которых выполнены логические
элементы, входящие в триггер. В этой связи комбинация R = S= 1 является
неустойчивой. Она может применяться только при строгой очередности сня-
тия сигналов R и S.
Для рассматриваемой схемы характерно также и то, что оба элемента
триггера переключаются не одновременно, а последовательно друг за дру-
гом. Поэтому в ходе переходного процесса переключения триггера в про-
тивоположное состояние будут моменты времени, когда и на прямом, и на
инверсном выходе будут одинаковые уровни. Это недопустимо по определе-
нию, поскольку триггер должен быть либо в устойчивом состоянии логичес-
кого 0 (0 = 0 и 0=1), либо в устойчивом состоянии логической 1 (0 = 1 и
0 = 0). Поскольку решающим для элементов ИЛИ-HE является сигнал ло-
гической 1, в УГО входные управляющие сигналы R и ^являются прямыми.
На рис. 29, б приведено УГО этого /?5-триггера.
Функциональная схема простейшего триггера в базисе И-НЕ пока-
зана на рис. 30, а. Поскольку для И-НЕ решающим является сигнал логи-
Рис. 30. /?5-триггер в базисе И-НЕ а - функциональная схема, б — УГО
Глава 3. Последовательные комбинаторные узлы
ческого 0, активный уровень входных сигналов будет нулевым (табл. 7), что
отражается на УГО триггера (рис. 30, б) в виде инверсного изображения вхо-
дов R и S.
Таблица 7. Таблица истинности /?5-триггера в базисе И-НЕ
Управляющие сигналы		Состояние выходов		Режим работы
5	R	Q	Q	
0	0	0	0	Неустойчивое состояние
0	1	1	0	Установка триггера
1	0	0	1	Сброс триггера
1	1	е„	Q„	Хранение ранее записанной информации
3.1.2.	Синхронный ДО-триггер
Основное назначение триггера в цифровых схемах - хранить выработанные
логическими схемами результаты. Для отсечения еще не установившихся,
искаженных переходными процессами результатов между выходом какой-
либо логической схемы и входами триггера ставят ключи в виде элементов
И-НЕ. Действие этого сигнала аналогично разрешающему сигналу Е в схеме
дешифратора (рис. 17). На первый и второй логические элементы И-НЕ од-
новременно поступает синхросигнал С (рис. 31, а). При неактивном уровне
С = 0 на выходах первого и второго логических элементов И-НЕ будет логи-
ческая 1. Она не является решающей для функции И-НЕ, поэтому триггер
на третьем и четвертом элементах будет хранить записанную ранее инфор-
мацию. Таким образом, триггер не реагирует на изменения входных сигна-
Рис. 31. Синхронный /?5-триггер: а — функциональная схема; б — УГО
3.1. Триггеры
47
лов при С= 0. Если же синхросигнал становится активным (С = 1), то схема
пропускает все переключения входных сигналов R и S (табл. 8). Поскольку
входные ключи производят инверсию входных сигналов R и S, активным их
уровнем будет логическая 1 (рис. 31,6).
Таблица 8. Таблица истинности синхронного /?5-триггера
Управляющие сигналы			Состояние выходов		Режим работы
С	5	R	Q	Q	
0	0	0	Q,		Хранение ранее записанной информации
0	0	I			
0	I	0			
0	I	I			
I	0	0	Q,<		Хранение ранее записанной информации
I	0	I	0	I	Сброс триггера
I	I	0	I	0	Установка триггера
I	I	I	0	0	Неустойчивое состояние
Недостатком схемы остается наличие недопустимой комбинации на вхо-
де, при которой получается неустойчивое состояние схемы.
3.1.3.	D-триггер типа «защелка»
D-триггером называют синхронный триггер, имеющий два входа — вход
данных D и вход синхронизации С.
На рис. 32, а представлена функциональная схема D-триггера. При С=0
изменения на входе D никак не влияют на схему: триггер заперт по С-вхо-
ду и находится в режиме хранения ранее записанной информации. При этом
Рис. 32. D-триггер типа «защелка»
Глава 3. Последовательные комбинаторные узлы
на выходах первого и второго логического элемента И-НЕ будет логичес-
кая 1, поэтому состояние третьего и четвертого логического элемента И-НЕ
и, соответственно, состояние выходов Q и Q не изменится и будет сохранять-
ся ранее записанная информация, так как Q и Q перезаписывают сами себя
по обратным связям.
Передний (положительный) фронт сигнала — изменение его с уровня
логического 0 на уровень логической 1 (обозначается 0/1).
Задний (отрицательный) фронт сигнала - изменение его с уровня логи-
ческой 1 на уровень логического 0 (обозначается 1/0).
По переднему фронту синхросигнала С состояние входа D определит со-
стояние третьего и четвертого логического элемента И-НЕ, вызывая установку
в соответствующее состояние выходов Q и Q. При сохранении уровня С= 1
защелка прозрачна и повторяет изменения информации на D-входе. Напри-
мер, если D = 1, тогда на вход второго элемента И-НЕ поступает решающий
логический 0. На выходе первого элемента И-НЕ будет 0, который переклю-
чит выход триггера, построенного на элементах 3 и 4, в состояние Q= 1. Таким
образом, произошла установка триггера. Информация, поступившая со входа
D, теперь записана в триггер. Аналогично, если D = 0, тогда на вход первого эле-
мента И-НЕ поступает решающий логический 0. На входе третьего элемента
И-НЕ будет логическая 1, на выходе инвертора - тоже 1. В сочетании с С= 1
на выходе второго элемента получается логический 0, который переключит
инверсный выход в состояние Q = 1. По обратной связи на третьем элемента
оба входа переключаются в 1, поэтому состояние прямого выхода триггера бу-
дет в состоянии Q — 0. Таким образом, произошел сброс триггера. Информа-
ция, поступившая со входа D, опять-таки записана в триггер.
По заднему фронту сигнала С защелка фиксирует (защелкивает) послед-
нее переключение до появления переднего фронта синхросигнала С.
D-триггер переключается по сигналу на С-входе в состояние, предпи-
санное D-входом к этому моменту времени. На рис. 32, в показана временная
диаграмма, иллюстрирующая работу D-триггера. В некотором смысле триггер
задерживает прохождение поступившего по D-входу сигнала до появления ак-
тивного (единичного) уровня на синхровходе С (интервалы времени Д/ и Л/
на рис. 32, в). Поэтому название «D-триггер» можно, с одной стороны, рас-
сматривать как произошедшее от английского delay - задержка. Другое на-
значение D-триггера - сохранить данные (данные по англ, data), поступившие
по D-входу. Синхросигналы играют роль команды «записать в триггер».
3.2.	Регистры
Регистр — это ИС средней степени интеграции, предназначенная для запо-
минания и хранения многоразрядного слова.
3.2. Регистры
49
3.2.1.	Регистр-«защелка»
Простейший регистр представляет собой параллельное соединение несколь-
ких триггеров (рис. 33, а). УГО регистра-«защелки» приведено на рис. 33, б.
Если регистр построен на триггерах-«защелках», то его называют регистр-«за-
щелка».
а
Рис. 33. Четырехразрядный регистр-«защелка»: а - функциональная схема; б- УГО
Как правило, в состав ИС регистра входят буферные усилители и эле-
менты управления, например как показано на рис. 34, а. Здесь изображена
функциональная схема 8-разрядного /)-регистра-«защелки» КР580ИР82
с тремя состояниями на выходе. Его УГО показано на рис. 34, б.
Третьим состоянием (первые два - это логический 0 и логическая 1) назы-
вается состояние выходов ИС, при котором они отключены и от источника
питания, и от общей точки. Другие названия этого состояния — состояние
высокого сопротивления, высокоимпедансное состояние, Z-состояние
[2, с. 61-63; 4, с. 68-70]. 
Глава 3. Последовательные комбинаторные узлы
а
Рис. 34. Восьмиразрядный регистр-«защелка» КР580ИР82.
а — функциональная схема; б — УГО
Достигается это третье состояние специальным схемным решением
[8, с. 117-118] в выходной части логических элементов, когда выходные
транзисторы логических элементов заперты и не подают на выход ни напря-
жения питания, ни потенциала земли (не 0 и не 1).
Регистр КР580ИР82 состоит из восьми функциональных блоков
(рис. 34, а). В каждый из них входит D-триггер-«защелка» с записью по зад-
нему фронту имощный выходной вентиль на 3 состояния. STB — строби-
рующий вход, QE - разрешение передачи - сигнал, управляющий третьим
состоянием: если ОЕ = 0, то происходит передача информации со входов D
на соответствующие выходы Q, если же ОЕ = 1, все выходы Q переводятся
в третье состояние. При STB = 1 и ОЕ = О ИС работает в режиме шинного
3.2. Регистры
формирователя - информация со входов D передается на выходы Q в неиз-
менном виде.
При подаче на STB заднего фронта сигнала происходит «защелкивание»
передаваемой информации в триггерах, т. е. там запоминается то, что было на
момент подачи STB = 1 /0. Пока STB = 0, буферный регистр будет хранить эту
информацию, независимо от информации на ZZ-входах. При подаче перед-
него фронта STB= 0/1 при сохранении ОЕ = 0 состояние выходов Q будет
изменяться в соответствии с изменением на соответствующих входах D. Если
же ОЕ = 1, то все выходные усилители переводятся в третье состояние. При
этом, независимо от состояния входов, все выходы регистра Q1... 00 перево-
дятся в третье состояние.
Существует множество разновидностей регистров, например сдвиго-
вые регистры [1, глава 8], в которых триггеры соединены между собой таким
образом, что передают информацию последовательно от одного триггера
к другому [5, с. 109—122]. Но мы здесь остановимся на регистре-«защелке» и
его применении.
3.2.2.	Регистровая память
Регистровая память - register file - это сверхоперативное запоминающее уст-
ройство (СОЗУ) - схема из нескольких регистров, предназначенная для хра-
нения нескольких многоразрядных слов.
На рис. 35 показан пример реализации СОЗУ, состоящего из четырех
8-разрядных регистров (подключение RG2 и RG3 не показано, оно осущест-
вляется аналогично). Данное СОЗУ имеет информационный объем 4x8 бит -
4 слова по 8 би1, или 4 байта. Здесь DI — data input — входная шина данных,
DO - data output — выходная шина данных, WR - сигнал записи в СОЗУ,
RD - сигнал чтения информации из СОЗУ, ВШД - внутренняя шина данных
Каждый регистр имеет двухразрядный адрес, который подается на вхо-
ды дешифратора. Например, крайний левый на рис. 35 регистр 7?(71 имеет
адрес 002, следующий - 012 (не показан на рисунке), далее - 102 (не показан),
а крайний справа регистр 7?64 имеет адрес 112.
При наличии активного сигнала записи WR = 1 дешифратор в соответствии
с кодом адреса выдает на один из регистров активный сигнал С = 1, по которому
информация с входной шины данных DI записывается в выбранный регистр.
По заднему фронту С= 1/0 информация в этом регистре «защелкивается».
Если, например, на DIподана информация 11012, WR = 1 и адрес регис-
тра равен 112, тогда активный сигнал на выходе «3» дешифратора будет подан
как С = 1 на регистр RG4. На остальных регистрах в это время будет неактив-
ный уровень сигнала С — 0, поэтому информация 11012 с входной шины дан-
ных будет записана в R64, в остальных регистрах будет храниться записанная
ранее информация.
52
Глава 3. Последовательные комбинаторные узлы
Рис. 35. Схема регистровой памяти из четырех 8-разрядных регистров
При активном сигнале чтения RD = 1 активизируются все 8 мультиплек-
соров (на схеме показаны первый, второй и восьмой, остальные подключены
аналогично), поскольку на их разрешающие входы подан активный сигнал
£= 1. В соответствии с поданным на дешифратор адресом мультиплексоры
коммутируют на выходную шину данных информацию с выбранного регист-
ра. Например, RD= 1, адрес регистра равен 112. Тогда на всех мультиплексо-
рах £ = 1, все они начинают выбирать информацию в соответствии с адресом
112. Поэтому на выходную шину DO будут поданы разряды внутренней шины
с номерами 25 - с первого, 26 - со второго, 27 - с третьего, 28 - с четвертого,
29 — с пятого, 30 — с шестого, 31 — с седьмого и 32 — с восьмого мультиплек-
сора. Таким образом, информация, являющаяся копией содержимого регис-
тра RG4 с адресом 3 = 11 , передается на выходную шину данных DO.
Задачи к главе 3
53
Вопросы и упражнения для самопроверки
1.	Что такое триггер?
2.	Нарисуйте схему ^5-триггера в базисе: а) И; б) ИЛИ. Составьте соот-
ветствующие таблицы истинности и нарисуйте УГО.
3.	Объясните обозначения выводов Я5-триггера.
4.	Объясните обозначения выводов D-триггера.
5.	Нарисуйте временную диаграмму работы 7?5-триггера.
6.	Нарисуйте временную диаграмму работы D-триггера.
7.	Что такое регистр?
8.	Что такое СОЗУ?
9.	Нарисуйте функциональную схему: а) 2-разрядного регистра; б) 8-раз-
рядного регистра.
Задачи к главе 3
Задача 1. Заполнить таблицу состояний заданной схемы.
Схемы заданы на рис. П16 и П17. Варианты задания приведены в табл. П5
приложения. Таблица состояний схемы имеет следующий вид.
Таблица состояний схемы
Входной код в десятич- ном выражении	Входные сигналы			Выходные сигналы		
	а2			(21	Q2	(23
						
						
Пример решения для варианта 1
Согласно варианту должна быть выбрана схема 1 (рис. П16 в приложении).
Проанализируем работу этой схемы при подаче первого входного кода
010 = 0002. На выходе Y мультиплексора будет логическая 1, поскольку к нему
будет передаваться информация со входа DO = 1, так как согласно заданию
на мультиплексор подается информация Л1 ЛО = 00. В это же время на де-
шифратор подается код а2 ах а(} = 0002, поэтому активен только его выход «0».
Таким образом, на входы первого триггера поступают сигналы D= 1 и
С= 1, что приводит к переводу его выходов в состояние Q = 1 и Q = 0. Таким
образом, выходной сигнал схемы Q1 = 1.
Последний сигнал поступает в виде синхросигнала С— 0 на второй триг-
гер, поэтому он остается в неизменном состоянии (согласно заданию это нуле-
вое состояние Q = 0 и Q = 1). Таким образом, выходной сигнал схемы Q1 = 0.
Поскольку сигналы дешифратора «5», «6» и «7» пассивны, т. е. равны
логическому 0, на вход второго элемента И поступает логический 0, который
Глава 3. Последовательные комбинаторные узлы
инициирует подачу синхросигнала С= 1 на соответствующий вход третье-
го триггера. Он переключается в соответствии с Q1 = 0 в состояние Q = 0 и
2=1. Таким образом, выходной сигнал схемы Q3 = 0.
Аналогично, проанализировав работу схемы при подаче всех остальных
кодов, получим таблицу состояний схемы следующего вида.
Таблица 9. Таблица состояний схемы 1 для варианта 1
Входной код в десяти- чном выражении	Входные сигналы			Выходные сигналы		
	а2		*0	Q1	Q2	ез
0	0	0	0	1	0	0
2	0	1	0	1	0	0
3	0	1	1	1	1	1
5	1	0	1	1	1	1
6	1	1	0	1	1	1
7	1	1	1	1	1	1
1	0	0	1	1	1	1
Задача 2. Нарисовать схему регистровой памяти и отобразить на ней состо-
яние входов и выходов, соответствующее заданию при записи/чтении.
Варианты задания приведены в табл. П6 приложения.
Рис. 36. Схема регистровой памяти из четырех 2-разрядных регистров
(пример решения для варианта 1 задачи 2 к главе 3)
Задачи к главе 3
Пример решения для варианта 1
Согласно варианту нужно нарисовать схему регистровой памяти объемом
на 4 двухразрядных слова. Поскольку количество регистров равно 4, для
их адресации достаточны 2 линии адреса. Соответственно количеству регис-
тров разрядность мультиплексоров равна 4. Схема приведена на рис. 36.
ГЛАВА 4
ПОЛУПРОВОДНИКОВАЯ
ПАМЯТЬ ЭВМ
Память ЭВМ - это ее функциональная часть, предназначенная для записи,
хранения и выдачи данных.
Запоминающее устройство (ЗУ) - устройство, физически реализующее
функцию памяти данных и программ.
Обращение к ЗУ - это запись или считывание.
Быстродействие ЗУ — определяется продолжительностью операции об-
ращения к ЗУ. Время обращения при записи определяется как
t — t + t + t ,
о зап п ст зп’
где tn - время поиска числа; Гст - время стирания ранее записанной информа-
ции (при необходимости); Гзп - время записи нового числа.
Время обращения при считывании рассчитывается как
t — t + t + t ,
о сч п сч восст’
где гсч - время собственно чтения; Гвосст - время восстановления считанных
кодов (при необходимости).
ЗУ классифицируют:
1)	по месторасположению по отношению к вычислительному устройству:
а)	внешние ЗУ,
б)	внутренние ЗУ;
2)	по назначению:
а)	сверхоперативные (СОЗУ) - имеют быстродействие, соизмеримое
с быстродействием вычислительного устройства. Служат для хранения
результатов его промежуточных операций. В микропроцессорах (МП)
роль СОЗУ выполняет рассмотренная выше регистровая память-
встроенные в кристалл МП регистры общего назначения (РОНы),
б)	оперативные (ОЗУ) — энергозависимые ЗУ, служащие для первона-
чального сохранения вводимой информации. При потере питания
информация теряется,
в)	постоянные (ПЗУ) — энергонезависимые ЗУ, служащие для хранения
неизменной информации (управляющих программ и программ, от-
лаженных пользователем),
г)	буферные (БЗУ) - предназначены для промежуточного хранения ин-
формации при ее обмене между устройствами, работающими с раз-
Память ЭВМ
57
ной скоростью. Эту роль выполняются регистровые схемы или ОЗУ
малого объема,
д)	внешние (ВЗУ) - служат для хранения большого объема информации
на внешнем по отношению к вычислительному устройству носите-
ле, как правило, магнитном;
3)	по физическим принципам действия:
а)	магнитные,
б)	полупроводниковые;
4)	по способу хранения информации:
а)	статические,
б)	динамические;
5)	по способу доступа к ячейке:
а)	с последовательным доступом - когда осуществляется последователь-
ное обращение к ячейкам до тех пор, пока не произойдет обращение
к нужной ячейке с заданным адресом. Примером может служить на-
копитель на магнитной ленте,
б)	с циклическим доступом — когда из нужной ячейки информация счи-
тывается в определенные моменты, разделенные интервалом вре-
мени,
в)	с произвольным доступом.
Рис. 37. Иерархический принцип построения ЗУ
Глава 4. Полупроводниковая память ЭВМ
Для получения в ЭВМ одновременно большой информационной ем-
кости и высокого быстродействия используется так называемый иерархичес-
кий принцип построения ЗУ (рис. 37), при котором логическая организация
потоков информации такова, что все информационное поле ЭВМ или вы-
числительной системы представляется в виде внутреннего абстрактного вир-
туального ЗУ. Адресация его ячеек осуществляется посредством абстрактных
математических адресов.
В настоящем пособии рассматривается полупроводниковая память про-
извольного доступа.
4.1.	Информационная емкость (объем) памяти
Один разряд двоичного слова - 1 бит информации - сохраняется в элемен-
тарной ячейке памяти, называемой запоминающим элементом (ЗЭ). Для
хранения информации, содержащейся в многоразрядном слове, необходи-
ма одномерная матрица памяти (рис. 38, а), в которой разряды расставлены
в соответствии со степенью числа 2. Разряд, соответствующий нулевой степе-
ни, называют младшим, максимальной - старшим. А для работы с большими
2 7 26	25	24	23	22	21	2^
0	10	0	1110
/ \
Старший разряд	а Младший разряд
Рис. 38. Информационный объем ЗУ: а - одномерная матрица для хранения одного
8-разрядного слова, б — двумерная матрица на четыре 8-разрядных слов
4.2. Способы организации накопителе
59
массивами информации необходимы двумерные матрицы ЗЭ, имеющие за-
данную разрядность (ширину) и количество строк (длину). Так, на рис. 38, б
показана матрица для хранения четырех 8-разрядных чисел. Разрядность
задают в битах или байтах (1 байт = 8 бит). Каждое число в память записы-
вается по определенному адресу, задаваемому опять-таки в двоичном коде.
Так, на рис. 38, б, первое число (010011102 = 7810) имеет адрес 002, следую-
щее (01 000 1002 = 6810) - адрес 012, далее (110011002 = 20410) - 102 и последнее
(1101 11112 = 22310) - адрес 112. Таким образом, если п — разрядность адреса,
то количество строк матрицы памяти будет равно 2". Информационный объ-
ем памяти обычно задают в более крупных, нежели байт, единицах - в кило-,
мега- и гигабайтах:
1 Кбайт = 210 байт = 1024 байта;
64 Кбайт = 216 байт = 65 536 байт и т.д.
Для организации матрицы памяти на кристалле каждой ИС ЗУ форми-
руются накопитель из ЗЭ и схемы обрамления.
Накопитель - это регулярная структура из отдельных ЗЭ.
Схемы обрамления — это совокупность схем, включающая в себя:
•	дешифраторы выбора адресов ЗЭ;
•	элементы управления режимами работы памяти (чтение, запись, хране-
ние);
•	формирователи сигналов, обеспечивающие сопряжение накопителя с
внешними схемами.
4.2.	Способы организации накопителей
4.2.1.	Словарная организация
При работе накопителя данной организации (рис. 39, а) активный сигнал
приходит только на одну адресную линию. При этом происходит доступ
ко всем запоминающим элементам выбранной строки. Иными словами, все
двоичное число записывается или считывается одновременно.
4.2.2.	Матричная организация
В данном типе накопителя (рис. 39, б) выбор ЗЭ происходит по двум адрес-
ным линиям. Одна линия условно называется линией выбора строки, а дру-
гая — линией выбора столбца. Активным становится тот ЗЭ в накопителе,
у которого активны обе адресные линии. Для работы с многоразрядными
словами создается трехмерная матрица, на которую приходят те же линии
адреса строки и столбца, но свои собственные разрядные линии. Для дан-
ного типа накопителя может быть использован ЗЭ на биполярных много-
Глава 4. Полупроводниковая память ЭВМ
эмиттерных транзисторах: один эмиттер соединяется с разрядной линией,
а два остальных - к адресным линиям строки и столбца.
Разрядная линия
(один разряд слова)
Рис. 39. Организация накопителей ЗУ: а - словарная; б - матричная
4.3.	Типы запоминающих элементов
4.3.1.	Запоминающий элемент статического
биполярного ОЗУ
Данный ЗЭ представляет собой триггер, построенный на двух биполярных
транзисторах, базы которых соединены с коллекторами «крест накрест»
(рис. 40, а). За уровень логического 0 принимается потенциал, близкий к по-
тенциалу земли, а за уровень логической 1 - напряжение, близкое к +5 В.
К накопителю данный ЗЭ подключается адресной линией АЛ и разрядной
линией РЛ (рис. 40, б).
Доступ к ЗЭ обеспечивается подачей напряжения +5 В (уровень логи-
ческой 1) на АЛ. При этом возможны следующие режимы:
1)	запись информации:
а)	запись «0» - когда на разрядную линию РЛ подается логический 0.
При этом транзистор VT\ открыт через верхний эмиттер, в точке «а»
(рис. 40, а) будет низкий потенциал, отличающийся от потенциала
земли на величину падения напряжения на открытом транзисторе
(порядка 0,4 В). Этот низкий потенциал поступает на базу И72 и
закрывает его. Таким образом, через И72 ток не протекает, падения
4.3. Типы запоминающих элементов
61
напряжения на сопротивлении R2 нет, поэтому в точке «б» схемы бу-
дет потенциал, практически равный +5 В. Он подается на базу тран-
зистора VT\ и подтверждает его открытое состояние. Триггер при-
шел в устойчивое состояние: VT\ открыт, И72 закрыт. Это состояние
принимается за нулевое,
б)	запись «1» — когда на разрядную линию РЛ подается логическая 1.
Потенциалы обоих эмиттеров и коллектора транзистора VT\ бу-
дут одинаковы и равны +5 В. Поэтому VT\ закрыт, ток через него
не протекает, падения напряжения на сопротивлении R\ нет. Сле-
довательно, потенциал точки «а» будет практически равен +5 В. Он
подается на базу И72 и открывает его. Из-за разности потенциалов
между +5 В на коллекторе VT2 и +1,5 В на его верхнем эмиттере че-
рез открытый И72 протекает ток по цепи +5 В, сопротивление Я2,
коллектор, база, верхний эмиттер И72. Основная часть падения
напряжения в этой цепи в силу малого сопротивления открытого
транзистора И72 приходится на сопротивление R2. Поэтому в точ-
ке «б» будет низкий потенциал. Он поступает на базу транзистора
ИЛ и подтверждает его закрытое состояние. Таким образом триггер
пришел в другое устойчивое состояние: ИЛ закрыт, И72 открыт. Оно
принимается за единичное}
2)	считывание информации - когда на РЛ подается промежуточный
потенциал +1,5 В. Доступ к ЗЭ по-прежнему обеспечивается подачей
на адресную линию логической 1. При этом возможны варианты:
Рис. 40. ЗЭ статического биполярного ОЗУ а — принципиальная схема;
б — структурная схема подключения к линиям
Глава 4. Полупроводниковая память ЭВМ
а)	чтение «О». Если ЗЭ находился в состоянии логического О (VT\ был
открыт, а Е72 закрыт), по РЛ потечет больший ток, который пре-
образуется с помощью схем обрамления и на выход схемы подается
как потенциал логического 0;
б)	чтение «1». Если же в предыдущий момент времени ЗЭ находился
в состоянии логической 1 (И72 был открыт, a VT\ закрыт), по РЛ поте-
чет меньший ток, который преобразуется с помощью схем обрамле-
ния и на выход схемы подается как потенциал логической 1;
3)	хранение информации - когда на АЛ подается 0, а на РЛ уровень логи-
ческой 1 независимо от подаваемого на информационный вход памяти
уровня сигнала. При этом переключение триггера в новое состояние
невозможно, поэтому ЗЭ сохраняет ранее записанную информацию. Ее
сохранение происходит сколь угодно долго («статично») при наличии
электропитания в схеме. Отсюда и название данного типа ОЗУ - стати-
ческое.
При потере и восстановлении питания состояние каждого ЗЭ непред-
сказуемо и определяется разбросом параметров транзисторов. Как правило,
в управляющей программе предусматривается обнуление памяти.
4.3.2.	Запоминающий элемент динамического ОЗУ
на МОП-транзисторах
Основой данного ЗЭ является «МОП-транзистор VT\ (рис. 41, а). Транзисто-
ры И72 и И73 служат для обеспечения доступа к ЗЭ (его выбора) с помощью
двух линий адреса: либо адресной линии записи АЛзап, либо адресной линии
считывания АЛсч (рис. 41, б).
Рис. 41. ЗЭ динамического ОЗУ на МОП-транзисторах: а - принципиальная схема;
б — структурная схема подключения к линиям
Уровни логических сигналов те же, что и в предыдущем случае. Возмож-
ны следующие состояния схемы:
4.3. Типы запоминающих элементов
63
1)	запись информации обеспечивается подачей на адресную линию запи-
си АЛзап логической 1. При этом в транзисторе И72 образуется я-канал
между стоком и истоком [10—11]. Тогда потенциалы истока и стока VT2
отличаются между собой на маленькую (порядка 0,2 В) величину паде-
ния напряжения открытого транзистора. В это же время на адресную
линию считывания АЛсч должен подаваться сигнал логического 0 для
изоляции VT\ от разрядной линии считывания РЛсч. При этом возмож-
ны два случая:
а)	запись «0» осуществляется подачей соответствующего близко-
го к потенциалу земли напряжения на разрядную линию записи
РЛзап. Иными словами, на затвор транзистора VT\ подается потен-
циал земли, при этом потенциал на затворе и истоке транзистора
VT\ одинаков, конденсатор, обкладками которого служат затвор и
подложка транзистора VT\, не заряжен. Такое состояние схемы при-
нимается за нулевое,
б)	запись «1» обеспечивается комбинацией сигналов: АЛзап = 1 и
РЛзап = 1. При этом VT\ открыт, конденсатор С заряжен из-за разно-
сти потенциалов примерно 5 В между затвором и подложкой. Такое
состояние схемы принимается за состояние логической',
2)	чтение информации обеспечивается подачей на адресную линию чте-
ния АЛчт логической 1. В этом случае я-канал между стоком и истоком
образуется в транзисторе И73. В это же время на адресную линию записи
АЛзап должен подаваться сигнал логического 0 для изоляции VT\ от раз-
рядной линии записи РЛзап. Тогда в силу того, что потенциалы истока и
стока транзистора И73 практически одинаковы, состояние на разрядной
линии считывания РЛсч определяется состоянием схемы в предыдущий
момент времени:
а)	при чтении «0» конденсатор между затвором и подложкой VT\ не за-
ряжен. Поэтому по разрядной линии считывания протекает малый
ток. При этом он преобразуется схемами обрамления в уровень ло-
гического 0,
б)	при чтении «1» конденсатор между затвором и подложкой VT\ раз-
ряжается через открытые VT\ и И72. Больший ток разряда на линии
РЛсч преобразуется схемами обрамления в уровень логической еди-
ницы.
3)	хранение информации обеспечивается комбинацией сигналов:
АЛзап = АЛсч = 0. При этом И72 и И73 закрыты, конденсатор между за-
твором и подложкой ИЛ (в идеале) заряд не изменяет.
Поскольку в действительности токи утечки в ИЛ весьма существенны,
для реальной работы данного ОЗУ нужно постоянно, через определенные
промежутки времени (в пределах 2 миллисекунд) подпитывать конденсатор
на транзисторе ИЛ, компенсируя утечку заряда. Этот процесс называется
Глава 4. Полупроводниковая память ЭВМ
регенерацией. Осуществляется он с помощью специальных схем, которые
могут быть и внешними, и внутренними для БИС ОЗУ. Поскольку любая
зависимость от времени в технической литературе носит название динами-
ческой, данное ОЗУ называется динамическим. Очевидно, что при потере
электропитания информация теряется.
4.3.3.	Запоминающий элемент ПЗУ
Основой данного ЗЭ является биполярный транзистор VT. База транзистора
подключена к адресной линии АЛ, а эмиттер - к линии данных ЛД (рис. 42).
Для выбора данного ЗЭ необходимо на базу транзистора подать уровень ло-
гической 1, тогда транзистор VT будет открыт и на нем будет малое падение
напряжения. Следовательно, на линии данных ЛД будет потенциал, близкий
к +5 В, отличающийся от него на величину падения напряжения на откры-
том транзисторе, т.е. логическая 1. Для про-
граммируемого ПЗУ, запоминающий элемент
которого показан на рис. 42, при сохранении
плавкой вставки П замыкается цепь +5 В -
открытый транзистор VT - плавкая встав-
ка П - ЛД, подключенная к потенциалу земли
через сопротивление (на рис. 42 не показано и
находится за пределами ЗЭ, см. далее рис. 49,
50 и 51 в п. 4.5.1). Вследствие протекания тока АЛ
по данной цепи потенциал ЛД повышается
почти до +5 В, как было сказано выше. Если
вставка расплавлена, ток по данной цепи не рИс. 42. ЗЭ ПЗУ на биполярных
течет, на ЛД — потенциал земли, что соответс- транзисторах
твует занесению в данный ЗЭ логического 0.
4.4.	Структурные схемы ЗУ
В общем случае структурные схемы определяют [12] основные функциональ-
ные части изделия, в нашем случае БИС ЗУ, их назначение и взаимосвязи и
служат для общего ознакомления с работой ЗУ. Именно структурные схемы
БИС и приводятся в справочной литературе по ИС.
4.4.1.	Статическое ОЗУ с матричным накопителем
Структурная схема приведена на рис. 43. Здесь DI (от англ, data input) - ли-
ния входных данных; CS (от англ, cheap select) - выбор кристалла - сигнал,
разрешающий работу БИС ОЗУ; WR/RD (от англ, write - запись, read - чте-
4.4. Структурные схемы ЗУ
65
Рис. 43. Структурная схема статического ОЗУ с матричным накопителем
Рис. 44. Таблица истинности и временная диаграмма работы
статического ОЗУ с матричным накопителем
CS	WR/RD	Режим
0 1 1	0 1	Хранение Запись Чтение
3 — 4587
Глава 4. Полупроводниковая память ЭВМ
ние) — сигнал управления записью (нулевой уровень активен, что показано
в виде инверсии сигнала) и чтением (единичный уровень); DO (от англ, data
output) - линия выходных данных.
На основе двоичного кода адресной шины с помощью дешифраторов
адресных линий Xи Сформируются разрешающие сигналы по одной строке
и одному столбцу накопителя, определяя адресованную ячейку. Устройство
управления задает режимы работы ЗУ в соответствии с комбинацией сигна-
лов С5и WR/RD, что отображено в таблице истинности ЗУ и временной диа-
грамме его работы на рис. 44.
Выбор кристалла CS играет роль синхросигнала, определяющего на-
чало записи или считывания информации. К моменту установления раз-
решающего уровня сигнала CS= 1 должны быть сформированы требуемые
значения остальных сигналов (код адреса на шине адреса (ША), управле-
ние записью и чтением и входные данные на шине данных (ШД)). При хра-
нении информации на DI и DO обычно устанавливается состояние высо-
кого сопротивления, при котором эти линии отключены и от земли, и от
источника питания. На рис. 45 приведены примеры функциональных обоз-
начений статических БИС ОЗУ, выполненных по различным технологиям
[13, с. 71—74], а в табл. 10 - их основные параметры. Здесь КМОП - комп-
лементарная технология на МОП-транзисторах [2, 8, 10, 11], И2Л - интег-
ральная инжекционная логика [2, 8].
КР188РУ2А
Рис. 45. Примеры функциональных УГО статических ОЗУ
4.4. Структурные схемы ЗУ
67
Таблица 10. Параметры статических полупроводниковых ОЗУ
Обозначение БИС	Технология изготовления	Информационная емкость, бит	Время выборки,нс
КР188РУ2А	КМОП	256x1	500
132РУ1	«МОП	1024x1	400
КР541РУ1	И2Л	4Кх1	120
КР185РУ5	ТТЛ	1Кх1	330
4.4.2. Динамическое ОЗУ с матричным накопителем
Структурная схема приведена на рис. 46. Здесь RAS - сигнал выбора строки;
CAS - сигнал выбора столбца; WR/RD - сигнал управления записью/чте-
нием; т - разрядность строки накопителя ЗЭ; п - разрядность столбца на-
копителя; М— 2т - количество адресных линий строк; N- 2п - количество
адресных линий столбцов. Адрес числа на ША задается (т + и)-разрядным
двоичным числом, сохраняемым в регистре адреса.
Рис. 46. Структурная схема динамического ОЗУ с матричным накопителем
При RAS = 0 w-разрядный адрес строки фиксируется в регистре адре-
са. При этом дешифратор адресных линий X выбирает одну из М строк на-
копителя. При последующей подаче CAS = 1, как показано на временной
диаграмме рис. 47, производится регенерация строки путем передачи ин-
формации из всех ЗЭ адресованной строки в ^двунаправленных усилителей
с последующей записью в те же ЗЭ. Таким образом, формируя на адресной
шине последовательность адресов строк, можно за М тактов обеспечить
полную регенерацию всего объема памяти. Это время не должно превышать
2 миллисекунды, за которое происходит полный разряд конденсатора между
затвором и подложкой транзистора (VTX на рис. 41 в 4.3.2).
Глава 4. Полупроводниковая память ЭВМ
RAS	CAS	WR/RD	Режим
0	0	0	Запись
0	0	1	Чтение
0	1	0	Регенерация
0	1	1	Регенерация
1	0	0	Хранение
1	0	1	Хранение
1	1	0	Хранение
1	1	1	Хранение
Рис. 47. Таблица истинности и временная диаграмма работы
динамического ОЗУ с матричным накопителем
Для чтения или записи нужно после адреса строки подать ^-разрядный
код адреса столбца. При активном сигнале выбора столбца CAS = 0 дешиф-
ратор адресных линий Y обеспечит выбор одного из N двунаправленных
усилителей. При WR/RD = 0 будет производиться запись, а при WR/RD = 1 -
чтение из одного выбранного ЗЭ строки. В табл. 11 приведены основные
параметры БИС динамических ОЗУ, выполненных по различным техно-
логиям [13, с. 71-74], а на рис. 48 - примеры их функциональных обозна-
чений.
4.5. Постоянные запоминающие устройства
69
Таблица 11. Параметры динамических полупроводниковых ОЗУ
Обозначение БИС	Технология изготовления	И нформационная емкость, бит	Время выборки, нс
КР507РУ1	рМОП	1 Кх1	400
565РУ1А	«МОП	4Кх1	200
Рис. 48. Примеры функциональных УГО динамических ОЗУ
4.5.	Постоянные запоминающие устройства
ПЗУ предназначены для постоянного, энергонезависимого хранения ин-
формации.
По способу записи ПЗУ классифицируют [13] следующим образом:
1)	однократно программируемые маской на предприятии-изготовителе;
2)	однократно программируемые пользователем с помощью специальных
устройств, называемых программаторами - ППЗУ;
3)	перепрограммируемые, или репрограммируемые ПЗУ — РПЗУ.
Глава 4. Полупроводниковая память ЭВМ
4.5.1.	Масочные ПЗУ
Программирование масочных ПЗУ происходит в процессе изготовления БИС.
Обычно на кристалле полупроводника вначале создаются все ЗЭ, а затем на за-
ключительных технологических операциях с помощью фотошаблона слоя ком-
мутации реализуются связи между линиями адреса, данных и собственно ЗЭ.
Этот шаблон (маска) выполняется в соответствии с пожеланиями заказчика по
картам заказа. Перечень возможных вариантов карт заказов приводится в тех-
нических условиях на ИС ПЗУ. Такие ПЗУ строятся на основе матриц диодов,
биполярных или МОП-транзисторов.
4.5.1.1.	Масочные ПЗУ на основе диодной матрицы
Схема такого ПЗУ представлена на рис. 49. Здесь горизонтальные линии - ад-
ресные, а вертикальные — это линии данных, с них в данном случае снимаются
8-разрядные двоичные числа. В данной схеме ЗЭ - это условное пересечение
линии адреса и линии данных. Выбор всей строки ЗЭ производится при подаче
логического 0 на линию адреса ЛА с соответствующего выхода дешифратора.
В выбранный ЗЭ записывается логический 0 при наличии диода на пересече-
нии линии Dx и ЛА, так как в этом случае замыкается цепь +5 В, диод, земля на
адресной линии. Так, в данном ПЗУ при подаче адреса 112 активный нулевой
сигнал появляется на адресной линии ЛА3, на ней будет уровень логического О,
на шине данных DI... DO появится информация 011000112.
Рис. 49. Функциональная схема ПЗУ на основе диодной матрицы
4.5.1.2.	Масочные ПЗУ на основе диодной матрицы
Пример схемы данного ПЗУ представлен на рис. 50. Запись информации
осуществляется подключением или неподключенном МОП-транзистора
4.5. Постоянные запоминающие устройства
71
Рис. 50. Функциональная схема ПЗУ на основе матрицы МОП-транзисторов
в соответствующих точках БИС. При выборе определенного адреса на соот-
ветствующей адресной линии ЛА появляется активный сигнал логической 1,
т.е. потенциал, близкий к потенциалу источника питания +5 В. Данная логи-
ческая 1 подается на затворы всех транзисторов строки и открывает их. Если
сток транзистора металлизирован, на соответствующей линии данных Dt по-
является потенциал порядка 0,2...0,3 В, т.е. уровень логического 0. Если же
сток транзистора не металлизирован, указанная цепь не реализована, на со-
противлении R не будет падения напряжения, т.е. в точке Dt будет потенциал
+5 В, т.е. уровень логической 1. Например, если в показанном на рис. 50 ПЗУ
на адрес подать код 012, на линии адреса ЛА; будет активный уровень 1, а на
шине данных D3...Л0 будет код 00102.
4.5.1.3.	Масочные ПЗУ на основе матрицы биполярных
транзисторов
Пример схемы данного ПЗУ представлен на рис. 51. Запись информации
осуществляется также металлизацией или неметаллизацей участка между
базой и адресной линией. Для выбора строки ЗЭ на линию адреса ЛА. по-
дается логическая 1. При металлизации она подается на базу транзистора,
он открывается вследствие разницы потенциалов между эмиттером (зем-
ля) и базой (примерно +5 В). При этом замыкается цепь +5 В; сопротивле-
ние А; открытый транзистор, земля на эмиттере транзистора. В точке D. при
этом будет потенциал, соответствующий падению напряжения на открытом
транзисторе - порядка 0,4 В, т.е. логический 0. Таким образом, в ЗЭ записан
ноль. Если участок между линией адреса и базой транзистора не металлизо-
ван, указанная электрическая цепь не реализована, падения напряжения на
сопротивлении R нет, поэтому на соответствующей линии данных будет
потенциал +5В, т.е. логическая 1. При подаче, например, адреса 002 в приве-
денном на рис. 51 ППЗУ на ШД появится код 102.
Глава 4. Полупроводниковая память ЭВМ
Примеры масочных ПЗУ приведены на рис. 52, а в табл. 12 - их пара
метры [13].
К596РЕ1
Рис. 52. Примеры функциональных УГО масочных ПЗУ
4.5. Постоянные запоминающие устройства
73
Таблица 12. Параметры масочных ПЗУ
Обозначение БИС	Технология изготовления	Информационная емкость, бит	Время выборки, нс
505РЕЗ	рМОП	512x8	1500
К555РЕ4	ТТЛШ	2Кхх	800
К568РЕ1	пМОП	2Кх8	120
К596РЕ1	ТТЛ	8Кх8	350
4.5.2. Программируемые ПЗУ
Программируемые ПЗУ (ППЗУ) представляют собой такие же диодные или
транзисторные матрицы, как и масочные ПЗУ, но с иным исполнением ЗЭ.
ЗЭ ППЗУ приведен на рис. 53. Доступ к нему обеспечивается подачей логи-
ческого 0 на линию адреса ЛА. Запись в него производится в результате осаж-
дения (расплавления) плавких вставок ПВ,
включенных последовательно с диодами,
эмиттерами биполярных транзисторов, сто-
ками МОП-транзисторов. Плавкая вставка
ПВ представляет собой небольшой участок
металлизации, который разрушается (рас-
плавляется) при программировании импуль-
сами тока величиной 50... 100 микроампер и
длительностью порядка 2 миллисекунд. Если
вставка сохранена, то в ЗЭ записан логичес-
кий 0, поскольку реализована цепь между
источником питания и землей на ЛА через
диод (в транзисторных матрицах - через от-
крытый транзистор). Если вставка разруше-
на, то указанной цепи нет и в ЗЭ записана
логическая 1.
На рис. 54 приведены примеры функциональных обозначений ППЗУ,
выполненных по различным технологиям [14, с. 69], а в табл. 13 - их основ-
ные параметры.
Таблица 13. Параметры ППЗУ
Обозначение БИС	Технология изготовления	И нформационная емкость, бит	Время выборки, нс
КР556РТ4	ТТЛШ	256x4	70
КР556РТ5	ТТЛШ	512x8	70
К541РТ1	И2Л	256x4	80
КР565РТ1	«МОП	1Кх4	300
Глава 4. Полупроводниковая память ЭВМ
КР556РТ5
Рис. 54. Примеры функциональных УГО ППЗУ
4.5.3.	Репрограммируемые ПЗУ
Непрограммируемые ПЗУ (РПЗУ) делятся на два основных вида:
1)	на основе МОП-матриц, в которых между металлическим затво-
ром и слоем изолирующего оксида осаждается тонкий слой нитри-
да кремния. Отсюда и название технологии изготовления МНОП-
металл - нитрид - оксид - полупроводник. Этот материал имеет свойство
Рис. 55. Примеры функциональных УГО РПЗУ
с электрическим стиранием информации
4.5. Постоянные запоминающие устройства
75
сохранять электрический заряд (положительный или отрицательный
в зависимости от материала МОП-матрицы) после подачи на затвор тран-
зистора программирующего импульса. Амплитуда этого импульса в не-
сколько раз превышает напряжение источника питания ПЗУ в рабочем
режиме (+5 В) и достигает 20...30 В. Длительность программирующего
импульса составляет порядка десятков миллисекунд. При отсутствии
дополнительных сигналов программирования или при отключении
источника питания заряд в слое нитрида кремния будет сохраняться
достаточно долго (гарантия порядка 10 лет). Стирание информации в
РПЗУ данного вида производится также электрическим путем. Часто
допускается возможность не только общего стирания всего объема ин-
формации, но и избирательного (пословного) стирания с последующим
выполнением пословной записи. Примеры РПЗУ данного типа приве-
дены на рис. 55, а в табл. 14 — их параметры [13];
Таблица 14. Параметры РПЗУ на основе МОП-матриц
Обозначение БИС	Технология изготовления	Информационная емкость, бит	Время выборки, нс
К1601РР1	мной	1Кх4	1,5
К505РР1	ттлш	256x8	0,85
К573РФ1
Рис. 56. Примеры функциональных УГО РПЗУ
с ультрафиолетовым стиранием информации
Глава 4. Полупроводниковая память ЭВМ
2)	РПЗУ со стиранием информации ультрафиолетовым (УФ) облучением
кристалла. Облучение производится в течение 10...20 минут через про-
зрачную кварцевую крышку на БИС РПЗУ. Примеры РПЗУ данного
типа приведены на рис. 56, а в табл. 15 - их параметры [13].
Таблица 15. Параметры РПЗУ с УФ-стиранием информации
Обозначение БИС	Технология изготовления	Информационная емкость, бит	Время выборки, нс
К573РФ1	ЛИЗНОП	1Кх8	0,45
К573РФ2	лизноп	2Кх8	0,9
4.5.4.	Построение схем памяти заданной структуры
4.5.4.1.	Увеличение разрядности чисел
Как правило, разрядность данных одной ИС памяти оказывается недоста-
точной для хранения слова большой разрядности. Особенно это относится к
ОЗУ, имеющим более сложную структуру ЗЭ, занимающего большее, нежели
у ПЗУ, место на кристалле ИС и хранящего часто лишь одноразрядные слова
(рис. 45 и 48). Необходимая разрядность при этом обеспечивается соедине-
нием нескольких однотипных ИС по следующим правилам:
•	на адресные шины всех ИС параллельно подается один и тот же код ад-
реса;
Рис. 57. Обеспечение требуемой разрядности двоичного числа в схемах памяти
4.5. Постоянные запоминающие устройства
•	управляющие сигналы (выбора кристалла и управление записью и чте-
нием) подаются на все ИС одновременно;
•	каждая ИС хранит свой разряд слова данных.
На рис. 57 приведена схема построения блока ОЗУ информационного
объема 1Кх8 на базе ИС информационного объема 1Кх1 каждая. На адрес-
ные линии каждой ИС подключаются младшие линии шины адреса (для
примера она принята 16-разрядной).
Все ИС группы работают одновременно, поскольку сигналы выбора
кристалла CS объединены в одну линию. Аналогично и режим работы всех
микросхем будет одинаковым, поскольку линии записи/чтения также объ-
единены. При этом каждая ИС хранит свой разряд данных. Все линии дан-
ных со всех ИС образуют в данном случае 8-разрядную шину данных ШД.
4.5.4.2.	Увеличение информационного объема
при фиксированной разрядности данных
В том случае, когда разрядность всего двоичного числа поддерживается од-
ной ИС, а количество слов, сохраняемых ею, недостаточно для обеспечения
требуемого информационного объема, объединяют несколько таких ИС
по следующим правилам:
•	одноименные разряды ШД всех ИС включаются параллельно;
•	младшие разряды ША подключаются параллельно ко всем ИС;
•	сигнал выбора кристалла у каждой ИС свой, он приходит с дешифра-
тора, на входы которого подаются старшие разряды ША, следующие за
подключенными параллельно ко всем ИС;
•	сигнал выбора режима подается одновременно на все ИС.
Построенная по этим правилам схема ПЗУ информационного объема
1Кх8 на базе ИС информационного объема 256x8 каждая показана на рис. 58.
Здесь младшие восемь разрядов ША подаются одновременно на все ИС.
Следующие два старших разряда ША — 9-й и 10-й — поступают на дешиф-
ратор, генерирующий сигналы выбора кристалла для каждой ИС. Данному
подключению соответствует карта памяти (табл. 16) - таблица, содержащая
начальные и конечные адреса, поддерживаемые каждой ИС схемы памяти. В
рассматриваемом примере начальным адресом памяти является адрес 000016.
При подаче этого кода младшие восемь разрядов поступают на все ИС, но
в активный режим переводится только первая ИС, так как код 002на входе
дешифратора инициирует наличие активного (единичного) сигнала только
на выходе «0» дешифратора, который в качестве сигнала выбора кристалла
подается на вход CS первой ИС.
На входах CSостальных ИС памяти (со второй по четвертую) в это вре-
мя присутствует пассивный сигнал логического 0, поэтому они находятся
в режиме хранения информации. В таблице указываются только младшие и
00
Рис. 58. Обеспечение требуемого информационного объема памяти и фиксированного
объема памяти с фиксированной длиной двоичного числа
Глава 4. Полупроводниковая память ЭВМ
4.5. Постоянные запоминающие устройства
79
старшие адреса, поддерживаемые каждой ИС. Поэтому для всех ИС в млад-
шем адресе восемь младших разрядов равны нулю, а в старшем адресе восемь
старших разрядов равны 1. Для обеспечения непрерывности массива адресов
за старшим адресом, поддерживаемым первой ИС, следует младший адрес,
поддерживаемый второй ИС. Естественно, они отличаются на 1. Это поло-
жение справедливо и для остальных ИС (табл. 16).
Таблица 16. Карта памяти для схемы ПЗУ информационного объема 1Кх8
на базе ИС информационного объема 256x8 каждая
В двоичном коде	В шестнадцатеричном коде	Активная ИС (блок) памяти
0000 0000 0000 0000 0000 0000 11111111	0000 00FF	1
0000 0001 0000 0000 0000 0001 11111111	0010 01FF	2
0000 0010 0000 0000 00000010 1111 1111	0200 02FF	3
0000 00110000 0000 00000011 1111 1111	0300 03 FF	4
4.5.4.3.	Построение схемы памяти и с увеличением
разрядности чисел, и с наращиванием
информационного объема
Типичным является случай, когда разрядность микросхемы памяти недо-
статочна и по ША, и по ШД. Для синтеза схемы памяти необходимое для
обеспечения разрядности слова количество ИС объединяется в блок соглас-
но п. 4.5.6.1 данной главы. Наращивание информационного объема обес-
печивается соединением нужного количества таких блоков по правилам,
изложенным в п. 4.5.6.2 данной главы. Пример синтеза схемы памяти ин-
формационного объема 1Кх8 на базе ИС 256x1 каждая приведен на рис. 59.
Здесь для обеспечения возможности хранения 8-разрядных чисел восемь ИС
RAM объединяются в один блок: каждая ИС служит для хранения своего раз-
ряда слова. Информационный объем блока составляет 256x8.
Все ИС блока работают одновременно, поскольку у них один и тот же
сигнал выбора кристалла. Требуемый информационный объем 1Кх8 обеспе-
чивают четыре таких блока. Выбор каждого блока осуществляется посредс-
твом дешифратора, генерирующего сигналы выбора кристалла CS1, CS2, С S3
и GS4.
Карта памяти для подобных схем составляется по описанному в п. 4.5.6.2
данной главы принципу с тем лишь отличием, что вместо отдельных ИС
в строках карты будут представлены блоки. Для схемы, приведенной на рис.
59, карта памяти та же, что и для схемы на рис. 57, она представлена в табл. 16.
Рис. 59. Схема памяти информационного объема 1 Кбайт на базе ИС объемом 256х 1
Глава 4. Полупроводниковая память ЭВМ
4.5. Постоянные запоминающие устройства
81
4.5.4.4.	Синтез комбинированных схем памяти
различного типа
Принцип построения комбинированных схем рассмотрим на примере. До-
пустим, необходимо построить схему, включающую в себя ПЗУ информаци-
онного объема 4Кх8 на базе ИС информационного объема 1Кх4 каждая и
ОЗУ информационного объема 8Кх8 на базе ИС информационного объема
256x1 каждая. Массив поддерживаемых адресов должен быть сплошным:
за старшим адресом одного блока следует младший адрес следующего блока.
Начальный адрес, поддерживаемый схемой, равен 000016. Схема представле-
на на рис. 60.
Построение схемы начинается с определения начертания ИС ПЗУ.
В данном случае у нее 10 входов адреса (210 = 1024 = 1К) и 4 линии данных.
Управляющий сигнал для упрощения схемы показывается только один - вы-
бор кристалла с активным уровнем логической 1. Для обеспечения возмож-
ности сохранения 8-разрядных слов необходимо в один блок объединить
две ИС ПЗУ (П1.1 и П1.2 в блоке ПЗУ-1 на рис. 60). Этот блок обеспечивает
информационный объем 1Кх8. Следовательно, для синтеза схемы объемом
4Кх8 потребуются 4 таких блока. На рис. 60 блоки ПЗУ-2, ПЗУ-З и ПЗУ-4
показаны упрощенно с подводом ША, ШД и управляющих сигналов.
Далее аналогичным образом синтезируется ОЗУ. В данной задаче ИС
ОЗУ имеет 8 входов адреса (28 = 256) и 1 линию данных. Кроме того, у нее
сигнал выбора кристалла CS с активным уровнем логической 1 и сигнал уп-
равления режимом работы WR/RD.
Для обеспечения возможности сохранения 8-разрядных слов необхо-
димо в один блок объединить 8 ИС ОЗУ (блок ОЗУ-1 на рис. 60). Этот блок
обеспечивает информационный объем 256x8. Следовательно, для синтеза
схемы объемом 8Кх8 потребуются 32 таких блока. На рис. 60 упрощенно
показаны блоки ОЗУ-2 и ОЗУ-32 с подводом ША, ШД и управляющих
сигналов, остальные блоки подключаются аналогично и на рис. 60 не по-
казаны.
Следующим этапом синтеза схемы является заполнение кар-
ты памяти (табл. 17). Начальный адрес всего блока памяти составляет
0000 0000 0000 00002 = 000016. Это младший адрес блока ПЗУ-1. Стар-
ший адрес для него будет получаться при наличии 10 единиц в млад-
ших разрядах адреса, поскольку количество разрядов адреса ИС ПЗУ
равно 10. Поэтому этот адрес будет равен 0000 0011 1111 11112 = 03FF16.
Следующий, на 1 больший код - это младший адрес блока ПЗУ-2. Он ра-
вен 0000 0100 0000 00002 = 040016. Далее таблица для ПЗУ заполняется анало-
гично: для младших адресов блока младшие 10 разрядов (в табл. 17 выделе-
но курсивом) равны нулю, для старших - единице. При этом при переходе
от одного блока к другому код старших разрядов (от одиннадцатого) уве-
личивается на 1. Всего блоков ПЗУ четыре, поэтому этот код изменяется
Рис. 60. Функциональная схема комбинированной памяти: ПЗУ 4Кх8 на ИС 1 Кх4 и ОЗУ 8Кх8 на ИС 256х 1
Глава 4. Полупроводниковая память ЭВМ
4.5. Постоянные запоминающие устройства
83
от 002 = О]0до 112=310 (в табл. 17 выделено жирным шрифтом). Первый (самый
младший адрес) ОЗУ следует за самым старшим адресом ПЗУ, он равен
0001 0000 0000 00002 = 100016 (табл. 17). Разрядность адреса ИС ОЗУ отлича-
ется от разрядности ИС ПЗУ и составляет восемь разрядов. Очевидно, что
старшим адресом для блока ОЗУ-1 будет адрес, в котором восемь младших
разрядов равны 1 (в табл. 17 они также выделены курсивом). Старшие разря-
ды (в табл. 20 выделены жирным шрифтом), естественно, определяются тем,
какой объем памяти уже занят под ПЗУ, иными словами, старшие разряды
остаются теми же, что и в предыдущей строке карты памяти, получается
код 0000 0100 1111 11112 = 04FF16. Младший адрес блока ОЗУ-2 на 1 боль-
ше, он равен 0000 010 1 0000 00002 = 050016 (табл. 17). Далее таблица для ОЗУ
заполняется аналогично: для младших адресов блока младшие 8 разрядов
(в табл. 20 выделено курсивом) равны нулю, для старших - единице. При этом
при переходе от одного блока ОЗУ к другому код старших разрядов (от девя-
того) увеличивается на 1. Всего блоков ОЗУ 32, причем данный код для бло-
ка ОЗУ-1 не равен нулю, он составляет 100002 = 16|0. Небольшая сложность
Таблица 17. Карта памяти для схемы, состоящей из ПЗУ информационного объема 4Кх8
на базе ИС 1 Кх4 и ОЗУ информационного объема 8Кх8 на базе ИС 256х 1
Поддерживаемые адреса		Активный блок памяти
в двоичном коде	в шестнадцатеричном коде	
0000 №0000000000 0000 0017 11111111	0000 03FF	ПЗУ-1
0000 ОШ 0000 0000 0000 0177 ////////	0400 07FF	ПЗУ-2
0000 0000 1027 1111 1111	0800 0BFF	ПЗУ-З
0000 про 00000000 0000 1177 //// ////	осоо 0FFF	ПЗУ-4
00010000 00000000 0001 0000 1111 1111	1000 10FF	ОЗУ-1
00010001 00000000 0001 0001 //// ////	1100 1 IFF	ОЗУ-2
		
0001 1111 00000000 0001 1111 //// ////	1F00 1FFF	ОЗУ-16
0010 0000 00000000 0010 0000 //// ////	2000 20FF	ОЗУ-17
		
0010 1110 00000000 0010 1110 11111111	2Е00 2EFF	ОЗУ-31
0010 1111 0000 0000 0010 1111 11111111	2F00 2FFF	ОЗУ-32
Глава 4. Полупроводниковая память ЭВМ
ША
2
4
8
16
32
12
13
14
15
16
— С51
— CS2
— СS3
10
— СУ4
63
48
49
— CS5 (на ОЗУ-1)
““ CS6 (на ОЗУ-2)
“ CS7 (на ОЗУ-З)
— CS8 (наОЗУ-4)
— CS9 (на ОЗУ-5)
12
13
14
15
16
17
18
19
20
_CS36 (на ОЗУ-32)
—л Не
> используются
J в данной схеме
Рис. 61. Альтернативная схема дешифрации для комбинированной схемы памяти-
ПЗУ 4Кх8 на ИС 1Кх4 и ОЗУ 8Кх8 на ИС 256х 1
заключается в том, что при переходе от ОЗУ-16, в котором младшие четыре
разряда этого кода становятся равными единице (111112 = 3110), к младшему
коду ОЗУ-17 разрядность этого кода увеличивается, и он становится равным
100 0 002=32|0. Далее он также изменяется на 1 при переходе от одного блока
ОЗУ к другому (в табл. 17 выделено жирным шрифтом). Тем не менее законо-
мерность остается такой же, как у ПЗУ, только «отсчет» блоков начинается
не с нуля: он изменяется от 100002 = 1610 до 1011112 = 4710 (в табл. 20 выделено
жирным шрифтом).
Следующим этапом построения памяти является синтез схемы дешиф-
рации, инициирующей работу того или другого блока ЗУ в соответствии
с картой памяти. При этом можно реализовать эту схему на нескольких де-
шифраторах так, как показано непосредственно на рис. 60. Здесь дешиф-
ратор 1 генерирует сигналы выбора кристалла для блоков ПЗУ. Он работает
16
9
10
4.5. Постоянные запоминающие устройства
85
только в том случае, когда 13, 14,15 и 16-й разряды адреса равны 0 (табл. 17),
что обеспечивается первым элементом ИЛИ-HE на рис. 60. На инфор-
мационные линии этого дешифратора заведены 11-й и 12-й разряды ША
(в табл. 17 выделены жирным шрифтом). На информационные линии де-
шифраторов 2 и 3 подключены 9, 10, 11, 12, 13 и 14-й разряды ША. Выходы
дешифратора с «16» по «47» подаются в качестве сигналов выбора кристалла
на блоки ОЗУ. Данный дешифратор будет работать в том случае, когда два
старших разряда адреса - 15-й и 16-й - будут равны 0, что поддерживается
вторым логическим элементом ИЛИ-HE на рис. 60. Схема, представленная
на рис. 60, является функциональной, поскольку практически дешифратор
2 можно реализовать лишь в виде каскада на дешифраторах меньшей раз-
рядности (см. главу 2, п. 2.1.2). Кроме того, функции дешифратора 1 можно
реализовать на дешифраторе 2 так, как показано на рис. 61.
Из табл. 17 видно, что для всех блоков ПЗУ разряды 9-й и 10-й из-
меняются от 002 = 010 до 112 = 310, поэтому для получения сигналов выбо-
ра кристалла, поступающих на блоки ПЗУ, нужно объединять функцией
ИЛИ по 4 выхода дешифратора: «0», «1», «2»и«3» - для получения сигнала
С51, поступающего на ПЗУ-1; «4», «5», «6» и «7» - для получения сигнала
С52, поступающего на ПЗУ-2, и т.д. Для ОЗУ старшие разряды кода адреса,
выделенные в табл. 17 жирным шрифтом, изменяются на 1 при переходе
от блока к блоку, поэтому сигналы выбора кристалла С55...С536, посту-
пающие на ОЗУ-1 ...ОЗУ-32 соответственно, снимаются непосредственно
с выходов дешифратора «16»...«47». Номера этих выходов соответствуют
кодам, выделенным жирным шрифтом в табл. 17. Дешифратор согласно
карте памяти будет работать только тогда, когда старшие два разряда кода
адреса (15-й и 16-й) будут равны нулю, что поддерживается логикой
ИЛИ-НЕ.
Вопросы и упражнения для самопроверки
1.	Что такое иерархия памяти?
2.	Нарисуйте матрицу памяти информационным объемом 16x8, 8x4.
3.	Сколько байт в памяти объемом 1 Кбайт? 2Кх4? 4Кх 16?
4.	Нарисуйте структурную схему матричного накопителя для 2-разрядных
слов.
5.	Каков уровень логического 0 и логической 1 для схем памяти на бипо-
лярных транзисторах? На МОП-транзисторах?
6.	Нарисуйте диодное ПЗУ объемом 8x4; 16x8.
7.	Нарисуйте схему ППЗУ на основе диодной матрицы 8x8, исполняюще-
го роль преобразователя двоичного кода (адрес) в двоично-десятичный
код (данные).
8.	Изложите принцип наращивания разрядности памяти по ШД.
Глава 4. Полупроводниковая память ЭВМ
9.	Изложите принцип наращивания информационного объема памяти.
10.	Что такое карта памяти и как она заполняется?
11.	Нарисуйте функциональное обозначение ИС ПЗУ информационного
объема 4Кх4, ОЗУ 128x1.
Задачи к главе 4
Задача 1. Нарисуйте двухвходовую схему ППЗУ на основе матрицы задан-
ного типа, выполняющего преобразование по заданной формуле.
Варианты задания приведены в табл. П7 приложения.
Пример решения для варианта 1
Согласно заданию схема должна реализовать формулу ^Bbix = 3-А^. Код вход-
ного сигнала Хт подается как код адреса на схему ППЗУ. Код выходного сиг-
нала ^Bbix - это код на ШД. Таблица истинности и схема ППЗУ минимальной
разрядности на 2 входа показаны на рис. 62. Поскольку максимальный код на
входе равен 112 = 310, максимальный код на выходе составляет 3*3 = 910 = 10012.
Поэтому количество линий данных в схеме равно четырем.
Задача 2. Построить схему, включающую в себя ПЗУ и ОЗУ заданного ин-
формационного объема. Массив поддерживаемых адресов начинается с за-
данного кода, при этом он должен быть непрерывным: за старшим адресом
ПЗУ должен следовать младший адрес ОЗУ.
Пример решения для варианта 1
Согласно заданию схема памяти включает в себя ПЗУ объемом 1Кх8 на базе
ИС 512x8 каждая и ОЗУ 2Кх8 на базе ИС информационного объема 256x1
каждая. Начальный адрес, поддерживаемый схемой памяти, составляет
100016. Схема представлена на рис. 63.
ИС ПЗУ имеет 9 входов адреса (29 = 512) и 8 линий данных. Возмож-
ность сохранения 8-разрядных слов обеспечивается одной ИС, она состав-
ляет блок ПЗУ объемом 512x8. Следовательно, для синтеза схемы объемом
1Кх8 потребуются 2 таких блока. На рис. 63 блоки ПЗУ-1 и ПЗУ-2 показаны
полностью.
ИС ОЗУ имеет 8 входов адреса (28 = 256) и 1 линию данных. Кроме того,
у нее сигнал выбора кристалла CSc активным уровнем логической 1 и сигнал
управления режимом работы WR/RD. Для обеспечения возможности сохра-
нения 8-разрядных слов необходимо в один блок объединить восемь ИС ОЗУ
Задачи к главе 4
87
Рис. 62. ППЗУ на основе диодной матрицы, реализующее функцию Хиыч = 3-Хвх
(вариант 1 задачи 1 к главе 4)* а — таблица истинности, б — функциональная схема
(блок ОЗУ-1 на рис. 63). Этот блок обеспечивает информационный объем
256x8. Следовательно, для синтеза схемы объемом 2Кх8 потребуются восемь
таких блоков. На рис. 63 упрощенно показаны блоки ОЗУ-2 и ОЗУ-8 с под-
водом ША, ШД и управляющих сигналов, остальные блоки подключаются
аналогично.
Следующим этапом синтеза схемы является заполнение карты памяти
(табл. 18). Начальный адрес памяти составляет 1000|6 = 0001 0000 0000 00002.
Глава 4. Полупроводниковая память ЭВМ
Рис. 63. Схема памяти, включающей в себя ПЗУ 1Кх8 на ИС 512x8 и ОЗУ 2Кх8 на ИС 256x1
Это младший адрес блока ПЗУ-1. Старший адрес для него будет получать-
ся при наличии девяти единиц в младших разрядах адреса, поскольку ко-
личество разрядов адреса ИС ПЗУ равно 9: 0001 0001 1111 111112 = HFF16.
Задачи к главе 4
89
Следующий, на 1 больший код - это младший адрес ПЗУ-2. Он равен
0001 0010 0000 00002 = 020016. Старший адрес для этого блока равен
0001 ООП 1111 11112 = 13FF16. Таким образом, для младших адресов блоков
(они же ИС) ПЗУ младшие девять разрядов равны нулю, для старших - еди-
нице (в табл. 18 выделено курсивом).
Таблица 18. Карта памяти для схемы, состоящей из ПЗУ информационного объема 1 Кх8
на базе ИС 512x8 и ОЗУ информационного объема 2Кх8 на базе ИС 256х 1
Поддерживаемые адреса		Активный блок памяти
в двоичном коде	в шестнадцатеричном коде	
0001 0000 0000 0000 0001 0007 1111 1111	1000 1 IFF	ПЗУ-1
0001001000000000 0001 00Ц 11111111	1200 13FF	ПЗУ-2
00010100 00000000 0001 0100 1111 1111	1400 14FF	ОЗУ-1
00010101 00000000 0001 0101 1111 1111	1500 15FF	ОЗУ-2
00010110 00000000 0001 0110 1111 1111	1600 16FF	ОЗУ-З
0001 0111 00000000 0001 0111 1111 1111	1700 17FF	ОЗУ-4
0001 1000 00000000 0001 1000 1111 1111	1800 18FF	ОЗУ-5
0001 1001 00000000 0001 1001 1111 1111	1900 19FF	ОЗУ-6
0001 1010 00000000 OOO11O1O 7777 77Z7	1А00 1AFF	ОЗУ-7
0001 1011 00000000 0001 1011 1111 НИ	1В00 1BFF	ОЗУ-8
Первый (самый младший адрес) ОЗУ следует за самым старшим ад-
ресом ПЗУ, он равен 0001 0100 0000 00002 = 140016. Разрядность адреса ИС
ОЗУ отличается от разрядности ИС ПЗУ и составляет восемь разрядов.
Очевидно, что старшим адресом для блокаОЗУ-1 будетадрес, в котором восемь
младших разрядов равны 1 (в табл. 18 они также выделены курсивом). Старшие
разряды (в табл. 18 выделены жирным шрифтом), естественно, остаются теми
же, что и в предыдущей строке карты памяти. При этом получается код 0001
0100 1111 11112 = 14FF16. Младший адрес блока ОЗУ-2 на 1 больше, он равен
0001 0101 0000 00002 = 150016. Далее таблица для ОЗУ заполняется аналогич-
но: для младших адресов блока младшие восемь разрядов (в табл. 18 выделено
курсивом) равны нулю, для старших - единице. При этом при переходе
от одного блока ОЗУ к другому код старших разрядов (от девятого) увеличи-
\О
О
ША
Рис. 64. Функциональная схема памяти информационного объема 12,25Кх 16
Глава 4. Полупроводниковая память ЭВМ
Задачи к главе 4
91
вается на 1. Всего блоков ОЗУ восемь, причем данный код для блока ОЗУ-1 не
равен нулю, он составляет 101002 = 2010. Однако закономерность остается
такой же, как у ПЗУ, только «отсчет» блоков начинается не с нуля: он изме-
няется от 101002 = 2010 до 110112 = 2710 (в табл. 18 выделено жирным шриф-
том).
Схема дешифрации, инициирующая работу того или другого блока ЗУ
в соответствии с картой памяти, реализована на одном дешифраторе. Из
табл. 18 видно, что для всех блоков ПЗУ 9-й разряд изменяется от 0 до 1.
Поэтому для получения сигналов выбора кристалла, поступающих на бло-
ки ПЗУ, нужно объединять функцией ИЛИ по 2 выхода дешифратора: «0» и
«1» - для получения сигнала С51, поступающего на ПЗУ-1; «2» и «3» - для
получения сигнала GS2, поступающего на ПЗУ-2. Для ОЗУ старшие раз-
ряды кода адреса, выделенные в табл. 21 жирным шрифтом, изменяются
на 1 при переходе от блока к блоку, поэтому сигналы выбора кристалла
С53...С510, поступающие на ОЗУ-1...ОЗУ-8 соответственно, снимаются
непосредственно с выходов дешифратора «4»...«11». Номера этих выходов
соответствуют кодам, выделенным жирным шрифтом в табл. 18. Дешиф-
ратор согласно карте памяти будет работать только тогда, когда старшие
четыре разряда кода адреса будут равны 0001, что поддерживается логикой
ИЛИ-НЕ на рис. 63.
Задача 3. Построить функциональную схему памяти одного типа заданного
объема на ИС любого выбранного по желанию исполнителя информаци-
онного объема. Массив поддерживаемых адресов начинается с заданного
кода, при этом он должен быть непрерывным: за старшим адресом одного
блока должен следовать младший адрес следующего блока.
Варианты задания приведены в табл. П9 приложения.
Пример решения для варианта 1
Согласно заданию схема памяти должна иметь информационный объем
12,25Кх16. Поскольку схема функциональная, исполнитель вправе опреде-
лить самостоятельно обозначение ИС. В данном случае выбраны ИС объ-
емом 8Кх 16,4Кх 16 и 256х 16 (256 = 28=210-1/4 = 0,25 К). При переводе данной
функциональной схемы в принципиальную потребуется реализация каждой
такой ИС на нескольких корпусах реальных БИС, что в решение данной за-
дачи не входит.
Функциональная схема памяти объемом 12,25Кх16 представлена
на рис. 64, а соответствующая ей карта памяти - в табл. 19.
Глава 4. Полупроводниковая память ЭВМ
Таблица 19. Карта памяти для схемы ОЗУ информационного объема 12,25Кх 16
Поддерживаемые адреса		Активный блок ОЗУ	Информационный объем блока
в двоичном коде	в шестнадца- теричном коде		
\\Ы) 0000 0000 0000 ПО///// 1111 1111	сооо DFFF	ОЗУ-1	8Кх16
1110 0000 0000 0000 1110 111111111111	Е000 EFFF	ОЗУ-2	4Кх16
1 111 0000 00000000 11110000 //// 1111	F000 F0FF	ОЗУ-З	0,25Кх16
ГЛАВА 5
Счетные схемы ЭВМ
Счетными схемами, лежащими в основе построения арифметических уст-
ройств ЭВМ, являются счетчики и сумматоры. Любые, даже самые сложные
вычислительные схемы представляют собой комбинацию счетчиков различ-
ных разновидностей и сумматоров, реализующих вычисления (как правило,
в дополнительном коде).
5.1. Двоичные счетчики
Счетчиком называют функциональный узел, предназначенный для счета сиг-
налов [4, с. 252]. По мере поступления входных сигналов счетчик последова-
тельно перебирает свои состояния в определенном для данной схемы порядке.
В частности, двоичные счетчики, рассматриваемые в настоящем пособии, пере-
бирают последовательность двоичных кодов. В том случае, если последователь-
ность выдается с возрастанием кода, счетчик называется суммирующим, если
код уменьшается с приходом каждого счетного сигнала, то счетчик называется
вычитающим. Если в счетчике предусмотрено переключение из суммирующе-
го режима в вычитающий и обратно, он называется реверсивным. Количество
схем счетчиков огромно [2,4, 14]. Их изучение является отдельной, обширной
темой и задачей данного пособия не является.
Простейший синхронный суммирующий счетчик можно построить
на счетных, или Г-триггерах (отангл, toggle- кувыркаться). Счетным Г-тригге-
ром называют так называемый JX-триггер, который работает в счетном режи-
ме, когда на J- и К-входы постоянно поданалогическая 1. /А'-триггер представ-
ляет собой соединение двух однотактных D-триггеров-«защелок» (рис. 65, а),
на С-входы которых поступают противоположные уровни сигналов.
При подаче J= 1 и К= 1 на выходе нижнего элемента И будет постоян-
ный логический 0, поскольку Q =J. А состояние верхнего элемента И будет
определяться состоянием выхода Q всей схемы. Если в предыдущий момент
времени Q = 0, a Q = 1, то на выходе элемента И-ИЛИ будет логическая 1.
При С = 1 она записывается в первый D-триггер, а при отрицательном фрон-
те на С = 1/0 - во второй D-триггер и выдается на выход Q всей схемы: фор-
мируется передний фронт импульса (2 = 0/1. При Q = 1 на инверсном выходе
схемы Q = 0. Этот сигнал переведет при С = 1 первый D-триггер в нулевое со-
стояние, а при С= 1/0 - второй D-триггер, и выход Q всей схемы переводит-
ся в нулевое состояние схемы (формируется задний фронт импульса Q = 1/0)
так, как показано на рис. 65, б.
Глава 5. Счетные схемы ЭВМ
Рис. 65. /^-триггер: а - функциональная схема; б - временная диаграмма работы;
в - УГО JX-триггера; г - УГО счетного Г-триггера
Таким образом, в счетном режиме частота входных сигналов уменьша-
ется в два раза. Факт переключения триггера в противоположное состояние
при прохождении заднего фронта сигнала С = 1 отображается на УГО дина-
мическим входом в виде треугольника (рис. 65, в и г).
При последовательном соединении нескольких счетных Г-триггеров
получаем схему простейшего синхронного счетчика (рис. 66, а). При этом
выход самого последнего триггера будет являться самым старшим разрядом
двоичного кода на выходе счетчика, выход самого первого триггера - млад-
шим разрядом в соответствии с временной диаграммой, представленной
на рис. 66, б. Данной схеме соответствует УГО на рис. 66, в. Как правило, у
счетчиков предусматриваются вход R для принудительного сброса в нулевое
состояние (когда все триггеры схемы сброшены в 0) и выход переноса CR,
устанавливаемый в 1 в том случае, когда прошла вся последовательность им-
пульсов (рис. 66, в). Для схемы 3-разрядного счетчика, представленной на
рис. 66, это коды от 0002 до 1112.
5.1. Двоичные счетчики
Рис. 66. Трехразрядный счетчик: а — функциональная схема,
б — временная диаграмма работы; в — УГО
Выход переноса может быть использован для последовательного со-
единения нескольких счетчиков в целях повышения разрядности подсчиты-
ваемого числа. Такие схемы называются схемами с последовательным пере-
носом. Существуют также и более сложные схемы с параллельным переносом
[4, с. 257-262].
Глава 5. Счетные схемы ЭВМ
5.2. Сумматоры
Сумматором называют функциональный узел, выполняющий двоичное
сложение одно- или многоразрядных двоичных чисел в соответствии с пра-
вилами одноразрядного сложения. Эти правила можно представить в виде
таблицы истинности будущей логической схемы (табл. 20) двоичного сумма-
тора и построить эту схему по принципам, изложенным в задаче 3 к главе 1
настоящего пособия.
Таблица 20. Таблица истинности одноразрядного двоичного сумматора
Входной перенос из младшего (по отношению к текущему) разряда	Текущий разряд первого слагаемого	Текущий разряд второго слагаемого	Текущий разряд суммы	Выходной пере- нос из текущего разряда суммы
Л,	а. •	Ь. 1	5	Р •
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1
Для текущего разряда суммы 5 логическое выражение имеет вид:
S = P'a'b+P.ab+P' a. b + Р  а  b,
i	/1	/	/	/-1	/	/	/-1	/ i	/-1	/	/’
a,b,	atb.
Рис. 67. Карты Карно для одноразрядного сумматораф а - для текущего разряда
суммы, б — для текущего разряда выходного переноса
5.2. Сумматоры
97
Рис. 68. Одноразрядный сумматор: а - функциональная схема; б — УГО
причем согласно карте Карно, представленной на рис. 67, а, данное выраже
ние не минимизируется. Для выходного переноса Р минимизация возможна,
поэтому логическое выражение согласно рис. 67, 6 получается следующим:
S = P‘b+a-b + P-&.
i /-1 i ii /-1 i
Схема одноразрядного сумматора и его УГО представлены на рис. 68.
Для сложения многоразрядных двоичных чисел необходимо последова-
тельно соединить нужное количество сумматоров так, как показано на рис. 69.
Здесь я8, а4, av и Z>8, Z>4, bv b} - 4-разрядные слагаемые, 5g, S4, S2,	-
4-разрядная сумма.
4 — 4587
Глава 5. Счетные схемы ЭВМ
Л-1	SM	S1
«2 а4 аз		
bi ь4 Ьз		
		Л
Рис. 69. Четырехразрядный сумматор: а - функциональная схема; б - УГО
Вопросы и упражнения для самопроверки
1.	Проанализируйте работу /Л^-триггера при J = 0 и К = 1; при J = 1 и К = 0;
при J= 0 и К= 0.
2.	Что такое двоичный счетчик?
3.	Нарисуйте функциональную схему 4-разрядного двоичного счетчика.
4.	Нарисуйте логическую схему 2-разрядного сумматора.
5.	Нарисуйте УГО и функциональную схему 8-разрядного сумматора.
Задачи к главе 5
Задача 1. Заполнить таблицу состояний схемы, включающей счетчики и сум-
матор, в соответствии с заданной последовательностью входных сигналов.
Варианты задания приведены в табл. П10 приложения. Схемы для вари-
антов задания даны на рис. П18—П22.
Таблица 21. Таблица состояний для примера решения варианта 1 задачи 1 к главе 5
Входной код					Состояние выводов															Особенности режима работы схемы
	двоичным				счетчика СТ\					счетчика CT1					сумматора					
	а	ь	С	d	R	с	q4	q2	Q,	R	c	q4	q2	Q,	Ptf	p	S4	S2	s,	
0	0	0	0	0	1	0	0	0	0	0	0	1	1	I	0	0	1	7	I	Сброс счетчика СТ\
1	0	0	0	1	0	0	0	0	0	0	0	1	1	1	0	0	1	7	7	
2	0	0	1	0	1	0	0	0	0	1	0	0	0	0	0	0	0	0	0	Сброс СТА и СТ2
3	0	0	1	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	
4	0	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	
5	0	1	0	1	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	
6	0	1	1	0	0	1	0	0	7	0	1	0	0	1	0	0	0	I	0	Счет
7	0	1	1	1	0	1	0	I	0	0	1	0	7	0	0	0	1	0	0	Счет
8	1	0	0	0	1	0	0	0	0	0	0	0	7	0	0	0	0	I	0	Сброс счетчика СТ\
9	1	0	0	1	0	0	0	0	0	0	0	0	7	0	0	0	0	7	0	
10	1	0	1	0	0	0	0	0	0	0	0	0	7	0	0	0	0	7	0	
11	1	0	1	1	0	1	0	0	1	0	1	0	7	1	0	0	1	0	0	Счет
12	1	1	0	0	0	0	0	0	1	0	0	0	1	1	0	0	1	0	0	
В соответствии с вариантом задания (табл. П10) необходимо выбра
схему и заполнить таблицу состояний аналогично табл. 21.
Глава 5. Счетные схемы ЭВМ
Пример решения для варианта 1
Согласно варианту 1 нужно выбрать схему 1 (рис. П18 приложения). Анализ
данной схемы показывает, что:
- счетчик СТ1 сбрасывается (т.е. переходит в нулевое состояние, когда
С4 = Q2 = Q} = 0) при наличии сигнала сброса R = 1. Этот сигнал сброса
в данной схеме получается в трех случаях, когда:
•	либо на выходе «0» дешифратора генерируется активный сигнал. Это
происходит при подаче на его входы кода 010 = 00 002, что соответс-
твует входному коду abed = 00002 = 010,
•	либо на выходе «1» дешифратора генерируется активный сигнал. Это
происходит при подаче на его входы кода 1 = 00012, что соответс-
твует входному коду abcd= 10002 = 810,
•	либо на выходе «4» дешифратора генерируется активный сигнал. Это
происходит при подаче на его входы кода 410 = 01002, что соответс-
твует входному коду abcd= 00102 = 210;
- счетчик СТ2 сбрасывается (т.е. переходит в нулевое состояние, когда
(?4 = Q2 = Qt = 0) при наличии сигнала сброса R = 1. Этот сигнал сброса
в данной схеме получается только в одном случае, когда:
•	на выходе «4» дешифратора генерируется активный сигнал. Это про-
исходит при подаче на его входы кода 410 = 01002, что соответствует
входному коду abcd= 00102 = 210.
У обоих счетчиков переключение в следующее состояние (счет) про-
исходит одновременно при наличии сигнала счета С = 1. Этот сигнал счета
в данной схеме получается в пяти случаях, когда:
•	либо на выходе «6» дешифратора генерируется активный сигнал. Это
происходит при подаче на его входы кода 610 = 01102, что соответс-
твует входному коду abcd= 01102 = 610;
•	либо на выходе «7» дешифратора генерируется активный сигнал. Это
происходит при подаче на его входы кода 710 = 01112, что соответс-
твует входному коду abed = 11102 = 1410;
•	либо на выходе «13» дешифратора генерируется активный сигнал.
Это происходит при подаче на его входы кода 1310 = 11012, что соот-
ветствует входному коду abcd= 10112 = 1110;
•	либо на выходе «14» дешифратора генерируется активный сигнал.
Это происходит при подаче на его входы кода 1410 = 11102, что соот-
ветствует входному коду abcd= 01112 = 710;
•	либо на выходе «15» дешифратора генерируется активный сигнал.
Это происходит при подаче на его входы кода 1510 = 11112, что соот-
ветствует входному коду abcd= 11112 = 1510.
Задачи к главе 5
101
Согласно варианту начальное значение на выходах СТ\ равно 110 = 0012,
а на выходах СТ2 оно равно 710 = 1112. Эти значения поменяются на 010 = 0002
при подаче R = 1 или на значение на 1 большее при подаче С = 1. Входной
перенос Р. } = 0, так как этот вход сумматора заземлен в данной схеме. Запол-
нение таблицы состояний для рассматриваемого примера дано в табл. 21.
Задача 2. Заполнить таблицу состояний схемы, включающей дешифрато-
ры и счетчики, в соответствии с заданной последовательностью входных
сигналов.
Варианты задачи даны в табл. П11 в приложении. Решение можно раз-
бить на ряд подзадач:
1) нарисовать общую схему, заданную на рис. П23. В соответствии с ва-
риантом задания (табл. П11) завершить схему, осуществив указанные
соединения интегральных схем;
2) заполнить таблицу состояний схемы.
Пример решения для варианта 1
Решение подзадачи 1. Схема, соответствующая варианту 1, приведена на рис. 70.
Согласно заданию входы дешифратора DC включены следующим образом: вход
«4» соединен с входным сигналом «с», «2» — со входом «Ь», «1» — со входом «а».
Управляющие входы R и С счетчика С подключены к выходам логических эле-
ментов ИЛИ1 и ИЛИ2 соответственно. На входы элемента ИЛИ1 согласно ва-
рианту 1 подаются сигналы с выходов «0» и «1» дешифратора DC. На входы эле-
мента ИЛИ-2 - сигналы с выходов «2», «5», «6» и «7» дешифратора DC.
Рис. 70. Схема для решения варианта 1 задачи 2 к главе 5
Решение подзадачи 2. Перед заполнением таблицы истинности необ-
ходимо проанализировать работу схемы. Переключение счетчика СГбудет
происходить в том случае, когда на одном из выходов («2», «5», «6» или «7»)
дешифратора DC будет логическая 1. Рассмотрим подробнее каждый слу-
чай.
' Глава 5. Счетные схемы ЭВМ
На выходе «2» будет активный сигнал при наличии на его входах «4», «2» и
«1» двоичного кода 0102, который получается при abc = 0102 = 210.
На выходе «5» будет активный сигнал при наличии на его входах «4», «2» и
«1» двоичного кода 1012, который получается при abc = 1012 = 510.
На выходе «6» будет активный сигнал при наличии на его входах «4», «2» и
«1» двоичного кода 1102, который получается при abc = 0112 = 310.
На выходе «7» будет активный сигнал при наличии на его входах «4», «2» и
«1» двоичного кода 1112, который получается при abc = 1112 = 7|0.
Сброс счетчика СТ будет происходить в том случае, когда на одном из
выходов («О» или «1») дешифратора DC будет логическая 1. Рассмотрим под-
робнее каждый случай.
На выходе «О» будет активный сигнал при наличии на его входах «4», «2»
и «1» двоичного кода 0002, который получается при abc = 0002 = О1о.
На выходе «1» будет активный сигнал при наличии на его входах «4», «2»
и «1» двоичного кода 0012, который получается при abc = 1002 = 410. Таблица
состояний схемы представлена в табл. 22.
Таблица 22. Таблица состояний для примера решения варианта 1 задачи 3 к главе 5
Входной код				Активный выход дешиф- ратора DC	Состояние входов счетчикаСТ		Состояние выходов счетчика				Комментарии
дес	двоичный										
	а	ь	с		R	с	<28	04	02	01	
2	0	1	0	«2»	0	1	1	1	1	1	Переключение счегчика
3	0	1	1	«6»	0	1	0	0	0	0	Переключение счетчика
7	1	1	1	«7»	0	1	0	0	0	1	Переключение счетчика
6	1	1	0	«3»	0	0	0	0	0	1	Пассивное состояние схемы
5	1	0	1	«5»	0	1	0	0	1	0	Переключение счетчика
1	0	0	1	«4»	0	0	0	0	1	0	Пассивное состояние схемы
0	0	0	0	«0»	1	0	0	0	0	0	Сброс счетчика
6	1	1	0	«3»	0	0	0	0	0	0	Пассивное состояние схемы
5	1	0	1	«5»	0	1	0	0	0	1	Переключение счетчика
4	1	0	0	«1»	1	0	0	0	0	0	Сброс счетчика
Задачи к главе 5
103
Задача 3. Заполнить таблицу состояний 5-входовой схемы, включающей
дешифраторы и счетчики, в соответствии с заданной последовательностью
входных сигналов.
Варианты задачи даны в табл. П12 в приложении. Решение можно раз-
бить на такие же подзадачи, что и при решении задачи 2. Общая схема для
данной задачи приведена на рис. П24 в приложении.
Пример решения для варианта 1
Решение подзадачи 1. Схема, соответствующая варианту 1, приведена
на рис. 71. Согласно заданию входы дешифратора DC включены следующим
образом: вход «8» соединен с входным сигналом «а», «4» - со входом «£»,
«2» - со входом «J», «1» - со входом «е». Управляющие входы Ли С счетчика
СТ подключены к выходам логических элементов ИЛИ-1 и ИЛИ-2 соответс-
твенно. На входы элемента ИЛИ-1 согласно варианту 1 подаются сигналы
с выходов «О», «3» и «6» дешифратора DC. На входы элемента ИЛИ-2 - сиг-
налы с выходов «4», «9», «10», «11» и «15» дешифратора DC.
Рис. 71. Схема для примера решения варианта 1 задачи 3 к главе 5
Решение подзадачи 2. Перед заполнением таблицы истинности необхо-
димо проанализировать работу схемы. Сброс счетчика СГбудет происходить
в том случае, когда на одном из выходов дешифратора DC («0», «3» или «6»)
будет логическая 1. Рассмотрим подробнее каждый случай.
На выходе «0» будет активный сигнал при наличии на его входах «8»,
«4», «2» и «1» двоичного кода 00 002, который получается при наличии двух
комбинаций на входе: abcde = 000002 = 010 и abcde = 001002 = 410.
На выходе «3» будет активный сигнал при наличии на его входах «8»,
«4», «2» и «1» двоичного кода 00112, который получается при наличии двух
комбинаций на входе: abcde = 00011 = 3 0 и abcde = 001112 = 710.
Глава 5. Счетные схемы ЭВМ
Таблица 23. Таблица состояний для примера решения варианта 1 задачи 3 к главе 5
Состояние входов схемы						Активный выход дешифратора — DC	Состояние входов счетчика СТ		Состояние выходов счетчика СТ				Комментарии
десятичный код	двоичный код												
	а	ь	с	d	е		С	R	(28	04	(22	(21	
1	0	0	0	0	1	«1»	0	0	1	1	1	1	-
22	1	0	1	1	0	«10»	1	0	0	0	0	0	Счет
8	0	1	0	0	0	«4»	1	0	0	0	0	1	Счет
30	1	1	1	1	0	«14»	0	0	0	0	0	1	-
12	0	1	1	0	0	«4»	1	0	0	0	1	0	Счет
23	1	0	1	1	1	«11»	1	0	0	0	1	1	Счет
17	1	0	0	0	1	«9»	1	0	0	1	0	0	Счет
28	1	1	1	0	0	«12»	0	0	0	1	0	0	-
18	1	0	0	1	0	«10»	1	0	0	1	0	1	Счет
3	0	0	0	1	1	«3»	0	1	0	0	0	0	Сброс
19	1	0	0	1	1	«11»	1	0	0	0	0	1	Счет
На выходе «6» будет активный сигнал при наличии на его входах «8»,
«4», «2» и «1» двоичного кода 01102, который получается при наличии двух
комбинаций на входе: abcde = 010102 = 1010 и abcde = 011102 = 1410.
Переключение счетчика СТ будет происходить в том случае, когда на
одном из выходов дешифратора DC («4», «9», «10», «11» или «15») будет логи-
ческая 1. Рассмотрим подробнее каждый случай.
На выходе «4» будет активный сигнал при наличии на его входах «8»,
«4», «2» и «1» двоичного кода 01002, который получается при наличии двух
комбинаций на входе: abcde = 010002 = 810 и abcde = 0П002 = 1210.
На выходе «9» будет активный сигнал при наличии на его входах «8»,
«4», «2» и «1» двоичного кода 10012, который получается при наличии двух
комбинаций на входе: abcde = 100012 = 1710 и abcde = 101012 = 2110.
На выходе «10» будет активный сигнал при наличии на его входах «8»,
«4», «2» и «1» двоичного кода 10102, который получается при наличии двух
комбинаций на входе: abcde = 100102 = 1810 и abcde = 101102 = 2210.
На выходе «11» будет активный сигнал при наличии на его входах «8»,
«4», «2» и «1» двоичного кода 10112, который получается при наличии двух
комбинаций на входе: abcde = 100112 = 1910 и abcde = 101112 = 2310.
На выходе «15» будет активный сигнал при наличии на его входах «8»,
«4», «2» и «1» двоичного кода 11112, который получается при наличии двух
комбинаций на входе: abcde = 110112 = 2710 и abcde = 1 111 12 = 3110.
Таблица состояний схемы представлена в табл. 23. При заполнении таб-
лицы нужно учитывать, что у сигнала сброса счетчика приоритет выше, чем у
сигнала счета, т. е. при С= 1 и R = 1 происходит сброс счетчика.
Задачи к главе 5
Задача 4. Заполнить таблицу состояний 4-входовой схемы, включающей
мультиплексоры и счетчики, в соответствии с заданной последовательнос-
тью входных сигналов.
Общая схема для данной задачи приведена на рис. П25. Варианты зада-
чи заданы в табл. П13. Подзадачи в решении те же, что и в задачах 2 и 3.
Пример решения для варианта 1
Решение подзадачи 1. Схема, соответствующая варианту 1, приведена
на рис. 72.
Согласно заданию адресные входы мультиплексора MS\ соединены
следующим образом: А\ - со входом «J», АО - со входом «а». Адресные вхо-
ды мультиплексора MS2 соединены: АЪ — со входом «<7», >12 - со входом «£»,
А1 - со входом «с», АО - со входом «а». На информационные входы D3 ... DO
MSI подается код 1210 = 11002. Поэтому его входы D3 и D2 соединены с ис-
точником питания +5 В, т.е. на них постоянно подается сигнал логической 1.
Входы D\ и DO заземлены, т.е. на них постоянно подается сигнал логичес-
кого 0. На информационные входы D15...D0 мультиплексора MSI подается
abed.
Рис. 72. Схема для примера решения варианта 1 задачи 4 к главе 5
Глава 5. Счетные схемы ЭВМ
код 5АЗЗН = 0101 1010 0011 00112. Поэтому его входы D14, D12, £>11, Z)9, D5,
ZM, Di и D0 соединены с источником питания +5 В, т.е. на них постоянно
подается сигнал логической 1. А входы Di5, £>13, £>10, £>8, DI, D6, D3 и D2
заземлены, поэтому на них постоянно подается сигнал логического 0.
Решение подзадачи 2. В данной схеме переключение счетчика СГбудет
происходить в том случае, когда на выходе MSi будет логическая 1, т.е. когда
он будет передавать информацию со входа D2 или D3. Это происходит при
наличии на его адресных входах Л1 АО кодов 102 и 112. С учетом подключения
АО к входной линии а, а А1 - к входной линии d получим следующее:
1) для получения кода Ai АО = 102 на входы abed нужно подать комбина-
цию 0**12, где «*» - любое значение (и логический 0, и логическая 1).
В конкретных кодах - это 4 варианта кодов abed'. 00012 = 110; 00J_l2 = 310;
О1О12 = 51о;ОН12 = 71о;
2) для получения кода Ai АО = 112 на входы abed нужно подать комбина-
цию 1**12. В конкретных кодах - это 4 варианта кодов abed'. 10012 = 910;
10112 = 1110; 11012 = 13„; Щ12=1510.
Сброс счетчика СТбудет происходить в том случае, когда на выходе MS2
будет логическая 1, если он будет передавать информацию со входов DO, Di,
D4, D5, D9, Р11,/)12или D14.
При показанном подключении входных сигналов (а - к АО, b - к А2,
с - к Ai, d - к АЗ) коммутация DO к выходу MS2 производится при подаче
на АЗ А2 А1 АО кода 00002. Это достигается при abed = 00002 = 010.
Аналогично, коммутация Di к выходу MS2 производится при подаче
на АЗ А2 А1 АО кода 00012. Это достигается при abed = 10002 = 810.
Аналогично, коммутация ZM к выходу MS2 производится при подаче
на АЗ А2 Ai АО кода 01002. Это достигается при abcd= 01002= 410.
Аналогично, коммутация D5 к выходу MS2 производится при подаче
на АЗ А2 А1 АО кода 01012. Это достигается при abed = 1 1002 = 1210.
Аналогично, коммутация D9 к выходу MS2 производится при подаче
на АЗ А2 А1 АО кода 10012. Это достигается при abed = 10012 = 910.
Аналогично, коммутация Di 1 к выходу MS2 производится при подаче
на АЗ А2 А1 АО кода 10112. Это достигается при abed = 10112 = 1110.
Аналогично, коммутация £>12 к выходу MS2 производится при подаче
на АЗ А2 Ai АО кода 1 1002. Это достигается при abcd = 01012 = 510.
Аналогично, коммутация £>14 к выходу MS2 производится при подаче
на АЗ А2 Ai АО кода 11102. Это достигается при abcd= 01112 = 710.
При остальных входных комбинациях на выход мультиплексора MS2
подключается логический 0 с выходов £>15, D13, Z)10, Z)8, DI, D6, D3, D2.
Примечание: если у счетчика одновременно активны и сигнал сброса
(R = 1), и сигнал счета (С = 1), происходит сброс счетчика. Так, в рассматри-
ваемом примере решения такая ситуация имеет место при подаче входного
кода abcd= 10012 = 910.
Задачи к главе 5
Таблица состояний схемы приведена в табл. 24.
Таблица 24. Таблица состояний для примера решения варианта 1 задачи 4 к главе 5
Код на входах abed					Коммутируе- мым вход муль- типлексора MS\	Коммутируемым вход мульти- плексора MS2	Состояние выводов счетчика СТ						Режим работы счетчика
дес	двоичный						Входы		Выходы				
	а	ь	С	d			С	R	(28	(24	(22	(21	
2	0	0	1	0	DO	D2	0	0	1	1	1	1	Схема пассивна
4	0	1	0	0	DO	D4	0	1	0	0	0	0	Сброс
1	0	0	0	1	D2	DS	1	0	0	0	0	1	Переключение
9	1	0	0	1	D3		1	1	0	0	0	0	Сброс
10	1	0	1	0	D\	D3	0	0	0	0	0	0	Схема пассивна
15	1	1	1	1	D3	D\S	1	0	0	0	0	1	Переключение
6	0	1	1	0	DO	DO	0	0	0	0	0	1	Схема пассивна
3	0	0	1	1	D2	DIO	1	0	0	0	1	0	Переключение
13	1	1	0	1	D3	D13	1	0	0	0	1	1	Переключение
14	1	1	1	0	D\	D7	0	0	0	0	1	1	Схема пассивна
Задача 5. Заполнить таблицу состояний 4-входовой схемы, включающей де-
шифраторы, мультиплексоры и счетчики, в соответствии с заданной после-
довательностью входных сигналов.
Общая схема для данной задачи приведена на рис. П26. Варианты за-
дачи заданы в табл. П14 и П15 в приложении. Для вариантов 1-22 значение
входного переноса Р } = 1, для вариантов 23-42	= 0.
Подзадачи в решении те же, что и при решении задач 2, 3 и 4.
Пример решения для варианта 1
Решение подзадачи 1. Схема, соответствующая варианту 1, приведена
на рис. 73.
Согласно табл. П26 адресные входы MS соединены следующим образом:
А1 - со входом «д», АО - со входом «а». На информационные входы D3...D0
мультиплексора MS подается код 14]0= 11102. Поэтому его входы Z)3, D2 и
D1 соединены с источником питания +5 В, т.е. на них постоянно подается
сигнал логической 1, а вход D0 заземлен, т.е. на него постоянно подается
сигнал логического 0. Входы DC подключены следующим образом: вход «4»
соединен с входным сигналом «я», «2» — со входом «</», «1» - со входом «с».
У счетчика СТ\ переключающий вход С подключен к выходу мультиплексо-
ра MS, а вход сброса R — к выходу логического элемента ИЛИ-1. На входы
Глава 5. Счетные схемы ЭВМ
Рис. 73. Схема для примера решения варианта 1 задачи 5 к главе 5
элемента ИЛИ-1 согласно варианту 1 подаются сигналы с выходов «О» и «2»
дешифратора DC. У счетчика СТ2 переключающий вход С подключен к вы-
ходу логического элемента ИЛИ-2. На входы элемента ИЛИ-2 согласно ва-
рианту 1 подаются сигналы с выходов «4», «5» и «6» дешифратора DC. Вход
сброса R подключен к выходу элементу И. Элемент И реализует функцию
abc. Входы сумматора SM подключены следующим образом. Его вход Л8 за-
землен, так как согласно варианту на него постоянно подается сигнал логичес-
кого 0. Вход В8 и вход входного переноса Р. } соединен с источником питания
+5 В, так как на них постоянно подается сигнал логической 1, что отобража-
ется в табл. 25.
С выходов «4», «2» и «1» счетчика СТ1 сигналы Q4], Q2t и Q\ ( согласно
варианту поступают на входы сумматора Л4, А2 и А1 соответственно. А с вы-
ходов «4», «2» и «1» счетчика СТ2 сигналы (М2, Q22 и Q12 поступают на входы
сумматора В4, В2 и В1 соответственно.
В данной схеме счетчик СТ\ переключается в том случае, когда
на выходе MS будет логическая 1. Это происходит тогда, когда он будет
передавать информацию со своих входов DI, D2 или D3 при наличии на
его адресных входах Л1 Л0 кодов 012, 102 или 112 соответственно. С учетом
подключения Л0 к входной линии а, а Л1 - к входной линии d получим
следующее:
Задачи к главе 5
109
1)	на входы DC на «4», «2», «1» подается код 010 = 0002 при а = 0, d = 0 и
с = 0. Это достигается при abed = 0*002, т.е. при подаче двух комбинаций
входного кода: abed = 00002 = 010 или abed = 0Ю02 = 410;
2)	на входы DC на «4», «2», «1» подается код 2]0 = 0102 при а = 0, d = 1 и
с — 0. Это достигается при abed = 0*012, т.е. при подаче двух комбинаций
входного кода: abed = 00012 = 110 или abed = 01012 = 510;
3)	для получения кода Л1 АО = 112 на входы abed нужно подать комбина-
цию 1 ** 12. В конкретных кодах - это 4 варианта кодов abed. 10012 = 910;
10112= 1110; 11012 = 1310; 11112 = 1510.
Сброс счетчика СИ будет происходить в том случае, когда на выходе
элемента ИЛИ-1 будет логическая 1, т.е. когда на выходах дешифратора «0»
или «2» будет активный сигнал, равный логической 1. С учетом подключения
входов дешифратора («4» — к ц, «2» — к d, «1» — к с) это происходит в тех слу-
чаях, когда:
1) на входы DC на «4», «2», «1» подается код 010 = 0002 при а = 0, d= 0 и
с = 0. Это достигается при abed = 0*002, т.е. при подаче двух комбинаций
входного кода: abed = 00002 = 010 или abed = 0Ю02 = 410;
2) на входы DC на «4», «2», «1» подается код 210 = 0102 при а = 0, d= 1 и
с = 0. Это достигается при abed = 0*012, т.е. при подаче двух комбинаций
входного кода: abed = 00012 = 110 или abcd= 0]_012 = 510.
Переключение счетчика СТ2 будет происходить в том случае, когда на
выходе элемента ИЛИ-2 будет логическая 1, т.е. когда на выходах дешифра-
тора «4», «5» или «6» будет активный сигнал, равный логической 1. С учетом
подключения входов дешифратора («4» - к а, «2» - к d, «1» - к с) это проис-
ходит в тех случаях, когда:
1)	на входы DC «4», «2», «1» подается код 410 = 1002 при я=1,б/=0ис = 0.
Это достигается при abed = 1 *002, т.е. при подаче двух комбинаций вход-
ного кода: abcd= 10002 = 810 или abcd= Н002 = 1210;
2)	на входы DC «4», «2», «1» подается код 510 = 1012 при я=1,</=0ис=1.
Это достигается при abed = 1 * 102, т.е. при подаче двух комбинаций вход-
ного кода: abcd= 10102 = Ю10 или abcd= Н102 = 1410;
3)	на входы DC «4», «2», «1» подается код 610 = 1102 при а= 1, d= 1 и с = 0.
Это достигается при abed = 1 *012, т.е. при подаче двух комбинаций вход-
ного кода: abcd= 10012 = 910 или abcd= 11012 = 1310.
Сброс счетчика СТ2 будет происходить в том случае, когда на выходе
элемента И будет логическая 1. Этот логический элемент в данной схеме реа-
лизует функцию abc. Значение этой функции будет равно 1 при а — 1, b 0 и
с = 0, когда abcd= 100*2, т.е. при подаче двух комбинаций входного кода:
abed — 10002 = 810 или abcd= 10012 = 910.
Таблица 25. Таблица состояний для примера решения варианта 1 задачи 5 к главе 5
Код на входах abed					Коммутируемым вход MS	Активный выход DC	Состояние входов				Подключение входов сумматора									Состояние выходов суммаюра					Режим работы схемы
десятичным	двоичным						СП		СТ2		Д8	к С 71			Р8	к С72									
	а	b	С	d			С	R	С	R		Д4	А2	А1		В4	В2	в\		Р	58	54	52	51	
0	0	0	0	0	DO	«0»	0	1	0	0	0	0	0	0	1	0	1	0	1	0	1	0	1	1	Сброс СТ\
1	0	0	0	1	D2	«2»	1	1	0	0	0	0	0	0	1	0	1	0	1	0	1	0	1	1	Сброс СТ\
2	0	0	1	0	DO	«1»	0	0	0	0	0	0	0	0	1	0	1	0	1	0	1	0	1	1	Пассивным
3	0	0	1	1	D2	«3»	1	0	0	0	0	0	0	1	1	0	1	0	1	0	1	1	0	0	Счет С71
5	0	1	0	1	D2	«2»	1	1	0	0	0	0	0	0	1	0	1	0	1	0	1	0	1	1	Сброс СП
7	0	1	1	1	D2	«3»	1	0	0	0	0	0	0	1	1	0	1	0	1	0	1	1	0	0	Счет СТ\
10	1	0	1	0	D\	«5»	1	0	1	0	0	0	1	0	1	0	1	1	1	0	1	1	1	0	Счет С 71 и С72
12	1	1	0	0	DI	«4»	1	0	1	0	0	0	1	1	1	1	0	0	1	1	0	0	0	0	Счет С71 и С72
13	1	1	0	1	D3	«6»	1	0	1	0	0	1	0	0	1	1	0	1	1	1	0	0	1	0	Счет СТ] и С72
9	1	0	0	1	D3	«4»	1	0	1	1	0	1	0	1	1	0	0	0	1	0	1	1	1	0	Счет СП и СП
Глава 5. Счетные схемы ЭВМ
Задачи к главе 5
С учетом подключения сумматора SM он осуществляет вычисления:
+0 Q4 Q2 Q1
+ 1 Q4 Q2 Q1
1	<-Входной перенос Р (
Выходной перенос -> Р S8 S4 S2 S1
Например, для первой строки таблицы состояний (табл. 25) нужно про-
извести вычисления:
+0 О	О О
+ 1	0	1 О
1	<-Входной перенос Р ,
Выходной перенос ->	0	10	11
Аналогично нужно сделать вычисления для остальных строк таблицы.
Все результаты приведены в табл. 25.
Список литературы
1.	Токхейм, Р. Основы цифровой электроники [Текст] / Р. Токхейм. -
М.: Мир, 1998.- 392 с.
2.	Фрике, К. Вводный курс цифровой электроники [Текст] / К. Фрике. -
М.: Техносфера, 2003. - 432 с.
3.	Микро-ЭВМ [Текст]. Пер. с англ./ Под ред. А. Дирксена. -
М.: Энергоиздат, 1982. - 328 с.
4.	Потемкин, И. С. Функциональные узлы цифровой автоматики [Текст] /
И.С. Потемкин. - М.: Энергоатомиздат, 1988. - 320 с.
5.	Евреинов, Э.В. Цифровая и вычислительная техника [Текст] /
Э.В.	Евреинов, Ю.Т Бутыльский, И.А. Мамзелев и др.;
Под ред. Э.В. Евреинова. - М.: Радио и связь, 1991. - 464 с.
6.	Майоров, С.А. Структуры электронных и вычислительных машин
[Текст] / С.А. Майоров, Г.И. Новиков. — М.: Машиностроение.
Ленинградское отделение, 1979.
7.	Микроэлектронные устройства автоматики [Текст]: учебное пособие
для вузов / А.А. Сазонов и др.; Под ред. А.А. Сазонова. -
М.: Энергоатомиздат, 1991.
8.	Проектирование СБИС: Пер. с японского [Текст] / М. Ватанабэ,
К. Асада, Т. Оцуки. - М.: Мио, 1988. - 304 с.
9.	Микропроцессоры и микропроцессорные комплекты интегральных
микросхем [Текст]: справочник в 2 т. / В.-Б.Б. Абрайтис,
Н.Н.Аверьянов, А.И.Белоус и др.; Под ред. В.И. Шахнова. -
М.: Радио и свыязь, 1988. — Т. 1. — 368 с.
10.	Лачин, В.И. Электроника [Текст]: учебное пособие / В.И. Лачин,
Н.С. Савелов. - Ростов Н/Д: Феникс, 2001.
11.	Быстров, Ю.А. Электронные цепи и микросхемотехника [Текст] /
Ю.А. Быстров, И.Г. Мироненко. - М.: Высшая школа, 2002.
12.	Александров, К.К. Электротехнические чертежи и схемы [Текст] /
А.А. Александров, Е.Г. Кузьмина. - М.: Энергоатомиздат, 1990.
13.	Горбунов, В.Л. Справочное пособие по микропроцессорам и микроЭВМ
[Текст] / В.Л. Горбунов, Д.И. Панфилов, Д.Л. Преснухин;
Под ред. Л.Н. Преснухина. — М.: Высш, шк., 1988. — 272 с.
14.	Оберман, Р.М. Счет и счетчики: Пер. с англ. [Текст] /
Р.М. Оберман. — М.: Радио и связь. 1984.
Приложения
Таблица П1. Варианты задачи 1 к главе 1
№ варианта	Код abed															
	0	1	2	3	4	5	6	7	8	9	А	В	С	D	Е	F
1	+	-	+	-	+	-	+	-	+	-	-	-	-			
2	-	+	-	+	-	+	-	+	-	+	-	-	-			-
3	-	-	+	-	+	-	+	-	+	-	+	-	-			
4	-	-	-	+	-	+	-	+	-	+	-	+	-		-	-
5	-	-	-	-	+	-	+	-	+	-	+		+		-	
6	-	-	-	-	-	+	-	+	-	+		+	-	+	-	
7	-	-	-	-	-	-	+	-	+		+		+	-	+	
8	-	-	-	-	-	-	-	+		+		+	-	+	-	+
9	-	-	-	-	-	-			+		+	-	+		+	
10	+	-	-	+	-	-	+	-	-	+	-		-	-		
11	-	+	-	-	+	-	-	+	-	-	+	-	-			
12	-	-	+	-	-	+	-	-	+	-	-	+	-			-
13	-	-	-	+	-	-	+	-	-	+	-		+			-
14	-	-	-	-	+	-	-	+	-	-	+		-	+	-	-
15	-	-	-	-	-	+	-	-	+			+	-	-	+	
16	-	-	-	-	-	-	+			+		-	+	-	-	+
17	+	-	-	-	+				+		-		-	-	-	-
18	-	+	-	-	-	+				+	-	-	-			
19	-	-	+	-	-	-	+				+		-	-	-	
20	-	-	-	+	-			+			-	+	-	-	-	
21	-	-	-	-	+			-	+	-	-	-	+	-	-	-
22	-	-	-	-	-	+		-	-	+	-	-	-	+	-	
23	-	-	-	-	-	-	+	-	-	-	+		-		+	-
24	-	-	-	-	-	-	-	+	-	-	-	+	-	-	-	+
№ варианта	Код bed								Код abd								Код ab			
	0	1	2	3	4	5	6	7	0	1	2	3	4	5	6	7	0	1	2	3
1	-	+					+			•		+								+
2			+					+		-			+							-
3				+					+		-			+						
4					+					+					+					
5						+					+					+				
6							+				-	+					+			
7								+			-		+					+		
8									+	-				+					+	
9										+					+					+
10											+					+				
11												+					+			
12											-		+					+		
13										-				+					+	
14	+					+					+									
15	-	+					+					+								
16			+					+					+							
17				+					+		-			+						
18					+					+	-				+					
19						+					+					+				
20							+					+					+			
21								+			-		+					+		
22									+					+					+	-
23										+					+					+
24											+					+				
5 — 4587
Приложения
Таблица П1. Окончание
№ варианта	Код		Ьс		Код				abc				Код				acd			
	0	1	2	3	0	1	2	3	4	5	6	7	0	1	2	3	4	5	6	7
1	-	-	-	-	+			+	-	-	+				+			+		
2	-	-	-	-		+		-	+							+		-	+	
3	-	-	-	-	-	-	+	-	-	+	-	-	-				+		-	+
4	-	-	-	-	-	-	-	+	-	-	+		-	-	-	-	-	+	-	-
5							-	-	+	-		+	-	-		-	-	-	+	-
6										-										
7										-										
8										-										
9					+					-					+					
10	+	-			+		+		+					-	+	-	+		+	-
11	-	+	-	-	-	+	-	+	-	+			-	-	-	+	-	+	-	+
12	-	-	+	-	-	-	+	-	+	-	+		+	-	-	-	+	-	+	-
13	-	-		+				+		+	-	+	-	+	-	-	-	+	-	+
14	-							-	+		+		-	-	-	-	-	-	+	-
15						-			-	+	-	+	-				-	-		+
16										-	+									
17	-	-	-	-	+	-	-	+	-	-	+	-			+			+		
18	-	-	-	-	-	+	-	-	+	-	-					+	-	-	+	-
19	-	-	-	-	-	-	+		-	+				-	-	-	+	-	-	+
20	-	-	-	-	-	-	-	+	-	-	+		-	-	-	-	-	+	-	-
21	-	-	-	-	-	-	-	-	+	-	-	+							+	
22	-	-	-	-	-	-	+	-	-	+	-	-	+					+		-
23	-	-	-	-	-	-	-	+	-	-	+			+			+	-	-	-
24	+	-	-	-	-	-	-	-	+	-	-	+	-	-	+	-	-	+	-	-
Таблица П2. Варианты задачи 3 к главе 1
№ варианта	Реализуемая формула	№ варианта	Реализуемая формула
1		20	Хвых=3 Хвх + 27
2	х =5 х ВЫХ	вх	21	х =3х +28 вых	вх
3	х =7 х ВЫХ	вх	22	
4	X =9х вых	вх	23	х =3х +30 ВЫХ	вх
5	Хвых=11 Хвх	24	х =4х +30 ВЫХ	ВХ
6	X = 13х вых	вх	25	х =5х +30 ВЫХ	вх
7	'..г141.,	26	х =4х +30 ВЫХ	вх
8	^=^+11	27	х =5х +30 вых	вх
9	х —х +13 вых вх	28	х =6х +30 ВЫХ	вх
10	х =х +14 ВЫХ вх	29	х =7х +30 ВЫХ	вх
11	х.,Л=^+|5	30	х =8х +30 ВЫХ	вх
12	17	31	X =9х +30 ВЫХ	ВХ
13		32	X =2(х +3) ВЫХ	v вх	7
14		33	х =2(х +5) ВЫХ	v вх	7
15	х —х +22 вых вх	34	х =2(х +7) ВЫХ	v вх	7
16	х =х +23 вых вх	35	\и.=2(\,+9»
17	хвы=хв+24	36	^=2U„+4)
18	\ь,х=3 *вх+24	37	X =2(х +13) вых	' вх	'
19	Хвых~3 Х1>х+23	38	х =2(х +14) ВЫХ	v вх	'
Приложения
Таблица ПЗ. Варианты задачи 1 к главе 2
Вариант	Количество выходов каскада дешифраторов	Количество входов базового дешифратора	Поданный на вход каскада код (в десятичном выражении)
1	16	1	10
2	16	2	10
3	32	3	26
4	32	4	24
5	64	1	60
6	64	2	55
7	64	3	50
8	64	4	45
9	64	5	40
10	128	1	100
11	128	2	90
12	128	3	85
13	128	4	83
14	128	5	81
15	128	6	70
16	256	1	150
17	256	2	120
18	256	3	115
19	256	4	126
20	256	5	120
21	256	6	129
22	256	7	130
23	512	1	400
24	512	2	300
25	512	3	250
26	512	4	238
27	512	5	236
28	512	6	234
29	512	7	232
30	16	1	235
31	16	2	10
32	16	3	11
33	1024	4	12
34	1024	5	178
35	1024	6	169
36	1024	7	150
37	1024	8	145
38	1024	9	147
39	1024	2	248
40	1024	3	300
5*
Приложения
Таблица П4. Варианты задачи 2 к главе 2
Вариант	Количество входных информационных линий каскада мультиплексоров	Количество входных информационных линии базового мультиплексора	Код на входной шине адреса каскада (в десятичном выражении)	Код на входной шине данных каскада (в десятичном выражении)
1	16	2	10	5
2	16	4	И	6
3	16	8	12	7
4	32	2	13	8
5	32	4	14	9
6	32	8	15	10
7	32	16	16	11
8	64	2	17	12
9	64	4	18	13
10	64	8	19	14
11	64	16	20	15
12	64	32	21	16
13	128	2	22	17
14	128	4	23	18
15	128	8	24	19
16	128	16	25	20
17	128	32	26	21
18	128	64	27	22
19	256	2	28	23
20	256	4	29	24
Таблица П5. Варианты задачи 1 к главе 3
№	Номер схемы	Последовательность подачи входных кодов (в десятичном выражении)	Постоянное задание на информационных линиях				Состояние выходов в предшествующее первому циклу время		
			dQ	d\	dl	d3	01	Q2	Q3
1	1	0, 2, 3,5, 6, 7, 1	1	1	1	0	0	0	1
2	1	0, 2,3,5, 6, 7, 1	0	0	1	1	0	0	1
3	1	0, 2,3,5, 6, 7, 1	0	1	0	1	0	1	0
4	1	0, 2, 3,5, 6, 7,0	0	1	1	1	0	0	0
5	1	0,2, 3,5,6, 5, 1	0	1	1	0	1	1	1
6	1	0,5, 3,5, 6, 7, 1	0	1	1	1	1	0	1
7	1	1,2, 3,5, 6, 7,4	1	1	0	0	1	1	0
8	1	6, 2, 3,5,6, 7,3	1	1	0	1	1	0	0
9	2	0, 2, 3,5,6, 7,4	0	0	1	0	0	0	1
10	2	0, 2, 3,5, 6, 4, 1	0	0	1	1	0	0	1
11	2	0, 2, 3,5,4, 7, 1	0	1	0	1	0	1	0
12	2	0,2, 3,4, 6,7,0	0	1	1	1	0	0	0
13	2	0,2, 4, 5, 6, 5, 1	0	1	1	0	1	1	1
14	2	0,4, 3,5,6, 7, 1	0	1	1	1	1	0	1
15	2	1,0, 3,5, 6, 7,4	1	1	0	0	1	1	0
16	2	6, 2, 0,5,6, 7,3	1	1	0	1	1	0	0
Приложения
Таблица П6. Варианты задания 2 к главе 3
№	Количество разрядов шины данных	Количество регистров	Информация на входной шине адреса (в десятичном коде)	Информация на входной шине данных (в десятичном коде)
1	2	4	0	1
2	2	8	1	0
3	2	16	2	2
4	2	32	3	3
5	3	2	0	2
6	3	4	1	3
7	3	8	2	4
8	3	16	3	5
9	3	32	4	6
10	4	2	1	7
11	4	8	6	8
12	4	16	7	9
13	4	32	8	10
14	5	2	0	И
15	5	4	3	12
16	5	8	1	13
17	5	16	12	14
18	5	32	13	15
19	6	2	0	16
20	6	4	3	17
21	6	8	5	18
22	6	16	10	19
23	6	32	18	20
24	7	2	1	21
25	7	4	2	22
26	7	8	3	23
27	7	16	14	24
28	7	32	23	25
29	8	4	3	26
30	8	8	4	27
31	8	16	6	28
32	9	8	7	35
33	9	16	4	36
34	9	32	17	37
118
Приложения
Таблица П7. Варианты задания 1 к главе 4
№	Количество входов схемы	Элементная база	Формула преобразования
1	3	Диодная матрица	%	=3 zVuv
2	2	Матрица биполярных транзисторов	=3 X+5
3	3	Матрица л МОП-транзисторов	Хм=2 %+1
4	4	Диодная матрица	Ju,=2 %+10
5	2	Матрица биполярных транзисторов	%u,=2 V+12
6	3	Матрица л МОП-транзисторов	Х_=2 %у+13
7	4	Матрица лМОП-транзисторов	Xы =3 Xv+7
8	2	Диодная матрица	Xk,=3Xv+19
9	3	Матрица биполярных транзисторов	Хм=4 X+1
10	4	Матрица лМОП-транзисторов	Xu,=5Xv+l
11	2	Диодная матрица	X ,=5Х+14
12	3	Диодная матрица	X_=2Xv+10
13	4	Матрица биполярных транзисторов	XM=6Xv+l
14	2	Матрица лМОП-транзисторов	=7
15	3	Диодная матрица	Л..,=8-Х¥
16	4	Матрица биполярных транзисторов	Х„ =3 Xv+25
17	2	Матрица лМОП-транзисторов	Xu =2 Xv+40
18	3	Диодная матрица	Л.=3-ХЛ20
19	4	Матрица биполярных транзисторов	Xм =2 %+30
20	2	Матрица лМОП-транзисторов	^=4-Х+45
Таблица П8. Варианты задачи 2 к главе 5
№ варианта	Начальный адрес ПЗУ	Информа- ционный объем блока ПЗУ (в байтах)	Информа- ционный объем ИС ПЗУ	Информа- ционный объем блока ОЗУ (в байтах)	Информа- ционный объем ИС ОЗУ
1	1000	1К	512x8	2К	256x1
2 ..	2000	2К	512x8	1К	256x1
3	3000	4К	512x8	2К	256x1
4	4000	8К	512x8	4К	256x1
5	5000	16К	512x8	4К	256x1
6	6000	32К	512x8	1К	256x1
7	7000	1К	1Кх4	2К	256x2
8	8000	2К	1Кх4	4К	256x2
9	9000	4К	1Кх4	8К	256x2
10	А000	8К	1Кх4	16К	256x2
11	вооо	16К	1Кх4	32К	256x2
12	сооо	8К	1Кх4	8К	256x2
13	D000	1К	2Кх4	1К	256x4
14	Е000	2К	2Кх4	2К	256x4
15	F000	4К	2Кх4	4К	256x4
16	1000	8К	2Кх4	8К	256x4
17	2000	16К	2Кх4	16К	256x4
18	3000	2К	2Кх4	8К	256x4
19	4000	1К	2Кх8	16К	128x1
20	5000	2К	2Кх8	1К	128x1
21	6000	4К	2Кх8	2К	128x1
22	7000	8К	2Кх8	4К	128x1
23	8000	16К	2Кх8	1К	128x1
24	9000	16К	2Кх8	2К	128x1
25	А000	1К	1Кх4	4К	128x2
26	ВООО	2К	1Кх8	2К	128x2
27	СООО	4К	1Кх8	1К	128x2
28	D000	8К	1Кх8	2К	128x2
29	Е000	16К	1Кх8	4К	128x2
	20			ЕЖ			2К_		1К*8			LK			128x2
Приложения
Таблица П9. Варианты задачи 3 к главе 5
№ варианта	Начальный адрес памяти	Информационный объем блока памяти	Тип памяти
1	1000	12.25Кх 16	ОЗУ
2	2000	2.45Кх16	ОЗУ
3	3000	4.1Кх16	ОЗУ
4	4000	8.2Кх16	ОЗУ
5	5000	16.3Кх 16	ОЗУ
6	6000	32.46Кх16	ОЗУ
7	7000	1.27Кх16	ОЗУ
8	8000	2.58Кх8	ОЗУ
9	9000	4.77Кх8	ОЗУ
10	АООО	8.23Кх8	ОЗУ
11	ВООО	16.8Кх8	ПЗУ
12	СООО	8.57Кх8	ПЗУ
13	D000	1.3Кх8	ПЗУ
14	Е000	2.65Кх8	ПЗУ
15	F000	4.68Кх16	ПЗУ
16	1000	8.55Кх16	ПЗУ
17	2000	16.3Кх 16	ПЗУ
18	3000	2.66Кх16	ПЗУ
19	4000	1.685Кх 16	ПЗУ
20	5000	2.45Кх16	ПЗУ
21	6000	4.37Кх16	ОЗУ
22	7000	8.48 Кх 8	ОЗУ
23	8000	16.65Кх8	ОЗУ
24	9000	16.345Кх8	ОЗУ
25	АООО	1.57Кх8	ОЗУ
26	ВООО	2.7Кх8	ПЗУ
27	СООО	4.95Кх16	ПЗУ
28	D000	8.85Кх16	ПЗУ
29	Е000	16.35Кх 16	ПЗУ
30	F000	2.45Кх8	ПЗУ
Таблица ШО. Варианты задачи 1 к главе 5
Вариант	Номер схемы	Начальные значения на счетчиках (в десятичном выражении)		Последовательность кодов abed на входе схемы (в десятичном выражении)
		С71	СП	
1	1	1	7	0.1.2.3.4.5.6.7.8.9.10.11.12
2	2	2	6	0.1,2.3,4.5,6.7.8.9.10.11.12.13.14,1
3	3	3	5	0,1,2.3.4,5,6,7.8,9.10.11.12,13,14.1
4	4	4	4	0.1.2.3.4.5.6.7.8.9.10.11.12.13.14.1
5	5	5	3	0.1.2.3.4.5.6.7,8.9.10.11.12.13,14.1
6	1	6	7	3.4.5.6.7.8.9.10.11.12.13.14.15.2.1
7	2	7	1	3.4.5.6.7.8.9.10.11.12.13.14.15.2.1
8	3	1	1	3.4.5.6.7.8.9.10.11.12.13.14.15.2.1
9	4	2	1	3.4.5.6.7.8.9.10.11.12.13.14.15.2.1
10	5	3	2	3.4.5.6.7.8.9.10.11.12.13.14.15.2.1
11	1	4	2	10.11.12.13.14.15.9.8.7.6,5,4.3.2.1
12	2	5	2	10.11.12.13.14.15.9.8.7.6.5.4.3.2.1
13	3	6	2	10.11.12.13.14.15.9.8.7.6.5.4,3.2.1
14	4	7	4	10.11.12.13.14.15.9.8.7.6.5.4,3.2.1
15	5	7	3	10.11.12.13.14.15.9.8.7.6.5.4.3.2.1
16	1	1	3	3.5.7.9.2.4.6.8.10.11.12.13,14.15.0
17	2	2	4	3.5.7.9.2.4.6.8.10.11.12.13.14,15.0
18	3	3	4	3.5.7.9.2.4.6.8.10.11.12.13.14.15.0
19	4	4	4	3.5.7.9.2.4.6.8,10.11.12.13.14.15,0
20	5	5	4	3.5.7.9.2.4.6.8.10.11.12.13.14.15.0
Таблица ПИ. Варианты для задачи 2 к главе 5
№ вар	Соединение входов DC			Соединение входов счетчика СТ		Начальное состояние счетчика СТ	Последовательность кодов abc в десятичном представлении
	4	2	1	R	С		
1	с	b	а	«0»+« 1»	« 2 »+« 5 »+« 6 »+« 7 »	14	2,3,7,6,5,1,0,6,5,4
2	а	b	с	«0»+« 1»	« 2 »+« 3 »+« 6 »+« 7 »	12	2,3,7,6,5,1,0,6,5,4
3	b	а	с	«0»+« 1»	«2»+«6»+«4»+«7»	13	2,3,7,6,5,1,0,6,5,4
4	с	а	b	«0»+« 1»	« 2 »+« 3 »+« 6 »+« 4 »	11	2,3,7,6,53,0,6,5,4
5	а	с	b	«0»+«1»	« 2 »+« 5 »+« 3 »+« 4 »	15	2,3,7,6,53,0,6,5,4
6	b	с	а	«0»+«1»	« 2 »+« 5 »+« 3 »+« 7 »	6	2,3,7,6,53,0,6,5,4
7	с	b	а	«2»+«1»	«0»+«5 »+«6»+«7»	7	03,3,4,2,6,7,1,0,5
8	а	b	с	«2»+«1»	« 0 »+« 3 »+« 6 »+« 7 »	1	03,3,4,2,6,7,1,0,5
9	b	а	с	«2»+«1»	«0»+«6»+«4»+«7 »	2	03,3,4,2,6,7,1,0,5
10	с	а	b	«2»+«1»	« 0 »+« 3 »+« 6 »+« 4 »	3	0,1,3,4,2,6,7,1,0,5
11	а	с	b	«2»+« 1»	« 0 »+« 5 »+« 3 »+« 4 »	4	03,3,4,2,6,7,1,0,5
12	b	с	а	«2»+« 1»	« 0 »+« 5 »+« 3 »+« 7 »	5	03,3,4,2,6,7,1,0,5
13	с	b	а	«2»+«3»	«0»+«5 »+«6»+« 7 »	6	73,0,4,2,3,7,6,0,5
14	а	b	с	«2»+«3»	«0»+« 1 »+«6»+«7»	7	73,0,4,2,3,7,6,0,5
15	b	а	с	«2»+«3»	« 0 »+« 6 »+« 4 »+« 7 »	8	73,0,4,2,3,7,6,0,5
16	с	а	b	«2»+«3»	«0»+« 1 »+«6»+«4»	9	7,1,0,4,2,3,7,6,0,5z
17	а	с	b	«2»+«3»	«0»+«5»+« 1 »+«4»	10	73,0,4,2,3,7,6,0,5
18	b	с	а	«2»+«3»	«0»+«5»+« 1»+«7»	11	73,0,4,2,3,7,6,0,5
19	с	b	а	«5»+«4»	«0»+« 1 »+«6»+«7»	12	63,5,4,2,3,7,6,0,5
20	а	b	с	«5»+«4»	«0»+« 2»+«6»+« 7 »	13	63,5,4,2,3,7,6,0,5
21	b	а	с	«5»+«4»	« 0 »+« 6 »+« 3 »+« 7 »	14	63,5,4,2,3,7,6,0,5
22	с	а	b	«5»+«4»	«0»+« 1 >>+ «6»+ «3»	15	63,5,4,2,3,7,6,0,5
23	а	с	b	«5»+«4»	«0»+«5»+« 1 »+«3»	1	63,5,4,2,3,7,6,0,5
Приложения
Таблица П12. Варианты для задачи 3 к главе 5
№ вар	Соединение входов DC				Соединение входов счетчика с выходами дешифратора		Начальное значение СТ (в десятичном коде)	Последовательность на входе схемы (в десятичном выражении)
	8	4	2	1	R	С		
1	а	b	d	е	*0»+«3»+«6»	«4»+«9»+« 10»+« 11»+«15»	15	1,22,8,30, 12,23,17,28, 18,3, 19
2	а	b	с	d	« 0 »+«4 »+« 7 »	«1»+«2»+«10»+«11»+«15»	14	1,22,8,31, 12, 2, 17, 28, 18, 3, 10
3	d	а	b	с	«0»+«5»+«6»	«2»+«3»+« 10»+« 11»+«15»	13	1,22,8,31,6, 23, 17, 28, 18,3, 10
4	b	с	d	а	«0»+« 1 »+«2»	«4»+«5»+« 12»+« 11»+«15»	12	1,22,8,4, 12, 23, 17,28, 18,3, 10
5	d	с	b	а	«0 »+« 3 »+«4»	«5»+« 14»+« 10»+« 11»+«15»	И	1,4,8,31, 12, 23, 17, 28, 18, 3, 10
6	а	d	с	b	«0»+«4»+« 5 »	«6»+« 1 »+«2»+« 11»+«15»	10	1,22,8,31, 12, 23, 17, 2, 18, 3, 10
7	b	а	d	с	«0 »+«7 »+« 6»	«4»+«9»+«3»+«2»+« 15»	9	10,3,8,1, 12, 13,27,28, 19,4, 12
8	с	b	а	d	« 0 »+« 3 »+« 6 »	«4»+«9»+« 10»+« 11»+«15»	8	10,3,8,1, 12, 13, 27, 28, 19,4, 12
9	а	с	d	b	«0 »+«4 »+« 7 »	«1»+«2»+« 10»+« 11»+«15»	7	10,3,8,1, 12, 13, 27, 28, 19,4, 12
10	b	а	с	d	«0»+«5»+«6»	«2»+«3»+« 10»+« 11»+«15»	6	10,3,8,1, 12, 13, 27, 28, 19,4, 12
И	d	b	а	с	«0»+« 1 »+«2»	«4»+«5»+« 12»+« 11»+«15»	5	10,3,8,1, 12, 13, 27, 28, 19,4, 12
12	е	d	b	а	<<0»+« 3 »+«4»	«5»+« 14»+« 10»+« 11»+«15»	4	10,3,8,1, 12, 13,27,28, 19,4, 12
13	а	е	b	d	«0»+«4»+«5»	«6»+« 1 »+«2»+ «11»+«15»	3	10,3,8,1, 12, 13, 27, 28, 19,4, 12
14	d	а	е	b	«0»+«7»+«6»	«4»+«9»+«3»+«2»+« 15»	2	10,2,8,1, 12, 13, 27, 28, 19,4, 22
15	d	b	а	е	«0»+«3»+«6»	«4»+«9»+« 10»+« 11»+«15»	1	10,2,8,1, 12, 13, 27, 28, 19,4, 22
16	с	b	d	а	<0»+«4»+«7»	«1 »+«2»+« 10»+« 11»+«15»	15	10,2,8.1, 12, 13, 27, 28, 19,4, 22
17	d	е	а	b	«0»+« 5 »+«6»	«2»+«3»+« 10»+« 11»+«15»	14	10,2,8,1, 12, 13, 27, 28, 19,4, 22
18	b	d	е	а	«0»+« 1 »+«2»	«4»+«5»+« 12»+« 11»+«15»	13	10,2,8,1, 12, 13,27, 28, 19, 4, 22
19	а	b	d	е	«0»+« 3 »+«4»	«5»+« 14»+« 10»+« 11»+«15»	12	10,2,8,1, 12, 13,27, 28, 19,4, 22
20	с	а	b	d	«0 »+«4»+«5 »	«6»+« 1 »+«2»+« 11»+«15»	11	10,2,8,1, 12, 13, 27, 28, 19,4, 22
21	а	d	b	с	«0»+«7»+«6»	«4»+«9»+«3»+«2»+« 15»	10	30,2,8,1, 12, 13, 27, 28, 19,4, 2
22	с	а	d	b	«0»+« 3 »+«6»	«4»+«9»+« 10»+« 11»+«15»	9	30,2.8,1, 12, 13, 27, 28. 19,4, 2
23	а	с	d	b	«0»+« 1 »+«2»	«4»+«5»+« 12»+« 11»+«15»	14	20,2,18,1,21, 13, 25, 29, 19, 5, 3
24	с	d	b	а	«0 »+«3 »+«4»	«5»+« 14» 4-«10»+« 11 »+«15»	13	20,2,18,1,21, 13,25,29, 19,5,3
25	d	b	а	с	«0»+*4»+«5»	«6»+« 1 »+«2»+« 11»+«15»	12	20,2,18,1, 21, 13, 25, 29, 19, 5, 3
Таблица П13. Варианты задачи 4 к главе 5
№ вар	Подключение MSI			Подключение MS2					Подключение СТ		Начальное значение счетчика (в десятич- ном коде)	Последовательность входных кодов abed (в десятичном выражении)
	Входы адреса		Входы данных	Входы адреса				Входы данных	R	C		
	А1	>10	£>3,Z>2,Z>1,ZX) в дес коде	АЗ	А2	Al	>10	Информация на D15-ZX) в				
1	d	а	12	d	b	с	а	5АЗЗН	MS2	MSI	15	2,4,1,9,10,15,6,3,13,14
2	а	b	11	d	а	b	с	4В49Н	MS2	MSI	14	2,4,1,9,10,15,6,3,13,14
3	b	а	10	с	d	а	b	289FH	MSI	MS2	13	2,4,1,9,10,15,6,3,13,14
4	b	с	9	b	с	d	а	45D2H	MS2	MSI	12	2,4,1,9,10,15,6,3,13,14
5	с	b	8	а	с	b	d	Е834Н	MSI	MS2	11	12,14,5,9,10,15,6,3,13,4
6	с	d	7	d	а	с	b	47D3H	MS2	MSI	10	12,14,5,9,10,15,6,3,13,4
7	d	с	6	b	d	а	с	5204Н	MSI	MS2	9	12,14,5,9,10,15,6,3,13,4
8	а	d	5	с	b	d	а	793FH	MS2	MSI	8	12,14,5,9,10,15,6,3,13,4
9	а	с	4	а	b	с	d	D4ABH	MSI	MS2	7	12,8,5,9,10,15,6,7,13,4
10	с	а	3	d	а	b	с	СВЕЛИ	MS2	MSI	6	0,15,6,3,13,14,12,14,5,9
11	b	d	2	с	d	а	b	56DBH	MSI	MS2	5	0,15,6,3,13,14,12,14,5,9
12	d	b	1	b	с	d	а	568DH	MS2	MS]	4	0,15,6,3,13,14,12,14,5,9
13	d	а	13	а	с	b	d	EDBAH	MSI	MS2	3	1,15,6,3,10,11,12,14,5,9
14	а	b	14	d	а	с	b	89АСН	MS2	MSI	2	1,15,6,3,10,11,12,14,5,9
15	b	а	12	b	d	а	с	67DBH	MSI	MS2	1	1,15,6,3,10,11,12,14,5,9
16	b	с	11	с	b	d	а	568СН	MS2	MSI	15	1,15,6,3,10,11,12,14,5,9
17	с	b	10	а	b	с	d	34FAH	MSI	MS2	14	1,15,6,3,10,11,12,14,5,9
18	с	d	9	d	а	b	с	68D3H	MS2	MSI	13	1,15,6,3,10,11,12,14,5,9
19	d	с	8	с	d	а	b	56D7H	MSI	MS2	12	1,15,6,3,10,11,12,14,5,9
Таблица П14. Варианты задачи 5 к главе 5
№ вар	Подключение MS			Входы DC			Подключение входов				Подключение входов SM								Начальные значения	
	Ад	эес	Данные				СП		CT2		К выходам СТ				К выходам CT2					
	А1	ДО	£>3-/90	4	2	1	С	R	c	R	AS	Д4	A2	Al	BS	BA	Bl	Bl	CT1	CT2
1	d	а	14	а	d	с	MS	0,2	4,5,6	abc	0	94,	92,	Qi,	1	94;	Q2?	91.	7	2
2	а	b	13	а	b	с	MS	0,3	2,5,6	abd	0	Q4i	Q2,	QI,	0	943	92.	91.	6	3
3	b	а	12	с	а	b	MS	0,4	1,5,7	abc	0	Q4!	Q2>	QI,	1	Q4a	Q2,	Q’a	5	4
4	b	с	11	b	с	а	MS	0,5	1,2,7	abc	1	Q4i	Q2i	QI,	0	94.	92з	91.	4	5
5	с	b	10	а	с	b	MS	0,6	2,3,7	abc	1	Q4!	02,	Qi,	1	943	923	913	3	6
6	с	d	9	b	а	с	MS	0,7	2,4,6	abd	Q4i	0	Q2,	QI,	Q4?	0	92з	913	2	7
7	d	с	8	с	b	а	MS	0,1	2,3,5	acd	Q4i	0	Q2,	91.	943	0	92.	91.	1	6
8	а	d	7	а	d	с	MS	1,2	0,4,6	abc	Q4,	i	Q2,	Qi,	Q4,	1	92.	Qi,	7	7
9	а	с	6	а	b	с	MS	1,3	0,2,7	abc	Q4i	i	Q2|	91,	Q4.	1	92з	91.	6	6
10	с	а	5	с	а	b	MS	1,4	0,2,3	abc	Q4,	Q2,	0	91.	Q4?	92a	0	91.	5	7
11	b	d	4	b	с	а	MS	1,5	0,2,4	abc	94,	92i	0	91.	94з	923	0	91.	4	7
12	d	b	3	а	с	b	MS	1,6	0,2,7	acd	Q4,	Q2,	1	91)	Q4?	92,	1	91.	3	6
13	d	а	2	b	а	с	MS	1,7	0,4,6	acd	94,	Q2|	1	91.	943	92з	1	91.	2	5
14	а	b	1	с	b	а	MS	1,2	0,3,7	acd	Q4i	Q2|	QI,	0	943	92.	Qi.	0	1	4
15	b	а	14	а	d	с	MS	2,3	0,1,5	acd	Q4,	Q2|	Q1!	0	943	92з	Qi,	0	7	3
16	b	с	13	а	b	с	MS	2,4	0,1,6	acd	Q4i	Q2|	Q1!	i	943	92з	913	1	6	2
17	с	b	12	с	а	b	MS	2,5	0,4,7	acd	Q4i	Q2|	QI,	i	943	92з	91.	1	5	1
18	с	d	11	b	с	а	MS	2,6	0,1,3	acd	0	Q4i	Q2|	91)	0	943	92з	913	4	7
19	d	с	10	а	с	b	MS	2,7	0,1,4	bed	0	Q4i	Q2,	91.	i	943	92.	91.	3	6
20	а	d	9	b	а	с	4,5,6	MS	0,2	bed	i	Q4i	Q2,	91.	0	Q4,	<?2S	91.	2	5
21	а	с	8	с	b	а	2,5,6	MS	0,3	bed	i	Q4i	Q2,	91.	1	94.	92.	91.	1	4
22	с	а	7	а	d	с	1,5,7	MS	0,4	bed	Q4i	0	Q2,	91,	94a	0	92з	9U	7	3
23	с	d	14	а	d	с	0,2,3	MS	1,4	abc	Q4,	Q2|	1	91)	94a	92з	1	91.	7	
24	d	с	13	а	b	с	0,2,4	MS	1,5	abc	Q4|	Q2.	Qi,	0	Q4?	92з	91.	0	6	2
25	а	d	12	с	а	b	0,2,7	MS	1,6	abc	94,	Q2,	Qi,	0	94з	92з	91з	0	5	1
26	а	с	11	b	с	а	0,4,6	MS	1,7	abc	Q4i	Q2,	QI,	i	943	92з	91з	1	4	2
27	с	а	10	а	с	b	0,3,7	MS	1,2	abc	Q4i	Q2|	Qi,	i	94n	92з	Qid	1	3	7
28	а	d	12	с	а	b	0,2,7	MS	1,6	bed	Q4i	Q2.	Qi.	0	943	02,	91з	0	5	1
29	а	с	И	b	с	а	0,4,6	MS	1,7	bed	_Q£j	_Q2,	....QU...	1	94,	. Q2.	QU	1	4	2
124
Приложения
Таблица П15. Последовательность кодов на входах abed
в десятичном выражении в задаче 5 к главе 5
№ варианта		№ варианта	
1	0, 1,2, 3,5,7, 10, 12, 13,9	16	2, 4, 7, 9, 10,5,6, 3, 13
2	0, 1,2, 3,5, 7, 10, 12, 13,9	17	2, 4, 7, 9, 10,5,6,3, 13
3	2, 4, 7, 9, 10,5,6,3, 13, 14	18	12, 14, 5, 9, 10, 15, 6,3, 13,4
4	2,4, 7,9, 10,5,6,3, 13, 14	19	12, 14, 5, 9, 10, 15,6,3, 13,4
5	2,4, 7,9, 10,5,6,3, 13, 14	20	12, 14, 5,9, 10, 15,6,3, 13,4
6	2,4, 7,9, 10,5,6,3, 13, 14	21	0, 15,6,3, 13, 14, 12, 14,5,9
7	2,4, 7,9, 10,5,6,3, 13, 14	22	0, 15, 6,3, 13, 14, 12, 14,5,9
8	10, 15,6,3, 13, 14, 12,5,9	23	1, 15,6,3, 10, 11, 12, 14,5,9
9	10, 15,6,3, 13, 14, 12,5,9	24	1, 15,6,3, 10, 11, 12, 14,5,9
10	10, 15, 6,3, 13, 14, 12,5,9	25	10, 15,6,3, 13, 14, 12,5,9
И	10, 15, 6,3, 13, 14, 12,5,9	26	10, 15,6,3, 13, 14, 12,5,9
12	1, 15,6,3, 10, 11, 12, 14,8	27	10, 15,6,3, 13, 14, 12,5,9
13	1, 15,6,3, 10, 11, 12, 14,8	28	0, 1,2, 3,5,7, 10, 12, 13,9
14	1, 15,6, 3, 10, 11, 12, 14, 8	29	0, 1,2, 3,5,7, 10, 12, 13,9
15	1, 15,6,3, 10, 11, 12, 14,8		
Рис. П1. Вариант 1 для задачи 2 к главе 1
Приложения
Рис. П2. Вариант 2 для задачи 2 к главе 1
Рис. ПЗ. Вариант 3 для задачи 2 к главе 1
126
Приложения
Рис. П5. Вариант 5 для задачи 2 к главе 1
Приложения
127
Рис. П7. Вариант 7 для задачи 2 к главе 1
Приложения
Рис. П8. Вариант 8 для задачи 2 к главе 1
Рис. П9. Вариант 9 для задачи 2 к главе 1
Приложения
129
Рис. П11. Вариант 11 для задачи 2 к главе 1
130
Приложения
Рис. П12. Вариант 12 для задачи 2 к главе 1
Рис. П13. Вариант 13 для задачи 2 к главе 1
Приложения
131
Рис. П14. Вариант 14 для задачи 2 к главе 1
Рис. П15. Вариант 15 для задачи 2 к главе 1
132
Приложения
Рис. П16. Схема 1 для задачи 1 к главе 3
Рис. П17. Схема 2 для задачи 1 к главе 3
Приложения
133
Рис. П18. Схема 1 для вариантов задачи 1 к главе 5
5е й
Рис. П19. Схема 2 для вариантов задачи 1 к главе 5
134
Приложения
Рис. П20. Схема 3 для вариантов задачи 1 к главе 5
Рис. П21. Схема 4 для вариантов задачи 1 к главе 5
Приложения
135
Рис. П22. Схема 5 для вариантов задачи 1 к главе 5
Рис. П23. Общий вид схемы для задачи 2 к главе 5
136
Приложения
1 2 4 8 Е	DC	0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Рис. П24. Общий вид схемы для задачи 3 к главе 5
АО А1 А2 АЗ	MS Y 2
D0 DI D2 D3 D4 D5 D6 DI DS D9 DiO D\\ DY2 D\3 ZH4 ZH5	
E	
Рис. П25. Общий вид схемы для задачи 4 к главе 5
Приложения
137
Рис. П26. Общая схема для задачи 5 к главе 5
Заявки на книги присылайте по адресу:
125319 Москва, а/я 594
Издательство «Техносфера»
e-mail: knigi@technosphera.ru
sales@technosphera.ru
факс: (495) 956 33 46
В заявке обязательно указывайте
свой почтовый адрес!
Подробная информация о книгах на сайте
http://www.technosphera.ru
Музылева Инна Васильевна
Элементная база для построения
цифровых систем управления
Компьютерная верстка — А.В. Бурага
Корректор - О.Ч. Кохановская
Дизайн книжных серий - С.Ю. Биричев
Дизайн - И.А. Куколева
Выпускающий редактор — М.В. Капранова
Ответственный за выпуск - О.А. Казанцева
Формат 84 х 108/32. Печать офсетная.
Гарнитура Ньютон
Печ.л. 4,5. Тираж 2000 экз. Зак. № 4587
Бумага офсет №1, плотность 65 г/м2 .
Издательство «Техносфера»
Москва, Лубянский пр-д, 27/1
Диапозитивы изготовлены ООО «Европолиграфик»
Отпечатано в ППП «Типография «Наука»
Академиздатцентра «Наука» РАН
121099 Москва, Шубинский пер., 6