Текст
                    COMPU TER
MECHANICS
A.B. ПОЛЯКОВ,
В.Г. ПОЛЯКОВ,
M.B. КИСЕЛЕВА
IBM-СОВМЕСТИМЫЕ
ПЕРСОНАЛЬНЫЕ КОМПЬЮТЕРЫ
И ИХ
ПЕРИФЕРИЙНЫЕ УСТРОЙСТВА:
техническое описание,
диагностика и ремонт
КНИГА 1

A.B. ПОЛЯКОВ, в.г. ПОЛЯКОВ, М.В. КИСЕЛЕВА IBM-СОВМЕСТИМЫЕ ПЕРСОНАЛЬНЫЕ КОМПЬЮТЕРЫ И ИХ ПЕРИФЕРИЙНЫЕ УСТРОЙСТВА: техническое описание, диагностика и ремонт КНИГА 1 Москва 1993
Поляков А.В., Поляков В.Г., Киселева М.В. IBM-совместимые персональные компьютеры и их периферийные устройства/ техническое описание, диагностика и ремонт. Книга 1. Москва 1993г. 96 стр. t Настоящее издание освещает вопросы аппаратной организации ЕВМ-совместимых персональных ком- пьютеров и включает в себя серию книг, в которых детально рассматриваются наиболее характерные вопросы схемотехники персональных компьютеров, периферийных устройств, их диагностики и ремонта. Отдельными брошюрами выпускаются приложения, содержащие подборки принципиальных схем описы- ваемых в издании устройств, что дает возможность анализа схем в сопоставлении с техническим описанием. Издание предполагает выпуск материалов по следующим тематикам: системные платы персональных компьютеров типа XT и АТ, видеосистемы, дисковые системы, стандартные устройства ввода/вывода информации (клавиатура, "мышь", последовательный и параллельный порты, принтер, игровой порт), блоки питания, диагностика и ремонт персональных компьютеров. Выход последующих книг данного издания планируется с интервалами в 3-4 месяца. Материалы издания предназначены широкому кругу специалистов, занимающихся эксплуатацией, ремонтом и проектированием аппаратных средств компьютерной техники. Авторы выражают глубокую признательность: коллективу АО "Звезды и С" за содействие в подго- товке данного издания; Гуровой В.Г. за выполнение работ по набору, редактированию текстового материала и подготовку оригинал-макета; Тимошенко Д.Г., Корнилову А.А., Павлову О.В. и Крыловой Т. за подготовку чертежей. Работы по переводу зарубежной технической документации проделал Крылов М.М. Неоценимый вклад в подготовку издания внес Громов А. А. - его советы, консультации и предоставленные материалы помогли повысить качество данного издания. Искренней благодарности заслуживает корректура издания Михайловым А. А. и его помощь в осуществлении данного проекта на всех его этапах, а также советы, замечания и помощь в подборе материалов.преподавателей курса "Техобслуживание и ремонт ПЭВМ IBM PC ХТ/АТ' в Учебном Центре СП "Диалог": Стародубцева В.Н., Гореликова С.Х., ЖутаеваМ.В., Хмелинина О.М., Шевцова ДА., Зайцева А.М., Левкина Г.Н. и др: Авторы благодарны руководству и сотрудникам фирмы "Computer Mechanics" за своевременную под- держку их начинания. Фирмой ИКС-ПРЕСС принимаются заявки аций и частных лиц на оптовые и розничные поставки серии книг "ШМ-совместпмые персональные компьютеры и их. периферийные устройства; техническое описание, диаг- ностика и ремонт", Сквдкив зависимости от объемов поставки. Возможна пересылка книг почтой на территории России, Прияимаитгся заявки на размещение рекламы в указанном издании. Рассмотрим другие вопросы взаимовыгодного сотрудничества в области ком- . пьютерных технологий. Тел. для справок <Ф95) 433-31 -03 (с 19 до 22 ч.> "COMPUTER MECHANICS" Издательство „РАНКО-пресс" "ИКС-ПРЕСС" ISBN 5-87482-009-4 © Поляков А.В., Поляков В.Г., Киселева М.В., Москва, 1993 Исключительное авторское право на издание принадлежит Полякову А.В. © При перепечатке ссылка на авторов ОБЯЗАТЕЛЬНА
3 Предисловие к изданию Количество находящихся в эксплуатации IBM-совместимых персональных компьютеров (ПК) постоянно увеличивается, чего нельзя сказать о разнообра- зии, качестве и объеме специализированной технической литературы, посвящен- ной схемотехнике ПК этого типа. Дефицит такого рода литературы, а также профессиональной технической документации, объясняется тем, что фирмы-производители ПК практически не открывают свои технические решения широкому кругу пользователей. Предла- гая фирменное сопровождение своей техники они держат под своим контролем ее техническое обслуживание и модернизацию. Однако, по сложившейся практике, отечественные пользователи привыкли полагаться в техническом обслужива- нии ПК на свой собственный персонал или на услуги отечественных ремонтных фирм. Кроме того, большое разнообразие конкретных схемных решений 1ВМ-со- . вместимых ПК, выпускаемых сотнями фирм во всем мире также затрудняет по- иск необходимой информации. Существующая документация часто представле- на в несистематезированном виде, а поверхностный и, часто, технически негра- мотный перевод завершает нерадостную картину. Задачей данного издания яв- ляется попытка восполнить указанный пробел. Идея издания появилась отнюдь не на "пустом месте4. Его автор является преподавателем Учебного Центра СП 44Диалог , одним из первых в стране орга- низававшего курсы ремонта и технического обслуживания IBM-совместимых ПК. Опыт преподавания и богатый технический материал, накопленный за не- сколько лет проведения курсов, безусловно помогли автору повысить качество издания. Материал отличается последовательностью изложения. Заслуживает одоб- рения выбор для описания конкретных принципиальных схем наиболее распрост- раненных моделей устройств ПК. При этом большое внимание уделено общим принципам построения IBM-совместимых ПК. Особенно подробно описана рабо- та тех узлов и устройств, анализ функционирования которых вызывает за- труднения даже у профессиональных специалистов по ремонту ПК. Предлагаемое издание может быть использовано как для самостоятельного изучения основных принципов функционирования и схемотехники IBM-совмести- мых ПК, так и для более детального анализа работы схем при диагностике неис- правных узлов ПК. Хочется пожелать автору скорейшего выпуска всех запланированных книг из- дания. А.А. Михайлов, М.В. Жутаев, преподаватели Центра Обучения СП "Диалог"
4 От автора Эта книга положила начало изданию ”1ВМ-совместимые персональные компью- теры и их периферийные устройства: техническое описание, диагностика и ре- монт”. Издание включает в себя серию книг, в которых детально рассматриваются наиболее характерные вопросы схемотехники персональных компьютеров, перифе- рийных устройств, их диагностики и ремонта. Отдельными брошюрами выпускают- ся приложения, содержание подборки принципиальных схем описываемых в изда- нии устройств персональных компьютеров типа XT и АТ. Это дает возможность анализировать принципиальные схемы, сопоставляя их с техническим описанием. В данной книге представлены первые четыре главы Части 1 издания, где приве- дено техническое описание наиболее распространенных системных плат персо- нальных компьютеров класса PC/XT. В первых двух главах описана системная плата компьютера PC/XT фирмы IBM - базовой модели компьютеров данного класса. Именно с этой модели для начинающих специалистов по техническому об- служиванию и ремонту автор рекомендует знакомство с функционированием IBM- совместимых? компьютеров. В Главах 3 и 4 представлены более поздние усовершен- ствованные варианты системных плат PC/XT. Продолжением первой части является Глава 5, где представлено описание сис- темной платы UMC-XT - одной из последних моделей компьютеров класса PC/XT. Ее описание вошло в Книгу 2 данного издания. Принципиальные схемы системных плат персональных компьютеров класса PC/XT представлены в Прило- жениях 1 и 2. Данное издание предполагает выпуск следующих частей: Часть 1. Системные платы персональных компьютеров класса PC/XT; Часть 2. Системные платы персональных компьютеров класса PC/AT; Часть 3. Видеосистемы; Часть 4. Дисковые системы; Часть 5. Стандартные устройства ввода/вывода информации: клавиатура, "мышь", последовательный и параллельный порты, принтер, игровой порт; Часть 6. Блоки питания компьютеров, мониторов, принтеров; Часть 7. Диагностика и ремонт персональных компьютеров. Выход последующих книг данного издания планируется с интервалами в 2-3 месяца. Условия заказа предложены в рекламе фирмы "IPM House, Ltd.". Автор выражает глубокую признательность: коллетиву АО "Звезды и С" за со- действие в подготовке данного издания; Гуровой В.Г. за выполнение работ по набо- ру и редактированию текстового материала; Тимошенко Д.Г. и Корнилову А.А. за подготовку чертежей. При переводе зарубежной технической документации боль- шую работу проделал Крылов М.М. Неоценимый вклад в подготовку издания внес Громов А.А. - его Советы, консультации и предоставленные материалы помогли по- высить качество данного издания. Искренней благодарности заслуживает коррек- тура издания Михайловым А.А. и Поляковой М.В., а также советы, замечания и помощь в подборе материалов преподавателей курса "Техобслуживание и ремонт ПЭВМ IBM PC ХТ/АТ" в Учебном центре СП "Диалог": Стародубцева В.Н., Горе- ликова С.Х., Жутаева М.В., Хмелинияа О.М., Шевцова Д.А., Левкина Г.Н. и др.
Часть I. СИСТЕМНЫЕ ПЛАТЫ ПЕРСОНАЛЬНЫХ КОМПЬЮТЕРОВ КЛАССА PC/XT Введение Представленные в первой части издания схемы, являют собой пример наиболее характерного построения персональных компьютеров класса PC/XT. Первые компьютеры класса PC/XT построены на микропроцессорном комплек- те фирмы INTEL. Данный комплект имеет практически все аналоги отечественно- го производства. Это облегчает ремонт, а также проектирование персональных компьютеров данного класса. Первые две главы посвящены описанию системной платы компьютера фирмы IBM - базовой модели компьютеров данного класса. Разобравшись в архитектуре ее построения, читатель будет ближе к пониманию принципов работы всего класса компьютеров PC/XT. Это, безусловно, поможет разобраться и в принципах функ- ционирования компьютеров класса PC/AT, поскольку основы построения послед- них во многом повторяют построение первых. В Главе 1, рассматривающей архитектуру системной платы компьютера IBM PC XT на уровне структурной схемы, дается описание основных узлов и принципов их взаимодействия между собой. Архитектура различных моделей компьютеров ли- нии PC/XT в целом довольно схожа, а описание структурной схемы базовой моде- ли позволяет понять основные принципы функционирования компьютеров данного класса. В Главе 2 представлено описание принципиальной схемы IBM PC XT. Здесь до- вольно подробно изложена логика формирования практически всех сигналов систе- мы в динамике взаимодействия узлов компьютера. Представлены временные диаг- раммы различных циклов шины с их подробным описанием. При описании других моделей компьютеров данного класса основное место уделено их отличительным особенностям от схемы компьютера фирмы IBM. Глава 5 первой части представляет системную плату UMC-XT, в построении которой принимает участие интегральная схема UM82C088. Кроме микропроцессора, сопроцессора, микросхем ОЗУ и ПЗУ, в ней сосредоточены практически все составляющие системы. Эта глава не вошла в Книгу 1 издания. Следующая книга начинается именно с Главы 5 первой части. В Приложении А приведено описание сигналов на контактах разъемов систем- ной шины ’ (эти сигналы стандартны для всего класса персональных компьютеров PC/XT). Кроме того, здесь же имеется краткое описание других сигналов системы. Эта справочная информация призвана напомнить читателю при рассмотрении схем назначение основных сигналов. В Приложении В имеется достаточно подробное описание выводов каждой из микросхем, представляющих основу построения схемы. Это дает возможность пол- нее ознакомиться с функционированием тех или иных узлов представленных схем, а также адаптировать описания предлагаемых схем со схемами своих компьютеров, которые могут от первых несколько отличаться. Кроме того, это может оказать оп- ределенную помощь при проектировании компьютерной техники. В Приложении С представлен перечень отечественных аналогов используемых в приведенных схемах микросхем, что, на взгляд автора, может помочь в ремонте персональных компьютеров, а также полнее проанализировать их работу. Несколько слов по поводу условных обозначений, применяемых на схемах. Ря- дом с сигналами, переходящими с листа на лист принципиальной схемы, обозначе- ниями Pl, Р2, РЗ... (SHI, SH2, SH3 ...) показано с какого именно или на какой пе- реходят сигналы. Ниже приведены примеры обозначений активных низкими уров- нями сигналов, которые могут встретиться в различных схемах: ’’/LOCK”, ' ”LOCK\", ’’-LOCK” ’’LOCK-’’, "#LOCK”, ’’LOCK#’’, "LOCK". Некоторые выводы элементов могут быть обозначены буквами NC ("No-Connection”). Это означает, что эти выводы не подключены.
6 Глава 1. СТРУКТУРНАЯ СХЕМА СИСТЕМНОЙ ПЛАТЫ IBM PC XT Структурная схема системной платы компьютера IBM PC XT представлена ria рис. 1.1. Система имеет шинную архитектуру; ниже приведено описание шин. По процессорной локальной шине (на структурной схеме "Local Address, Data, Status and Control Bus") микропроцессор взаимодействует с контроллером шины и его периферией. Обычно сигналы на этой шине не имеют дополнительных обозна- чений. Системная шина адреса/данных/управления обозначена на структурной схеме "System Address, Data, Control Bus". Она осуществляет взаимосвязь между другими шинами компьютера, а также взаимодействие системы с внешними устройствами. Перед сигналами системной шины на принципиальных схемах могут стоять буквы S или В. В описываемой схеме эти обозначения не применяются. По внешней шине адреса/данных/управления ("External Address, Data, Control Bus") микропроцессор взаимодействует с некоторыми контроллерами, микросхема- ми ПЗУ и отдельной периферией. Сигналы внешней шины могут быть обозначены буквой X перед ними. Шина памяти, сигналы которой, как правило, обозначены буквой М, соединяет элементы устройства управления доступом к памяти с микросхемами оперативного запоминающего устройства. В компьютерах PC/AT могут применяться такие же обозначения сигналов на шинах. В основе архитектуры данной модели компьютера - микропроцессорный комп- лект, включающий в себя микропроцессор 8088, сопроцессор 8087, контроллер ши- ны 8288, синхрогенератор 8284А, контроллер прерываний 8259А, контроллер пря- мого доступа к памяти 8237А-5, программируемый периферийный интерфейс 8255А-5, интервальный таймер 8253-5. Следует отметить, что узлы структурной схемы могут представлять собой не только отдельные микросхемы, а включать в себя целый ряд различных элементов. 1-1- Синхрогенератор 8284А Микропроцессор 8088 и многие другие элементы системы тактируются сигналами системного синхрогенератора 8284А (на структурной схеме обозначен "Clock Gener- ator"). Частотные последовательности формируются с использованием кварца, под- ключенного к синхрогенератору и имеющего собственную частоту 14.318 МГц. Микросхема синхрогенератора 8284А делит на три исходную частоту, чтобы получить сигнал системной синхронизации CLK частотой 4.77 МГц, необходимый для работы микропроцессора. Кроме того, синхрогенератор используется в форми- ровании частотного сигнала PCLK. Частота этого сигнала соответствует половине частоты сигнала системной синхронизации CLK. Сигнал PCLK. частота которого предварительно делится на два, в данной схеме используется для тактирования счетчиков таймера 8253-5. Частота 14.318 МГц также делится на четыре для получения сигнала частотой 3.58 МГц, требуемого при подключении к компьютеру цветного телевизионного приемника (для этой цели служит переменный конденсатор, с помощью которого можно регулировать частоту системной синхронизации). Синхрогенератор используется в выработке также сигнала готовности READY для микропроцессора и сигнала сброса устройств RESET, осуществляя синхрониза- цию сигналов CLK, READY и RESET. В формировании сигнала READY принимают участие сигналы ожидания WAIT, поступающие на синхрогенератор из логики ожидания. Сигнал RESET формируется входным сигналом PWR_GOOD, поступаю- щим на синхрогенератор с блока питания после включения компьютера или нажатия кнопки сброса "RESET", расположенной на передней панели компь- ютера.
Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT 7 1.2. Микропроцессор 8088 В схеме в качестве центрального узла используется микропроцессор 8088 ('’Processor”). Он выставляет 20-разрядный адрес А0...А19, а по 8-разрядной шине данных D0...D7 обменивается с внешней средой. Размер адресного пространства, таким образом, составляет 1 Мбайт. Распределение адресного пространства памяти представлено в таблице 1.1. Таблица 1.1 Карта адресного пространства памяти Начальный адрес Функция десятичный шестнадцатиричный (Hex) ок 00000 256-640К . Оперативная память на системной плате 1 16К 04000 32К 08000 1 48К ОСООО * . * * # * * 576К 90000 592К 94000 608К 98000 624К 9С000 640К А0000 Видеопамять EGA 656К А4000 672К А8000 688К AC000 704К ВОООО Видеопамять MDA или EGA 736К В8000 Видеопамять CGA;sMDA или EGA 752К ВСООО Резерв 768 К соооо BIOS EGA 784К С6000 Резерв 800К С8000 BIOS адаптера НМД 816К ссооо Резерв (В1О5ы некоторых адаптеров) 832К D0000 848К D4000 * * * ф 944К EC000 960К F0000 64К Системный BIOS X 976К F4000 992К F8000 1008К FC000 .Первые 8 разрядов А0...А7 адреса и все 8 разрядов данных имеют одни и те же контакты и мультиплексированы между собой (первым микропроцессор выставля- ет адрес, затем идет обмен данными). Для управления системой микропроцессор инициирует цикл шины. Тип цикла шины определяется сигналами состояния S0-...S2-, которые поступают с микропро- цессора в контроллер шины 8288 (см. таблицу 1.2):
8 Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT РСК 14.31818 MHz Power Good 8284A Clock Generator Ready Clock Reset B08 CARD SELECTED ---- 20—Bit Address Bus fl-Bit Data Bus
Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT 9 Рис. 1.1
10 Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT Таблица 1.2 Типы инициируемых циклов шины Сигналы Инициируемый цикл шины S2- SI- so- 0 0 0 подтверждение прерывания 0 0 1 считывание из устройства ввода/вывода i о г 0 запись в устройство ввода/вывода i 0 1 1 останов 1 0 0 выборка команды из памяти 1 0 1 считывание из памяти 1 1 0 запись в память 1 1 1 пассивный Цикл шины представляет собой последовательность действий, в течение кото- рых микропроцессор выставляет адрес ячейки памяти или порта ввода/вывода; за- тем контроллер шины 8288, декодируя сигналы состояния, поступающие с микро- процессора, формирует сигналы записи или считывания и управления шинными формирователями, а микропроцессор помещает данные на шину при выводе или читает данные с шины при вводе. По окрнчании цикла снимаются сигналы управ- ления, а устройство, которое обменивалось данными с микропроцессором, зафик- сировав записанные данные или сняв данные, считанные микропроцессором с ши- ны, отключается от канала. Тактовая частота работы микропроцессора равна 4.77 МГц. Это определяет дли- тельность периодов частоты системной синхронизации CLK приблизительно 210 нс. Так как наименьший цикл шины равен четырем тактам системной синхрониза- ции, то обычный цикл обмена с памятью имеет длительность 840 нс. В ряде случаев внешнее устройство не успевает обмениваться данными синхрон- но с микропроцессором. Оно извещает об этом систему низким уровнем сигнала го- товности устройства ввода/вывода I/O_CH_RDY, который поступает в логику ожидания, а та, в свою очередь, воздействует сигналами ожидания WAIT соответ- ствующим образом на синхрогенератор 8284А. Синхрогенератор в этом случае вы- рабатывает сигнал READY низкого уровня для микропроцессора. По этому сигналу микропроцессор вводит в цикл шины дополнительные такты, называемые тактами ожидания. Кроме того, такт ожидания в цикл шины может вводить микропроцессор при обмене данными с портами ввода/вывода без участия сигнала READY. Времен- ные диаграммы различных циклов шины приведены и описаны в Главе 2. 1.3. Сопроцессор 8087 Система команд микропроцессора не имеет операций с плавающей точкой, что делает процесс реализации ряда сложных задач не достаточно эффективным. Ис- пользование сопроцессора 8087 ("Co-processor”), разработанною специально для совместной работы с микропроцессорами 8086/8088, позволяет значительно повы- сить вычислительную мощность системы. Сопроцессор 8087 выполняет арифметические, логарифмические и тригонометри- ческие операции с большой скоростью. Работа сопроцессора может осуществляться па- раллельно с работой микропроцессора. Параллельная работа позволяет сократить вре- мя, требуемое на эти операции, так как в то время, когда сопроцессор выполняет их, процессор может в некоторых случаях продолжать выполнение своей работы. Сопроцессор выполняет операции с семью типами данных, которые делятся на / -следующие три класса: • двоичные целые (три типа); • десятичные целые (один тип); • действительные числа (один тип).
Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT 11 Микропроцессор выставляет на адресную шину адреса команд как для себя, так и для сопроцессора. Команды считываются с шины данных одновременно микро- процессором и сопроцессором. Команды, предназначенные для сопроцессора, опре- деляются определенным кодом. Если сопроцессор встретил такую команду, то он берет на себя ее выполнение (подробнее процесс взаимодействия микропроцессора с сопроцессором рассмотрен в Главе 2). 1.4. Контроллер шины 8288 и формирователи системной шины адреса и данных Контроллер шины 8288 (’’Bus Controller”) принимает сигналы состояния, посту- пающие с микропроцессора по линиям S0-...S2-. Декодируя эти сигналы, определя- ющие тип цикла шины, контроллер шины выставляет сигналы управления па- мятью (сигнал считывания из памяти MEMR- и сигнал записи в память MEMW-) и портами ввода/вывода (сигнал считывания из порта ввода/вывода IOR- и сигнал записи в порт ввода/вывода IOW-). Кроме того, контроллер шины формирует сигналы подтверждения прерывания INTA-, поступающие на контроллер прерываний 8259А в соответствующем цикле шины. Через адресные буферы (’’System Address Buffer”) микропроцессор выстав- ляет адрес на системную шину. Адрес (не обязательно все его разряды) в бу- ферах защелкивается под управлением контроллера 8288 в первом такте цик- ла' шины. Через буфер данных (’’System Data Buffer”) микропроцессор считывает данные с системной шины при вводе или выставляет их на шину при выводе. Направлением и разрешением передачи через буфер управляет контроллер шины 8288. 1.5. Организация системы прерываний Компьютер не может функционировать без взаимодействия с внешним ми- ром. Он должен быть связан с пользователем через клавиатуру и видеодисплей, с принтером - для вывода на печать результатов, с адаптерами накопителей на гибких и жестких магнитных дисках. Каждому компьютеру необходима эффек- тивная система управления вводом/выводом для связи с внешними устройства- ми. Наиболее подходящей организацией работы является организация, при кото- рой работа микропроцессора над основной программой может прерываться на время обслуживания устройства ввода/вывода, когда устройство само потребует этого. При такой организации устройство выдает сигнал прерывания микропро- цессору, что может остановить выполнение текущих операций микропроцессора и заставить его немедленно переключиться на обслуживание устройства вво- да/вывода. Однако, для того чтобы микропроцессор мог вернуться к выполнению прерван- ных действий, должны быть выполнены соответствующие операции, а именно: микропроцессор должен сохранить значения всех регистров, флагов состояния и программного счетчика в системном стеке (стек - область памяти, предназначенная для временного хранения информации). После обработки прерывания микропро- цессор получает все необходимые данные из стека и, если нет новых запросов, про- должает выполнять прерванные операции. Микропроцессор 8088 реагирует на следующие виды прерываний: - сигнал запроса на маскируемое прерывание INTR ; - сигнал запроса на немаскируемое прерывание NMI; - сигнал сброса (начальной установки) микропроцессора RESET . Получив сигнал RESET, микропроцессор производит переход по адресу FFFFOh. Здесь находится команда безусловного перехода на начальный адрес про- грамм инициализации системы, записанных в микросхемах ПЗУ-BIOS. Два другие вида прерываний описаны ниже.
12 Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT Контроллер прерываний 8259А Запросы внешних аппаратных маскируемых прерываний поступают на конт- роллер прерываний 8259А (’’Interrupt Controller”). Контроллер прерываний 8259А осуществляет их приоритетный выбор и выставляет запрос на процессор. Получив разрешение, контроллер 8259А формирует код прерывания, поступающий по шине данных в микропроцессор. Запросы на прерывания имеют фиксированные уровни приоритетов после ини- циализации (от IRQ0 с высшим приоритетом до IRQ7 с низшим), хотя существует возможность их программного переопределения. При поступлении запросов IRQ контроллер прерываний 8259А определяет старший по уровню приоритета и ини- циирует подаваемый на микропроцессор сигнал запроса на прерывание INTR. Если микропроцессор разрешает прерывание, то сообщает об этом по линиям S0-...S2- контроллеру шины 8288. Процесс подтверждения прерываний идет в двух смежных циклах шины, в каждом из которых контроллер шины выставляет по од- ному сигналу INTA- (’’подтверждение прерывания") на контроллер прерываний. По первому импульсу контроллер прерываний настраивается таким образом, что при этом игнорируются все последующие запросы (записываются в очередь). После завершения второго импульса код прерывания по шине данных поступает в микропроцессор. После получения кода прерывания микропроцессор заносит в стек данные из регистров, содержащих значение адреса текущей команды выполняемой программы, а также данные из регистра флагов, который отображает состояние микропроцессора. Далее микропроцессор, считывая адрес перехода по номеру век- тора прерывания, выполняет подпрограмму обработки поступившего прерывания. Возврат из подпрограммы обработки прерывания осуществляется по команде IRET: микропроцессор восстанавливает адрес команды выполняемой до этого про- граммы и значение регистра флагов, восстановив их из стека. Затем микропроцес- сор продолжает действия по реализации прерванной программы. Время отклика персонального компьютера на внешнее прерывание зависит от нескольких факторов. Сюда включается быстродействие программных и аппарат- ных средств. Работа аппаратных средств занимает 61 такт частоты системной синх- ронизации, или 12.8 мкс. Оценить быстродействие программных средств значи- тельно труднее. Система сможет ответить на прерывание только после того, как за- кончит выполнение предыдущей команды, что может занимать от 1 до 5 мкс (иног- да больше). Чаще всего используемые в схемах PC/XT запросы на аппаратные маскируе- мые прерывания сведены в таблицу 1.3. Таблица 1.3 Запросы на прерывания в схемах PC/XT Сигнал Устройство IRQ0 выход 0-канала таймера; IRQ1 клавиатура; IRQ2 резерв; IRQ3 последовательный порт 1; IRQ4 последовательный порт 2; IRQ5 контроллер винчестера (НМД); IRQ6 контроллер дисковода (НГМД); IRQ7 порт принтера; Логика немаскируемых прерываний Логика немаскируемых прерываний ("NMI Logic”) участвует в формировании сигнала запроса на немаскируемое прерывание NMI, поступающего в микропро- цессор. Возможны три источника для формирования сигнала NMI: - ошибка четности памяти, установленной на системной плате РСК;
Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT 13 - ошибка сопроцессора N.P.I. ; - ошибка канала ввода/вывода 1/О_СН__СК. Сигнал NMI имеет наивысший приоритет среди прерываний в компьютерной системе. Микропроцессор реагирует на сигнал NMI следующим образом: 1) . Содержимое регистра флагов заносится в стек. 2) . Отключается вход INTR. 3) . Очищается содержимое флага TF, что делает невозможным пошаговое вы- полнение команд. 4) . Содержимое регистров CS и IP, определяющих адрес выполняемой коман- ды (сегмент и смещение соответственно), заносится в системный стек. 5) . В регистр IP загружаются 16-разрядные данные из ячейки памяти с адре- сом 0008h. 6) . В регистр CS загружаются 16-разрядные данные из ячейки памяти с адре- сом ООО Ah. 7) . Микропроцессор вызывает следующую команду по 20-разрядному адресу, * сформированному регистрами CS и IP. После выполнения последнего шага микропроцессор приступает к процедуре об- работки немаскируемого прерывания. 1.6. Формирователи внешней шины адреса и данных Через адресные буферы (’’External Address Buffer”), формирующие внешнюю адресную шину, микропроцессором выставляются адреса на некоторые контролле- ры, дешифратор устройств системной платы, дешифратор выбора микросхем ПЗУ, микросхемы ПЗУ и разъем J8. Через буфер данных (’’External Data Buffer”), фор- мирующий внешнюю шину данных, микропроцессор обменивается командами или данными с вышеперечисленными устройствами системной платы. 1.7. Адресация портов ввода/вывода Микропроцессор 8088, в принципе, обеспечивает адресное пространство вво- да/вывода объемом в 65.536 портов, к которым обращается командами IN (’’ввод из порта ввода/вывода”) и OUT ("вывод в порт ввода/вывода”). Однако, в персональ- ных компьютерах класса PC/XT используются только десять младших разрядов адресного пространства ввода/вывода. Это означает, что максимальное число пор- тов ввода/вывода в персональных компьютерах данного класса будет составлять 1024 адреса. Кроме того, 8-й и 9-й разряды адресного пространства портов ввода/вывода имеют особое назначение. Когда эти разряды находятся в состоянии низкого уров- ня, системная шина не может принимать данные с канала расширения. Данные с канала расширения доступны только при высоком уровне этих разрядов. В таблице 1.4 представлена адресная карта ввода/вывода в зависимости от разрядов адреса. Таблица 1.4 Адресная карта ввода/вывода Разряды Использование 0...7 Определяют 256 адресов портов ввода/вывода 8и9 Используется для указания нахождения порта ввода/вывода на системной плате или на платах расширения 10...15 Не используются в данной модели 16...19 Не поддерживаются архитектурой микропроцессора 8088
14 Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT Примечание: Использование адресного пространства ввода/вывода 0000h...00FFh Доступно для системной платы 0100h...03FFh Доступно для канала расширения 0400h...FFFFh Не используется в данной модели Реальное использование адресного пространства ввода/вывода на системной плате компьютера IBM PC XT показано в таблице 1.5, а в таблице 1.6 приведено распределение адресного пространства ввода/вывода для наиболее распространен- ных устройств на платах расширения. Таблица 1.5 Распределение адресного пространства ввода/вывода на системной плате Диапазон адресов Устройство I 00h...0Fh Контроллер ПДП 8237A-5 20h...21h Контроллер прерываний 8259A ' 40h...43h Интервальный таймер 8253-5 * 60h...63h Программируемый периферийный интерфейс 8255-А 80h...83h Регистр страниц ПДП 74LS670 AOh Регистр немаскируемых прерываний 74LS74 Таблица 1.6 Распределение адресного пространства ввода/вывода на платах расширения Диапазон адресов' Устройство 200h...20Fh Игровой адаптер 278h...27Fh Порт параллельного принтера 2 2F8h...2FFh Последовательный порт 2 320h...32Fh Контроллер НМД 378h...37Fh Порт параллельного принтера 1 3C0h...3CFh Усовершенствованный графический адаптер (EGA) 3D0h...3DFh Цветной графический адаптер (CGA) 3F0h...3F7h Контроллер НГМД 3F8h...3FFh Последовательный порт 1 Дешифратор выбора устройств обозначен на структурной схеме ”1/0 CS Decoder”. Используя определенные разряды адреса, он формирует сигналы выбора ряда микросхем на системной плате при обращениях к ним центрального процессо- ра. Дешифратор, обозначенный на структурной схеме "ROM CS Decoder”, исполь- зуя определенные адресные сигналы, формирует сигналы выбора двух микросхем ПЗУ 27256 при считывании из них информации микропроцессором во время ини- циализации системы. 1.8. Микросхемы ПЗУ В микросхемах постоянного запоминающего устройства (ПЗУ, на структурной схеме ”R0M”), как правило, хранятся программы тестирования основных узлов компьютера и инициализации системы, записанные непосредственно для опреде- ленных моделей компьютеров. Эти программы называются базовой системой вво-
Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT 15 да/вывода (BIOS). Процессор начинает считывать и выполнять их по включению питания или при сбросе системы. Другими основными функциями BIOS, кроме начального тестирования и ини- циализации, являются обслуживания прерываний нижнего уровня. Векторы пре- рываний, подпрограммы их обслуживания, а также определенные переменные и данные ROM-BIOS, используемые микропроцессором во время работы компьютера, помещаются при загрузке в отведенные для них области ОЗУ. Организация BIOS позволяет программам, написанным на языках высокого уровня, выполнять блочные (жесткий диск или дискета) или одиночные операции ввода/вывода без обращения к адресу устройства или его характеристикам. Целью BIOS является обеспечение системного интерфейса и возможность изба- вить программиста от необходимости упоминать характеристики аппаратных средств. Интерфейс BIOS изолирует пользователя от аппаратных средств, позволяя добавлять новые устройства. Таким образом, модификации аппаратных средств или увеличение их количества являются невидимыми для программ пользователей. 1.9» Прямой доступ к памяти I Контроллер ПДП 8237А-5 Некоторые устройства ввода/вывода, например, флоппи-дисковод, способны пе- редавать данные в компьютер с гораздо большей скоростью, чем та, с которой они работают под управлением микропроцессорных команд. Для решения этой пробле- мы в компьютерной системе предусмотрен своего рода специализированный про- цессор, назьщаемый контроллером прямЬго доступа к памяти (ПДП). В компьюте- ре IBM PC XT используется программируемый контроллер 8237А-5 ("DMA Con- troller"). Он обеспечивает передачу данных по четырем каналам прямого доступа в память блоками до 64 Кбайт. Алгоритм процесса прямого доступа к памяти заклю- чается в следующем: 1) . До начала передачи по каналам ПДП необходимо их инициализировать. Для этого должны быть определены следующие условия: - выбирается операция (чтение или запись); определяется тип передачи (одиночная или блоками); - задается количество передаваемых байт; - устанавливается приоритет канала; - задается начальный адрес памяти; - устанавливается разрешение сигнала DRQ по соответствующему каналу. Инициализация осуществляется записью управляющего слова в контроллер ПДП 8237А-5, используя команду микропроцессора 8088 записи в порт ввода/вы- вода OUT. 2) . Периферийное устройство выставляет запрос в контроллер ПДП на переда- чу по соответствующему каналу ПДП. Этот запрос поступает на одну из четырех линий DRQ контроллера ПДП. 3) . Контроллер ПДП устанавливает приоритеты каналов ПДП, а затем посы- лает сигнал запроса на захват системной шины HRQ на элементы, форми- рующие логику ожидания. 4) . При переходе микропроцессора в пассивное состояние или состояние оста- нова с логики ожидания формируется сигнал HOLDA. Этот сигнал поступа- ет на соответствующую линию контроллера ПДП, свидетельствуя о разре- шении захвата шины. Одновременно логикой ожидания формируется сиг- нал, заставляющий перевести микропроцессор в состояние ожидания. Кро- ме того, сигналы группы AEN переводятся в активное состояние. Они по- ступают на адресные буферы системной шины, контроллер шины и буфер данных системной шины для полного отключения микропроцессора от уп- равления системной шиной. Управление системной шиной передается кон- троллеру ПДП.
16 Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT 5) . Контроллер ПДП принимает управление системной шиной: шиной управ- ления, активизируя соответствующие пары сигналов (MEMR- и IOW- или MEMW- и IOR-), и шиной адреса. Сигнал подтверждения ПДП передается по одной из линий DACK- на устройство, приславшее запрос. Обмен данны- ми между периферийным устройством и системной памятью или между па- мятью на периферийных платах и системной памятью полностью находит- ся под управлением контроллера ПДП. Адреса ячеек памяти, с которыми будет обмениваться данными периферийное устройство, находятся в адрес- ном регистре контроллера ПДП 8237А-5. После каждой передачи адрес ав- томатически увеличивается или уменьшается в зависимости от заданного , при программировании контроллера ПДП условия. В тоже самое время, в течение всего процесса ПДП, содержимое счетчика передаваемых байт, в который первоначально была записана информация о количестве требуе-. мых передач, уменьшается после каждой завершенной передачи. Когда со- . держимое регистра уменьшается до нуля, формируется сигнал окончания счета ЕОР-Этот сигнал, инвертируясь, передается сигналом ТС системной шины на периферийное устройство через соответствующий контакт разъ- емов расширения системной шины. Это сообщает периферийному устройст- ву об окончании передачи по соответствующему каналу ПДП. 6) . После этого контроллер ПДП снимает сигнал запроса HRQ, переведя его в состояние низкого уровня. Как только это произойдет, микропроцессор по соответствующим цепям переведет сигнал HOLDA в состояние низкого уровня и примет на себя управление системной шиной. Как правило, в компьютерах класса PC/XT используется следующее распреде- ление каналов прямого доступа кчпамяти: канал 0 - организация циклов регенерации памяти; канал 1 - резерв; канал 2 - адаптер НГМД; канал 3 - адаптер НМД. Контроллер ПДП имеет 27 внутренних регистров для управления процессом пе- редачи при прямом доступе к памяти. Для адресации регистров контроллера ПДП используется 16 портов ввода/вы- вода персонального компьютера. Эти 16 адресов можно поделить на две группы. С OOOOh по 0007h следуют адреса регистров чтения/записи, которые составляют начальные адреса памяти для каждого канала, текущий адрес памяти для следую- щего цикла ПДП по каждому каналу, номер следующего передаваемого байта по каждому из каналов и номер текущего байта для каждого канала. Вторая группа адресов Портов ввода/вывода с 0008h по OOOFh - это регистры уп- равления и состояния, которые определяют тип операций по каждому из каналов ПДП. Регистр страниц ПДП Контроллер ПДП 8237А-5 обеспечивает передачу по каналу ПДП до 64 Кбайт данных. Однако, в данной системе адресное пространство памяти, куда должен иметь доступ контроллер ПДП, соответствует 1 Мбайт. Для разрешения этой про- блемы в систему введена микросхема 74LS670, выполняющая функции регистра страниц ПДП. Эта микросхема имеет четыре 4-разрядных регистра страниц, до- ступных микропроцессору через порты ввода/вывода. На структурной схеме ре- гистр страниц ПДП обозначен ’’DMA Page Register”. Загрузить регистры страниц можно, используя следующие адреса портов вво- да/ вывода персонального компьютера: канал 1 ПДП - порт ввода/вывода 0083h; канал 2 ПДП - порт ввода/вывода 008 lh; канал 3 ПДП - порт ввода/вывода 0082h. - Перед началом передачи по каналу ПДП между внешним устройством и па- мятью микропроцессор записывает в регистр страниц ПДП (в один из четырех его внутренних регистров для соответствующего канала) информацию о разрядах А16...А19 адреса для выбора области памяти размером 64 Кбайта, предназначенной
Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT 17 для прямого доступа. Регистр страниц ПДП не задействован в циклах регенерации памяти. Защелка адреса ПДП Байт старших разрядов А8...А15 адреса, выставляемый контроллером ПДП на системную шину со своего канала данных, фиксируется в защелке адреса ПДП (’’DMA Address Latch”) по стробирующему сигналу с контроллера ПДП. Байт млад- ших разрядов А0...А7 адреса контроллер 8237А-5 выставляет на шину непосредст- венно со своих адресных выводов. L10. Логика ожидания Функциями логики ожидания ("Wait State Logic"), как отмечалось выше, явля- ются: формирование сигналов ожидания WAIT, сигнала HOLD А подтверждения за- хвата шины под управление контроллера ПДП и группы сигналов AEN. В формировании сигналов ожидания важное место занимает сигнал готовности устройств ввода/вывода I/O_CH_RDY. Низким уровнем этого сигнала периферий-, ные устройства сигнализируют системе о неготовности к обмену данными, т. е. о необходимости введения в цикл шйны дополнительных тактов ожидания как при управлении шиной микропроцессором, так и при управлении шиной контроллером ПДП. При поступлении на логику ожидания сигнала HRQ запроса на захват систем- ной шины с контроллера ПДП, она производит анализ состояния микропроцессора. Когда микропроцессор переходит в пассивное состояние или состояние останова, логика ожидания активизирует сигнал подтверждения шины HOLDA. Этот сигнал, в свою очередь, переводит в активное состояние сигналы группы AEN, участвую- щие в отключении микропроцессора от управления системной шиной и переводе шины под управление контроллером ПДП. 1.1L Интервальный таймер 8253-5 В состав таймера 8253-5 ("Timer") входят три независимых программируемых счетчика. Каждый из счетчиков имеет вход тактовой частоты и вход разрешения и представляет собой 16-разрядный счетчик. Кроме того, в таймере имеется 8-раз- рядный регистр управляющего слова для задания режимов работы счетчиков. Для тактирования счетчиков таймера 8253-5 используется сигнал тактовой частоты 1.19 МГц. Ниже представлено назначение каналов таймера: Канал 0 используется для организации системного таймера. С выхода канала О таймера формируется сигнал IRQ0 запроса внешнего маскируемого прерывания наивысшего приоритета. Этот канал устанавливается базовой системой ввода/вывода для генерации сигнала прерывания каждые 54.925 мс и используются системой для организации про- цедур отсчета времени. Канал 1 предназначен для обеспечения функций регенерации памяти. Выход каналаЧ используется для формирования сигнала DRQ0 запроса на прямой доступ к памяти по каналу О ПДП, который предназначен для запросов циклов регенерации динамической памяти. Это произ- водится путем формирования цикла считывания без пересылки дан- t ных каждые 72 такта системной синхронизации.. Канал 2 используется для выдачи звукового сигнала, частота которого опреде- ляется программированием канала во время начальной загрузки компьютера. Управление разрешением или запрещением передачи сигнала с канала 2 таймера на динамик определяется записью еди- ницы или нуля в разряд 0 порта с адресом 61 h (порт В ППИ 8255А- 5). Запись логической единицы ("I") в этот разряд разрешает выда- чу сигнала на динамик, а запись логического нуля ("О") запрещает эту выдачу.
18 Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT Ниже представлены адреса портов таймера в адресном пространстве ввода/вы- вода: канал 0 - порт 40h; канал 1 - порт 41 h; канал 2 - порт 42h; регистр управляющего слова - порт 43h. 1.12. Программируемый периферийный интерфейс 8255А-5 Программируемый периферийный интерфейс (ППИ) 8255А-5 (на структурной схеме ”1/0 Ports") в первую очередь используется для взаимодействия с интерфей- сом клавиатуры. Он также применяется для организации считывания переключа- телей конфигурации, управления логикой звукового сигнала и некоторых других целей. Подробнее вышеописанные функции ППИ 8255А-5 рассматриваются в Гла- ве 2. Структурно ППИ 8255А-5 имеет три порта (А, В и С) и регистр управляющего слова. При инициализации системы записывается управляющее слово, в результа- те чего, порты А и С осуществляют ввод, а порт В - вывод данных. Порты А, В и С доступны микропроцессору по адресам ввода/вывода 60h...62h соответственно, а регистр управляющего слова - по адресу 63h. 1.13. Логика звукового сигнала i В данной системе предусмотрена подача звуковых сигналов с помощью динами- ка. Сигналы на динамик поступают с канала 2 таймера 8253-5 через элементы раз- решения/запрещения и усиления звука ("Speaker Logic”). Управление логикой осу- ществляет программируемый периферийный интерфейс 8255А-5 (подробнее об этом процессе читайте в Главе 2). Динамик ("Speaker") выдает звуковые сигналы, позволяющие оценить действия системы. 4 ** । 1.14. Разъем подключения клавиатуры и интерфейс клавиатуры Через разъем, обозначенный на структурной схеме "Keyboard Connector", кла- виатура подключается к системной плате. Назначение контактдв приведено при описании принципиальной схемы. Интерфейс клавиатуры ("Keyboard Logic") обеспечивает прием данных, посту- пающих с клавиатуры в последовательном коде и преобразует их в параллельный для последующего считывания микропроцессором. Далее интерфейс клавиатуры формирует сигнал запроса IRQ 1 прерывания от клавиатуры, который передается в контроллер прерываний 8259А. Во время обработки данного прерывания микропро- цессор считывает данные клавиатуры через порт А программируемого периферий- ного интерфейса 8255А-5. к 1.15. Оперативная память и управление доступом к памяти Оперативное запоминающее устройство Микросхемы оперативного запоминающего устройства (ОЗУ) предназначены для временного хранения информации. Процессор может в произвольный момент времени обратиться к любой ячейке памяти ОЗУ, имеющей свой уникальный но- мер, как для считывания из нее данных, так и для записи данных в ячейку. ОЗУ построено в виде матрицы. При этом адрес строки и адрес столбца этой матрицы (определяющие искомую ячейку памяти) подаются на микросхемы через одни и те
Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT 19 же выводы. Микросхемы ОЗУ в данной системе разбиты на четыре банка ("BANK0...BANK3"), каждый из которых составлен из девяти микросхем. Девятые микросхемы банков памяти используются для реализации функций контроля чет- ности. Мультиплексоры адресов памяти Используя адресные сигналы, мультиплексоры (’’Memory Address Multiplexer’’) формируют адреса памяти для выбора нужных ячеек. Сначала на микросхемы па- мяти выставляется адрес строки и по стробирующему сигналу RAS- для соответст- вующего банка защелкивается во внутренних регистрах микросхем ОЗУ. Затем формируется сигнал ADDRJSEL, по которому мультиплексоры переключаются с выдачи адреса строки на выдачу адреса столбца ячейки памяти. И, наконец, акти- визируется стробирующий сигнал CAS- (также для соответствующего банка), по которому адрес столбца защелкивается во внутренних регистрах микросхем ОЗУ. Таким образом выбирается адресуемая ячейка памяти. Логика управления доступом к памяти Кроме формирования сигналов RAS-, ADDR_SEL, CAS-, логика управления досту- пом к памяти (’’Memory Control Logic”) вырабатывает также сигнал разрешения за- писи WE- для микросхем ОЗУ (активный низкий уровень сигнала определяет раз- решение записи в память, а неактивный - разрешение считывания из памяти). Буфер данных памяти Буфер данных памяти обозначен на структурной схеме "Memory Data Buffer”. Через этот буфер осуществляется передача данных при записи в .память или при чтении из нее. Логика контроля четности Установленная на системной плате оперативная память имеет 9-разрядную структуру. Девятый разряд является контрольным битом. В этот разряд записыва- ются единица или нуль, в зависимости от записываемого байта (четное или нечет- ное количество единиц). В каждом цикле считывания из памяти подсчитывается количество единиц. Если нет четности, значит в каком-либо разряде произошел сбой. В результате формируется сигнал ошибки четности памяти РСК. Этим про- цессом управляет логика контроля четности, обозначенная на структурной схеме "Parity Check/Generation Logic”. Сигнал РСК передается в логику немаскируемых прерываний, а она, в свою очередь, выдает сигнал NMI запроса на немаскируемое прерывание в микропроцес- сор. 1.16. Переключатели конфигурации, разъемы расширения системной шины и подключения источника питания Переключатели конфигурации компьютера ("Config. Switch”) показывают уста- новленное в системе оборудование. Положение этих переключателей считывается микропроцессором через порт С ППИ 8255А-5. Эта информация необходима для работы BIOS и других программ. Разъемы расширения системной шины J1...J7 Разъемы J1...J7 (”62 Pin I/O Connector”) являются разъемами расширения сис- темной шины. В эти разъемы подключаются адаптеры внешних устройств, таких, например, как винчестер, флоппи-дисковод, видеомонитор, принтер и другие. Опи- сание сигналов системной шины, которые стандартны для определенного класса компьютеров, в частности PC/XT, приведено в Приложении А (там же имеется пе- речень других сигналов системы для удобства ознакомления с построением схемы).
20 Глава 1. СТРУКТУРНАЯ СХЕМА IBM PC XT Разъем J8 Сигналы на разъем J8 ("62 Pin I/O Connector") заведены с внешней шины. Этот разъем предназначен для подключения проверочного оборудования, исполь- зуемого фирмой IBM. Такое назначение разъем J8 имеет только в компьютерах фирмы IBM. Разъемы подключения источника питания На системной плате расположены два разъема подключения источника питания Р1 и Р2 ("Power Connector"). Через них напряжения питания подаются как на саму системную плату, так и на платы периферийных адаптеров через разъемы расши- рения системной шины. Назначение контактов разъемов представлено в Главе 2.
21 Глава 2, ПРИНЦИПИАЛЬНАЯ СХЕМА СИСТЕМНОЙ ПЛАТЫ 5ВМ PC XT Принципиальная схема системной платы IBM PC XT приведена в Приложении 1.1. Для каждой из микросхем, представляющих основу построения схемы, в Прило- жении В имеется достаточно подробное описание их выводов для общего примене- ния. Это дает возможность полнее ознакомиться с функционированием тех или иных узлов принципиальной схемы, а также адаптировать описание предлагаемых схем со схемами своих компьютеров, которые могут от первых несколько отличать- ся. Кроме того, это может оказать определенную помощь проектировщикам компь- ютерной техники. После активных низкими уровнями сигналов на схеме стоит знак инверсии (пример: ’’LOCK-”). 2.1. Микропроцессор 8088 и сопроцессор 8087 * Микропроцессор 8088 Микропроцессор 8088 (U3, Прил. 1.1 лист 1) выпускается в 40-выводном корпусе прямоугольной формы. Описание функционального назначения выводов микропро- цессора для максимального режима работы (именно в этом режиме микропроцессор работает в схемах компьютеров класса PC/XT) представлено в Приложении В. Микропроцессор работает в максимальном режиме, что определяется подключе- нием на землю линии MX-/MN. Это означает, что микропроцессор работает с контроллером шины 8288 и имеется возможность использования в системе сопро- цессора 8087. Двадцать разрядов А0...А19 адреса выставляются микропроцессором на систем- ную шину через адресные буферы U5, U6 и U7 (Прил. 1.1 лист 1), формирующие системную шину адреса. Микропроцессор обменивается 8-разрядными данными D0...D7 с устройствами через буфер данных системной шины U2 (Прил. 1.1 лист 1). Импульсы системной синхронизации CLK поступают с синхрогенератора 8284А (U1, Прил. 1.1 лист 1) на контакт 19 микропроцессора. По входу RESET производится сброс (начальная установка) микропроцессора (сигнал должен поддерживаться активным не менее 4-х тактов системной синхро- низации, что и обеспечивает синхрогенератор 8284А). Сигнал READY, поступающий на соответствующий вход микропроцессора, при вводе в цикл шины дополнительных тактов ожидания должен отсутствовать в опреде- ленном интервале временной диаграммы. Для этого сигнал READY подается в микро- процессор через синхрогенератор 8284А, помогающий в синхронизации сигнала. На вход NMI микропроцессора поступает сигнал запроса на немаскируемое прерыва- ние с логики NMI, который определяет сбой системы в результате какой-либо ошибки. На вход INTR поступает сигнал запроса на маскируемое прерывание с контрол- лера прерываний 8259А (U25, Прил. 1.1 лист 1). Линии RQ-/GT1-, TEST-, QSO и QS1 предназначены для взаимодействия с со- процессором, которое будет описано ниже. Активным низким уровнем сигнала LOCK- микропроцессор запрещает захват шины под управление контроллером ПДП. Он поступает в логику ожидания, за- прещая ей формирование сигнала подтверждения захвата шины HOLD А. В компьютерной системе IBM PC XT выводы SSO-, RD-, RQ-/GT0- микропро- цессора не используются. Сопроцессор 8087 и его взаимодействие с микропроцессором 8088 Микросхема сопроцессора 8087 (U4, Прил. 1.1 лист 1) выпускается в 40-вывод- ном корпусе прямоугольной формы. Описание выводов сопроцессора представлено в Приложении В.
22 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT Линии READY, CLK и RESET сопроцессора 8087 синхронизированы с соответ- ствующими линиями микропроцессора, имеют аналогичное назначение и одинако- вые с микропроцессором номера контактов. Выбираемая микропроцессором 8088 команда, ввиду наличия очереди команд, выполняется не сразу. Поэтому для контроля очереди со стороны сопроцессора, микропроцессор выдает на свои выходы QSO и QS1 ее состояние. Сопроцессор 8087 производит анализ очереди по этим же линиям. При появлении кода QS1=O, QSO=1, что соответствует первому байту команды, и если этот байт содержит код команды для сопроцессора (ESC=11011), последний активизируется. Когда операнд-источник команды ESC содержит ячейку памяти, микропроцес- сор выставляет 20-разрядный адрес операнда и считывает байт данных для сопро- цессора. Сопроцессор перехватывает адрес операнда и байт данных, записывая его в свою очередь, состоящую из байтов операндов. Если длина операнда более одного байта, сопроцессор запрашивает цикл шины для получения остальных байт. При необходимости доступа к шине для обращения к ячейке памяти сопро- цессор осуществляет запрос низким уровнем со своего вывода RQ-/GT0- на линию RQ-/GT1- микропроцессора. По окончании цикла шины микропроцес- сор, обнаружив запрос, в случае если шина ему не нужна, по той же линии выдает импульс разрешения на вывод RQ-/GT0- сопроцессора. После этого сопроцессор начинает управлять шиной. При возврате шины сопроцессор ин- формирует об этом микропроцессор по той же линии, что и в случае запроса шины. Когда операнд команды ESC определяет регистр сопроцессора (т. е. адрес приемни- ка данных), сопроцессор, перехватив адрес, игнорирует считанный процессором байт данных. Затем сопроцессор, выполнив команду, записывает результат в указанный регистр. Временные диаграммы запроса шины сопроцессором 8087 и подтверждения шины со стороны микропроцессора 8088 представлены на рисунке 2.1. CLK Линия RQ/GT Рис. 2.1 Выполняя действия, сопроцессор выдает сигнал занятости на вывод BUSY. Этот сигнал передается на вход TEST- микропроцессора. Микропроцессору, выполняю- щему очередные операции, может понадобиться сопроцессор для получения ре- зультатов текущих действий, либо для выполнения следующих операций. Микро- процессор, при этом, вынужден ожидать, пока сопроцессор не выдаст сигнал, рав- ный логическому ”0” на вход TEST-, при котором передается управление следую- щей команде. Если в результате операций, выполняемых сопроцессором, произош- ла ошибка, то на его контакте 32 инициируется сигнал ошибки сопроцессора • N.P.NPI, поступающий в логику немаскируемых прерываний. Выводы BHE-/S7 и RQ-/GT1- сопроцессора в компьютере IBM PC XT не ис- пользуются. 2.2. Тактирование системы Синхрогенератор 8284А (U1, Прил. 1.1 лист 1) выполнен в прямоугольном кор- пусе с 18 выводами, назначение которых представлено в Приложении В. К выводам XI и Х2 синхрогенератора 8284А, тактирующего систему, подключается кварце- вый резонатор. Микросхема 8284А имеет три выхода тактовой частоты.
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 23 Во-первых, это контакт 8, где частота сигнала соответствует 1/3 частоты квар- ца. Сигнал CLK88 на этом контакте синхрогенератора используется для тактирова- ния микропроцессора и других элементов системы. Элемент U16 (Прил. 1.1 лист 5) буферирует сигнал CLK88. На его контакте 16 формируется сигнал CLK, поступа- ющий на разъемы расширения системной шины. Этот сигнал также участвует в формировании частотного сигнала DCLK для тактирования контроллеру ПДП 8237А-5. Сигнал CLK через инвертор U89A (Прил. 1.1 лист 2), а затем через ин- дуктивную задержку TD2 и элемент U74A, изменяя форму, поступает сигналом DCLK на тактовый вход контроллера ПДП (для тактирования контролера ПДП не- обходима частота со скважностью 2). Частота сигнала системной синхронизации CLK может регулироваться подстроечным конденсатором С1 при необходимости подключения к компьютеру стандартного цветного телевизионного приемника. В этом случае, как отмечалось выше, частота системной синхронизации должна соот- ветствовать 3.58 МГц. Во-вторых, на контаке 2 формируется тактоъый сигнал PCLK, частота которого соответствует 1/6 частоты кварца. Он применяется для поддержки интерфейса клавиатуры. Кроме того, эта частота используется, делясь предварительно на два, на элементе U21 (Прил. 1.1 лист 7), для тактирования всех трех счетчиков интер- вального таймера 8253-5 (U26, Прил. 1.1 лист 7). В-третьих, частотный сигнал на выходе OSC (частота сигнала соответствует ча- стоте кварца) используется для тактирования некоторых периферийных адаптеров (в частности, адаптера CGA). Сигнал OSC поступает на контакт В-ЗО разъемов рас- ширения системной шины. Временные диаграммы тактовых сигналов системы при- ведены на рисунке 2.2. В формировании сигнала готовности READY участвуют сигналы DMA_WAIT- ("ожидание канала прямого доступа к памяти”) и RDY-/WAIT ("готовность/ожи- дание канала ввода/вывода"). Сигнал READY активен (равен логической "I”), если DMA-WAIT-, поступающий на контакт 4 синхрогенератора, равен логической ”1” и RDY-/WAIT (к.З) равен логическому ”0”. Сигнал PWR_GOOD, участвующий в формировании выходного сигнала синхро- генератора RESET, поступает с блока питания-на контакт 11 синхрогенератора. Как уже отмечалось, можно выделить две возможности формирования сигнала сброса: по выключению питания и по нажатию кнопки сброса "Reset". В блоке пи-' тания имеется интегрирующая RC-цепочка, а внутри синхогенератора триггер Шмитта с порогом срабатывания 1,2 В. При включении питания конденсатор RC- цепочки заряжается. Параметы выбраны таким образом, что зарядка до уровня 1.2 В продолжается не менее 50 мкс. Именно это время должен поддерживаться высо-
24 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT кий уровень сигнала RESET после включения питания для нормального сброса микропроцессора. После этого сигнал RESET снимается. В компьютере данной модели не реализован режим повышенной частоты сис- темной синхронизации (вывод EFI не исполь'зуется; на ввод F/C- подается логиче- ский ”0”). Выводы RDY2, CSYNC, ASYNC и -AEN2 не используются. В следующей главе книги рассматривается построение системной платы СОРАМ-ХТ, где описа- ны принципы подключения к синхрогенератору 8284А дополнительного внешнего генератора (осциллятора) для реализации режима повышенной частоты синхрони- зации (TURBO-режим). 2.3. Контроллер шины 8288 и формирователи системной шины адреса и данных Контроллер шины 8288 (U8, Прил. 1.1 лист 1) выпускается в 20-выводном кор- пусе. Описание выводов представлено в Приложении В. По спаду сигнала ALE, поступающего с контроллера шины на стробирующие входы G (к.11) адресных защелок U7, U5, адрес, выставляемый микропроцессором в первом такте цикла шины, фиксируется в них. Высокий уровень ALE говорит о том, что на шине сформирован разрешенный адрес. Сигнал DEN, равный логической "1", поступая через логику НЕ (элемент U22F) на вход разрешения G- (к. 19) буфера U2, разрещает обмен данными между микро- процессором и внешним устройством. Направление передачи через буфер данных
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 25 U2 определяется сигналом, поступающим на вход DIR буфера данных с вывода DT/R- контроллера шины. Если этот сигнал равен логической ”1”, то микропроцес- сор производит вывод данных (передача через буфер осуществляется в направле- нии с выводов А на выводы В), а если он равен логическому ”0”, то - ввод (с выводов В на выводы А). Доступ к управлению микропроцессора шиной посредством контроллера 8288 определяют сигналы AENJBRD (’’разрешение адреса при ПДП”) и AEN- (’’разре- шение адреса’’), поступающие соответственно на контакты 6 и 15 контроллера. Ес- ли первый равен логическому ”0’’, а второй равен логической ”1”, то контроллер шины дешифрирует сигналы состояния S0-...S2-, поступающие с микропроцессора и выставляет необходимые управляющие сигналы на свои выходы. Сигналы записи в память MEMW- и чтения из памяти MEMR- формируются со- ответственно на контактах 8 и 7, а на контактах 13 и 12 - сигналы чтения порта ввода/вывода IOR- и записи в порт ввода/вывода IOW-. Сигнал записи в память MWTC- (к.9) меньшей длительности, чем сигнал MEMW-, участвует в формирова- нии сигнала разрешения работы дешифратора U42 (Прил. 1.1 лист 3). Временные диаграммы сигналов на выводах микропроцессора и контроллера шины в циклах ввода и вывода информации представлены соответственно на рисунках 2.3 и 2.4. Примечания к рис. 2.3 и 2.4: -сигналы, обозначенные ’’звездочкой” принадлежат контроллеру шины 8288; -такт ожидания TW в циклах обмена с устройствами ввода/вывода выставляет- ся процессором без участия сигнала READY.
26 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT При подтверждении прямого доступа к памяти сигнал AEN_BRD становится равным логической ”1”, a AEN- равным логическому ”0”. В результате, выходные линии управляющих сигналов контроллера шины переводятся в третье состояние; сигнал AEN_BRD производит также отключение буферов адреса U5, U6 и U7, а сигнал DEN с контроллера 8288 - буфера данных U2 от системной шины (вышеупо- мянутые сигналы переводят выводы буферов в третье состояние). Получив подтверждение захвата шины, контроллер ПДП через буфер шины уп- равления U13 (Прил. 1.1 лист 5) может выставлять сигналы управления системной шиной (при этом активный сигнал DMA_AEN- разрешения адреса при ПДП будет определять направление действия управляющих сигналов: с контроллера ПДП на системную шину). Формирование сигналов AEN_BRD, AEN- и DMA_AEN- будет рассмотрено при описании логики ожидания. , В рассматриваемой схеме выводы IOW- и MCE/PDEN- контроллера шины не используются. На вывод ЮВ подается логический "0” (подключен на "землю”), что определяет режим работы контроллера с системной шиной. 2.4. Аппаратные прерывания системы Контроллер прерываний 8259А Контроллер прерываний 8259А (U25, Прил. 1.1 лист 1) обеспечивает прием пре- рываний от внешних устройств и сообщает об этом микропроцессору. Микросхема контроллера выполнена в 28-выводном корпусе. Описание назначения выводов представлено в Приложении В. Запросы от устройств на прерывания поступают на входы IRQ0...IRQ7 контрол- лера прерываний 8259А. Определив старший по уровню приоритета, контроллер прерываний активизирует на контакте 17 сигнал запроса на прерывание INTR. Этот сигнал передается на контакт 18 микропроцессора. При подтверждении прерывания микропроцессор переводит линии состояния S0-...S2- в низкий уровень (цикл "подтверждение прерывания”). Контроллер шины 8288, получив соответствующую команду, выставляет сигнал подтверждения пре- рывания INTA- на контакт 14., Этот сигнал передается на контакт 26 контроллера прерываний 8259А. Как было сказано, этот процесс повторяется в двух смежных циклах шины. По завершении второго сигнала INTA- код прерывания С линий D0...D7 контроллера прерываний через буфер данных внешней шины Ш5 (Прил. 1.1 лист 5) и буфер U2 поступает на шину данных микропроцессора. Временные диаграммы цикла подтверждения прерывания представлены на рисунке 2.5. Рис. 2.5 При программировании контроллера прерываний 8259А, микропроцессор обме- нивается с ним по шине данных D0...D7 также через буферы U2 и U15. Выбор одно-
Глава 2, ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 27 го из двух портов контроллера осуществляется сигналом АО (к.27). Активизация сигналов RD-, либо WR- означает - будет ли производиться чтение из контроллера прерываний или запись в него. В схемах PC/XT выводы CAS0...CAS2, определяющие каскадирование контрол- леров прерываний, не используются. Кроме того, в данной схеме не используется вывод SP-/EN-. Логика немаскируемых прерываний Элементы логики немаскируемых показаны в нижней части листа 2 Приложе- ния 1.1. Формирование сигнала немаскируемых прерываний NMI, поступающего в микропроцессор, разрешает регистр NMI (U86B, Прил. 1.1 лист 2). Запись в ре- гистр NMI осуществляется разрядом данных XD7 по сигналу выбора регистра WRT_NMI_REG-, поступающему на его вход С. Сигналы ошибок четности РСК, сопроцессора N.P.NPI и канала ввода/вывода 1/О_СН_СК подаются в случае возникновения какой-либо из них на элемент U72C равными логическому ”0”. В результате, на элементе U87C формируется сигнал NMI. Однако, сигнал 1/О_СН__СК- может участвовать в формировании сигнала NMI лишь в том случае, если активен сигнал разрешения анализа ошибки ввода/вывода ENABLE_I/O_CK-. Данный сигнал формирует ППИ 8255А-5 (U29, Прил. 1.1 лист 8). Отметим также, что один из переключателей конфигурации, определяющий ус- тановку сопроцессора, разрешает (запрещает) сигналом N.P.INSTALSW поступле- ние сигнала N.P.NPI от сопроцессора в логику NMI. Получив сигнал NMI, микропроцессор переходит к выполнению программного прерывания INT2. Подпрограмма обработки данного прерывания требует опреде- ления источника возникновения ошибки. Сигналы РСК и 1/О_СН_СК подаются на разряды 7 и 6 порта С ППИ. Таким образом, в процессе обработки немаскируемого прерывания микропроцессору необходимо считать значение порта с адресом 62h (порт С ППИ) для определения состояния его разрядов 6 и 7, а, следовательно, и источника ошибки. 2о5. Прямой доступ к памяти Контроллер прямого доступа к памяти 8237А-5 (U28, Прил. 1.1 лист 4) выпол- нен в прямоугольном корпусе с 40 выводами; описание функционального назначе- ния выводов представлено в Приложении В. Временные диаграммы сигналов на выводах контроллера ПДП показаны на ри- сунке 2.6. Контроллер ПДП способен работать в одном из двух основных режимов: взаимодействия с микропроцессором или выполнения циклов ПДП. В первом слу- чае микропроцессор воспринимает контроллер как устройство ввода/вывода. После загрузки управляющих слов контроллер ПДП переходит в пассивное состояние S1. В этом состоянии контроллер ПДП находится до прихода запроса прямого доступа на один из входов DRQ. После поступления такого запроса контроллер переходит в состояние S0 и выставляет сигнал запроса на захват системной шины HRQ. Пол- учив подтверждение в виде сигнала HOLDA, контроллер приступает к выполнению циклов ПДП. При выполнении циклов ПДП различают четыре рабочих состояния (S1...S4). Устройство может сигнализировать о неготовности к обмену, в результате чего контроллер выставляет такт ожидания SW между тактами S2/S3 и S4. Рассмотрим наиболее распространенный режим передачи по каналам прямого доступа к памяти - режим блочной передачи. После программирования микропроцессором всех средств соответствующего ка- нала ПДП устройство ввода/вывода может выставить запрос на прямой доступ на один из входов DRQ0...DRQ3 контроллера ПДП 8237А-5. Контроллер, в свою оче- редь, выставляет сигнал запроса на захват системной шины HRQ_DMA на контакт 10. Если запрос удовлетворяется, логика ожидания активизирует сигнал подтверж- дения захвата шины HOLDA, поступающий на контакт 7 контроллера ПДП. Фор- мирование сигнала HOLDA приводит также к активизации сигналов группы AEN и сигнала DMA_WAIT-, заставляющий микропроцессор перейти в состояние ожида-
28 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT SI SI SO SO SI S2 S3 S4 S2 S3 S4 SI SI SI ___ДЦ MB A7:A0 -----------—---------------{ дейСТВ АДРЕС X ДЕЙСТВ АДРЕС/----------------’ I0W-, MEMW- ЕОР- Рис. 2.6 ния (процесс активизации вышеперечисленных сигналов будет рассмотрен подроб- нее при описании логики ожидания). Активные сигналы AEN_BRD (равный логи- ческой ”1”) и AEN- (равный логическому "О”) переводят управляющие выводы кон- троллера шины в третье состояние. Сигнал AEN_BRD, кроме того, поступая на ин- версные входы разрешения буферов адреса, как было сказано выше, отключает их от шины, переводя их выводы в третье состояние. Таким образом, микропроцессор полностью отключается от управления системной шиной. Получив разрешение на ПДП, контроллер 8237А-5 выставляет на линии D0...D7 байт старших разрядов А8...А15 адреса, который по стробу ASTB защелки- вается в регистре защелки адреса ПДП (U11, Прил. 1.1 лист 4). Затем контроллер ПДП передает младший байт адреса А0...А7 непосредственно со своих адресных выводов, который через буфер адреса U12 (Прил. 1.1 лист 4) поступает на систем- ную шину (при этом, активный к тому времени сигнал DMA_AEN-, разрешает пе- редачу через буфер U12). Контроллер 8237А-5 выставляет соответствующую пару сигналов управления шиной (IOW- и MEMR- или IOR- и MEMW-). Сигнал под- тверждения прямого доступа по соответствующему каналу ПДП (один из DACK0...DACK3 с контактов 25, 24, 14 или 15) поступает с контроллера ПДП на устройство ввода/вывода. По этому сигналу устройство узнает о разрешении обме- на данными. В цикле прямого доступа автоматически увеличивается на единицу адрес (если контроллер ПДП запрограммирован именно на увеличение адреса) па- мяти. Таким образом происходит управление обменом между памятью и внешним ус- тройством. Процесс продолжается до появления сигнала последнего счета ЕОР- (в контроллере ПДП для каждого канала имеется счетчик передаваемых байт) на контакте 36 контроллера ПДП. Этот сигнал, инвертируясь на элементе U22D, пе- редается на устройство, с которым обменивалась память. После этого устройство снимает запрос на прямой доступ, а контроллер снимает запрос на шину.
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 29 Контроллер ПДП тактируется частотой DCLK, поступающей на вход CLK (к. 12). Вернувшись к временным диаграммам тактовых сигналов системы (рис. 2.2), не сложно заметить, что частота, тактирующая контроллер ПДП, имеет скважность 2 при одинаковом значении с частотой системной синхронизации. На листе 2 Приложения 1.1 можно проследить логику формирования сигнала DCLK (на контакте 3 элемента U74A) из сигналов системной синхронизации. Индуктив- ность TD2 при этом обеспечивает необходимую форму сигнала DCLK. Сигнал RDY_TO_DMA (к.6) с логики ожидания низким уровнем сигнализирует о необходимости ввода в цикл шины, управляемый контроллером ПДП, дополни- тельных тактов ожидания. Это происходит при неготовности устройства к обмену с памятью (т. е. при низком уровне сигнала I/O__CH_RDY). Временные диаграммы цик- лов шины при ПДП приведены и описаны в разделе "Выполнение циклов шины". Каналы ПДП после инициализации имеют фиксированные уровни приоритетов (от высшего - канал 0, к низшему - канал 3), хотя имеется возможность программ- ного переопределения уровней приоритетов. Как уже отмечалось, при программировании соответствующего канала ПДП сначала микропроцессор записывает в регистр страниц ПДП (U10, Прил. 1.1 лист 4) четыре старших разряда А16...А19 адреса памяти. Адрес для соответствующего канала записывается в один из четырех внутренних регистров элемента U10 по сиг- налу WRT_DMA_PG_REG-. Выбор регистра осуществляется адресными сигналами АО и А1, поступающими на контакты 14 и 13 соответственно, а значение адреса за- писывается по шине данных D0...D3 (к. 15, 1...3) с микропроцессора через буферы данных U2 и U15. Выбор соответствующего внутреннего регистра для выставления адреса памяти при подтверждении канала ПДП определяется сигналами DACK2- и DACK3-, поступающими на контакты 4 и 5 регистра страниц ПДП. При этом ак- тивный сигнал DMA_AEN- разрешает выставление соответствующих разрядов ад- реса на шину. В циклах регенерации памяти регистр страниц ПДП не задейство- ван. Выбор внутреннего регистра, соответствующего каналу 1 ПДП, осуществляет- ся по умолчанию при пассивных сигналах DACK2- и DACK3-. При программировании контроллера ПДП запись во внутренние регистры контрол- лера производится микропроцессором по шине данных D0...D7 через буферы U2 и U15. Адресат приема информации внутри контроллера определяется кодом на адресных выво- дах АО...АЗ, который выставляется с системной шины через буфер U12. При этом акти- визируется и сигнал выбора контроллера ПДП DMA_CS- (к.11). При чтении из контрол- лера или записи в контроллер активны соответственно IOR- (к.1) и IOW- (к.2) В данной модели не используется вывод AEN контроллера ПДП. Формирование сигнала AEN ("разрешения адреса при ПДП") на системную шину осуществляет логика ожидания (описание смотри ниже). 2.6. Логика ожидания Функции логики ожидания, элементы которой показаны в верхней части листа 2 Приложения 1.1, были представлены при описании структурной схемы. Остано- вимся подробнее на логике формирования основных сигналов. Как уже отмечалось, логика ожидания участвует в формировании сигналов, обеспечивающих передачу шины под управление контроллером ПДП. Логика фор- мирования этих сигналов заключается в следующем. Когда микропроцессор нахо- дится в пассивном состоянии или в состоянии останова (сигналы SO- и S1- равны логической "1") и не активен сигнал LOCK- (равен логической "1"), а с контролле- ра ПДП имеется активный высоким уровнем сигнал HRQJDMA (все эти сигналы поступают на элемент U57A ), на триггере U73A активизируется сигнал подтверж- дения шины HOLDA. Этот сигнал передается на контроллер ПДП. Вследствие фор- мирования сигнала HOLDA, на триггерах сборки U88 активизируются сигналы AEN-, AEN_BRD и DMA_WAIT-, а на элементе U74B - сигнал DMA_AEN-. Назна- чения вышеперечисленных сигналов было рассмотрено ранее. При неготовности устройств ввода/вывода сигнал I/O_CH_RDY низким уров- нем поступает на вход установки в единицу триггера U70B. Сигнал RDY-/WAIT, поступающий на синхрогенератор, при этом становится равным логической "1", а
30 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT сигнал RDY__TO_DMА равным логическому ”0”. В результате, в цикл шины вводят- ся дополнительные такты ожидания как в случае управления шиной микропроцес- сором, так и при управлении шиной контроллером ПДП. 2.7. Микросхемы памяти Микросхемы ПЗУ Адрес АО...А14 на микросхемы ПЗУ 27256 (U18 и U19, Прил. 1.1 лист 5), в кото- рых записан BIOS, выставляется микропроцессором через адресные буферы внеш- ней шины U17, U14 и U16 (Прил. 1.1 лист 5). Процессор читает данные из микро- схем ПЗУ через буферы данных внешней (U15, Прил. 1.1 лист 5) и системной (U2, Прил. 1.1 лист 1) шин. Сигналы выбора микросхем ПЗУ (CS6- для U18 и CS7- для U19) поступают с дешифратора U43 (Прил. 1.1 лист 3) на входы разрешения микросхем. Микросхемы ОЗУ и управление доступом к памяти Банки памяти оперативного запоминающего устройства BANK0 и BANK1 пока- заны на листе 6, a BANK2 и BANK3 на листе 7 Приложения 1.1. Первые два пред- ставляют 18 микросхем 41256, а вторые два - 18 микросхем 4164 (емкость первых микросхем составляет по 256 Кбит, а вторых - по 64 Кбита). Описание выводов микросхем ОЗУ 4164 и 41256 представлено в Приложении В. Используя адрес А0...А17, мультиплексоры U39, U40 и U84 (Прил. 1.1 лист 6) формируют адрес памяти МА0...МА8. Причем, если разряды адреса МА0...МА7 не- обходимы обоим типам микросхем, то адрес МА8 используют только микросхемы 41256. В выборе стробов строк RAS0-...RAS3- и столбцов CAS0-...CAS3- участвуют де- шифраторы U56 (Прил. 1.1 лист 3) и U42 (Прил. 1.1 лист 3) соответственно. Задер- жку между стробами RAS- и CAS- осуществляет программируемая линия задерж- ки, обозначенная на схеме IN TD1 TTLDL-20 (Прил. 1.1 лист 3). Со своего контак- та 3 линия задержки сигналом ADDR_SEL переключает мультиплексоры с выдачи адресов строк памяти на адреса столбцов перед формированием сигнала CAS-. Сиг- нал ADDR_SEL поступает на входы А-/В (к.1) мультиплексоров. RAS- Рис. 2.7
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 31 Регенерация производится по строкам матрицы памяти. Временные интервалы регенерации памяти задает счетчик 1 таймера 8253-5. Процесс регенерации под- держивается каналом* О ПДП. При этом используются только разряды ХА0...ХА7 адреса. При регенерации активны все стробы адресов строк RAS0-...RAS3-. Активи- зацию сигналов RAS0-...RAS3- обеспечивают сигналы'подтверждения прямого до- ступа к памяти по нулевому каналу DACK0 и DACK0_BRD-. Последний, кроме то- го, поступая равным логическому "О” на вход разрешения G1 (к.6) дешифратора U42, блокирует при этом сигналы стробов адресов столбцов CAS0-..^CAS3-. Сигнал разрешения записи WE- поступает на контакты 3 микросхем ОЗУ. Если он равен логическому. "О", разрешена запись в микросхемы, если он равен логиче- ской ”1" - чтение из микросхем памяти. Временные диаграммы сигналов на выводах микросхем ОЗУ в циклах записи и чтения для общего случая приведены на рисунках 2.7 и 2.8. соответственно. Пере- CAS- ADDRESS Рис. 2.8 дача данных производится через буфер данных памяти U9 (Прил. 1.1 лист 6). На- правление передачи через буфер определяется сигналом MEMR-, поступающим на вход DIR (к.1). Если сигнал MEMR- равен логическому ”0”, то производится чтение из памяти, а если же он равен логической ”1” - запись в память. Соответственно, в первом случае направление передачи через буфер U9 - с выводов В на выводы А, а во втором - с выводов А на выводы В. Генератором контроля четности является в схеме IBM PC XT элемент U20 (Прил. 1.1 лист 6), который подсчитывает количество единиц в байте и вырабаты- вает контрольный бит при записи в девятые биты ячеек памяти. Если при чтении обнаруживается ошибка, то сигнал с контакта 6 генератора контроля четности че- рез логику ИЛИ-HE (U23C, Прил. 1.1 лист 6) взводит триггер U86A (Прил. 1.1 лист 6). На выходах триггера появляются сигналы ошибок четности. С контакта 6 триггера U86A сигнал РСК- поступает в логику NMI, а с контакта 5 сигнал РСК пода- ется на вывод РС7 ППИ 8255А-5 для контроля ошибок со стороны микропроцессора. 2.8. Дешифрация устройств на. системной плате На входы А, В и С дешифратора U45 (Прил. 1.1 лист 3) поступают адресные сиг- налы ХА5, ХА6 и ХА7 соответственно. Такое соединение необходимо для того, что- бы разбить адресное пространство ввода/вывода на диапазоны, равные IFh. Если,
32 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT например ХА5=ХА6=ХА7=0, дешифратор генерирует сигнал низкого уровня на $ы- ход Y0, а если ХА5=1 и ХА6=ХА7=0 - на выход Y1 и т. д. На входы разрешения де- шифратора ,поступают сигналы AEN-, ХА8 и ХА9. Для разрешения дешифрации необходимо, чтобы сигналы ХА8 и ХА9 были равны логическому "О”, а сигнал AEN- был равен логической ”1”. Адресные сигналы ХА8 и ХА9 отделяют диапазоны адресов OOOh...OFFh (доступны на системной плате) и 100h...3FFh (доступны на платах расширения). Сигнал AEN- равен логической ”1” когда шиной владеет мик- ропроцессор. Когда^же управление передается контроллеру ПДП, сигнал AEN- низкого уровня переводит выводы дешифратора U45 в третье состояние. Дешифратор формирует сигналы выбора следующих устройств: - контроллера ПДП ("DMA_CS”); - контроллера прерываний (”INTR_CS "); - программируемого периферийного интерфейса ("PPI_CS") - таймера ("T/C_CS"); - регистра страниц ПДП (”WR_DMA_PG_REG-"); — регистра немаскируемых прерываний ("WR_NMI__REG-"). Сигналы CS6- и CS7- выбора микросхем ПЗУ дешифрируются на элементе U43 (Прил. 1.1 лист 3). Дешифратор использует для этого адресные сигналы ХА15...ХА17. При этом сигнал MEMR- должен быть равен логическому ”0”, а адресные сигналы ХА 18 и ХА 19 - логической ”1”. Эти три сигнала поступают на входы разрешения де- шифратора U43. Дешифрируемые им сигналы CS0-...CS5- не используются. I \ 2.9. Интервальный таймер 3253-5 Включение в схему интервального таймера 8253-5 (U26) показано на листе 7 Приложения 1.1. Описание 24-х выводов таймера представлено в Приложении В. С выхода PCLK синхрогенератора синхроимпульсы, делясь на элементе U29 на два, частотой 1.19 МГц поступают на входы CLK счетчиков 0...2 таймера. Выход OUTO счетчика 0 представляет собой запрос внешнего маскируемого пре- рывания IRQ0 высшего приоритета. Сигнале IRQ0 поступает в контроллер преры- ваний 8259А. Сигнал с выхода OUT 1 счетчика 1 поступает на триггер U73B (Прил. 1.1 лист 7), в результате чего на выходе триггера появляется сигнал запроса на прямой до- ступ по 0-му каналу DRQ0. Триггер сбрасывается сигналом подтверждения прямо- го доступа к памяти по 0-му каналу DACK0_BRD-. Сигнал с выхода OUT2 через элемент U87D (Прил. 1.1 лист 7), транзисторную сборку U85 (Прил. 1.1 лист 7) и разъем РЗ передается на динамик. При этом сигна- лы SPK__DATA и TIME2_GATE_SPK с ППИ 8255А-5 должны соответствовать вы- сокому уровню. Входы G0...G2 определяют разрешение счетчиков. Счетчики 0 и 1 разрешены подключением их G-входов к напряжению питания +5В, а разрешение счетчика 2 определяется сигналом TIME2_GATE_SPK с выхода РВО ППИ 8255А-5. Таймер программируется по линиям шиньгданных D0...D7. Адресные входы АО и А1 выбирают порты таймера. Входы RD- и WR- определяют чтение из таймера или запись в таймер. 2.10. Программируемый периферийный интерфейс 8255А-5 и интерфейс клавиатуры Интерфейс клавиатуры Интерфейс клавиатуры выполняет следующие функции: - преобразование данных, поступающих с клавиатуры в последова- тельном коде, в параллельный; - формирование сигнала прерывания от клавиатуры, поступающего в контроллер прерываний;
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 33 - инициализацию клавиатуры. Рассмотрим последовательность инициализации клавиатуры и ее обмена с сис- темой. Интерфейс клавиатуры инициализируется изменением состояния бита 7 порта В ППИ 8255А-5 (переводится из высокого уровня в низкий). Это приводит к разре- шению сдвигового регистра U27 (Прил. 1.1 лист 8) и готовности триггера U70A, формирующего сигнал прерывания от клавиатуры IRQ 1. Инициализация клавиатуры происходит, если не менее 20 мс бит 6 порта В ППИ находится в состоянии соответствующем низкому уровню. Сигнал с бита 6 порта В ППИ низким уровнем поступает на линию KBD_CLK разъема подключе- ния клавиатуры J9 (Прил. 1.1 лист 8) (назначение контактов см. в разделе 2. 12). Это сигнализирует микропроцессору клавиатуры 8048, который находится на пла- те клавиатуры, о необходимости начала операции по инициализации. Клавиатура заносит код AAh в сдвиговый регистр, сопровождая его тактовой ча- стотой. Триггер U21 служит для согласования фаз сигнала KBD_CLK и сигнала си- стемной синхронизации. Любой код, поступающий с клавиатуры, начинается со стартового бита, кото- рый всегда равен логической ”Г’. Затем следуют восемь информационных бит. Пер- вым, вслед за стартовым, поступает младший бит кода. Следующим тактовым им- пульсом данные, поступающие с клавиатуры, сдвигаются и т. д. Когда стартовый бит достигнет последнего разряда сдвигового регистра, взво- дится триггер U70A. Триггер U70A формирует сигнал запроса на прерывание от клавиатуры IRQ1. Этот сигнал информирует о том, что данные готовы для считы- вания микропроцессором. Одновременно линия KBD_DATA устанавливается в со- стояние низкого уровня (сигнал низкого уровня с контакта 6 триггера U70A посту- пает через буфер U68D на линию данных клавиатуры) для запрета поступления новых данных до считывания уже поступивших. Микропроцессор отвечает на пре- рывание считыванием данных со сдвигового регистра через порт А ППИ 8255А-5. Прием системой с клавиатуры кодов нажатых клавиш аналогичен приему кода AAh в процессе инициализации клавиатуры. Временные диаграммы процесса ини- циализации клавиатуры представлены на рисунке 2.9. Рис. 2.9 * \ Рядом со сдвиговым регистром показан разъем подключения ключа блокировки клавиатуры ES. Если клавиатура заблокирована, вход данных (к. 17) сдвигового ре- гистра будет постоянно на "земле”, в результате чего данные не смогут пройти на сдвиговый регистр. Блокировка клавиатуры производится поворотом ключа с пере- дней панели компьютера. Программируемый периферийный интерфейс 8255А-5 Корпус микросхемы 8255А-5 имеет 40 контактов (описание назначения которых представлено в Приложении В). Остановимся подробнее на назначении отдельных разрядов программируемого периферийного интерфейса 8255А-5. 3. Зак. 2247
34 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT Через порт А ППИ 8255А-5 микропроцессор считывает код сканирования кла- виатуры. Биты 0-3 порта С и бит 3 порта В используются для считывания состояния пере- ключателей конфигурации системы. Низкий уровень бита 3 порта В позволяет бу- феру U41 (Прил. 1.1 лист 8) пропустить сигналы с переключателей 1...4 (DIP SW1, Прил. 1.1 лист 8) в порт С. В то же время, высокий уровень сигнала на контакте 8 инвертора U71D (Прил. 1.1 лист 8) закрывает контакты 12, 10, 4, 2 элемента U68 (7407 с открытым коллектором), не допуская ,тем самым, наложения сигналов с переключателей 5...8. Для определения состояния переключателей 5...8, бит 3 пор- та В переводится в состояние высокого уровня, отключая элемент U41 и устанавли- вая контакт 8 элемента U71D в состояние низкого, уровня. Это позволяет считать состояние старших четырех переключателей через порт С. Таким образом считы- ваются состояния 8-ми переключателей, используя только 5 линий ППИ 8255А-5. Два выхода и два входа ППИ используются для управления логикой звукового сигнала. Бит 0 порта В является запрещающим для счетчика 2 (в том случае, когда его значение соответствует низкому уровню, счетчик не работает). Бит 1 порта В используется как маска, запрещающая поступление сигналов с выхода счетчика 2 на усилитель звукового сигнала (U85, Прил. 1.1 лист 7). Бит 5 порта С может быть использован для определения текущего состояния выхода счетчика 2, несмотря на маску. Установка бита 4 порта В в состояние низкого уровня дает возможность анализа сигнала ошибки четности памяти, установленной на системной плате (в состоянии высокого уровня запрещается анализ данной ошибки). Сигнал ENB__RAM_PCK- с бита 4 порта В поступает через инвертор U89A (Прил. 1.1 лист 6) на вход сброса триггера U86A (Прил. 1.1-лист 6). На выходах триггера U86A формируются сигна- ' лы ошибок четности. Установка бита 7 порта С позволяет определять появление ошибок памяти (на этот бит поступает сигнал РСК с триггера U86A). Установкой бита 5 порта В в состояние, соответствующее низкому уровню, раз- решается анализ ошибок канала ввода/вывода. На этом разряде формируется сиг- нал ENABLE_I/O_CK-. Контроль возникновения ошибок каналов ввода/вывода задается битом 6 порта С. На этот разряд поступает сигнал 1/О_СН_СК.ППИ 8255А-5 программируется по линиям шины данных D0...D7 (К.34...27) через буфе- ры U2 и U15. Адресные сигналы АО и А1 (к.9 и 8) выбирают внутренние регистры ППИ, а входы RD- (к.5) и WR- (к.36) определяют соответственно чтение из ППИ или запись в него. В таблице 2.1 представлено назначение разрядов портов А, В и С ППИ. Таблица 2.1 Назначение разрядов портов ППИ 8255А-5 Порт и разряд Назначение > 1- Порт А используется интерфейсом клавиатуры Порт В Бит 0 разрешает счетчик 2 таймера Бит 1 маска, запрещающая передачу сигнала с канала 2 таймера на динамик Бит 3 задает режимхчитывания переключателей (когда бит 3 равен "0” считываются младшие четыре, а когда бит 3 равен ”1” - старшие четыре переключателя) Бит 4 разрешение/запрещение анализа ошибок четности памяти . 1 Бит 5 разрешение/запрещение анализа ошибок канала ввода/вывода Бит 6 инициализация клавиатуры Бит 7 инициализация клавиатуры
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 35 Порт С Бит 0...3 считывание состояние переключателей Бит 5 определение текущего состояния выхода счетчика 2 Йит 6 при состоянии, соответствующем высокому уровню, разрешен контроль возникновения ошибок канала ввода/вывода Бит 7 при состоянии, соответствующем высокому уровню, разрешен контроль ошибок четности памяти 2.11. Выполнение циклов шины Процесс пересылки данных по шине определяется соответствующим циклом. Классифицируются два основных цикла шины: управляемый микропроцессором 8088 и управляемый контроллером ПДП,. которые мы и рассмотрим ниже. 2.11.1. Циклы шины, управляемые микропроцессором 8088 При работе этих циклов шины адресация памяти или порта ввода/вывода осу- ществляется микропроцессором 8088 . Системная шина, которая включает в себя адресную шину, шину данных и шину управления, в этих циклах находится под управлением микропроцессора. Микропроцессор может инициировать пять основ- ных циклов шины. Все циклы шины представляют собой по меньшей мере четыре такта системной синхронизации. Цикл подтверждения прерывания был рассмотрен в разделе 2.4. Остановимся подробнее на описании остальных циклов. Цикл считывания из памяти Этот цикл используется для получения команд или данных из системной памяти (ОЗУ и ПЗУ). Минимальная длительность цикла считывания из памяти приблизи- тельно равна 840 нс (см. рис. 2.10). Цикл считывания из памяти начинается в такте Т1. Активный высокий уровень сигнала шины ALE указывает периферийным устройствам на то, что на шине сформи- рован разрешенный (действительный) адрес (по спаду сигнала разрешения защелки адреса ALE с контроллера шины, выставляемый микропроцессором адрес, фиксирует- ся в адресных буферах системной шины; таким образом, адрес остается на шине на протяжении всего цикла шины). Затем становится активным сигнал разрешения счи- тывания из памяти MEMR-, сообщая всем устройствам, подключенным к шине, что происходит цикл считывания из памяти. Микропроцессор 8088 принимает данные с шины данных в начале такта Т4 . Цикл шины завершается в конце такта Т4. Пример 1. Микропроцессор встретил команду MOV AL, [0200] пересылки байта данных из ячейки памяти с адресом 0200h в младшую часть (AL) регистра-аккуму- лятора АХ. Допустим, что для вычисления 20-разрядного физического адреса ячей- ки памяти, в данном случае, микропроцессор использует сегментный регистр ES, в котором записано шестнадцатиричное число 1А40. Физический адрес ячейки будет в этом случае соответствовать значению 1А600Ь. Микропроцессор, дешифровав со- ответствующую команду, инициирует цикл ’’считывание из памяти”, при котором сигналы состояния имеют следующие значения: -S2=l, -Sl=0, -S0=l. Затем микро- процессор выставляет адрес выбираемой ячейки памяти, который для нашего слу- чая имеет значение 1 A600h (или в двоичном коде 0001 1010 0110 0000 0000, что со- ответствует значениям разрядов А19...А0 адреса). Контроллер шины дешифрирует данный цикл шины и выставляет сигнал строба адреса ALE, а затем сигналы направления передачи DT/-R через буфер данных си- стемной шины U2 и разрешения передачи через этот буфер DEN, а также активи- зирует командный сигнал считывания из памяти MEMR-. По спаду сигнала ALE в адресных защелках системной шины U5 и U7 фиксиру- ется адрес А0...А7 и А12...А19 соответственно, который остается на шине до следу-
36 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT СИГНАЛЫ шины 'PROCESSOR CLOCK ALE А0-А19 — T1 — T2 —* — тз — Т4 — / । flei ктвительн ый адрес памяти • MEMR MEMW (Неактивный) I0R (Неактивный) IOW (Неактивный) D0-D7 I/O CH RDY (Активный) Действител) >ные данные из памяти ' Рис. 2.10 ющего строба ALE (т. е. на протяжении всего цикла шины). Адрес А8...А11 выстав- ляется на системную шину через адресный буфер U6. Сигнал DT/-R в нашем слу- чае формируется на контроллере шины низким уровнем, что определяет направле- ние передачи через буфер U2 справа налево (т. е. с шины в микропроцессор), а сиг- нал DEN высоким уровнем разрешает передачу через буфер U2. Адресные буферы внешней шины Ш7,Ш4иШ6 формируют из адреса А0...А19 адрес ХАО...ХА 19. Адрес ХА0...ХА17 используется мультиплексорами адресов па- мяти U39, U40 и U84 для формирования адреса МА0...МА8, поступающего на мик- росхемы ОЗУ. По стробам RAS- и CAS- для соответствующих банков производится выбор нуж- ной ячейки памяти (формирование сигналов RAS- и CAS-, а также' сигнала ADDR_SEL, переключающего мультиплексоры с выдачи адреса строки на адрес столбца было описано выше), а сигнал разрешения записи WE- в микросхемы ОЗУ, оставаясь пассивным (равным логической ”1”), разрешает считывание из микро- схем ОЗУ. Байт данных из ячейки памяти через буфер данных памяти U9 и буфер данных системной шины U2 считывается микропроцессором и записывается в ре- гистр AL (направление передачи через буфер U9 определяет активный сигнал XMEMR-, равный логическому ”0"). Следует отметить, что в цикле записи данных в память принимают участие те же цепи, поэтому мы не будем останавливаться на нем столь же подробно. Цикл записи в память Данный цикл служит для записи данных из микропроцессора в любую ячейку памяти по шине данных. Сигнал MEMR- остается пассивным (равным логической ”Г"), а сигнал разрешения записи в память MEMW- принимает активный низкий уровень, указывая на то, что идет цикл записи в память. Вновь активизация сигна- ла ALE происходит в такте Т1, сообщая, что на адресной шине находится разре-
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 37 шенный адрес памяти. Сигналы разрешения записи в устройство ввода/вывода IOW- и разрешения считывания из устройства ввода/вывода IOR- остаются пассив- ными (см. рис. 2.11). СИГНАЛЫ ШИНЫ PROCESSOR CLOCK ALE А0-А19 MEMR (Неактивный) T1 — Т2 тз —* — Т4 * У Действительный адрес памяти у • MEMW I0R (Неактивный) IOW • (Неактивный) D0-D7 I/O CH RDY (Активный) Дёйствитель ные дан1 яые с процессе^ а ф Рис. 2.11 Цикл считывания из порта ввода/вывода Этот цикл шины инициируется каждый раз, когда микропроцессору требуется выполнить команду считывания из порта ввода/вывода. Данный цикл шины иден- тичен циклу считывания из памяти. Он служит для получения данных из опреде- ленного устройства, адрес которого в адресном пространстве портов ввода/вывода выставляется микропроцессором. Цикл считывания из порта ввода/вывода пред- ставляет собой пять тактов системной синхронизации. Общая продолжительность цикла составляет приблизительно 1.05 мкс. Рисунок 2.12 иллюстрирует временные диаграммы работы цикла считывания из порта ввода/вывода. В такте Т1 активизируется сигнал шины ALE, указывая, что' биты 0... 15 адреса , содержат разрешенный адрес порта ввода/вывода. В т^кте Т2 активизируется сиг- нал IOR-, сообщая, что циклом шины является цикл считывания из порта вво- \ да/вывода, и что адресуемый порт должен передать имеющуюся информацию на шину данных. В начале такта Т4 мйкропроцессор принимает данные с шины и сиг- нал IOR- становится пассивным. Цикл шины считается завершенным в конце такта Т4. Следует заметить, что микропроцессор автоматически добавляет в каждом цикле считывания из порта ввода/вывода после такта ТЗ дополнительный такт TW, называемый тактом ожидания. Пример 2. Микропроцессор в процессе обработки прерывания от клавиатуры встретил команду IN AL,60, которая информирует микропроцессор о необходимо- сти считывания кода сканирования нажатой клавиши из порта с адресом 60h (порт А программирумого периферийного интерфейса) в регистр AL. Микропроцессор в данном случае инициирует цикл считывания из устройства ввода/вывода, при ко- тором сигналы состояния имеют следующие значения: -S2=0, -Sl=0, -S0=l. Затем
38 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT СИГНАЛЫ ШИНЫ PROCESSOR CLOCK ALE А0-А15 А16-А19 (Неактивный) MEMR (Неактивный) -— T1 — Т2 —- — ТЗ —- — TW — Т4 —* к X Действительный адрес порта > MEMW (Неактивный) IOR I0W (Неактивный) D0-D7 I/O CH RDY (Активный) Действит ельные да] <ные из j юрта ' - Рис. 2.12 микропроцессор выставляет на свою адресную шину адрес порта ввода/вывода (в нашем случае ОООбОИ или в двоичном коде 0000 0000 0000 0110 0000). Действия контроллера шины аналогичны примеру пересылки данных из памяти в микропроцессор, кроме того, контроллер шины вместо сигнала MEMR- в данном цикле активизирует сигнал IOR-. Разряды ХАО и ХА1 адреса, формируемого буфером адреса внешней шины U17, призваны выбирать внутренний регистр ППИ 8255А, а дешифратор устройств вво- да/вывода U45 формирует сигнал PPI_CS- выбора ППИ (при этом разряды Х5=1, Х6=1, Х7=0 участвуют в формировании сигнала PPI_CS-, а разряды ХА0=0 и ХАГ=0 выбирают порт А ППИ). Активный сигнал IOR-, поступающий на контакт 5 ППИ, ин- формирует о необходимости выставления данных из порта А на шину данных. Данные считываются микропроцессором через буфер данных внешней шины U15 (сигнал выбора направления передачи DIR через буфер равен логическому ”0”, что свидетельствует о направлении передачи с выводов В на выводы А) и через бу- фер данных системной шины U2 и помещаются в регистр AL микропроцессора. Надеюсь, теперь читатель сможет сам разобраться в логике записи данных в конкретный порт записи или записи/считьщания. Цикл записи в порт ввода/вывода Цикл записи в порт ввода/вывода организуется каждый раз, когда микропро- цессор 8088 должен выполнить команду записи в порт. В этом цикле шины произ- водится запись данных из микропроцессора в определенный порт записи или запи- си/чтения в адресном пространстве портов ввода/вывода. Данный цикл шины со- стоит из пяти тактов системной синхронизации (микропроцессор автоматически
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 39 добавляет такт ожидания TW после'такта ТЗ). Заметим, что разряды 16...19 адреса пассивны в течение этого цикла, и только биты 0...15 адреса используются для ад- ресации в адресном пространстве портов ввода/вывода. Рисунок 2.13 иллюстрирует СИГНАЛЫ ШИНЫ PROCESSOR CLOCK ALE А0-А15 А16-А19 (Неактивный) MEMR (Неактивный) MEMW (Неактивный) !or (Неактивный) IOW DO —D7 I/O CH RDY (Активный) — Т1 ь -— Т2 —- * — ТЗ —- — TW —— Т4 —* Действительный адрес порта 1 • //777777777/7777777777777777777777Х. Действительные данные в порт ^&/7////////7///7/77//////////Х///^ Рис. 2.13 временные диаграммы цикла записи в порт ввода/вывода . Аналогично другим циклам шины, сигнал ALE активизируется в такте Т1, сооб- щая, что адресная шина содержит разрешенный адрес порта. Далее управляющий сигнал IOW- активизируется в такте Т2. Это указывает, как на то, что циклом ши- ны является цикл записи в порт ввода/вывода, так и на то, что порт с выбранным адресом должен принять данные с шины. Сразу по окончании такта Т2 микропро- цессор передает данные по шине данных в адресованный порт. В начале такта Т4 сигнал IOW- становится пассивным. Цикл шины завершается тактом Т4 . 2.11.2. Циклы шины, управляемые контроллером ПДП 8237А-5 Циклы прямого доступа к памяти являются несколько более сложными, так как в одном и том же цикле представлены и чтение, и запись. В добавление к этому, уп- равление шиной осуществляет не микропроцессор 8088, а контроллер ПДП 8237А- 5. Сам по себе цикл инициируется по запросу адаптера интерфейса. Активизации цикла ПДП предшествует целая серия действий по программированию всех средств соответствующего канала ПДП со стороны микропроцессора. Каждый цикл ПДП состоит, как правило, из пяти тактов системной синхрони- зации. Однако, в некоторых моделях персонального компьютера добавляется один
40 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT такт ожидания, чтобы память и порты ввода/вывода имели достаточно времени для обмена данными (это условие может задаваться при программировании контролле- ра ПДП). Таким образом, передача по каналу ПДП в последнем случае занимает как минимум шесть тактов системной синхронизации (6x210 нс), что определяет длительность цикла ПДП 1.2 мкс. Этот случай и представлен на временных диаг- раммах, где видно, что такт ожидания SW может вводиться после такта S3. В дан- ной модели персонального компьютера требуется, чтобы каждый блок передачи по каналу ПДП сопровождался дополнительным циклом микропроцессора длительно- стью в четыре такта системной синхронизации или 840 нс. Минимальное время между двумя передачами по каналу ПДП составит 2.1 мкс, что.определяет максимальную скорость передачи 476 Кбайт/сек. Цикл записи в память при ПДП Назначением цикла записи в ,память является пересылка данных из адаптера интерфейса и запись данных в память, адрес которой определен контроллером ПДП совместно с регистром страниц ПДП. После того, как контроллер ПДП под- ключился к управлению шиной, им выставляется адрес выбранной ячейки памяти. Далее сигнал IOR- станс рый затребовал цикл ПД СИГНАЛЫ ШИНЫ PROCESSOR CLOCK • ♦HLDA AEN A0-A19 I0R >вится ai П,долж -* so * КТИВНЫК >ен nepej •* SI — i, указы дать дан J вая что ные на с -* S3 *- адаптер шстемй} SW — ИНТС /Ю Ш] -* S4 jp<t ИН) >ейса, кс i. -* -si *- это- J ) ( Действительный адрес памяти 9 1 1 MEMW I0W (Неактивный) MEMR (Неактивный) D0-D7 I/O CH RDY (Активный) ♦DMA BUS CYCLE //////////\ flei йствите; тьные д< анные и о 11а.Мл1 и А 22/ t • J DACK 0.1.2.3 Рис. 2.14 Примечание: -обозначенные ’’звездочкой” не принадлежат сигналам системной шины.
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 41 После этого становится активным сигнал MEMW-, сообщая, что схема управле- ния доступом к памяти может принять данные из адаптера интерфейса и записать их в память. Поддержка данных в процессе операции записи возложена на адаптер интер- фейса, так как в это время данные не хранятся ни в каком буфере. Рисунок 2.14 ил- люстрирует временные диаграммы сигналов шины, обеспечивающих цикл записи в память при ПДП. Цикл считывания из памяти при ПДП Этот цикл шины используется для пересылки данных из системной памяти в адаптер интерфейса. После того, как контроллер ПДП захватил управление сис- темной шиной, им выставляется адрес ячейки памяти, из которой будет считывать- ся информация адаптером интерфейса. Далее контроллер активизирует сигнал MEMR-, сообщая тем самым, что схема управления доступом к памяти должна пе- редать имеющиеся данные на системную шину. Затем контроллер активизирует сигнал IOW-. Этот сигнал указывает адаптеру интерфейса на то, что он должен считать данные из памяти. Рисунок 2.15 иллюстрирует временные диаграммы цик- ла считывания из памяти при ПДП. СИГНАЛЫ ШИНЫ PROCESSOR CLOCK ♦HLDA AEN % A0-A19 — SO — — S1 — — S2 — S3 — — SW — — S4 — — S1 — ( Действительный адрес памяти MEMR IOW IOR (Неактивный) MEMW (Неактивный) D0-D7 I/O CH RDY (Активный) ♦DMA BUS CYCLE — 1 • Действительные данные из 'порта А - / • • DACK 0.1.2.3 1 Рис. 2.15 Примечание: - обозначенные "звездочкой” не принадлежат сигналам системной шины.
42 Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT Цикл регенерации памяти Система автоматически инициирует цикл считывания из памяти при ПДП че- рез каждые 72 такта (приблизительно каждые 15.12 мкс). Контроллер ПДП запрог- раммирован на непрерывное увеличение адреса памяти в каждом последующем цикле. Таким образом, он обеспечивает необходимое сохранение информации в ячейках динамической памяти. В этом цикле передачи данных не происходит. Цикл ПДПзз данном случае сокращен настолько, чтобы уменьшить время, необхо- димое для регенерации памяти. Данный цикл обеспечивается каналом О ПДП. Продолжительность цикла составляет пять тактов системной синхронизации, в от- личие от других циклов ПДП в моделях, где контроллером ПДП выставляется такт ожидания SW в цикл шины. Из каждых 72 тактов системной синхронизации только пять используются для обеспечения функции регенерации памяти. Другими слова- ми, системная шина использует всего около 7% времени на регенерацию памяти. 2.12. Переключатели и разъемы Переключатели конфигурации системы На листе 8 Приложения 1.1 показаны переключатели, определяющие установ- ленное в системе оборудование; размещены они на общей колодке и обозначены на схеме DIP SW1. Колодка переключателей имеет 8 позиций, каждая из которых имеет два положения ”ON” и ’’OFF”. Ниже приведены данные по установке переключателей: J Переключатели процессора и сопроцессора: Позиция 1 OFF всегда Позиция 2 ON сопроцессор 8087 не установлен OFF OFF сопроцессор 8087 установлен А Переключатели RAM: Позиция 3 Позиция 4 Размер памяти системной платы OFF ON 128 К ON OFF 192 К OFF OFF 256 К и выше Переключатели адаптера дисплея: Позиция 5 Позиция 6 Тип адаптера дисплея « ON ON адаптер дисплея не установлен или EGA OFF ON цветной графический CGA (40x25) ON OFF цветной графический CGA (80x25) OFF OFF монохромный MDA или два адаптера (MDA и CGA) Переключатели флоппи-дисководов: Позиция 7 Позиция 8 Количество подключенных к системе флоппи-дисководов ON ON 1 OFF ON 2 ON OFF 3 OFF OFF 4
Глава 2. ПРИНЦИПИАЛЬНАЯ СХЕМА IBM PC XT 43 Разъемы расширения - На системной плате имеются следующие разъемы расширения: - разъемы расширения системной шины J1...J7; - разъем подключения проверочного оборудования J8; - два разъема подключения источника питания (Р1 и Р2); - разъем подключения динамика (РЗ); - разъем подключения клавиатуры (J9). J1...J8 (Прил. 1.1 лист 9). Разъемы J1...J8 имеют по 62 контакта с двусторонним их расположением. На одной стороне контакты пронумерованы А1...А31, а на дру- гой - В1...ВЗ 1. Все сигналы системной шины имеют TTL-уровни. В Приложении А приведено описание назначения сигналов системной шины, а также, для удобства прочтения схемы, других сигналов системы с их полными наименованиями. Р1 и Р2 (Прил. 1.1 лист 9). Разъемы имеют по 6 контактов. Напряжение пита- ния +5В используются элементами на системной плате и периферийных платах, а остальные напряжения - только периферийными платами. Ниже приведены назна- чения контактов разъемов питания: Разъем Р1: Разъем р2: Контакты Назначение Контакты Назначение 1 сигнал POWER GOOD 1 "земля" 2 не используется 2 "земля" 3 напряжение питания +12В 3 напряжение питания -5В 4 напряжение питания -12В 4 напряжение питания +5В .5 "земля" 5 напряжение питания +5В 6 "земля" 6 напряжение питания +5В РЗ (Прил. 1.1 лист 7). Это 4-контактный разъем, через который динамик под- ключается к системной плате. Назначение контактов разъема РЗ следующее: \ Контакт Назначение 1 сигнал на динамик 2 не используется 3 "земля" 4 напряжение питания +5В J9 (Прил. 1.1 лист 8). Это 5-контактный разъем, через который клавиатура под- ключена к системной плате. Ниже приведено назначение контактов разъема: Контакт Назначение 1 синхроимпульсы клавиатуры 2 данные клавиатуры 3 резерв 4 "земля" 5 напряжение питания +5В
44 Глава 3. СИСТЕМНАЯ ПЛАТА СОРАМ-ХТ / В качестве примера построения компьютера TURBO-XT в книге приведена схе- ма системной платы компьютера СОРАМ-Х^. Компьютеры СОРАМ-ХТ получили довольно широкое, распространение у нас в стране среди компьютеров данного класса, что и предопределило включение именно этой схемы в данное издание. Эта модель имеет довольно схожую архитектуру с архитектурой классиче- ской схемы IBM PC XT, поэтому применительно к схеме СОРАМ-ХТ остано- вимся лишь на характерных особенностях ее построения. Описания обеих схем, дополняя друг друга, дают довольно полную картину построения ком- пьютеров этого класса, использующих микропроцессорный комплект фирмы INTEL. Что касается реализации в схеме СОРАМ-ХТ режима повышенной частоты синхронизации (TURBO-режим), то здесь следует заметить, что в схему должны быть подключены тактируемые элементы, способные работать на соответствующей частоте (в данном случае частота системной синхрониза- ции в TURBO-режиме составляет 8 МГц). Как правило, на корпусах тактиру- емых микросхем имеются пометки, свидетельствующие о возможности рабо- ты на той или иной частоте. Принципиальная схема СОРАМ-ХТ приведена в Приложении 2.1 (после актив- ных низкими уровнями сигналов стоит знак инверсии, пример: "LOCK-”). 3.1. Тактирование системы Включение в схему синхрогенератора 8284 (U7) показано на листе 1 Приложе- ния 2.1. При использовании кварцевого резонатора частота сигнала системной син- хронизации CLK составляет, как и в схеме IBM PC XT, 4.77 МГц. Тактовый сигнал на выходе PCLK в данной схеме нельзя использовать для такти- рования счетчиков таймера 8253, поскольку его частота увеличивается при переходе в TURBO-режим. В этом случае увеличивалась бы частота системных часов, частота звукового сигнала (что, в принципе, не столь существенно для работы) и частота за- просов на регенерацию памяти. Последнее могло повлиять на быстродействие систе- мы, поскольку необоснованно часто запрашивались бы циклы регенерации памяти. Частота на выходе OSC соответствует частоте кварца и используется для такти- рования некоторых адаптеров периферийных устройств (в частности адаптера CGA). Кроме того, делясь на шесть на делителе U8, а затем на элементе U53 (Прил. 2.1 лист 4) еще на два, частотой 1.196 МГц используется для тактирования счетчиков таймера 8253 (Прил. 2.1 лист 4). Подключением осцилятора (Прил. 2.1 лист 4) частотой 24 МГц в схеме предус- мотрена возможность использования TURBO-режима. Подключение осцилятора производится по входу EFI; при этом на входе F/-C (к. 13) синхрогенератора дол- жен быть высокий уровень (при использовании кварца на входе F/-C должен быть низкий уровень). TURBO-режим возможен, если перемычка J2 (Прил. 2.1 лист 3) установлена в положение ’’HIGH” (высокая частота). Включить режим повышен- ной частоты синхронизации можно как с помощью кнопки "TURBO”, расположен- ной на передней панели компьютера (на схеме разъем J3 подключения кнопки по- казан на листе 4 Приложения 2.1), так и программно (чаще всего одновременным нажатием 3-х клавиш: [ CTRL ] + [ ALT ] ч- [ + ]). При этом сигнал CSYNC синхро- низации микросхемы 8284 с внешним источником, роль которого выполняет осцил- лятор, положительным импульсом сбрасывает делители внутри синхрогенератора. Затем сигнал CSYNC становится равным логическому "0”, переводя сигнал MODEQ_SET в состояние высокого уровня. Формирование сигналов CSYNC и MODEQ_SET показно на листе 4 Приложения 2.1. Сигнал MODEQ_SET, равный логической "1", поступает на контакт 13 синхрогенератора сигналом MODEQ, если перемычка TURBO-реЖима установлена в положение ’’HIGH" . Длительность по- ложительного импульса сигнала CSYNC определяют одновибраторы U46A и U46B (Прил. 2.1 лист 4): первый при включении TURBO-режима с помощью кнопки "TURBO", а второй программным включением режима повышенной частоты сис- темной синхронизации.
Глава 3. СИСТЕМНАЯ ПЛАТА СОРАМ-ХТ 45 3.2. Микропроцессор 8088 и сопроцессор 8087 Включение в схему микропроцессора 8088 (U2) и сопроцессора 8087 (U1) пока- зано на листе 1 Приложения 2.1. Адрес выставляется микропроцессором на систем- ную шину через буферы-защелки 74LS373 (U9, U4, U3, Прил. 2.1 лист 1). Данны- ми с системной шиной микропроцессор обменивается через буфер 74LS245 (U6, Прил. 2.1 лист 1). Кроме того, микропроцессор обменивается данными без участия промежуточных буферов по локальной шине данных с сопроцессором и контролле- ром прерываний 8259А (U5), что позволяет сократить время пересылок. 3.3. Контроллер шины 8288 и формирователи системной шины адреса/данных/управления Контроллер шины 8288 (U10, Прил. 2.1 лист 1) выставляет сигналы управления памятью и портами ввода/вывода, управляет адресными буферами 4U9, U4 и U3, Прил. 2.1 лист 1) и буфером данных (U6, Прил. 2.1 лист 1), формирующими сис- темную шину адреса и данных. По падающему фронту сигнала ALE с контроллера шины в первом такте адресны- ми буферами защелкивается весь адрес АО...А19, выставляемый микропроцессором. В цикле прямого доступа к памяти контроллер ПДП 8237А выставляет на шину сигналы управления памятью и портами ввода/вывода через буфер шины управле- ния (U11, Прил. 2.1 лист 1). При этом активный сигнал DMA_AEN-, поступающий на вход DIR буфера, будет определять направление действия управляющих сигна- лов: с контроллера ПДП в шину (по схеме справа налево). J 3.4. Аппаратные прерывания системы Включение в схему контроллера прерываний 8259А (U5) показано на листе 1 Приложения 2.1. Линии шины данных контроллера прерываний соединены с лини- ями шины данных микропроцессора непосредственно без использованйя промежу- точных буферов, в отличие от схемы IBM PC XT. Во втором цикле шины подтверж- дения прерывания на выходе SP/-EN (к. 16) контроллера устанавливается сигнал низкого уровня, который закрывает буфер данных U6 на Момент приема микропро- цессором кода прерывания. Элементы логики немаскируемых прерываний показаны на листе 3 Приложе- ния 2.1. Записью в триггер U65A (Прил. 2.1 лист 3) единицы разрешается формиро- вание сигнала NMI, источниками которого, как и в болыпенстве схем PC/XT, мо- гут являться сигналы РСК, NPI и Ю_СН_СК (ощибки памяти, сопроцессора или канала ввода/вывода соответственно). Также, как и в схеме IBM PC XT, в разре- шении сигналов Ю_СН_СК и NPI участвуют сигналы ENABLE_I/O_CK и NPIJNSTAL-SW. 3.5. Прямой доступ к памяти Включение в с^ему контроллера ПДП 8237А (U25) показано на листе 2 При- ложения 2.1. После поступлений запроса DRQ от внешнего устройства контрол- лер ПДП формирует сигнал запроса HRQ на захват системной шины. Запрос удовлетворяется после перехода микропроцессора в пассивное состояние (сигна- лы SO-, S1-, S2- равны логической ”1"), и сигнал запрета захвата шины LOCK- не поступает в логику ожидания. Вкючение в схему регистра страниц ПДП 74LS670 (U43) и защелки старшего байта адреса ПДП 74LS373 (U15) показано также на листе 2 Приложения 2.1. t 3.6. Логика ожидания Элементы логики ожидания показаны на листе 3 Приложения 2.1. Одной из ее функций является формирование сигнала подтверждения захвата шины HLDA и
46 Глава 3. СИСТЕМНАЯ ПЛАТА СОРАМ-ХТ активизация группы сигналов AEN, сопровождающих переход шины под управле- ние контроллера ПДП. При неготовности устройств ввода/вывода на вход устанрвки в единицу -PR (к. 10) триггера U49B поступает сигнал I/O_CH_RDY низким уровнем. В результа- те, сигнал RDY/WAIT с контакта 9 триггера переводится в состояние высокого уровня (сигнал поступает на контакт 3 синхрогенератора 8284). Кроме того, взво- дится один из триггеров сборки U55, что формирует низкий уровень сигнала RDY_TO_DMA готовности для контроллера ПДП. Это заставляет вводить в цикл шины дополнительные такты ожидания как в случае, когда микропроцессор управляет шиной или шиной управляет контроллер ПДП. В данном состоянии сигналы RDY/WAIT и RDY_TO_DMA могут находиться на протяжении одного такта системной синхронизации в режиме основной частоты (далее сбрасывается триггер U49B, что приводит к переключению вышеупомяну- тых сигналов). В режиме повышенной частоты синхронизации, при неготовности • устройств ввода/вывода, эти сигналы могут иметь соответствующий уровень не- сколько тактов системной синхронизации. 3.7. Дешифраторы устройств ввода/вывода и таймер 8253 Дешифратором устройств ввода/вывода является в схеме СОРАМ-ХТ элемент U42 (Прил. 2.1 лист 3). Он формирует сигналы выбора тех же микросхем, что и со- ответствующий дешифратор в схеме IBM PC XT. Назначение счетчиков таймера 8253 (U40, Прил. 2.1 лист 4) было описано для схемы IBM PC XT. 3.8. Микросхемы ПЗУ и ОЗУ Базовая система ввода/вывода записана в микросхемах ПЗУ 2764 (U23, Прил. 2.1 лист 2) и 27256 (U24, Прил. 2.1 лист 2). Адрес ХА0...ХА7 на микросхемы ПЗУ выставляется через буфер ШЗ (Прил. 2.1 лист 2), а адрес ХА10...ХА12 через буфер U12 (Прил. 2.1 лист 2). Эти буферы фор- мируют внешнюю шину адреса. Кроме того, разряды ВА13 и ВА14 адреса выставля- ются на микросхему 27256 непосредственно с системной шины. Микропроцессор считывает данные из микросхем ПЗУ через буфер U26 (Прил. 2.1 лист 2), формирующий внешнюю шину данных. В цикле прямого доступа к памяти активизируется сигнал AEN_BRD, который закрывает буферы ШЗ и U26, переводя их выводы в третье состояние. Сигналы выбора микросхем ПЗУ 27256_CS и 2764_CS дешифрируются на эле- менте U51 (Прил. 2.1 лист 3). Оперативное запоминающее устройство, как и в предыдущей схеме, представ- ляют 18 микросхем 41256 и 18 микросхем 4164 (Прил. 2.1 лист 5). Мультиплексоры Ш6, U17 и U18 (Прил. 2.1 лист 5), используя адрес ВА0...ВА17, формируют муль- типлексированный адрес памяти МА0...МА8. Задержку между стробами адресов строк и столбцов ячеек памяти осуществляет программируемая линия задержки 5101 (U34). Выбор стробов RAS0-...RAS3- осуществляет дешифратор U32A (Прил. 2.1 лист 5), а стробов CAS0-...CAS3- дешифратор U32B (Прил. 2.1 лист 5). Обмен данными с микросхемами ОЗУ осуществляется через буфер данных па- мяти U28 (Прил. 2.1 лист 5). На выходе 5 генератора контроля четности (U30, Прил. 2.1 лист 5) в случае ошибки контрольной суммы при считывании из памяти формируется логическая "1”, которая взводит триггер U65B. В результате, с выводов триггера формируются сигналы ошибок четности памяти РСК.
Глава 3. СИСТЕМНАЯ ПЛАТА СОРАМ-ХТ 47 3.9, Интерфейс клавиатуры и программируемый периферийный интерфейс 8255 Разъем подключения клавиатуры обозначен КВЛ (Прил. 2.1 лист 4). Данные с клавиатуры поступают на сдвиговый регистр 74LS299 (U20, Прил. 2.1 листч4) по линии KBD_DATA и вдвигаются на его выходные линии, тактируясь синхроим- пульсами клавиатуры. Сигнал запроса на прерывание от клавиатуры IRQ 1 форми- руется с триггера U60A после поступления с клавиатуры на сдвиговый регистр по- следнего разряда данных. Код сканирования клавиатуры считывается микропроцессором через порт А программируемого периферийного интерфейса 8255 (U22, Прил. 2.1 лист 4). Низкий уровень сигнала с 7-го разряда порта В ППИ служит разрешением для сдвигового регистра, а 6-й разряд порта В разрешением синхроимпульсов с клавиа- туры. Справа от сдвигового регистра показан разъем подключения ключа блокировки клавиатуры. На схеме он обозначен KEY J4 (Прил. 2.1 лист 4). В случае, если кла- виатура заблокирована поворотом ключа с передней панели компьютера, сигнал низкого уровня через элемент U45C поступает на вход сброса сдвигового регистра - CLR. В результате будет производиться постоянный сброс сдвигового регистра. Назначение линий программируемого периферийного интерфейса 8255 в схеме СОРАМ-ХТ соответствует назначению линий этой микросхемы для IBM PC XT, за исключением разряда 2 порта В. Активизацией сигнала на этой линии производит- ся программное.включение TURBO-режима. 3.10. Переключатели, перемычки и разъемы Контакты разъемов расширения системной шины, подключения источника пи- тания и клавиатуры полностью соответствуют контактам разъемов схемы IBM PC XT (в схеме СОРАМ-ХТ, нет разъема для подключения проверочного оборудова- ния). KEYJ4 (Прил. 2.1 лист 4). Это разъем, через который к системной плате под- ключается ключ блокировки клавиатуры. J2 (Прил. 2.1 лист 3). Это 3-контактная перемычка, установка которой в одно из двух положений определяет возможность включения TURBO-режима: Контакты Режим синхронизации 1-2 3 .режим '’исходной” частоты 1 2-3 TURBO-режим . SW DIP 8 (Прил. 2.1 лист 5). Переключатели конфигурации системы. Назначение переключателей аналогично соответствующим переключателями DIP SW1 в схеме IBM PC XT. • J3 (Прил. 2.1 лист 4). Разъем, через который кнопка включения TURBO-режи- ма подключается к системе.
48 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 4.1. Обзор системы Персональный компьютер CompuAdd 810 является компактной, высокоинтегри- рованной системой совместимой с PC/XT. Структурная схема компьютера пред- ставлена на рисунке 4.1. Системная плата содержит все системы управления работой компьютера, а именно: • микропроцессор 8088 (или NEC V20); • системный контроллер Faraday FE2010A; • видеоконтроллер NCR 72С81 (CGА/МDA) и видеопорт; • 640 Кбайт оперативной памяти; • контроллер дисковода Western Digital WD37C65; • встроенную электронику, обеспечиващую управление жестким дис- ком (IDE); • один параллельный и два последовательных порта, управляемых СБИС VL16C452 DACE; • микросхемы ПЗУ; • шину расширения совместимую с PC/XT. Система поддерживает как монохромный, так и цветной/графический видео- дисплеи. Система является совместимой с видеодисплеями EGA и VGA, если име- ется плата соответствующего адаптера. На системной плате имеется возможность для подключения дополнительных ус- тройств, и некоторые модели могут содержать: • математический сопроцессор Intel 8087; • микросхему часов реального времени DS1287; • игровой порт. В состав компьютера входит дисковод 1.2 Мбайт (5-1/4”) или 1.44 Мбайт (3- 1/2"). Дополнительным дисководом может быть один из перечисленных ниже: • 360 Кбайт( 5-1/4”); • 720 Кбайт( 3-1/2"); • 1.2 Мбайт(5-1/4"); • 1.44 Мбайт( 3-1/2"); Системное шасси и окно передней панели позволяют устанавливать только один дисковод 5-1/4". Если система уже оснащена дисководом 5-1/4", то второй диско- вод должен быть 3-1 / 2". Каждая модель компьютера CompuAdd 810 оснащена улучшенной 101-клавиш- ной клавиатурой. Компьютер CompuAdd 810 содержит источник питания мощностью 145 Ватт, который располагается в правой задней части шасси системы. Источник питания может использовать для работы входное напряжение частотой 50 Гц или 60 Гц. Ис- точник питания соединен со встроенным гнездом питания, которое может быть ис- пользовано для подключения видеодисплея, если имеется соответствующий кабель питания. Источник питания имеет два кабеля постоянного тока для подачи питания на системную плату и через гнездо центральной шины на навесную плату и гнезда шины расширения. Также имеются три разъема питания подключение источника постоянного тока для встроенных устройств, таких как дисководы и накопитель на жестком магнитном диске. Два выхода источника питания имеют как стандартный, так и миниатюрный разъемы.
. Зак. 2247 Рис. 4.1 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810
50 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 Компьютеры системы CompuAdd 810 имееют широкие возможности для под- ключения различных системных устройств. Стандартная система обеспечивает подключение следующих интерфейсов: • один монохромный или CGA видеодисплей; ' • один или два дисковода; • один или два накопителя на жестких магнитных дисках;* , • два устройства последовательной связи RS-232; • одно устройство параллельной связи типа Centronics; • три или пять 8-разрядных устройств с PC/XT совместимыми шина- ми; Компьютеры системы CompuAdd 810 имеют возможность подключения различ- ных составных частей, что позволяет менять конфигурацию системы в зависимости от текущих и будущих требований. Таблица 4.1 демонстрирует возможные вариан- ты. Таблица 4.1 Возможные варианты оснащения компьютера CompuAdd 810 Категория Тип устройства Математический сопроцессор / а. Нет б. Intel 8087 Видеодисплей а. Настольный NCR7281 (MGA/HGC/CGA) б. Адаптер EGA в. Адаптер VGA г. Любой адаптер со своим BIOS Последовательные порты а. Отключены б. СОМ1 в. COM2 г. СОМ1иСОМ2 Параллельные порты а. Отключены б. LPT1 Клавиатура 101-клавишная Контроллер накопителя а. Отдельный WD37C65 и IDE б. Стандартный контроллеру правления XT Дисководы 1 а. 360 Кбайт 5-1/4" б. 720 Кбайт 3-1/2" в. 1.2 Мбайт 5-1/4" г. 1.44 Мбайт 3-1/2” Накопитель на жестком магнитном диске • а. Нет б. XT LDE: один 20 Мбайт, два 20 МБайт и один 40 Мбайт, или два 40 Мбайт * Примечание:1 Система поддерживает максимум три дисковода, или накопителя на жестких магнитных дисках.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 51 4.2. Системная плата CompuAdd 810 Принципиальная схема системной платы приведена в Приложении 1.2. В дан- ной схеме после сигналов активных низким уровнем стоит знак инверсии (пример: ’’LOCK-”). Основу архитектуры составляют базовая система ввода/вывода (BIOS), запи- санная в постоянной памяти (ПЗУ), микропроцессор и микросхема системного кон- троллера FE2010A. Выполнение всех операций программной логики, а при отсутствии математиче- ского сопроцессора в системе и арифметических вычислений, осуществляется под управлением микропроцессора (U84, Прил. 1.2 лист 1). Системным контроллером Faraday FE2010A обеспечиваются функции синхро- генератора 8284, контроллера ПДП 8237А, контроллера шины 8288, а также конт- роллера прерываний 8259. Микросхема системного контроллера обеспечивает об- мен информацией с клавиатурой и сохранение данных о конфигурации системы после ее инициализации. Контроллер FE2010A задает частоту системной синхронизации 4.77 МГц, 7.15 МГц или 9.54 МГц. Установка частоты может быть задана с клавиатуры или про- граммой SW.EXE с программной дискеты. BIOS устанавливает частоту системной синхронизации 4.77 МГц при запуске системы. В систему подключено 640 Кбайт динамической памяти. Оперативная память может быть составлена из микросхем ОЗУ емкостью 256 Кбит или 1 Мбит с досту- пом максимально к 640 Кбайт. Два типа микросхем памяти устанавливаются в раз- ных местах на системной плате. Видеоконтроллер NCR72C81 обеспечивает видеосигналы монохромного дисп- лея, графического адаптера фирмы Hercules или CGA-совместимые на видеопорт системной платы. Контроллер дисковода Western Digital WD37C65 может быть связан с двумя дис- ководами. Базовая модель укомплектована одним дисководом. Пользователь может подключить еще один дополнительный дисковод к тому же контроллеру. Интерфейс встроенной электроники управления накопителем на жестком маг- нитном диске (IDE) представляет собой 40-контактный разъем. К нему подключе- на 8-разрядная шина данных и шина управления. Накопитель на жестком магнит- ном диске отвечает на начальные адреса и может прерываться без дополнительной платы контроллера. Такая организация экономит гнезда шины расширения для ис- пользования в других целях. Параллельный порт и два последовательных порта реализованы на контроллере двунаправленной ассинхронной связи VL16C452. Интерфейс последовательного порта 1 (СОМ1) представляет собой 9-контактный разъем типа ’’папа", а последовательного порта 2 (COM2) - 25-контактный разъем типа "папа”. Интерфейс,параллельного порта - это 25-контактный разъем типа "мама" с 8-разрядным выходом типа Centronics. Все три порта включаются и выключаются с помощью переключателей на 10-контактной колодке DIP-переключателей SW2, расположенный на системной плате. Установка сопроцессора Intel 8087 (U89, Прил. 1.2 лист 1) позволяет расширить архитектуру микропроцессора и оперировать числами с плавающей точкой (80 бит), интегральными (64 бита), с операндами в двоично/десятичных кодах (18 бит). Эта дополнительная микросхема может быть установлена при сборке или упакована отдельно. Для дополнительного расширения возможностей системы может также исполь- зоваться микросхема часов реального времени DS1287 (U28, Прил. 1.2 лист 13), которая выполняет функции часы/календарь. Микросхему имеет встроенную бата- рею, рассчитанную на 10 лет работы. Дискета с системными утилитами содержит программу драйвера, которая может быть помещена в файл CONFIG.SYS. Системная плата обеспечивает возможность подключения соединительного ка- беля для стандартного порта управления играми (15-контактный), который может быть установлен на месте заглушки задней панели. Системная плата имеет 72-контактное гнездо для доступа к плате расширения. Плата расширения содержит пять стандартных 62-контактных гнезд шины расши- рения.
52 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 При описании системной платы главное внимание будет уделено тем устройст- вам, которые не участвовали в построении схем, описанных ранее. 4.2.1. Системный контроллер FE2010A Контроллер FE2010A (U69, Прил. 1.2 лист 2) обеспечивает следующие функции (см. структурную схему контроллера на рисунке 4.2): Рис 4.2 • логики переключения тактовой частоты работы микропроцессора; • системного синхрогенератора тактовой частоты совместимого с 8284 ("Glock Generator"); ® контроллера ПДП совместимого с 8237А ("4-Channel DMA"); • контроллера шины, на который, кроме традиционных, возложены функции дешифрации памяти ("Bus Control"); ° контроллера прерываний совместимого с 8259А ("Interrupt Control"); • периферийного порта ввода/вывода совместимого с 8255; ® таймера совместимого с 8253 ("3-Channel Timer"); • логики ожидания ("Wait State Generator"); • генерации контрольных разрядов и контроля четности ("Parity Gen- erator", "Parity Control"); • управления интерфейсом клавиатуры ("Keyboard Scan"); • регистра конфигурации системы ("System Configuration Register"); • логики звукового сигнала ("Speaker Logic"); • ч адресных буферов ("Address Buffer"); • буфера данных ("Data Bus Buffer"); • . дешифратора выбора внутренних устройств контроллера ("I/O Decode"); • логики немаскируемых прерываний ("NMI Control").
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 53 Схема системного контроллера FE2010A дешифрирует десять первых разрядов адресного пространства ввода/вывода (А0...А9). Адреса в диапазоне 000h...0FFh ре- зервируются контроллером FE2010A для програмного управления и хранения ин- формации о конфигурации системы. В таблице 4.2 представлены устройства, де- шифририруемые в зависимости от диапазона адреса. Цоколевка контактов контроллера FE2010A представлена на рисунке 4.3, а опи- сание выводов приведено ниже. VIDO VID1 SPEAKR NREST- SPEED READY CLEAR CLOCK OSC X2 VSS XI NRQGT- KBCLK KBDA NIOCK- IORDY APNMI AEN NMI PTYIN си 17 69 - BALE 18 68 k NMEMW- 19 • 67 I- NMEMR- 20 66 Н NIOW- 21 65 h NIOR- 22 64 - VSS -I23 63 - NDACKO- -4 24 62 - NDACK1- —Я 25 61 - NDACK2- —126 60 - NDACK3- -4 27 59 - EOP -1 28 58 - DRQ1 -4 29 57 - DRQ2 —Я 30 56 - DRQ3 Ч 31 55 - A19 । 22 кд | СО Ю СО 2s* СО 05 О-н 02 СО 10^1X0050-<O2COJ^ - A18 СО СО СО СО СО СО СО Рис. 4.3 RS2, RS3 ("Row_Address_Strobe”, к.3,4< выход). Импульсы стробирования адреса строки банков 2 и 3 опера- тивной памяти. Активному состоянию соответствует высокий Уровень. NRAMS- (”Neutral_RAM_Select", к.5, выход). Этот дешифрованный сигнал обеспечивает подключение опе- ративной памяти в конфигурацию системы. Активный уро- вень низкий. Емкость Памяти может составлять: - 4 банка по 64 Кбайта ОЗУ (общая емкость 256 Кбайт памяти); - 3 банка по 256 Кбайт ОЗУ (общая емкость 640 Кбайт памяти); - 1 банк 256 Кбайт (общая емкость 256 Кбайт па- мяти) . NEPSL- (к.6, выход). Этот сигнал подключает ПЗУ емкостью 64 Кбайта в адресном пространстве F0000h...FFFFFh. Активный уровень низкий. NBIOCS- ("Neutral_BIOS_Select", к.7, выход). Сигнал подключения BIOS для микросхемы ПЗУ емкостью 8 Кбайт в адресном пространстве FE000h...FFFFFh. Активный уровень низкий. SLAD (”Address__Select",к.8, выход). Выбор адреса для мультиплексора ОЗУ: - ”0" = младшие разряды адреса; ч - "1"= старшие разряды адреса.
54 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 NUSCS- IHT А64КВ VIDO, VIDf SPEAKR NREST- SPEED READY CLEAR CLOCK OSC X2, XI NRQGT- KBCLK ("Neutral_User_Chip_Select", к.9, выход). Этот сигнал подключает ПЗУ емкостью 24 Кбайта в адресном пространстве F0000h...F5FFFh. Активный уровень низкий. (’’Interrupt’’, к.10, выход). Прерывание микропроцессора. Сигнал посылается’микропро- цессору когда внутренний контроллер прерываний получил сигнал запроса на прерывание. Активный уровень высокий. (к.11, вход). Выбор типа микросхем ОЗУ: - ”0” = 256 Кбайт ОЗУ; - ”1” = 64 Кбайт ОЗУ. (”Video_Type”, к.12,13, входы). Определяют тип видеоконтроллера._________ '' VID0 VID1 Видео режим 0 0 Нет 1 0. 40 х 25 Цветной 1 0 80 х 25 Цветной 1 1 Монохромный или моно и цвет. ("Speaker-Data", к. 14, выход). Данные на громкоговоритель. ("Neutral_Reset”, к. 15, вход). Внешний сброс. Приводит линию CLEAR в состояние высоко- го уровня. Активный уровень низкий. ("Speed", к.16, вход). Выбор частоты кристалла: - "0" = выбирается кристалл с собственной часто- той 28.63636 МГц; - "1" = выбирается кристалл с собственной часто- той 14.31818 МГц. ("Ready", к. 17, выход). Готовность. Поступает на микропроцессор. Этот сигнал ука- зывает, что текущая операция завершена. Активный уровень высокий, контроллер FE2010A удерживает эту линию в со- стоянии низкого уровня для включения тактов ожидания в цикл шины микропроцессора. ("Clear", к. 18, выход). Начальная установка микропроцессора и устройств на шине расширения. Этот*Сигнал синхронизирован с сигналом NREST и сбрасывает микропроцессор и устройства на шине расширения в начальное состояние. Активный уровень высокий. ч ("Clock", к. 19, выход). Тактирование микропроцессора и устройств на шине расши- рения. ("Oscillator", к.20, выход). Тактовая частота для устройств на шине расширения. Сигнал тактовой частоты 14.31818 МГц для шины. (к.21,23). Выводы подключения кварцевого резонатора. ("Request/Grant", к.24 вход/выход). Запрос/разрешение (от шины к микропроцессору). Внутрен- ний контроллер ПДП использует этот сигнал для захвата уп- равления шиной. Активный уровень низкий. ("Keyboard_Clock", к.25, вход/выход). Тактирование клавиатуры для синхронизации передачи данных на клавиатуру и от нее.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 55 KBDA NIOCK- IORDY APNMI AEN z NMI PTYIN PTYOUT AD0...AD7 A8...A19 DRQ3...DRQ1 EOP NDAK3- ...NDAK0- NIOR- NIOW- NMEMR- NMEMW- BALE ALE (”Keyboard_Data", к.26, вход/выход). Данные клавиатуры. ("I/O-Check", к.27, вход). Ошибка канала ввода/вывода. Сигнал поступает с устройств шины расширения. C’I/0-Ready’’, к.28, вход). Готовность устройств ввода/вывода. Поступает с устройств шины расширения. Сигнал информирует о завершении опе- рации ввода/вывода. (’’Arithmetic_Processor_NMF', к.29, вход). Немаскируемое прерывание от сопроцессора 8087. Состояние высокого уровня сигнала информирует о появлении ошибки арифметического сопроцессора. ("Address-Enable", к.30, выход). Разрешение адреса в циклах ПДП. Отключает другие устрой- ства, владеющие шиной, для обеспечения операций прямого доступа к памяти. C’Non-Maskable_Intemipt’’, к.31, выход). Немаскируемое прерывание микропроцессора. Контроллер FE2010A посылает этот сигнал микропроцессору при обнару- жении ошибки четности системной памяти или ошибки кана- ла ввода/вывода. ("Parity-Input-Bit", к.32, вход). Контрольный бит из микросхемы ОЗУ контроля четности. ("Parity^Output_Bit", к.ЗЗ, выход). Контрольный бит в микросхему ОЗУ контроля четности. ("Address/Data", к.34.,.41, входы/выходы). Мультиплексированная шина адреса/данных. ("AddressJBus", к.44...55, входы/выходы). Шина адреса (разряды А10...А12 адреса не дешифрируются в архитектуре XT и FE2010A). ("DMA_Request", к.56.,.58, входы). Запросы на ПДП по каналам 3...1. ("End-Of-Process", к.59, выход). Индикатор конца передачи в цикле ПДП. ("DMA_Acknowledge", к.60...63, выходы). Подтверждение ПДП по каналам 3...0. ('T/O_Read", к.65, выход). Команда чтения из устройства ввода/вывода. Сигнал указы- вает на то, что микропроцессор запрашивает данные от уст- ройства ввода/вывода. ("I/O-Write", к.66, выход). Команда записи в устройство ввода/вывода. Сигнал указыва- ет на то, что микропроцессор будет записывать данные в уст- ройство ввода/ вывода. ("Memory-Read", к.67, выход). Команда чтения из памяти. Сигнал указывает на то, что мик- ропроцессор запрашивает данные из памяти. ("Memory-Write", к.68, выход). Команда записи в память. Сигнал указывает на то, что мик- ропроцессор будет производить запись в память. ("BuS-AddresS-Latch-Enable", к.69, выход). Разрешение защелки адреса. Этот сигнал защелкивает пере- даваемый из микропроцессора адрес устройствами шины рас- ширения в такте Т1 цикла шины и такте PS2 цикла ПДП. ("Address_Latch-Enable", к.70, выход). Разрешение защелки адреса. Этот сигнал защелкивает пере-
56 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 даваемый из микропроцессора адрес на локальной шине в такте Т1 цикла шины и такте PS2 цикла ПДП. NDEN- (”Data_Enable”, к.71, выход). Разрешение формирователей данных локальной или систем- ной шин. DTR ("Data_Transmit/Receive", к.72, выход). Прием или передача данных. Этот сигнал управляет направ- лением передачи данных передатчиком локальной шины. PS2-...PS0- ("Processor_Status", к.73...’75, входы). Сигналы? состояния микропроцессора. Указывают тип иници- ируемого цикла шины. IRQ2...IRQ7 (”Intemipt_Request’’, к.76.,.81, входы). Входы запросов аппаратных маскируемых прерываний. CAS ("Column_Address_Strobe", к.82, выход). Стробирование адреса столбца оперативной памяти. Исполь- зуется для формирования стробов адресов столбцов для соот- ветствующих банков памяти. RSO, RS1 (”Row_Address_Strobe”, к.83,84, выходы). Стробирование адреса строки памяти для банков 0 и 1. Vdd (к. 1,43). Напряжение питания +5В. Vss (к.2,22,42,64). "Земля”. Таблица 4.2 Распределение адресного пространства ввода/вывода системного контроллера FE2010A Диапазон адреса Функциональное назначение 000h...00Fh Контроллер ПДП 010h...01Dh Резерв 020h...02Fh Контроллер прерываний 030h...03Fh Резерв 040h...04Fh Таймер 050h...'05Fh Резерв 060h Интерфейс клавиатуры 06 Ih Регистр управления 062h Регистр конфигурации 1 > 063h Регистр конфигурации 2 064h...07Fh Резерв 080h...083h Регистры страниц ПДП OAOh Регистр разрешения немаскируемых прерываний 0Alh...0FFh Резерв Управление ПДП Выполнение системным контроллером FE2010A функций контроллера ПДП по- зволяет повысить быстродействие системы, так как прямой доступ память-память и внешнее устройство-память системы осуществляется без участия микропроцессора. Для запросов ПДП используются четыре линии (DRQ0...DRQ3), каждая из ко- торых имеет фиксированно установленный уровень приоритета. Высший уровень приоритета имеет линия DRQ0. Канал 0 ПДП резервируется контроллером для обеспечения регенерации памяти. Линия DRQ1 обслуживает устройства, подклю- ченные в гнезда шины расширения, линия DRQ2 подключена к контроллеру диско- вода, а интерфейс IDE использует линию DRQ3.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 57 Контроллеру ПДП принадлежат адреса с 000h по OOFh адресного пространства ввода/вывода микропроцессора. Каждая из четырех линий запросов имеет четыре адреса из 16-ти зарезервиро- ванных адресов ввода/вывода. Адреса с 08 lh по 083h закреплены за регистрами страниц ПДП (каналы 2, 3 и 1 ПДП соответственно), которые генерируют четыре старших разряда адреса (А16...А19) при передачах ПДП. Разряды с 0 по 3 каждого регистра страницы соответствуют разрядам А16...А19 линий адреса. Состояние низкого уровня на линии ЕОР сигнализирует внешнему устройству о завершении обслуживания ПДП. Обработка прерываний Контроллер прерываний управляет обслуживанием устройств ввода/вывода си- стемы. Он позволяет: - управлять восемью уровнями приоритетов; - программно задавать базовый вектор адреса; - программно устанавливать алгоритмы режимов обработки приема запросов прерываний. Наивысший приоритет имеет уровень 0; к этому уровню подключен счетчик 0 таймера, что позволяет обеспечить прерывания от системных часов. Интерфейс клавиатуры подключен к уровню 1 прерываний, что обеспечивает прерывание при приеме каждого скан-кода от клавиатуры. Уровни прерываний со 2 по 7 могут быть использованы другими устройствами. Адреса портов 20h и 21h пространства ввода/вывода закреплены за конт- роллером прерываний. Кроме того, адрес AOh используется как регистр мас- ки, запрещающий или разрешающий передачу сигналов NMI в микропроцес- сор. Сигналы прерываний при возникновении ошибок памяти, канала вво- да/вывода или сопроцессора формируют сигнал NMI в микропроцессор, если разряд 7 порта AOh установлен в единицу. Разряды 0...6 данного порта не ис- пользуются. Таймер Системный контроллер FE2010A содержит внутренний таймер, имеющий три счетчика. Каждый из них представляет собой независимый 16-разрядный счетчик, который может считать в двоичной или двоично-десятичной системе. Счетчики тактируются частотой 1.19 МГц. Функции каждого счетчика определены соедине- ниями внутри контроллера и не могут быть изменены. Счетчики 0 и 1 всегда вклю- чены. Выход счетчика 0 подключен ко входу IRQ0 внутреннего контроллера пре- рываний. Выход счетчика 1 подключен ко входу DRQ0 (линия запроса канала 0 ПДП, который формирует цикл регенерации памяти). Счетчик 2 используется для генерации звукового сигнала громкоговорителя. Счетчики 0...2 имеют адреса пор- тов 40h...42h соответственно, а регистру управляющего слова принадлежит адрес порта 43h. Программное управление вводом/выводом К этой части функций контроллера относится управление клавиатурой, громко- говорителем и конфигурацией системы, контроль ошибок четности, определение размеров памяти и установка частоты генератора, задающего скорость работы мик- ропроцессора. Четыре регистра программируемого ввода/вывода занимают адреса с 60h по 63h и устанавливаются комбинацией программно/аппаратных команд. За исключени- ем разрядов 0 и 1 регистра с адресом 62h, которые подключены к контактам 12 и 13 системного контроллера, все остальные регистры доступны для программного изме- нения состояния. Регистр данных клавиатуры. Регистр с адресом 60h предназначен только для чтения. Он содержит 8 разрядов данных скан-кода клавиатуры.
58 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 Регистр управления. Регистр управления (адрес 61h) предназначен для чтения и за- писи. Ниже представлено назначение каждого из 8-ми разрядов регистра управления: • Бит 0 - включение громкоговорителя; • Бит 1 - данные на громкоговоритель; • Бит 2 - выбор чтения порта 62h; • Бит 3 - не используется; • Бит 4 - запрет контроля четности; ' • Ъит 5 - запрет опроса ввода/вывода; • Бит 6 - разрешение тактирования клавиатуры; • Бит 7 - очистка регистра данных клавиатуры. Регистр конфигурации 1. Регистр конфигурации 1 (адрес 62h) доступен для чте- ния и записи. Существует три варианта установки функций с помощью 8-ми разря- дов этого регистра: один вариант для режима записи и два варианта для режима чтения. Перед чтением регистра конфигурации 1 необходимо установить в едини- цу, или сбросить в ноль разряд 2 регистра управления, чтобы установить соответст- вующий режим чтения. Описание разрядов регистра записи с адресом 62h: • Бит 0 - не используется; • Бит 1 - сопроцессор 8087 установлен; ’ • Биты 2,3 - объем памяти системной платы; • Биты 4,5 - не используются; • Биты 6,7 - количество дисководов; Описание разрядов регистра чтения с адресом 62h (разряд 2 регистра 61 h равен нулю): • Бит 0 - сигнал VID0; • Бит 1 - сигнал VID1; • Биты 2,3 - количество дисководов; • Бит 4 - выход счетчика 2 таймера; • Бит 5 - выход счетчика 2 таймера; • Бит 6 - бит состояния контроля ошибок ввода/вывода; • Бит 7 - бит состояния контроля ошибок четности. Описание разрядов регистра чтения с адресом 62h (разряд 2 регистра 61 h равен единице): • Бит 0 - не используется; • Бит 1 - сопроцессор 8087 установлен; • Биты 2,3 - размер памяти системной платы; • Бит 4 - выход счетчика 2 таймера; • Бит 5 - выход счетчика 2 таймера; * • Бит 6 - бит состояния контроля ошибок ввода/вывода; • Бит 7 - бит состояния контроля бшибок четности. Регистр конфигурации 2. Регистр конфигурации 2 (адрес 63h) доступен только для записи. Описание разрядов регистра: • Бит 0 - контроль четности запрещен; • Бит 1 - разрешение анализа ошибки сопроцессора; • Биты 2,4 - размер банка 0 ОЗУ системной платы; • Бит 3 - размер банка 1 ОЗУ системной платы; • Бит 5 - работа без состояний ожидания; • Биты 6,7 - частота работы микропроцессора;
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 59 Описание установки размеров памяти и частоты работы микропроцессора: Бит 4 Бит 2 Размер Бит 7 Бит 6 Частота 0 0 640 Кбайт 0 0 4.77 МГц 0 1 256 Кбайт 0 0 7.15 МГц 1 " 0 512 Кбайт 1 0 9.54 МГц 1 1 1 1 9.54 МГц Генерация тактовых импульсов и установка частоты работы микропроцессора Источником частотного сигнала для контроллера FE2010A в системе CompuAdd 810 является внешний кристалл кварца с основной резонансной частотой 28.63636 МГц. Цепи от внешнего кристалла кварца заведены на контроллер через контакты 23 (вывод XI) и 21 (вывод Х2). Внутренний синхрогенератор контроллера FE2010A использует счетчик деле- ния на два и счетчик деления на три для получения частоты системной синхрониза- ции 9.54 МГц, 7.15 МГц и 4.77 МГц. Значение частоты сигнала CLOCK (к. 19 конт- роллера) выбирается программно. Сигнал CLOCK непосредственно подается на тактовые входы микропроцессора и сопроцессора. Сигнал CLOCK также может ис- пользоваться в цепях управления шиной ввода/вывода, доступной для интеграль- ной схемы VL16C452 и устройств, подключенных к гнездам шины расширения. Внутренний синхрогенератор вырабатывает также сигнал OSC частотой 14.31818 МГц (к.20). Буферированный сигнал OSC поступает на гнезда шины расширения. Он также является входным для видеоконтроллера, когда с помощью перемычки Л 2 (Прил. 1.2 лист 9) выбран видеорежим CGA. Установка перемычки J12: - контакты 1-2 = MONO (контакт 13 NCR 72С81 посажен на напряже- ние питания + 5В) - контакты 2-3 = CGA (контакт 13 NCR 72С81 заземлен). Перемен- ный конденсатор VC1 (Прил. 1.2 лист 2) емкостью 6-50 пФ схемы резонатора кристалла позволяет корректировать сигнал OSC, для устранения нежелательных цветовых искажений в видеосигнале. Синхрогенератор вырабатывает сигнал CLEAR (к. 18), который синхронизиро- ван с низким уровнем на линии REST (к. 15). Сигнал CLEAR становится для систе- мы сигналом RESET и поступает непосредственно в микропроцессор, сопроцессор (если он установлен), видеопорт, порт ввода/вывода и контроллеры дисководов, интерфейс IDE и гнезда шины расширения. В дополнение к этим сигналам для внешних устройств, цепи подсистемы синх- рогенератора обеспечивают внутрений сигнал частотой 1.19 МГц для тактирования трех счетчиков таймера, встроенного в системный контроллер. Управление шиной Встроенный контроллер шины интегральной схемы FE2010A принимает и деко- дирует сигналы состояния (PS0-...PS2-) от микропроцессора и вырабатывает соот- ветствующие сигналы управления. Подсистема контроллера шины также выполня- ет дешифрацию памяти и вырабатывает сигналы RAS и С AS. \ I Управление интерфейсом клавиатуры Контроллер FE2010A принимает и сохраняет в регистре данных клавиатуры по- ток последовательных данных от клавиатуры, когда линии KBCLK и KBDA нахо- дятся в состоянии высокого уровня. Сигнал KBCLK устанавливает бит 6 регистра управления в состояние высокого уровня для разрешения тактирования клавиату- ры (см. описание регистра управления). Коды сканирования передаются в регистр данных клавиатуры (адрес 60h). Когда регистр заполняется, запрос на прерывание от клавиатуры передается встроенному контроллеру прерываний. Затем системный контроллер передает запрос на прерывание в микропроцессор и устанавливает низ-
&0 Глава*4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 кий уровень на линии KBDA до тех пор, пока бит 7 регистра управления не прини- мает нулевого значения (что очистит регистр данных клавиатуры). Управление памятью у Системный контроллер FE2010A использует три сигнала выбора микросхем BIOS и ПЗУ пользователя. В компьютере CompuAdd 810 используется только сиг- нал EPSL (к.6), который выбирает микросхемы ПЗУ емкостью 64 Кбайта в адрес- ном пространстве с FOOOOh по FFFFFh. Другие сигналы выбора (BIOCS - к.7, и USCS - к.9) не подключены. Компьютер CompuAdd 810 может иметь один из двух вариантов установки ОЗУ емкостью 640 Кбайт: ° 6 микросхем 256 Кх4 (банки 0, 1 и 3); ° 18 микросхем 256 Кх1 (банки 0 и 1) плюс 4 микросхемы 64 Кх4 (банк 2) Микросхемы оперативной памяти расположены в переднем правом углу систем- ной платы. Для обеспечения названных вариантов установки контакт 11 контрол- лера (вывод А64К) соединен с "землей”. Первые два ряда на переднем крае содер- жат микросхемы памяти с побитной организацией. Третий ряд содержит микросхе- мы памяти с четырёхбитной организацией. Контроллер FE2010A автоматически выполняет генерацию контрольных битов и контроль четности, если установлен бит 7 регистра конфигурации 1. Когда разре- шен контроль четности и обнаружена ошибка, контроллер посылает запрос нема- скируемого прерывания в микропроцессор. Автоматический контроль четности и генерацию контрольных битов можно запретить, установив в единичное состояние бит 0 регистра конфигурации 2. Если контроль четности запрещен, можно исклю- чить соответствующее ОЗУ. Для осуществления функций контроля четности и генерации контрольных би- тов контроллеру FE2010A требуется одноразрядное устройство ОЗУ для каждого банка памяти. Компьютер CompuAdd 810 использует микросхемы ОЗУ 256Кх1 (U50, U51 и U56) для организации контроля четности в банках 0, 1 и 2 и 1024 Кх1 (U30) - в банке 3. Логика ожидания Функцией логики ожидания является инициация вставления фиксированного количества тактов ожидания, необходимого для работы канала ввода/вывода при работе микропроцессора на частоте 7.15 МГц или 9.54 МГц. Количество тактов ожидания определяется битами 6 и 7 регистра конфигурации 2. Количество тактов ожидания для памяти на системной плате всегда равно нулю. Дополнительные так- ты ожидания для памяти на шине расширения определяются состоянием разряда 5 регистра конфигурации. Таблица 4.3 показывает количество выставляемых тактов ожидания в зависимости от состояния битов 5...7 порта 63h. Таблица 4.3 Количество выставляемых тактов ожидания Порт 63h Количество тактов ожидания Бит 5 Бит 6 Бит 7 Устройства вво- да/вьвода Память систем- ной платы Остальная мять па- 0 0 1 0 0 0 1 0 . 4 0 2 1 1 0 4 0 2 1 1 6 о , 4 1 1 6 0 х 0 Примечание: X = состояние разряда может быть любым •
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 61 4.2.2. Адаптер видеодисплея NCR 72С81 На системной плате установлены микросхема видеоадаптера NCR 72С81 (U82, Прил. 1.2 лист 9) и две микросхемы видеоОЗУ 4464 (U91 и U92, Прил. 1.2 лист 9). Адаптер обеспечивает видеосигнал совместимый с CGA, MDA или Hercules адапте- рами на разЁем подключения видеомонитора (J15, Прил. 1.2 лист 16). С помощью перемычки J12 (Прил. 1.2 лист 9) можно осуществлять аппаратный выбор режима CGA/MDA, а перемычка ИЗ (Прил. 1.2 лист 9) включает или отключает видеоа- даптер системной платы. В дополнение к 100-процентной совместимости с перечисленными выше адапте- рами, микросхема видеоадаптера: - обеспечивает режим CGA с высоким разрешением; - содержит внутренний контроллер программно совместимый с микросхемой Motorola 6845 CRT; - содержит внутреннее ПЗУ символов; - позволяет делать программный и аппаратный выбор режима; - имеет прямой интерфейс с системной шиной и видеодисплеем. Микросхема видеоадаптера поддерживает все режимы работы адаптеров CGA, MDA и Hercules. Она содержит все регистры вышеуказанных адаптеров (о програм- мировании видеоадаптеров речь пойдет в соответствующей части издания). Прикладные программы или системный BIOS записывают данные для воспроиз- ведения непосредственно в адаптер дисплея. Процедура установки дисплея проис- ходит следующим образом: производится запись в регистр управления режимом, во внутренний контроллер CTR 6845 микросхемы загружается коррекция синхрони- зации, а затем включается заданный видеорежим. Цоколевка контактов микросхемы видеоадаптера представлена на рисунке 4.4. Описание назначения выводов NCR72C81 для общего применения представлено ниже. со I I I I I I I I I I Qc/dc/dcoc/dcoc/dc/dcodoco | I СО I 05 I О—J с\2 СО U0 СО О- Е— ’-jctS’-jfcMOQ qQqqqqqqm ы Ы 2 < LU Рис. 4.4
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 MD7...MD4, MD3...MD0 WR- 35A/25A Ml, М2 MLPT- TEST- A0...A19 MCLK IOR- IOW- MEMR- MEMW- AEN IORDY . D0...D7 RESET LPT1 ("Memory_Data_Bus", к.2...5,7...10, входы/выходы). Двунаправленные линии шины данных памяти между NCR 72С81 и видеопамятью (ОЗУ 4464). ("Write”, к.6, выход). Сигнал разрешения записи в видеоОЗУ. (к. 11, вход). Выбирает карту ввода/вывода расширенного регистра состоя- ния/управления. ("Mode_Select", к.12,13, входы/выходы). Линии выбора режима. Линии выбора режима являются дву- направленными. При активном сигнале RESET (высокий уровень) производится запись уровней с линий выбора режи- ма. Когда сигнал RESET переходит в пассивное состояние (низкий уровень), происходит вывод сохраненных значений уровней сигналов. ("Mode__LPT", к.14, выход). На этом выходе устанавливается сигнал низкого уровня, когда интерфейс параллельного порта имеет доступ к одно- му из адресов 3BCh или 3BEh. Не используется в данной схеме. (’’Test”, к. 15, вход). Тест управления режимом. В рабочем режиме подключен на напряжение питания +5В. ("Address_Bus”, к.Р6...32,36,38,40, входы). Разряды 0...19 адресов памяти и портов ввода/вывода. ("Mode_Clock”, к.34, вход). Тактирующий вход пикселей для NCR 72С81. Частота соот- ветствует 14.318 МГц для С£}А, и 16.257 МГц для MDA. C’I/O_Read”, к.35, вход). Команда чтения устройства ввода/вывода: при низком значе- нии сигнала осуществляется вывод данных из NCR 72С81 на шину. (’T/0-Write", к.37, вход). Команда записи в устройство ввода/вывода: при низком уровне сигнала NCR 72С81 может осуществлять чтение дан- ных с шины. (”Memory_Read", к.39, вход). Команда чтения из памяти: при низком уровне сигнала осу- ществляется вывод данных памяти на шину. ("Memory_Write", к.41, вход). Команда записи в память: при низком уровне сигнала данные с шины могут быть считаны в память. ("Address_Enable”, к.42, вход). Разрешение адреса: при высоком уровне сигнала происходит передача по каналам ПДП. ("I/O_Ready”, к.44, выход). Эта линия устанавливается в состояние низкого уровня, что- бы удлинить циклы ввода/вывода и памяти для медленнодей- стй*ующих устройств. ("Data”, к.45...52, входы/выходы). Разряды 0...7 данных. ("Reset”, к.53, вход). Линия инициализации NCR 72С81. (к.55, выход). На этот выход передается сигнал низкого уровня, когда ин- терфейс параллельного порта имеет доступ к одному из адре- сов 378h или 37Fh.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 63 В VSYNC G HSYNC R I LPEN INPUT LPEN SW- МА7...МА0 RAS- CAS- Vss/NC Vdd Vss (’’Blue1', к.56, выход). Линия управления сигналом голубого цвета (TTL/CMOS). Для монохромного монитора имеет низкий уровень. ("Vertical_Synhfonization", к.57, выход). Сигнал вертикальной синхронизации. Инициирует обратный ход по вертикали. Для монохромного монитора инвертирует- ся. ("Green”, к.58Авыход). Линия управления сигналом зеленого цвета (TTL/CMOS). Видеосигнал для монохромного монитора. ("Horizontal Synhronization", к.59, выход). Сигнал горизонтальной синхронизации. Инициирует обрат- ный ход луча по горизонтали. ("Red", к.60, выход). Линия• управления сигналом красного цвета (TTL/CMOS). Для монохромного монитора имеет низкий уровень. ("Intensity", к.61, выход). Линия управления сигналом яркости (интенсивности). Ис- пользуется как для CGA, так и для монохромного монитора. ("Light_Pen__Input", к.62, вход). При переходе сигнала на этой линии из состояния высокого уровня в состояние низкого уровня происходит запись теку- щего адреса контроллера 6845 в регистры 16 и 17. Любая за- пись по адресу 3DBh производит начальную установку триг- гера светового пера. ("Light_Pen_Switch", к.63, вход). Состояние входа определяется разрядом 2 регистра состояния (3DAh). ("Multiplexed_Address", К.65...72, выходы). Линии мультиплексированного адреса строки и столбца виде- опамяти. ("Row-Address-Strobe", к.73, выход). Строб адреса строки. ("Column_AddresS-Strobe", к.74, выход). Строб адреса столбца. (К.76...84). Не используются. (к.1,43,64). Напряжение питания +5В. (к.33;54,75). "Земля". Микросхема видеоадаптера позволяет, как уже отмечалось, обеспечить аппа- ратный выбор одного из трех режимов работы (см. таблицу 4.4). Правда, в данной схеме вывод М2 постоянно соединен с "землей", что исключает возможность аппа- ратной) выбора режима CGA с высоким разрешением. Таблица 4.4 Выбор режимов видеоадаптера М1 М2 Режим 0 0 Цветной графический адаптер 40 X 25 0 1 CGA с высокой разрешающей способностью (не^ доступен в данной схеме) 1 0 MDA/HGA 1 1 Резервный I
64 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 Примечание: Так как сигнал М2 постоянно соединен с "землей", то в данной системе возмо- ’ жен аппаратный выбор только первого и третьего режимов. При активном сигнале RESET (к.53) происходит запись во внутренние регистры NCR 72С81 уровней сигналов на линиях Ml (к.9) и М2 (к.8). Когда сигнал RESET пассивен, сохраненные значения уровней сигналов Ml и М2 передаются на соответ- ствующие линии и используются для декодирования входного сигнала тактовых импульсов. Микросхема NCR 72С81 может получать импульсы тактовой частоты как от ос- циллятора U63 (Прил. 1.2 лист 9) частотой 16.257 МГц (для монохромного изобра- жения), так и сигнал частотой 14.31818 МГц, вырабатываемый системным конт- роллером FE2010A (для цветного изображения). Выбор тактовой частоты осущест- вляется использованием соответствующего уровня сигнала Ml. Уровень сигнала Ml устанавливается в видеоадаптере перемычкой Л 2. Соединение контактов 2 и 3 подключает линию Ml на "землю” для выбора режима CGA, а соединение контак- тов 1 и 2 переводит эту линию в состояние высокого уровня для выбора монохром- ного режима. В таблице 4.5 представлены регистры NCR 72С81, доступные центральному процессору в адресном пространстве ввода/вывода. Таблица 4.5 Регистры видеоконтроллера NCR 72С81 Адрес Функция регистра Регистры для монохромного режима 3B4h Индексный регистр контроллера 6845 3B5h Регистр данных контроллера 6845 3B8h Регистр управления режимом 3B9h Начальная установка светового пера 3BAh Регистр состояния адаптера 3BBh Стирание светового пера 3BFh Регистр режима памяти Регистры для цветного режима 3D4h Индексный регистр контроллера 6845 3D5h Регистр данных контроллера 6845 3D8h Регистр управления режимом 3D9h Регистр выбора цвета 3DAh Регистр состояния адаптера 3DBh Стирание светового пера 3BCh Начальная установка светового пера J Регистры специального назначения 25Ah/35Ah Расширенный регистр управления 25Bh/35Bh Регистр управления Ml / М2 4.2.3. Контроллер последовательного и параллельного портов VL16C452 Элемент двунаправленной асинхронной связи .VL16C452 (U26, Прил. 1.2 лист 10) обеспечивает два последовательных и один параллельный каналы связи. Последовательные каналы осуществляют преобразование входной информации от периферийных устройств из последовательного формата в параллельный и пре-
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 65 образование из параллельного формата в последовательный информации, посылае- мой от микропроцессора устройствам периферии. Параллельный канал является полностью двусторонним. Он также может быть подключен к любому последовательному каналу для вывода с него данных на пе- чать. Параллельный канал является совместимым с интерфейсом принтера Centronics. Контроллер портов имеет регистры состояния, которые позволяют микропро- цессору следить за передачей данных и обнаруживать ошибки устройства в любое время. Контроллер портов имеет также программируемый генератор скорости пе- редачи, который позволяет делить входную относительную тактовую частоту в пределах от 0 до 8 МГц на любое число от 1 до 65.535. Каждый канал контроллера имеет двухбайтовые буфер передачи и буфер приема, позволяющие уменьшить за- грузку микропроцессора. Работа последовательного порта Каждый канал последовательного порта имеет 11 внутренних регистров. Каж- дый регистр принадлежит к одному из трех типов регистров: управления, состоя- ния или данных. Регистрами управления являются: ° регистры выбора скорости передачи (триггер делителя младшего и старшего байта); ° регистр управления линией; ® регистр разрешения прерываний; ° регистр обработки прерываний; • регистр управления модемом; Регистрами состояния являются: ° регистр состояния линии; ° регистр состояния модема; ° Регистрами данных являются: ° регистр"буфера приемника; ® регистр захвата линии; ° регистр общего назначения; Таблица 4.6. Адресация регистров последовательного канала связи СБИС VL16C452 Бит 7 регистра управления Адресные сигналы линией * Название регистра А2 А1 АО 0 0 0 0 Регистр буфера приемника (только для чтения) 0 0 0 0 Регистр захвата линии 0 0 0 1 Регистр разрешения прерываний 0/1 0 1 0 Регистр обработки прерываний 0/1 0 1 1 Регистр управления линией 0/1 1 0 0 Регистр управления модемом 0/1 1 0 1 Регистр состояния линии 0/1 1 1 0 Регистр состояния модема 0/1 1 1 1 Регистр общего назначения 1 0 0 0 Регистр выбора скорости передачи (младший байт) 1 0 0 1 Регистр выбора скорости передачи (старший байт) 5. Зак. 2247
66 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 Компьютер CompuAdd 810 использует для доступа к последовательному порту 1 (СОМ1) адресное пространство в диапозоне 3F8h...3FFh, а для досту- па к последовательному порту 2 (COM2) адресное пространство 2F8h...2FI]h. Микросхема программируемой логической матрицы U48 (Прил. 1.2 лист 13) дешифрирует линии адреса SA0...SA8 и линии выбора порта и выставляет сиг- нал выбора микросхемы (SERCS-). Сигналы с линий SA8, SA8- и сигнал SERCS- поступают на логический элемент "И" (U34, Прил. 1.2 лист 13) для получения одного из двух сигналов выбора последовательного канала SER1CS- и SER2CS-. Адресные сигналы SAO, SA1 и SA2 и бит доступа к триггеру делителя (бит 7) ре- гистра управления линией имеют доступ к регистрам специального назначения. Адресация регистров последовательного канала связи представлена в таблице 4.6. В следующей таблице представлена адресация регистров параллельного порта, в за- висимости от выводов управления СБИС VL16C452. Таблица 4.7. Адресация регистров параллельного порта СБИС VL16C452 Выводы управления CS2- А1 АО Выбранный регистр 0 0 0 Регистр данных 0 0 1 Регистр состояния 0 1 0 Регистр управления Сигналы чтения (IOR-) и записи (IOW-) на контактах 37 и 36, разрешают чте- ние из или запись в выбранный регистр. Сигнал RESET (к.39) сбрасывает содержимое всех регистров, кроме буферов приемника и передатчика, и триггера делителя. Появление на входе сигнала RESET- приводит к следующему: 1) . Происходит инициализация внутреннего счетчика передатчика и приемника; 2) . Разряды с 0 по 4 регистра состояния линии (LSR) сбрасываются в ноль, разря- ды 5 и 6 устанавливаются в единицу; 3) . Обнуляется содержимое регистра управления модемом (MCR); 4) . Все дискретные линии, элементы памяти и соответствующая разрядам этого регистра логика также обнуляется или отключается; 5) . Регистр управления линией (LSR), регистры выбора скорости передачи (DLL и DLM), регистр буфера приемника и регистр буфера передатчика не меняют своих значений. Когда на входе линии RESET- устанавливается состояние высокого уровня, эле- мент связи DACE переходит в нерабочее состояние. Программный сброс последовательного канала является известным способом получения полностью определенного состояния канала без использования систем- ного сброса. Такая установка представляет собой запись в регистр управления ли- нией, регистры выбора скорости передачи и регистр управления модемом. Перед программной установкой начального состояния микропроцессор должен прочитать содержимое регистра состояния линии и регистра буфера приемника, чтобы очи- стить их от любых данных или битов состояния, которые могут быть неправильны- ми для выполнения предстоящей операции. При программировании каждого последовательного канала используются: ре- гистр управления линией, регистр разрешения прерываний, регистры выбора ско- рости передачи и регистр управления модемом. Управляющее слово содержит ин- формацию о длине Яймвола, количестве битов стопа, использовании контроля по паритету, скорости передачи и интерфейсе модема (или другого устройства пери- ферии).
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 67 Работа параллельного порта Так как в системе не осуществляется преобразование последовательного кода в параллельный, параллельный порт работает как обычный последовательный порт. Параллельными каналами используются следующие регистры: Регистр управления. 8-разрядный регистр для чтения/записи, который позво- ляет микропроцессору и программам управлять работой порта. Регистр состояния. 8-разрядный регистр предназначенный только для чтения, со- держащий информацию о текущем состоянии подключенного параллельного устройства. Регистр данных. 8-разрядный регистр для чтения/записи, в который заносится текущее содержимое шины данных. Данные могут поступать с одного из последова- тельных портов или любого другого устройства самого компьютера. Для адресации параллельного канала 1 (LPT1) в компьютере используются ад- реса в адресном пространстве с 378h по 37Fh. Для адресации параллельного канала 2 (LPT2) используется адресное пространство с 278h по 27Fh. Микросхема про- граммируемой логической матрицы U48 (Прил. 1.2 лист 13) дешифрирует адреса и вырабатывает сигнал выбора микросхемы (PARCS-) для параллельного канала. Выбор параллельного канала 1 или 2 не оказывает влияние на работу самого эле- мента DACE. Микросхема U48 дешифрирует любой адрес в указанном диапазоне как параллельный канал. Доступ к трем регистрам осуществляется при использо- вании сигнала выбора микросхемы и двух линий адреса (SA0 и SA1). Параллельный порт осуществляет связь между микропроцессором и принтером типа Centronics. Для определения режима доступа к регистрам микропроцессор йс- пользует сигналы чтения (IOR-) и записи (IOW-). Вопросы программирования параллельных и последовательных портов с указа- нием назначений всех разрядов их регистров будут рассмотрены в соответствую- щей части издания. DTR1- -I 11 RTS1- - CTS1- - DBO - DB1 - DB2 - DB3 - DB4 - DB5 - DB6 - DB7 - GND - VCC -J RTSO- DTRO- SOUTO S0UT1 15 16 18 19 20 21 60 59 58 57 56 55 54 53 52 51 - INTI - INT2 - SUN- - INIT— - AFD- - STB- - GND - PDO 23 24 25 26 50 - 49 - 48 - 47 - 46 - 45 - 44 - PD2 PD5 PD6 INTO BDO Рис. 4.5 3 Цоколевка контактов СБИС VL16C452 DACE представлена на рисунке 4.5. Описание выводов двунаправленного асинхронного элемента связи VL16C452DACE представленно ниже. LPTOE- ("Parallel_Data__Output_Enable”, к.1). Имеет активный низкий входной уровень, при котором раз- решена запись содержимого регистра данных на линии шины параллельных данных. В компьютере системы Сори Add 810 этот вход соединен с землей.
68 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 CS1-, CSO- ("Chip_Select", к.3,32). Разрешают циклы чтения и записи по последовательным ка- налам 2 и 1 соответственно. CLK ("Clock_Input", к.4). Тактовый сигнал на делители, задающие скорость передачи по каждому последовательному каналу. В данной схеме на । этот вход подается частота 1.8432 МГц с осциллятора. DSR1-, DSRO- ("Data-Set_Ready_Input", ^.5,31). Входы установки готовности данных для каналов 2 и 1 (порты COM2 и СОМ1). Элемент DACE заносит текущее значение уровня для каналов 2 или 1 в разряд 5 регистра состояния мо- дема (MSR). Разряд 1 этого регистра указывает, изменялся ли сигнал на соответствующем контакте DSR после последне- го чтения регистра MSR. Устройство периферии, подключен- ное к этому каналу, переводит сигнал в состояние низкого уровня, чтобы показать, что оно готово к обмену данными с компьютером. Сигналы высокого уровня от устройств инвер- тируются элементами U64 и U46 прежде чем поступить на входы DSR. RI1-, RI2- ("Ring_Indicator_Input", к.6,30). Являются входами телефонного вызова для каналов 2 и 1 (порты COM2 и СОМ1). Элемент DACE сохраняет текущее значение уровня сигнала для соответствующего канала в раз- ряде 6 регистра состояния модема (MSR). Разряд 2 того же ре- гистра указывает, было ли изменение уровня сигнала на соот- ветствующем контакте DSR со времени последнего чтения регистра MSR. Устройство периферии, подключенное по это- му каналу, устанавливает низкий уровень сигнала, чтобы указать на поступление сигнала телефонного вызова. Компь- ютер CompuAdd 810 получает от устройства сигнал высокого уровня, но инвертирует его на элементах U64 и U46, прежде чем передать на вход RI1- или RI0-. Если разрешено преры- вание по изменению состояния модема MODEM_STATUS_INTERRUPT (разряд 3 регистра разреше- ния прерываний равен единице), то изменение значения уровня сигнала с высокого в низкое вызывает прерывание. RLSD1-r RLSDO- ("Reseive_Line_Signal_Detect", к.8,29). Активный низкий уровень сигналов на этих входах указывает на то, что устройство периферии, подключенное по каналам 2 или 1, обнаружило сигнал несущей частоты. Элемент DACE сохраняет текущее значение уровня сигнала для каналов 2 или 1 в разряде 7 регистра состояния модема. Разряд 3 этого регистра указывает, было ли изменение уровня сигнала на со- ответствующем контакте DSR со времени последнего чтения регистра MSR. Компьютер CompuAdd 810 инвертирует посту- пающие от устройств сигналы высокого уровня на элементах U64 и U46. Если разрешено прерывание MODEM_STATUS_INTERRUPT по изменению состояния модема (разряд 3 регистра разрешения прерываний равен единице), то оно возникнет при переходе сигнала из состоя- ния высокого уровня в низкий. SOUT1, SOUTO ("Serial-Data-Output", к.10,26). Входы последовательных данных каналов 2 и 1 (порты COM2 и СОМ1). Когда передача запрещена, канал удерживает вы- сокий уровень сигнала SOUT. DTR1-, DTRO- ("Data_Terminal_Ready”, к.11,25). Являются выходами для каналов 2 и 1 (порты COM2 и СОМ1). Имеет активный низкий уровень на выходе DACE.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 69 Ha выход элемента DACE поступает инвертированное значе- ние разряда 0 регистра управления модемом (MCR) для кана- лов 2 и 1. Запись единицы в этот разряд устанавливает выход в состояние низкого уровня. Запись нуля устанавливает сиг- нал высокого уровня. Устройство периферии, подключенное по соответствующему каналу, использует этот сигнал для оп- ределения готовности канала к приему данных. Компьютер CompuAdd 810 инвертирует выходные сигналы на элементе U57 перед тем, как передать их устройству периферии. RTS1-, RTSO- CTS1-, CTSO- DB0...DB7 А2...А0 8OW- I OR- (”Request_To_Send", к.12,24). Являются выходами запросов на передачу каналов 2 и 1 (пор- ты COM2 и СОМ1). Имеют активный низкий уровень на вы- ходе элемента DACE. На этот выход поступает инвертирован- ное значение разряда 1 регистра управления модемом (MCR) для каналов 2 и 1. Запись единицы в этот разряд устанавливает соответствующий выход в состояние низкого уровня. Запись ну- ля устанавливает сигнал высокого уровня на выходе. Сигнал RESET также генерирует на соответствующем выходе сигнал высокого уровня. Устройство периферии, подключенное по од- ному из каналов, использует сигнал RTS для определения го- товности канала к передаче данных. Компьютер CompuAdd 810 инвертирует выходные сигналы на элементах U72 и U57 перед тем, как передать их устройству периферии. ("ClearJToJSend", к.13,28). Входные сигналы для каналов 2 и 1 (порты COM2 и СОМ1). Элемент DACE записывает текущее значение уровня сигнала для канала 2 или 1 в разряд 4 регистра состояния модема (MSR). Бит 0 этого регистра указывает на наличие изменения состояния на этом входе с момента последнего чтения регист- ра MSR. Устройство периферии, подключенное по одному из каналов, переводит соответствующий сигнал в состояние низ- кого уровня, чтобы указать на готовность к приему данных. В компьютере CompuAdd 810, принимаемые от устройств сиг- налы высокого уровня, инвертируются на элементах U64 ц U46 перед поступлением на входы CTS. (”Data_Bus”, К.14...21). Линии соединения с шиной данных. Шина данных использует три состояния линий ввода/вывода для передачи данных от элемента DACE и микропроцессора. Исходным состоянием линий является состояние высокого импеданса, кроме опера- ций чтения. По линии DB0 передается младший значимый бит и первый бит данных последовательной информации при приеме или передаче. ("Address_Bus", к.33.,.35). Линии выбора внутренних регистров для доступа к ним мик- ропроцессора. В таблице 4.6 указана адресация регистров по- следовательных каналов. В таблице 4.7 приведена адресация регистров параллельного канала. (”I/O_Write”, к.36). Стробирующий сигнал с активным низким уровнем, который разрешает пересылку данных с шины данных (DB0...DB7) в последовательный или параллельный каналы. Тип данных зависит от выбранного адреса регистра по входу АО. ("I/O_Read", к.37). Стробирующий сигнал с активным низким уровнем, который вызывает передачу данных с выбранного канала на шину дан- ных (DB0...DB7). Тип данных зависит от выбранного адреса регистра по входу АО.
70 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 CS2- (”Chip_Select”, к.38). Сигнал разрешения операций записи и чтения по параллель- ному порту. RESET- ("Reset”, к.39). Переводит элемент связи DACE в незанятый режим. В этом режиме прекращается всякая активность каналов ввода/вы- вода последовательных данных. SINOr SIN1 ("Serial-Data Input”, к.41,62). Входы последовательных данных каналов 1 и 2 (порты СОМ1 и COM2). В режиме токовой петли сигналы SIN запрещены. В компьютере CompuAdd 810 сигналы, полученные от уст- ройств периферии, инвертируются на элементе U83 перед по- ступлением на входы SIN. BD0 (к.44). Не используется. ' IHTO, IMT1 ("Interrupt", к.45,60). Выходы сигналов прерывания каналов 1 и 2 (порты СОМ1 и COM2). Имеют три состояния; включаются установкой бита 3 регистра MCR для каналов 1 и 2. Сигналы принимают ак- тивное состояние (высокий уровень), когда один из разрядов регистра разрешения прерываний для последовательных ка- налов 1 или 2, соответствующий перечисленным ниже преры- ваниям, установлен в единицу: - ошибка приема; - данные приема готовы; - регистр захвата линии передатчика пуст; - состояние модема (сигнал прерывания устанав- ливается в низкое состояние при обработке или начальной установке). PD7...PD0 ("Parallel_Data_Bus", К.46...53). Эти линии обеспечивают ввод или вывод байта данных в па- раллельном формате по параллельному каналу. Элемент свя- зи DACE устанавливает состояние высокого импеданса по этим линиям, когда сигнал LPTOE- имеет высокий уровень. STB- ("Line_Printer_Strobe", к.55). Линия с открытым коллектором, которая обеспечивает связь между элементом DACE и принтером. Активный уровень низкий. AFD- IHIT- SLIN- INT2 ERROR- SLCT ("Line_Printer_Autofeed", к.56). Линия с открытым коллектором, по которой на принтер пере- дается сигнал автоматического продвижения бумаги. Актив- ный уровень низкий. ("Line_Printer_Initialize", к.57). Линия с открытым коллектором, определяющая старт проце- дуры инициализации принтера. ("Line_Printer_Select", к.58). Линия с открытым коллектором, определи 1ая выбор принтера. ("Parallel-Port-Inteirupt", к.59). Выход сигнала прерывания параллельного порта, имеющий три состояний. ("Une_Printer_Error", к.63). Линия входа от принтера. При возникновении ошибки при- нтер выдает сообщение об этом, устанавливая сигнал низкого уровня по этой линии. ("Line-Printer-Selected", к.65). Линия входа от принтера, которая переходит в состояние вы- сокого уровня, если принтер выбран.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 71 BUSY (”Line_Printer_Busy", к.66). Линия входа от принтера, которая переходит в состояние вы- сокого уровня, если принтер ре готов к приему данных. РЕ ("Line_Printer_Paper_Empty", к.67). Линия входа от принтера, которая переходит в состояние вы- сокого уровня, когда в принтере нет бумаги. АСК- ("Line-Printer-Acknowledge", к.68). Сигнал на этом входе переходит в состояние низкого уровня для указания на успешное завершение процесса передачи данных. При переходе в состояние высокого уровня возникает прерывание порта принтера. Vcc (к.23,40,64). Напряжение питания + 5В. GND (”System_Ground”, к.2,7,9,22,27,42,43,54,61). Системная "земля". 4.2Х Контроллер дисковода WD37C65D Микросхема WD37C65D (U43, Прил. 1.2 лист 11) является контроллером диско- вода, установленным в системе CompuAdd 810. Это стандартная микросхема, ис- пользуемая множеством фирм в архитектуре адаптера дисковода. Поэтому автор счел целесообразным, кроме описания ее выводов, представить информацию о про- граммировании микросхемы. Контроллер дисковода связан с системой по 8-ми линиям управления и 8-ми ли- ниям данных и передает вырабатываемые сигналы управления дисководом на разъ- ем J7 (Прил. 1.2 лист 16). В системе CompuAdd 810 используется версия пакета PLCC для микросхемы WD37C65D. Цоколевка контактов микросхемы WD37C65D представлена на рисунке СИСИ DCHG- WP- TROO- IDX- VCC RD- WR- CS- А0 DACK- Ч 5 ТС 6 40 41 42 43 44 24 20 - 18 HS- PCVAL ХТ1 ХТ1- DRV ХТ2 ХТ2- RDD- RST LDCR- LDOR- 3 Рис. 4.6 4.6. Ниже представлено описание назначения выводов микросхемы WD37C65D. RD- ("Read", к. 1, вход). Сигнал управления, используемый для передачи данных от микросхемы WD37C65D на шину данных. WR- ("Write", к.2, вход). Сигнал управления, используемый для записи данных с ши- ны в микросхему WD37C65D.
72 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 CS- А0 DACK- ТС DB0...DB7 DMA IRQ DCHGEN- LDOR- LDCR- RST RDD- ХП-, ХП DRV ХТ1-, ХТ1 PCVAL HS- WE- WD- (”Chip_Select”, к.З, вход). Разрешение операций чтения и записи. Активный уровень низкий. ("Adress_Line", к.4, вход). Выбор ’’данные (высокий уровень) или состояние (низкий уровень)”. Низкий уровень сигнала на линии АО является за- прещенным при активном сигнале WR-. ("DMA_Acknowledge’’, к.5, вход). Используется контроллером ПДП для передачи данных из контроллера WD37C65D на шину. (”Terminal_Count”, к.6, вход). Сигнал, который сообщает контроллеру WD37C65D о завер- шении процесса передачи данных. ("Data_Bus", к.7...14, входы/выходы). 8-разрядный канал данных. (”Direct_Memory_Access", к.15, выход). Сигнал запроса передачи прямого доступа к памяти. ("Interrupt_Request’’, к.16, выход). Сигнал запроса на прерывание, который указывает на завер- шение выполнения команды. (”Disk_Change_Enable", к.17, вход). Низкий уровень на этой линии разрешает передачу сигнала изменения состояния диска с контакта 40 на вывод DB7, если сигналы RD- и LDCR- имеют низкий уровень. ("Load_Operations_Register”, к. 18, вход). Сигнал, дешифрированный с линий адреса, который разре- шает загрузку рабочего регистра с шины данных при условии низкого уровня сигнала WR-. (”Load_Control_Register", к.19, вход). Сигнал, декодированный с линий адреса, который разрешает загрузку двух младших значимых битов с шины данных в ре- гистр управления при условии низкого уровня сигнала WR-. ("Reset", к.20, вход). Сигнал начальной установки микросхемы WD37C65D. ("Read_Disk_Data", к.21, вход). Последовательный поток данных с дисковода. Каждый пере- пад уровня вызывает передачу закодированных данных. ("Crystal_2", к.22,23). Выводы колебательной схемы 2 (9.6 МГц) для задания не- стандартной скорости передачи данных. ("Drive_Type", к.24, вход). Низкий уровень сигнала на этой линии указывает на двунап- равленное движение оси двигателя дисковода. (”Crystal_l", к.25,26). Выводы колебательной схемы 1 (9.6 МГц) для задания всех стандартных скоростей передачи данных. ("Precompensation_Value", к.27, вход). Осуществляет выбор уровней прекомпенсации записи, ис- пользуемой на внутренних дорожках дискеты. ("Head_Select", к.28, выход). Управление высоким током (High Current Driver). ("Write_Enable", к.29, выход). Этот выход (HCD) принимает значение низкого уровня перед записью на диске- ту, разрешая подачу тока на головку. ("Write_Data", к.30, выход). Этот выход (HCD) служит для пере- дачи на дискету потока кодированных данных при каждом перепаде уровня.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 73 DIRC- STEP- DS1-...DS4- HDL- RWC- DCHG- WP- TROO- IDX- Vcc Vss (’’Direction”, к.1, выход). Этот выход (HCD) определяет направление движения шагового двигателя (высо- кий уровень определяет движение от центра). ("Step-Pulse", к.32, выход). На этот выход (HCD) посылается импульс низкого уровня для каждого перемеще- ния головки. ("Drive_Select”, к.33,35,38,37 выходы). Выходы (HCD), опреде- ляющие выбор конкретного дисковода из четырех возможных устройств, задаваемых командным синтаксисом. ("Head__Loader”, к.38, выход). Низкое значение уровня сигнала на этом выходе (HDC) за- гружает головку выбранного дисковода. ("Reduced-Write_Compensation", к.39, выход). Этот выход (HDC) понижает ток записи для внутренних до- рожек (выше 28-й), так как возрастает плотность записи би- тов. Указывает на необходимость прекомпенсации записи. (’’Disk-Change", к.40, вход). Вход триггера Шмидта (ST), определяющий состояние диско- вода. Низкий уровень указывает на то, что дверца дисковода открыта, или дискета была заменена с момента последней' операции выбора дисковода. ("Write-Protected", к.41, вход). Вход (ST), определяющий состояние дисковода. Низкий уро- вень указывает, что дискета защищена от записи. ("TrackOO", к.42, вход). Вход (ST), определяющий состояние дисковода. Низкий уро- вень указывает, что головка расположена на дорожке с номе- ,ром 00 (внешняя дорожка). ("Index", к.43, вход). Вход (ST), определяющий состояние дисковода. Низкий уро- вень указывает, что головка расположена на начале дорожки, маркированном индексным отверстием. (к.44). Напряжение питания +5В. ("Ground", к.34). "Земля". В системе CompuAdd 810 используются кристаллы кварцов 16 МГц и 9.6 МГц для подачи частоты на вход микросхемы WD37C65D. Контроллер дисковода ис- пользует эти базовые частоты для генерации внутренних сигналов тактовой часто- ты и скорости передачи данных. Частота 16 МГц используется для задания стан- дартных скоростей передачи данных (500, 250 и 125 Кбит/сек), а частота 9.6 МГц для скорости 300 Кбит/сек. Генерируются следующие последовательности тактовых импульсов: • тактовые импульсы дискретизации ("Samping Clock" - SCLK); • импульсы тактирования записи ("Write Clock" - WCLK); • тактирующие импульсы управления ("Master Clock" - MCLK). Их характеристики отражены в таблице 4.8. Частота импульсов дискретизации всегда соответствует 32-м импульсам для вы- бранной скорости передачи. Эта тактовая последовательность управляет внутрен- ними цепями разделения данных. Логика кодирования использует сигнал тактирования записи для наложения модифицированной частотной модуляции (MFM) или частотной модуляции (FM) на последовательный WD-поток при записи на диск. Частота импульсов тактирования записи WCLK всегда равна 2-м импульсам для любой скорости пе- редачи данных.
74 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 Таблица 4.8. Генерируемые импульсы тактовой частоты Скорость передачи данных Способ кодировки SCLK WCLK MCLK 500 Кбит/сек MFM 16.0 МГц 4.0 МГц 1.0 МГц 250 Кбит/сек FM 8.0 МГц 4.0 МГц 500 КГц 250 Кбит/сек MFM 8.0 МГц 2.0 МГц 500 КГц 125 Кбит/сек FM 4.0 МГц 2.0 МГц 250 КГц 300 Кбит/сек MFM 9.6 МГц 2.4 МГц 600 КГц Внутреннее микропроцессорное устройство микросхемы WD37C65D использует сигнал MCLK для управления последовательностью работы триггеров в двухфазной схеме. Один цикл микрокоманды состоит из четырех циклов MCLK. Частота сигна- ла MCLK составляет 8 импульсов для любой скорости передачи при MFM-модуля- ции, и 16 импульсов при FM-модуляции. Контроллер дисковода имеет 8 внутренних регистров: ° главный регистр состояния; • четыре регистра уточненного состояния для системного управления и информации об ошибках; • регистр данных; * регистр управления; • рабочий регистр. Микропроцессору непосредственно доступны главный регистр состояния (адрес 3F4h) и регистр данных (3F5h). Главный регистр состояния содержит информацию о состоянии дисковода и контроллера дисковода и доступен для чтения в любое вре- мя. Регистр данных является двунаправленным. Четыре регистра уточненного со- стояния (STO, STI, ST2, ST3) могут быть прочитаны только после выполнения ко- манды. Связь с ними осуществляется через регистр данных. В таблице 4.9 пред- ставлено описание внутренних регистров контроллера дисковода. Таблица 4.9. Описание внутренних регистров микросхемы WD37C65D Главный регистр состояния Бит Обозначение Описание 0 FDD_0_BUSY Дисковод 0 находится в режиме поиска. 1 FDD 1 BUSY Дисковод 1 находится в режиме поиска. 2 FDD 2 BUSY Дисковод 2 находится в режиме поиска. 3 FDD 3 BUSY Дисковод 3 находится в режиме поиска. 4 FDC.BUSY Контроллер дисковода занят выполнением операции чтения или записи. 5 EXECUTION-MODE Этот разряд устанавливается только в фазе выпол- нения в режиме непрямого доступа к памяти. 6 DATAJNPUT (DIO) Указывает направление передачи в регистр данных микросхемы WD37C65D. Высокий уровень указывает на передачу из регистра данных в микропроцессор, низкий - из микропроцессора в регистр данных. 7 REQUEST. FOR_MASTER (RQM) Указывает на готовность регистра данных к приему или передаче информации. Примечание: Высокий уровень разрядов 0...4 блокирует доступ других команд к микросхеме WD37C65D.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 75 Регистр состояния 0 Бит Обозначение Описание 0,1 UNIT.SELECT 0(1) Выбор накопителя. Флаги, указывающие номер дисковода, от которого поступило прерывание. 2 HEAD_SELECT Выбор головки. Флаг, указывающий состояние головки, от которой поступило прерывание. .3 NOT_READY Всегда в нулевом состоянии, так как предполагается, что дисковод всегда находится в состоянии готовности. 4 EQUIPMENT_CHECK Ошибка аппаратных средств. Устанавливается, если сигнал выбора нулевой дорожки (TRACK 0) не возникает после 255 шаговых импульсов. 5 SEEK_END » Конец поиска. Флаг выставляется при завершении команды поиска (SEEK), и магнитная головка находится над требуемой дорожкой. 6,7 INTERRUPT_CODE Код прерывания: 6=0, 7=0 - Нормальное завершение команды. 6=1, 7=0 - Ненормальное завершение команды. 6=1, 7=0 - Некорректная команда. 6=1, 7=1 - Ненормальное завершение. Регистр состояния 1 Бит Название Описание 0 . MISSING_ADRESS_ MARK Флаг устанавливается в том случае, если контроллер дисковода не обнаружил адресный маркер. 1 NOTJWRITEABLE • Появляется в случае обнаружения контроллером дисковода сигнала защиты от записи в процессе записи данных (WRITE DATA). 2 NO_DATA Сектор не обнаружен. Флаг появляется в случае, если контроллер дисковода не может обнаружить сектор, указанный в процессе чтения данных (READ DATA). Это происходит если контроллер не может выполнить следующие операции: 1) обнаружить на указанной дорожке индекс адресного маркера после двухкратного чтения дорожки; 2).обнаружить адресный маркер удаленных данных на указанной дорожке. 3 NOTJUSED Этот разряд всегда имеет значение низкого уровня. 4 OVERRUN Признак переполнения. Флаг устанавливается, если система не обслужила контроллер дисковода в течение определенного времени, ограниченного процессом передачи данных. 5 DATA_ERROR Ошибка данных. Флаг устанавливается при обнаружении контроллером ошибки в поле индекса или поле данных.
76 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 6 NOT_USED Этот разряд всегда имеет значение низкого уровня. 7 END_OF_CYLINDER Флаг устанавливается в случае, когда контроллер обращается к несуществующему сектору цилиндра. Регистр состояния 2 Бит Обозначение Описание 0 MISSING_ADRESS_ MARK IN DATA_ FIELD Флаг устанавливается в случае, если контроллер дисковода не может обнаружить адресный маркер данных при чтении или адресный маркер удаленных данных. 1 BAD.CYLINDER Признак нечитаемой дорожки. Устанавливается, когда номер дорожки в поле индексных данных читаемого сектора диска равен коду FFh и отличается от заданного. Все единицы в номере дорожки указывают нечитаемую дорожку в соответствии с определением форматирования. 2 SCAN.NOT Сканирование не удовлетворяется. Флаг устанавливается, когда контроллер дисковода не может найти сектор на указанной дорожке, который удовлетворяет условию сканирования. 3 SCAN.EQUAL Признак совпадения сканирования. Флаг устанавливается, когда контроллер дисковода нашел сектор на указанной дорожке, который удовлетворяет условию сканирования. 4 WRONG_CYLINDER Ошибка адреса дорожки. Устанавливается, когда считываемый номер дорожки в поле индексных данных сектора отличается от заданного. 5 DATA_ERROR Ошибка данных. Устанавливается, если контроллер обнаружил ошибку сравнения контрольного кода сектора в поле данных. 6 CONTROL-MARK Контрольная метка. Устанавливается, если в процессе выполнения команд чтения данных (READ DATA) или сканирования (SCAN) контроллер дисковода обнаружил сектор, который содержит адресную метку (адресный маркер) удаленных данных. 7 NOT-USED Этот разряд всегда имеет значение низкого уровня. Регистр состояния 3 Бит Обозначение Описание 0,1 UNIT.SELSCT 0(1) Выбор накопителя. Указывают код выбранного накопителя. 2 HEAD-SELECT Выбор головки. Флаг состояния сигнала выбора стороны дисковода. 3 TS Двусторонний. Указывает на наличие сигнала двустороннего диска от выбранного накопителя. 4 TRACK_0 Дорожка 0. Флаг состояния сигнала «дорожка 0" (TRACK 0) от выбранного накопителя.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 77 5 READY Готовность. Указывает на готовность устройства. 6 WRITE_PROTECTED Защита записи. Флаг состояния сигнала защиты записи (WRITE PROTECTED). 7 NOT USED Всегда имеет низкий уровень. Регистр управления защелкивает два младших значимых разряда с шины дан- ных, если сигналы LDCR- и WR- имеют активное состояние. Эти два разряда уп- равляют выбором скорости передачи. Если регистр данных не используется для вы- бора скорости передачи, скорость передачи определяется частотой кристалла. Час- тота может составлять от 64-х тактов требуемой скорости передачи для MFM-моду- ляции, и максимально до 16 МГц. Это означает, что максимальная скорость пере- дачи может быть 250 Кбит/сек, если при выборе скорости не используется регистр управления. В таблице 4.10 представлены действия младших разрядов регистра уп- равления (CR0 и CR1) и линии DRV контроллера в выборе скорости передачи. Таблица 4.10. Выбор скорости передачи CR1 CR0 DRV Скорость передачи Режим 0 0 500 Кбит/сек MFM 0 0 250 Кбит/сек FM 0 1 0 250 Кбит/сек MFM 0 1 1 300 Кбит/сек MFM 1 0 250 Кбит/сек MFM 1 0 125 Кбит/сек FM 1 1 □Xl 125 Кбит/сек FM Рабочий регистр защелкивает данные шины, когда активны сигналы LDOR- и WR-. Таблица 4.11 предлагает описание разрядов этого регистра. Таблица 4.11. Описание разрядов рабочего регистра Бит Обозначение Функции 0 DSEL Выбор дисковода. Когда равен нулю, активизируется сигнал DS1-, а при равенстве единице - сигнал DS2-. 1 (X) Должен быть равным нулю, чтобы сигналы DS1- и DS2- были активными. 2 SRST- Программный сброс в начальное состояние. Активный уровень низкий. 3 DMAEN Разрешение ПДП. Активен в режиме PC/AT и специальном режиме. Определяет выходы IRQ и вход DACK-. 4 MOEN1 Включение двигателя. Выход инвертируется только в режиме PC/AT. 5 MOEN2 Включение двигателя. Выход инвертируется только в режиме PC/AT. 6 (X) Не значимая функция. 7 (MSEL) Выбор режима. Осуществляет выбор режима между специальным режимом и режимом PC/AT при программном сбросе в начальное состояние.
78 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 Регистр данных содержит данные, команды, параметры и информацию о состо- янии дисковода. Регистр принимает или передает свое содержимое в ответ на тре- бование текущей выполняемой команды. Таблица 4.12 показывает действие линии АО для выбора главного регистра состояния или регистра данных. Таблица 4.12. Условия выбора главного регистра состояния или регистра данных АО RD- WR- Функции 0 0 0 Запрещена 0 0 1 Чтение главного регистра состояния 0 1 0 Запрещена 1 0 0 Запрещена 1 1 0 Запись в регистр данных Контроллер дисковода выполняет следующие 15 команд: (’’чтение данных”); READ _ DATA READ _ DELETED _ DATA WRITE _ DATA WRITE-DELETED DATA READ —A_ TRACK READ. ID FORMAT-A TRACK SCAN-EQUAL SCAN _ LOW - OR _ EQUAL SCAN - HIGH - OR - EQUAL RECALIBRATE SENSE - INTERRUPT - STATUS SPECIFY SENSE - DRIVE - STATUS SEEK ("чтение удаленных данных"); ("запись данных"); ("запись удаленных данных"); ("чтение дорожки"); ("чтение идентификатора"); ("форматирование дорожки"); ("сканирование "равно"); ("сканирование "меньше или равно"); ("сканирование "больше или равно"); ("перекалибровка"); ("чтение состояния прерывания"); ("спецификация"); ("чтение состояния НГМД"); ("поиск"). ‘ Команды вводятся многобайтовой передачей от микропроцессора. Процесс вы- полнения команд состоит из трех фаз: фазы команды, фазы выполнения и фазы ре- зультата. В фазе команды контроллер получает всю необходимую информацию, требуемую для выполнения операции. В фазе выполнения контроллер выполняет загруженную команду. Когда выполнение операции завершено, контроллер формирует состояние и другую информацию для микропроцессора - это и есть фаза результата. Результатом может явиться многобайтовая передача микропроцессору. Форматы перечисленных команд будут приведены в главах издания, описывающих адаптеры дисководов. 4.2.5. Интерфейс IDE Интерфейс распределенной электроники управления IDE представляет собой разъем для подключения отдельного устройства управления IDE или для двух уст- ройств IDE (ведущего и ведомого). В последнем случае для формирования адресов используются перемычки. Интерфейсный кабель IDE от дисковода подключается к разъему J4 (Прил. 1.2 лист 15) на системной плате. Установка переключателя 10 в блоке переключателей SW2 (Прил. 1.2 лист 1) в положение ON ("включено") подключает интерфейс IDE переводом в состояние низкого уровня сигнала ENIDEROM-. Этот сигнал подается на вход разрешения микросхемы определяющего компаратора 74F521 (U58, Прил. 1.2 лист 12), кото- рый сравнивает сигнал IOCYC- и адресные линии SA 13...SA 19 с эталонным байтом, установленным аппаратно.
Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 79 Если в системе подключено два устройства управления IDE, перемычка J14 (Прил. 1.2 лист 3) должна быть установлена между контактами 1 и 2. При этом сигнал с линии SA13 направляется на вход В6 микросхемы U58, что открывает до- * ступ к адресам ПЗУ IDE (C800h и CAOOh). Перемычка W2 (Прил. 1.2 лист 16) позволяет выбирать первичное устройство управления IDE. Перемычка между контактами 1 и 2 направляет сигнал DCS0- на контакт выбора микросхемы разъема интерфейса IDE. Установка перемычки меж- ду контактами 2 и 3 передает на разъем сигнал DCS1-. Перемычка W3 (Прил. 1.2 лист 16) позволяет делать выбор между сигналом сброса системы в начальное состояние (RESET-) и инвертированным сигналом сброса системы в начальное состояние (RESET). Если для устройства управле- ния IDE требуется положительный сигнал сброса, необходимо установить пере- мычку между контактами 1 и 2. Для тех устройств управления, которые требу- ют отрицательный сигнал сброса, надо установить перемычку между контакта- ми 2 и 3. 4.2а6. Игровой порт Комплект игрового порта компьютера CompuAdd 810 состоит из плоского кабе- ля с разъемом для подключения к системной плате с одной стороны и 15-контакт- ным разъемом с другой стороны. Кроме подключения кабеля, необходимо переклю- чатель 8 в блоке переключателей SW2 (Прил. 1.2 лист 1) установить в положение ON ("включено”) для подключения игрового порта. Буферизацию игрового порта осуществляет микросхема ALS541 (U16, Прил. 1.2 лист 17) между таймером NE558 (U7, Прил. 1.2 лист 17) и системной шиной дан- ных. Дискретная логика комбинирует сигналы чтения и записи ввода/вывода с вы- ходным сигналом GAMECS- программируемой логической матрицы U48 (Прил. 1.2 лист 13) для формирования сигнала FIRE- и сигнала разрешения чтения буфера - ENAB. Сигнал FIRE- защелкивает все четыре одиночные посылки в микросхеме NE558. Записанные в буфере состояния триггерных контактов и одиночные посыл- ки с выходов, передаются на шину. Разряды 7...4 шины данных читаются логиче- скими ”1”, когда контакты подключенного джойстика находятся в нормальном от- крытом состоянии. Когда контакт нажат, уровень закрытого ключа читается как логический ”0”. Входные сигналы от контактов джойстика передаются непосредст- венно в буфер без сглаживания. Разряды шины данных с 0 по 3 являются конвертированными значениями ре- зистивных, уровней Сигналов джойстика. Положение джойстика определяется с помощью потенциометров для каждой координаты. Один переменный резистор определяет координату X, другой - координату Y. Каждый потенциометр может изменять значение в пределах от 0 до 100 КОм, при этом изменяется постоянная времени каждой из четырех одиночных посылок времени. Так как постоянная времени изменяется посредством резистора, изменяется и ширина импульса одиночной посылки. Все четыре одиночные посылки выхода принимают значе- ния высокого уровня после импульса FIRE- и остаются в этом состоянии разное время. Положение джойстика определяется по длительности сигнала в цепях схемы. В таблице 4.14 представлено описание контактов игрового порта для под- ключения контроллера игр, а в таблице 4.13 - описание разрядов данных игро- вого порта. Таблица 4.13. Описание разрядов данных игрового порта Джойстик Цифровые входы Резистивные входы Бит 7 Бит 6 Бит 5 Бит 4 Бит 3 Бит 2 Бит 1 Бит 0 В-2 В-1 А-2 А-1 B-Y в-х A-Y А-Х Рукоятка управления D с В А D с В А контакты координаты
80 Глава 4. СИСТЕМНАЯ ПЛАТА CompuAdd 810 Таблица 4.14. Описание контактов игрового порта Контакт Напряжение 1 +5В 2 Контакт 4 3 Положение 0 4 "Земля" 5 "Земля" 6 Положение 1 7 Контакт 5 8 +5В 9 +5В 10 Контакт 6 И Положение 2 12 "Земля" 13 Положение 3 14 Контакт 7 ' 15 +5В 4.2.7.Часы реального времени Часы реального времени компьютера CompuAdd 810 представляют собой микросхему DS1287, которая устанавливается в гнездо U28 (Прил. 1.2 лист 13). Микросхема DS1287 содержит собственный литиевый источник питания, кристалл кварца и ОЗУ. Литиевая батарея обеспечивает питание часов реального времени в случае падения напряжения питания системы ниже 4.25 В. Контакты микросхемы полностью совпадают с контакта- ми МС146818, поэтому микросхему можно использовать как часы/календарь в компью- терах линии PC/AT. Описание выводов микросхемы DS1287 представлено ниже. МОТ НС AD0...AD7 CS- AS R/W- DS RESET- IRQ- SQW Усс GHD ("Mode_Select", к.1). Выбор режима. Контакт используется для выбора между синхрони- зацией шины типа Motorola и типа Intel. В CompuAdd 810 вывод со- единен с ’’землей” для выбора синхронизации шины типа Intel. ("No_Connector”, к.2,3,16,20,21,22). Не подключены. ("Address/Data”, к.4.,.11). Мультиплексированные линии адреса и данных. ("Chip_Select", к. 13). Выбор микросхемы. Соединен с землей (включена). ("Address__Strobe", к. 14). Нарастающий фронт сигнала демультиплексирует шину. По спаду сигнала адрес защелкивается в DS1287. ("Read/Write", к.15). При выбранной шине типа Intel низкий уровень сигнала разреше- ния записи на этом контакте вызывает запись в ОЗУ микросхемы. ("Data_Strobe”, к. 17). Сигнал с активным низким уровнем на этом входе разрешает вывод дан- ных на шину (режим синхронизации шины типа Intel). ("Reset”, к. 18). Соединен с линией RESET системы. ("Interrupt_Request”, к. 19). Не имеет соединений в CompuAdd 810. (к.23). Не имеет соединений в CompuAdd 810. (к.24). Напряжение питания +5В. ("Ground”, к.12). "Земля”.
ПРИЛОЖЕНИЕ А. Описание сигналов системы 81 ^ESET „ tWV А0...А19 M...D7 ALE СШ 0/© _ CM _ Ш 8&Ш..о8йШ 0О&- 0©W- МЕМ&- MEMW- 6. Зак. 2247 €И€Т@ММ@Й ШИМЫ ("Reset_Drive", выход). Сброс периферийных устройств. Активизируется после вклю- чения питания или нажатия кнопки сброса ’’RESET”. Актив- ный уровень высокий. ("Address_Bits”, выходы). Адресная шина (адресные биты с 0 по 19). Используется для адресации памяти и устройств ввода/вывода. Считывание и дешифрация адреса А0...А19 периферийными устройствами разрешается высоким уровнем сигнала ALE, вырабатываемо- го контроллером шины 8288. Адрес А0...А19 на системную шину может выставлять либо микропроцессор, либо контрол- лер ПДП совместно с регистром страниц ПДП. (”Data_Biis”, входы/выходы). 8-разрядная шина данных. Используется для передачи дан- ных между микропроцессором, памятью и устройствами вво- да/ вывода. (’’Address_Latch_Enable”, выход). Разрешение защелки адреса. Сигнал активен (равен логиче- ской "1”) в момент выдачи действительного адреса микропро- цессором. Высоким уровнем сигнала ALE разрешается считы- вание адреса с шины. Адрес может сохраняться на шине до следующего импульса ALE при отсутствии сигнала AEN. ("Clock”, выход). Системная синхронизация. При подключении кварца 14.318 МГц на вход системного синхрогенератора частота сигнала CLK равна 4.77 МГц. Сигнал поступает с синхрогенератора 8284. ("I/O_Channel_Ready", вход). Готовность каналов ввода/вывода. Сигнал используется для ввода в цикл шины дополнительных тактов ожидания, когда он равен логическому "О”. Сигнал не может оставаться в со- стоянии низкого уровня более 10 тактов системной синхрони- зации. Поступает в логику ожидания из адаптеров внешних устройств. ("Interrupt_Request", выходы). Сигналы запросов внешних маскируемых прерываний. Посту- пают с периферийных адаптеров и фиксируются в контроллере прерываний 8259А по отрицательным фронтам IRQ. Источники сигналов IRQ0 и IRQ 1 находятся на системной плате. ("I/O_Read", выход). Сигнал считывания из порта ввода/вывода. Вырабатывается ли- бо контроллером шины 8288, либо контроллером ПДП 8237А. Поступает на внешние устройства. Активный уровень низкий. (”I/O_Write”, выход). Сигнал записи в порт ввода/вывода. Поступает на внешние устройства либо с контроллера шины 8288, либо с контролле- ра ПДП 8237А. Активный уровень низкий. ("Memory_Read”, выход). Сигнал считывания из памяти. Поступает с контроллера ши- ны 8288 или с контроллера ПДП 8237А на модули памяти, которые могут быть установлены в разъемы расширения сис- темной шины. Активный уровень низкий. ("Memory_Write", выход). Сигнал записи в память. Поступает на модули памяти, кото- рые могут быть установлены в разъемы расширения систем- ной шины, с контроллера шины 8288, либо с контроллера ПДП 8237А. Активный уровень низкий.
82 ПРИЛОЖЕНИЕ А. Описание сигналов системы AEN Т/С OSC DRQ1...DRQ3 DACK0- ...DACK3- В/О_СН_СК- CARD.SLCTD (”Address_Enable”, выход). ~ Разрешение адреса ПДП. Активизация этого сигнала означа- ет выполнение системной шиной цикла передачи по каналу ПДП (в том числе и регенерации памяти). Сигнал формиру- ется после активизации на элементах логики ожидания сиг- нала HOLDA подтверждения захвата шины под управление контроллером ПДП. Активный уровень высокий. (”Terminal_Count”, выход). Окончание счета. Поступает с конт- роллера ПДП на устройство ввода/вывода, сообщая ему аза- вершении цикла прямого доступа при передаче массивов дан- ных по каналам ПДП. (’’Oscillator”, выход). Тактовая частота (14.318 МГц). Определяется частотой кварца, подключенного ко' входам синхрогенератора 8284. Тактирует некоторые адаптеры пери- ферийных устройств (адаптер CGA). ("DMA_Request”, входы). Сигналы запросов на прямой доступ к памяти. Поступают в контроллер ПДП 8237А с периферийных адаптеров. Канал О ПДП используется на системной плате для организации цик- лов регенерации памяти. (” DM А_Ac knowledge”, выходы). Сигналы подтверждения прямого доступа к памяти по соот- ветствующему каналу ПДП. Поступают с контроллера ПДП 8237А на платы периферийных адаптеров, разрешая начало прямого доступа. Активный уровень низкий. > (”I/O_Channel_Check”, вход). - . Ошибка канала ввода/вывода. Поступает с канала ввода/вы- вода на логику немаскируемых прерываний. В результате ак- тивизируется сигнал NMI, поступающий в микропроцессор. Таким образом микропроцессор узнает об ошибке системы. Активный уровень низкий. (”Card_Selected”, выход). Этот сигнал формируется на платах, подключаемых в разъем J8. Сигнал сообщает системной плате, что плата, подключен- ная в разъем J8, была выбрана, и что соответствующее уст- ройство на системной плате должно управлять обменом с про- верочной платой. Хотя сигнал CARD_SLCTD- и разведен по всем разъемам системной шины, используется он лишь пла- тами, подключенными к разъему J8. Эта линия~должна уп- равляться устройством с открытым коллектором. ' Другие сигналы системы " " ADDR _ SEL (”Address_Select”). Выбор адреса. По этому сигналу, поступающему-с логики уп- равления доступом к памяти на мультиплексоры адресов па- мяти, последние переключаются с выдачи адреса строки па- мяти на выдачу адреса столбца. ADSTB (”Address_Strobe”). - Стробирующий сигнал, поступающий с контроллера ПДП 8237А на защелку адреса ПДП. По этому сигналу байт стар- ших разрядов А8...А15 адреса, выбираемой контроллером ПДП ячейки памяти, фиксируется в защелке адреса. DMA _ CLK ("DMA_Clock”). Сигнал скважностью 2, тактирующий контроллер прямого доступа к памяти. Частота сигнала соответствует частоте сис- темной синхронизации CLK.
ПРИЛОЖЕНИЕ А. Описание сигналов системы 83 BUSY- CAS0-...CAS3- CS- DEN DMA —WAIT- DT/R- ENABLE _1/О _СК ENAB _RAM-РСК ЕОР- F/C- GATE HOLDA HRQ-DMA INTA- INTR CBusy”). Сигнал, указывающий на занятость сопроцессора выполнени- ем определенных вычислений. ("Column_Address_Strobe"). ирующие сигналы, поступающие с логики управления доступом к памяти на микросхемы ОЗУ. По этим сигналам во внутренние регистры микросхем ОЗУ записывается адрес столбца для выбора необходимой ячейки памяти. Активный уровень низкий. ("Chip_Select"). Определяет выбор микросхемы при обращении к ней со сто- роны центрального процессора. ("Data_Enable"). Сигнал разрешает обмен данными (когда равен логической ”1”) между микропроцессором и памятью или устройством ввода/вывода. Поступает с контроллера шины на вход разре- шения буфера данных системной шины. ("DMA_Wait"). Ожидание канала прямого доступа к памяти. Поступает с ло- гики ожидания на синхрогенератор 8284, участвуя в форми- ровании сигнала READY. ("Data_Transmit/Reseive"). Сигнал определяет направление обмена данными между мик- ропроцессором и памятью или устройством ввода/вывода. Поступает с контроллера шины на буфер данных системной шины. ("Enable_I/O_Check"). Разрешение анализа ошибки канала ввода/вывода. Формиру- ется на ППИ 8255. ("Enable_RAM_Parity_Check"). Разрешение анализа ошибки четности памяти, установлен- ной на системной плате. Формируется на ППИ 8255. ("End_Of_Process"). Конец передачи. Формируетсчя на контроллере ПДП при об- нулении счетчика передаваемых байт соответствующего ка- нала. Является инициатором сигнала Т/С системной шины. ("Frequency/Crystal"). Внешняя частота/кварц. Определяет выбор источника час- тотного сигнала используемого синхрогенератором. ("Gate"). Разрешение. Определяет разрешение передачи или разреше- ние счета. ("Hold_Acknowltdge"). Сигнал подтверждения захвата шины. Формируется на Эле- ментах логики ожидания и поступает в контроллер ПДП, разрешая начало цикла прямого доступа к памяти. ("Hold_Request_DM А"). Сигнал запроса на захват системной шины. Выставляется контроллером ПДП при получении запроса на прямой доступ DRQ по одному из каналов. ("Interrupt_Acknowledge").Сигнал подтверждения прерывания, поступающий на контроллер прерываний с контроллера ши- ны в цикле "подтверждение прерывания". Активный уровень низкий. ("Interrupt_Request"). Сигнал запроса на прерывание, поступаю- щий с контроллера прерываний в микропроцессор после возник- новения запросов на линиях IRQ контроллера прерываний.
84 ПРИЛОЖЕНИЕ А. Описание сигналов системы кт _ clk кт _ ©АТА LOCK- I I МА0...МА8 MW „IN MDP _ OUT NMB NPI OE PCK- PWR.GOOD OS®, QS1 RAM _ADDR_SEL- RAS@-...RAS3- RD ROY _ TO _ DMA ("Keyboard_Clock"). Синхроимпульсы клавиатуры. Тактируют поступающие с клавиатуры данные. ("Keyboard_Data"). Данные клавиатуры. По этой линии данные поступают с клавиатуры в систему, тактируясь импульсами KBD_CLK. ("Lock"). Сигнал запрета на шину. По этой линии микропроцес- сор с щает системе о невозможности передачи шины конт- роллеру ПДП. Активный уровень низкий. ("Multiplication-Address"). Мультиплексированный адрес памя- ти. Сигналы поступают на микросхемы ОЗУ. Определяют вы- бор адресуемой ячейки памяти. ("Memory_Data_Parity_input”). Определяет контрольный бит, записываемый в девятые микросхемы банков памяти для по- следующего контроля четности. ("Memory_Data_Parity_Output"). Определяет бит, который при считывании из ОЗУ участвует в контроле четности. ("Non-Maskable_Interrupt”). Сигнал запроса на немаскируемое прерывание. Формируется логикой немаскируемых прерываний, в результате ошибки системы, и поступает на микропроцессор. (”Numer_Processor_Interrupt"). Прерывание от сопроцессора. Сигнал определяет ошибку со- процессора. Поступает в логику немаскируемых прерываний, являясь одним из возможных источников формирования сиг- нала NMI. ("Output_Enable"). Разрешение выхода. Соответствующий уровень сигнала на выводах ОЕ буферов разрешает передачу через них. ("Parity_Check"). Сигнал ошибки четности памяти. Поступает в логику, нема- скируемых прерываний с генератора контроля четности в ре- зультате ошибки памяти, установленной на системной плате. ("Power-Good"). Сигнал поступает в систему с блока питания после включе- ния компьютера или нажатия кнопки системного сброса "RESET". Является входным сигналом синхрогенератора 8284. ("Queue_State"). Состояние очереди команд микропроцессора. По этим лини- ям сопроцессор синхронизируется с очередью команд микро- процессора. ("RAM-Address-Select"). Выбор адреса микросхем оперативной памяти. ("Row-Address-Strobe"). Стробирующие сигналы, поступающие с логики управления доступом к памяти на микросхемы ОЗУ. По этим сигналам во внутренние регистры микросхем ОЗУ записывается адрес строки для выбора нужной ячейки памяти. Активный уровень низкий. ("Read"). Чтение. Определяет активным уровнем сигнала на соответствующих выводах микросхем разрешение считывания из них. ("Ready-To-DMA"). Готовность для контроллера ПДП. Низкий уровень сигнала свидетельствует контроллеру ПДП о необходимости выстав- ления в цикл шины, управляемый контроллером, дополни- тельных тактов ожидания.
ПРИЛОЖЕНИЕ А. Описание сигналов системы 85 RDY-/WAIT (’’Ready/Wait”). Готовность или ожидание шины на ввод/вывод. Поступает на синхрогенератор с логики ожидания. Наряду с сигналом DMA_WAIT- участвует в формировании сигнала READY. READY (’’Ready"). Сигнал готовности для микропроцессора. Низкий уровень сигнала информирует микропроцессор о необходимости вве- дения в цикл шины после такта 3 дополнительного такта ожидания. RQ-/GT- ("Request/Grant"). Запрос/подтверждение шины. Линия используется для за- проса/подтверждения шины сопроцессором 8087. S0-...S2- ("State"). Сигналы состояний микропроцессора. Сочетанием сигналов микропроцессор инициирует различные типы циклов шины. SPKR_DATA ("Speaker_Data"). Определяет разрешение поступления сигнала с канала 2 тай- мера 8253 на динамик. WE- ("Write_Enable"). Сигнал разрешения записи. Поступает на соответствующие входы микросхем ОЗУ. Разрешает запись в ячейки памяти (когда соответствует низкому уровню) или считывание из них (при соответствии высокому уровню). WR ("Write").Запись. Определяет активным уровнем сигнала на соответствующих выводах микросхем разрешение записи в них.
86 ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем Микропроцессор 8088 (максимальный режим) AD7...AD0 (’’Address/Data”, к.9...16, входы/выходы). На эти линии микропроцессор в такте Т1 цикла шины вы- ' ставляет адресную информацию, а в дальнейшем с них восп- ринимает входные данные при вводе или выдает на эти линии данные при выводе. А15...А8 ("Address", к.39,2...8, выходы). Линии служат для вывода адреса. A19/S6...A16/S3 ("Address/Status", К.35...38, выходы). В такте, Т1 цикла шины микропроцессор выставляет адрес А16...А19; с такта Т2 на этих линиях сигналы состояния S3...S6. Сигналы S3 и S4 показывают, какой сегментный ре- гистр микропроцессора используется для адресации: Регистр J S3 0 1 0 1 S4 |о 10 |1 |1 -RD ("Read", к.32, выход). Показывает выполнение микропроцессором считывания из памяти или из устройства ввода/вывода. READY ("Ready", к.22, вход). Сигнализирует низким уровнем о необходимости выставле- ния микропроцессором дополнительных тактов ожидания в цикл шины. INTR ("Intemipt_Request", к. 18, вход). На этот вывод поступает запрос на маскируемое прерывание (активизируется положительным уровнем сигнала). -TEST ("Test", к.23, вход). Сигнализирует высоким уровнем о занятости сопроцессора выполнением заданных вычислений. NMI ("Non-Maskable_Interrupt", к.17, вход). На этот вывод поступает запрос на немаскируемое прерыва- ние (активизируется по положительному фронту). RESET ("Reset", к.21, вход). Сброс (начальная установка) микропроцессора. После дейст- вия сигнала микропроцессор обращается в BIOS по адресу, который определяется соответствующими регистрами (CS:FFFF и 1Р:0000). CLK ("Clock", к. 19, вход). - Частота системной синхронизации. MN/-MX ("Minimum/Maximum", к.ЗЗ, вход). Микропроцессор работает в максимальном режиме, если этот Т вывод подключен на "землю". Если он подключен к напряже- нию питания +5В, микропроцессор работает в минимальном I режиме. -S2, -SI, -SO ("Status", к.26...28, выходы). - - Комбинацией сигналов на этих линиях микропроцессор ини- циирует цикл шины определенного типа. "" -RQ/-GT1, - RQ/-GT0 ("Request/Grant", к.30,31, входы/выходы). На эти выводы поступают сигналы запросов соответствующей шины при использовании в системе других процессоров, а с них - сигналы разрешения шины (приоритет -RQ/-GT0 вы- ше). -LOCK ("Lock", к.29, выход). Показывает низким уровнем о невозможности передачи ши- ны другим ведущим, в частности, контроллеру ПДП.
ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем 87 -SSO GS1, QS0 (к.34, выход). В максимальном режиме всегда соответствует логической "1”. ("Queue_Status", к.24,25, выходы). Отражает состояние очереди команд микропроцессора в пред- ыдущем такте цикла шины для ее анализа со стороны сопро- QS1 <3S0 Состояния очереди 0 0 выборка не производилась 0 1 был выбран первый байт команды 1 0 очередь очищена командой передачи управления 1 1 из очереди выбран второй байт команды. Vcc (к.40). Напряжение питания +5В. GND (’’Ground", к. 1,20). "Земля". Сопроцессор 8087 AD15...AD0 A19/S6..-A16/S3 -SO, -SI, -S2 CLK -BHE/S7 QS1, QS0 -RQ/-GT0 ("Address/Data", к.39,2...16, входы/выходы). Мультиплексированная шина адреса и данных. В первом так- те цикла шины сигналы содержат адресную информацию. В остальной части цикла по ним производится ввод или вывод данных. Когда шиной управляет микропроцессор, эти выводы являются входами. ("Address/Status", к.35...38, выходы). В первом такте цикла шины на эти выводы выставляется ад- рес А16...А19, ав остальной части цикла сигналы имеют сле- дующие значения: S3=S4=S6=1, S5=0. Когда шиной управляет микропроцессор, эти линии являются входными. ("Status", к.26...28, выходы). Линии состояния сопроцессора. Код состояния на эти линии выставляется перед началом первого такта цикла шины (что является инициализацией цикла) и сохраняется в первой час- ти цикла шины; в остальной части цикла линии -SO, -SI, -S2 сопроцессор переводит в пассивное состояние. Код на этих линиях используется контроллером шины для формирования определенных сигналов управления. ("Clock", к. 19, вход). На этот вывод поступает сигнал системной синхронизации с син- хрогенератора 8284, обеспечивая тактирование сопроцессора. ("Bus_High_Enable/Status", к.34, выход). Определяет разрешение передачи старшего байта данных (при совместной работе с микропроцессором 8086). При обмене дан- ными с использованием старшего байта D8...D15, значение - ВНЕ=0 устанавливается в первом такте цикла шины. Если раз- ряды D8...D15 в обмене не участвуют, -ВНЕ=1. В остальной час- ти цикла шины используется сигнал S7=0. Когда шиной управ- ляет микропроцессор, этот вывод используется как вход. ("Queue_State", к.24,25, входы). По этим линиям сопроцессор контролирует состояние очереди ко- манд микропроцессора для синхронизации выполнения команд. ("Request/Grant", к.31, вход/выход). Используется для запроса доступа к шине (как выход) и подтверждения доступа (как вход), в случае, если сопроцессору необходимо переслать операнд в память.
88 ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем -RQ/-GT1 ("Request/Grant’’, к.ЗЗ, вход/выход). Используется для запро- са/доступа к шине другого процессора. Приоритет линии - RQ/-GT1 ниже приоритета -RQ/-GT0. INT (’’Interrupt”, к.32, выход). Сигнализирует о возникновении незамаскированной исклю- чительной ситуации (ошибка сопроцессора). BUSY ("Busy”, к.23, выход). Указывает на выполнение сопроцессором определенных команд (при BUSY=1). READY ("Ready", к.22, вход). Определяет<готовность внешних устройств. Используется для синхронизации работы микропроцессора и сопроцессора. Сиг- нал на этот вывод поступает с синхрогенератора 8284, участ- вующего в синхронизации сигнала готовности устройств вво- да/вывода. RESET ("Reset", к.21, вход). Определяет сброс (начальную установку) сопроцессора. Vcc (к.40). Напряжение питания +5В. GND ("Ground", к.1,20). "Земля". Синхрогенератор 8284 XI, Х2 (к.17,16). К этим выводам синхрогенератора подключается кварцевый резонатор. CSYNC ("ClockJSyncronization", к. 1, вход). Синхронизация. Если CSYNC=1, то делители внутри синхроге- нератора выключены, на выходах CLK и PCLK - логическая "1". Ecjih CSYNC=O, на выходах CLK и PCLK - частотные сигналы. PCLK ("Periphery_Clock", к.2, выход). Тактовый сигнал TTL-уровня. Частота сигнала соответствует 1/6 частоты на выходах OSC или EFI. -AEN1 ("Address_Enable", к.З, вход). Определяет разрешение сигнала готовности шины 1 (т. е. сиг- нала RDY1). RDY1 ("Ready", к.4, вход). Определяет готовность шины 1. Когда RDY=O и AEN=1, сиг- нал READY=0, что сигнализирует микропроцессору о необхо- димости выставления в цикл шины дополнительных тактов. READY ("Ready", к.5, выход). Определяет готовность устройства к обмену информацией с микропроцессором, когда READY=1. В противном случае микропроцессор вводит в цикл шины дополнительные такты. RDY2 ("Ready", к.6, вход). Определяет готовность шины 2. Когда RDY=0 и AEN=1 сиг- нал READY=0, что сигнализирует микропроцессору о необхо- димости выставления в цикл шины дополнительных тактов. -AEN2 ("Address_Enable", к.7, вход). Определяет разрешение сигнала готовности шины 2 (т. е. сигнала RDY2). CLK ("Clock", к.8, выход). Тактовый сигнал МОП-уровня. Частота сигнала соответству- ет 1 /3 частоты на выводах OSC или EFI. RESET ("Reset", к. 10, выход). Определяет сброс устройств (установку в исходное состояние) ' после активизации сигнала на входе -RES. -RES ("Reset", к. 11, вход). Сигнал установки. Поступает на этот вывод, как правило, из
ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем 89 блока питания. Является инициатором выходного сигнала RESET. Повышенное пороговое напряжение высокого уровня на -RES обеспечивает необходимое время для правильной ус- тановки процессора и других устройств. F/-C ("Frequency/Crystal", к.13, вход). Соответствующим уровнем сигнала на этом входе произво- дится выбор источника частоты. Когда F/-C=O источником частоты является кварцевый резонатор, подключенный к входам XI и Х2; когда F/-C=l - внешний генератор (осцилля- тор) , который может быть подключен к входу EFI. EFI ("External_Frequence_Input", к. 14, вход). На этот вывод может подключаться внешний генератор (ос- циллятор) . ASYNC (’’Asycronization", к. 15). При работе синхрогенератора на гармониках кварцевого ре- зонатора к этому выводу подключается резонансный LC-кон- тур. OSC ("Oscillator”, к. 12, выход). Тактовый сигнал. Может использоваться для тактирования отдельных элементов системы. Частота на выходе OSC соот- ветствует частоте кварца, подключенного к выводам XI и Х2. Усс (к. 18). Напряжение питания +5В. GND (’’Ground”, к.9). "Земля". Контроллер шины 8288 -S0r -SL -S2 ("Status”, к.19,3,18, входы). Контроллер шины, декодируя сигналы состояния, поступаю- щие на эти линии с микропроцессора, формирует управляю- щие сигналы в соответствии с определенным типом цикла шины. CLK ("Clock", к.2, вход). На этот вход поступает сигнал системной синхронизации с синхрогенератора 8284. ALE ("Addr8SS_Latch_Enable", к.5, выход). Определяет разрешение фиксации адреса формирователями системной шины адреса. Запись адреса производится по спаду сигнала ALE. DEN ("Data_Enable", к. 16, выход). Этот сигнал определяет разрешение/запрет передачи данных через формирователь системной шины данных (когда DEN=1 - разрешение передачи; когда DEN=0 - запрет). DT/-R ("Data_Transmit/Reseive", к.4, выход). Уровень сигнала на этом выводе определяет направление пе- редачи через формирователь системной шины данных. Когда DT/-R=1, данные через формирователь передаются в направ- лении с микропроцессора на системную шину, а когда DT/- R=0 - с шины в микропроцессор. -AEN ("Address_Enable", к.6, вход). Определяет управление выдачей командных сигналов. CEN ("Command_Enable", к.15, вход). Определяет управление выдачей командных сигналов и уп- равляющих сигналов с выводов DEN и -PDEN. IOB ("Input/Output-BuS-Mode", к.1, вход). Сигналом на этом входе устанавливается режим работы конт- роллера. При 10В=1 задается режим работы с шиной вво- да/вывода, а при ЮВ=0 - с системной шиной.
90 ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем -AIOWC ("Advanced_I/O_Write_Command", к. 12, выход). Опережающая запись в устройство ввода/вывода. Сообщает устройству о начале соответствующего цикла шины на один такт системной синхронизации раньше, чем -IOWC, что по- зволяет устройству своевременно подготовиться к приему данных с шины. -flOWC ("I/O__Write__Command", к.11, выход). Определяет запись в устройство ввода/вывода. Сообщает о необходимости записи данных в устройство ввода/вывода, ад- рес которого находится на адресной шине. -8ORC ("I/O_Read_Command", к.13, выход). Определяет считывание из устройства ввода/вывода. Сооб- щает устройству ввода/вывода, адрес которого находится на адресной шине, о необходимости выставления данных на ши- ну. -AMWC ("Advanced-Memory_Write_Command”, к.8, выход). Опережающая запись в память. Сообщает схеме управления доступом к памяти о начале соответствующего цикла шины на один такт CLK раньше, чем -MWRC. -MWRC ("Memory _Write_Command", к.9, выход). Определяет запись в память. Сообщает о необходимости за- писи данных в ячейку с адресом, выставленным на адресную шину. -MRDC ("Memory_Read_Command", к.7, выход). Определяет считывание из памяти. Сообщает схеме управле- ния доступом к памяти о необходимости выдать данные на шину из ячейки памяти, адрес которой выставлен на адрес- ной шине. -BNTA ("Interrupt_Acknowledge", к. 14, выход). Сигнал подтверждения прерывания на контроллер прерыва- ний в соответствующем цикле шины. MCE/-PDEN ("Master_Cascade_Enable/Peripheral_Data_Enable", к. 17, вы- ход) . В зависимости от уровня на входе IOB выполняет две функ- ции. Когда ЮВ=1, используется сигнал PDEN, определяю- щий разрешение формирователей шины ввода/вывода. При ЮВ=0 используется сигнал MCE, определяющий ведомый контроллер прерываний, подлежащий обслуживанию. Vcc (к.20). Напряжение питания +5В. GND ("Ground", к. 10). "Земля". Контроллер прерываний 8259 -CS ("Chip_Select", к.1, вход). Определяет выбор микросхемы 8259. -WR ("Write", к.2, вход). Определяет запись в контроллер при его программировании. При активизации сигнала на этом входе контроллер прерыва- ний принимает данные с шины D7...D0 для установки опреде- ленных внутренних регистров. -RD ("Read", к.З, вход). Определяет считывание из контроллера в режиме программи- рования. При активизации сигнала на этом входе контроллер прерываний выдает на шину данных содержимое определен- ных внутренних регистров или приоритетный уровень. D7...DO ("Data", к.4... 11, входы/выходы). Линии шины данных. В режиме обслуживания с этих линий в микропроцессор поступает код номера вектора прерывания.
ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем 91 CAS0...CAS2 -SP/-EN 8 NT IR0...IR7 -8 NT А АО Vcc GND При программировании контроллера на эти линии поступают данные с микропроцессора. (’’Cascade”, к. 12,13,15, входы/выходы). Шина каскадирования контроллеров прерываний. Комбина- циями сигналов на этих линиях определяется конкретный ве- домый контроллер 8259 при их каскадном включении. ("Slave_Program/Enable_Buffer”, к. 16, вход/выход). При каскадировании контроллеров прерываний, являясь вхо- дом, определяет, является ли контроллер ведущим (при -SP/- EN=1) или ведомым (при -SP/-EN=0). В системах с одним контроллером этот сигнал может запрещать буферы данных системной шины на момент передачи кода прерывания в мик- ропроцессор. (’'Interrupt'’, к. 14, выход). Сигнал запроса на прерывание, поступающий в микропроцес- сор. (”Interrupt_Request", к. 18...25, входы). На эти линии поступают сигналы запросов на маскируемые прерывания от устройств ввода/вывода или других контрол- леров прерываний при их каскадном включении. ("Interrupt_Acknowledge", к.26, вход). На этот вход поступает сигнал подтверждения прерывания с контроллера шины в соответствующем цикле шины. ("Address", к.27, вход). Определяет порт контроллера, к которому обращается микро- процессор в режиме программирования. (к.28). Напряжение питания +5В. ("Ground", к.14). "Земля". Контроллер ПДП 8237 DRQ0...DRQ3 ("DMA_Request", к.19...16, входы). Входы запросов от устройств ввода/вывода на прямой доступ к памяти по соответствующему каналу. -DACKO...- ("DMA_Acknowledge", к.25,24,14,15, выходы). DACK3 Эти сигналы служат подтверждением прямого доступа по со- ответствующему каналу ПДП. D0...D7 ("Data", к.30...26,23...21, входы/выходы). Шина данных контроллера ПДП. При программировании контроллера на эти линии поступают данные с микропроцес- сора. Когда шиной управляет контроллер ПДП, он выставля- ет на эти линии старший байт адреса памяти, сопровождая его стробирующим сигналом с вывода ADSTB. -8OR ("Input/Output_Read", к.1, вход/выход). При программировании контроллера, когда сигнал на этом / выводе равен логическому "О", разрешено считывание данных из контроллера. Когда контроллер ПДП является ведущим шины, этот сигнал определяет необходимость считывания из устройства ввода/вывода. -8OW ("Input/Output-Write", к.2, вход/выход). При программировании контроллера ПДП, когда сигнал на этом выводе равен логическому "О", разрешена запись данных в конт- роллер. Когда контроллер ПДП управляет шиной, этот сигнал определяет необходимость записи в устройство ввода/вывода. CLK ("Clock", к. 12, вход). На этот вывод поступает частотный сигнал, тактирующий контроллер ПДП. 4
92 ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем RESET ("Reset", к.13, вход). Сигнал, поступающий на этот вход, пред- назначен для установки внутренних регистров контроллера в исходное состояние после включения питания компьютера или сброса системы. АО...АЗ ("Address", к.32...35, входы/выходы). Адресная шина. В режиме программирования комбинациями сигналов, поступающих на эти выводы, выбирается один из внутренних регистров конт- роллера. В режиме обслуживания на них контроллером ПДП выставляется адресная информация. А4...А7 ("Address", К.37...40, выходы). Адресная шина. На эти линии вы- ставляются соответствующие разряды адреса контроллером ПДП при его управлении системной шиной. -CS ("ChipJSelect", к.11, вход). Определяет выбор микросхемы 8237. READY ("Ready", к.6, вход). Используется для ввода в цикл шины, управляемой контрол- лером ПДП, дополнительных тактов ожидания (когда READY=0, что определяет неготовность устройства вво- да/вывода к обмену данными с памятью). HRQ ("Hold_Request", к. 10, выход). Этот сигнал служит запросом на захват системной шины кон- троллером ПДП. HLDA ("Hold_Acknowledge", к.7, вход). Определяет подтверждение захвата системной шины конт- роллером ПДП. -MEMR ("Memory-Read", к.З, выход). Когда шиной управляет контроллер ПДП сигнал на этом вы- воде определяет считывание из памяти. -MEMW ("Memory_Write", к.4, выход). Определяет запись в память при управлении контроллером ПДП системной шиной. -EOP ("End-Of-Process", к.36, выход). Определяет конец передачи по соответствующему каналу ПДП. Активизируется при достижении нуля счетчиком пере- даваемых байт соответствующего канала. Этот сигнал при- останавливает передачу по каналу ПДП между устройством ввода/вывода и памятью. AEN ("AddresS-Enable", к.9, выход). Этот сигнал указывает системе, что происходят циклы ПДП (может блокировать адресную шину устройств, не участвую- щих в прямом доступе). ADSTB ("Address-Strobe", к.8, выход). Этот сигнал стробирует старший байт адреса памяти, форми- руемый контроллером ПДП на свои линии шины данных. Vx(PIN5) (к.5). Подключается к напряжения питания +5В. Усс (к.З 1). Напряжение питания +5В. GND ("Ground", к.20). "Земля". Микросхема ОЗУ 4164 А0...А7 ("Address", к.5,7,6,12,11,10,13,9, входы). Адресная шина. По этим линиям адресуется определенная ячейка памяти. -CAS ("Column-AddresS-Strobe", к. 15, вход). Стробирует адрес столбца матрицы памяти. Din (к.2, вход). С этого входа в адресную ячейку записывается логи- ческий "0" или логическая "1".
ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем 93 NC ("No-Connection”, к.1). Вывод не используется. Dout ("Data_Out", к. 14, выход). На этот выход из адресуемой ячейки выставляется бит дан- ных. -RAS ("Row_Address_Strobe", к.4, вход). Стробирует адрес строки матрицы памяти. -WR (’’Write”, к.З, вход). Определяет разрешение записи (при -WR=0) или считывания (при -WR=1). Vcc (к.8). Напряжение питания +5В. Vss (’’Ground’’, к. 16). "Земля”. Микросхема ОЗУ 41256 А0...А8 ("Address”, к.5,7,6,12,11,10,13,9,1, входы). Адресная шина. По этим линиям адресуется определенная ячейка памяти. -CAS ("Column_Address_Strobe”, к. 15, вход). Стробирует адрес столбца матрицы памяти. Din ("Data_In”, к.2, вход). С этого входа в адресную ячейку записывается логический ”0” или логическая ”1”. Dout ("Data_Out”, к.14, выход). На этот выход из адресуемой ячейки выставляется бит дан- ных. -RAS ("Row_Address_Strobe”, к.4, вход). Стробирует адрес строки матрицы памяти. -WR (’’Write”, к.З, вход). Определяет разрешение записи (при -WR=0) или считывания (при -WR=1). Vcc (к.8). Напряжение питания +5В. Vss (’’Ground”, к. 16). ’’Земля”. Программируемый интервальный таймер 8253 D7...D0 (’’Data", к.1.,.8, входы/выходы). Линии шины данных таймера. Используются в режиме про- граммирования таймера для считывания или записи управля- ющих слов и определенных данных из (в) счетчиков таймера. CLK0...CLK2 OUTO...OUT2 GATE0...GATE2 АО, А1 -CS -RD (’’Clock", к.9,15,18, входы). На эти линии поступают частотные сигналы для тактирова- ния соответствующих счетчиков таймера. ("Out”, к.10,13,17, выходы). Выходы счетчиков 0...2. Эти сигналы представляют собой раз- личные частоты, каждая из которых имеет свое назначение. ("Gate”, к. 11,14,16, входы). Определяют разрешение счета счетчиков 0...2 таймера. ("Address", к. 19,20, входы). Комбинацией сигналов на этих входах определяется внутрен- ний регистр таймера при его программировании. ("Chip_Select", к.21, вход). Определяет выбор микросхемы таймера. ("Read”, к.22, вход). Определяет разрешение считывания данных из таймера по линиям D0...D7 в режиме программирования.
94 ПРИЛОЖЕНИЕ В. Описание выводов основных микросхем -WR (’’Write’’, к.23, вход). Определяет разрешение записи данных в таймер по линиям D0...D7 в режиме его программирования. Усс (к.24). Напряжение питания +5В. GND (’’Ground”, к. 12).’’Земля”. Программируемый периферийный интерфейс 8255А-5 РА0...РА7 (”Port_A", к.4... 1,40...37, входы/выходы). Информационные линии порта А. Направление передачи че- рез порт определяется программным способом. -RD (’’Read”, к.5, вход). Определяет считывание информации из ППИ по линиям D0...D7. -CS ("Chip_Select", к.6, вход). Определяет выбор микросхемы 8255. А1, АО (’’Address”, к.8,9, вход). Разряды адреса на этих входах определяют выбор одного из четырех внутренних регистров, доступных микропроцессору в адресном пространстве портов ввода/вывода. РС0...РС7 (”Port_C", к.15...17,12...10, входы/выходы). Информационные линии порта С. Направление передачи че- рез порт определяется программным способом. D7...D0 (’’Data”, к.27...34, входы/выходы). Линии шины данных. По этим линиям ППИ обменивается с микропроцессором. РВ0...РВ7 ("Port_B”, к. 18...25, входы/выходы). Информационные линии порта В. Направление передачи оп- ределяется программным способом. RESET (’’Reset”, вход). Определяет сброс (установку в исходное состояние) ППИ. -WR ("Write", к.36, вход). Определяет запись информации в ППИ по линиям D0...D7, Усс (к.26). Напряжение питания +5В. GHD ("Ground", к.7). "Земля”
ПРИЛОЖЕНИЕ С. Аналоги применяемых микросхем 95 Наименование микросхемы Аналоги Назначение 18087 КМ1810ВМ87 Сопроцессор 18088 КМ1810ВМ88 Микропроцессор I8259A КР1810ВН59А Контроллер прерываний 18284 КР1810ГФ84 Синхрогенератор 18288 КР1810ВГ88 Контроллер шины I8255A КР580ВВ55А Программируемый периферийный интерфейс 18237А КР1810ВТ37А Контроллер ПДП 18253 КР580ВИ53 Таймер 74LS373 К555ИР22 8-разрядный регистр на D-триггерах с тремя состояниями на выходе 74LS90 К555ИЕ2 Четырехразрядный асинхронный двоично-десятичный счетчик 74LS245 К555АП6 8-канальный двунаправленный формирователь с тремя состояниями на выходе 74LS244 К555АП5 Два 4-канальных формирователя с тремя состояниями на выходе и инверсным управлением 74LS157 К555КП16 Четырехразрядный селектор-мультиплексор 2-1 7407 К155ЛП9 Шесть буферных формирователей с открытым коллектором 12764 573РФ4А(Б), 573РФ6А(Б) ППЗУ с ульрофиолетовым стиранием 8К на 8 я 127256 573РФ7 ППЗУ с ультрофиолетовым стиранием 32К на 8 74LS32 К555ЛЛ1 Четыре двухвходовых элемента ИЛИ 74S08 К555ЛИ1 Четыре двухвходовых элемента И 74LS280 К555ИП5 9-разрядная схема контроля по четности 74S139 531 ИД 14 Два дешифратора-мультиплексора 2 на 4 74LS00 К555ЛАЗ Четыре двухвходовых элемента И-НЕ ' 74LS30 К555ЛА2 Восьмивходовая схема И-НЕ 74LS74 К555ТМ2 к Два D-триггера 74LS04 К555ЛН1 Шесть элементов НЕ 74LS138 К555ИД7 Двоичный дешифратор на 8 направлений (декодер 3-8) 74LS670 К555ИР26 Накопительный триггер 4 на 4 с тремя состояниями на выходе 74LS20 К555ЛА1 Два четырех входовых элемента И-НЕ 74LS123 К555АГЗ Сдвоенный одновибратор с повторным запуском 7414 К155ТЛ2 Шесть триггеров Шитта-инверторов 74LS02 К555ЛЕ1 Четыре двухвходовых элемента ИЛИ-НЕ 74LS10 К555ЛА4 Три трехвходовых элемента И-НЕ 74LS175 К555ТМ8 Четыре D-триггера со сбросом, прямым и инверсными выходами 74LS125 К555ЛП8 Четыре буферных элемента с тремя состояниями и общей шиной 41256 565РУ7Г Динамическое ОЗУ 256К на 1 4164 КР565РУ5В(Г,Е) Динамическое ОЗУ 64К на 1 ' 74LS243 К555ИП7 Двунаправленный шинный усилитель 74LS27 К555ЛЕ4 Три трехвходовых элемента ИЛИ-НЕ 74LS322 К555ИР28 8-разрядный последовательно-параллельный регистр 74S158 К531КП18 4-разрядный селектор-мультиплексор 2-1 с инверсным выходом 74LS08 К555ЛИ1 Четыре двухвходовых элемента И
96 Оглавление Предисловие к изданию ..............................................3 От автора ...................................................................4 Часть I. Системные платы персональных компьютеров класса IBM PC XT Введение • . 5 5 Глава 1. Структурная схема системной платы IBM PC XT 1.1. Синхрогенератор 8284А 1.2. Микропроцессор 8088 1.3. Сопроцессор 8087 1.4. Контроллер шины 8288 и формирователи системной шины адреса и данных 1.5. Организация системы прерываний 1.6. Формирователи внешней шины адреса и данных .... 1.7. Адресация портов ввода/вывода 1.8. Микросхемы ПЗУ 1.9. Прямой доступ к памяти - 1.10. Логика ожидания 1.11. Интервальный таймер 8253-5 1.12. Программируемый периферийный интерфейс 8255А-5 1.13. Логика звукового сигнала 1.14. Разъем подключения клавиатуры и интерфейс клавиатуры 1.15. Оперативная память и управление доступом к памяти 1.16. Переключатели конфигурации, разъемы расширения системной шины и питания • . 6 6 7 10 11 11 13 13 14 15 17 17 18 18 18 18 19 Глава 2. Принципиальная схема системной платы IBM PC XT . . 21 2.1. Микропроцессор 8088 и сопроцессор 8087 ........................ 21 2.2. Тактирование системы............................................22 2.3. Контроллер шины 8288 и формирователи системной шины адреса и данных .... ........................24 2.4. Аппаратные прерывания системы...................................26 2.5. Прямой доступ к памяти 27 2.6. Логика ожидания.................................................29 2.7. Микросхемы памяти ..............................................30 2.8. Дешифрация устройств на системной плате.........................31 2.9. Интервальный таймер 8253-5 32 2.10. Программируемый периферийный интерфейс 8255А-5 и интерфейс клавиатуры . ....................32 2.11. Выполнение циклов шины .........................................35 2.11.1. Циклы шины, управляемые микропроцессором 8088 35 2.11.2. Циклы шины, управляемые контроллером ПДП 8237А-5 .... 39 2.12. Переключатели и разъемы ....................................... 42 Глав 3. Системная плата СОРАМ-ХТ ...................................44 3.1. Тактирование системы........................................... 44 3.2. Микропроцессор 8088 и сопроцессор 8087 45 3.3. Контроллер шины 8288 и формирователи системной шины адреса/данных/управления..............................................45 3.4. Аппаратные прерывания системы...................................45 3.5. Прямой доступ к памяти 45 ' 3.6. Логика ожидания.................................................45 3.7. Дешифраторы устройств ввода/вывода и таймер 8253 .... 46 3.8. Микросхемы ПЗУ и ОЗУ .... ................46 3.9. Интерфейс клавиатуры и программируемый периферийный интерфейс 8255 ................. .......................... 47 3.10. Переключатели, перемычки и разъемы .............................47 Глава 4. Системная плата CompuAdd 810...............................48 4.1. Обзор системы ................................................ 48 4.2. Системная плата CompuAdd 810....................................51 4.2.1. Системный контроллер FE2010A.....................................52 4.2.2. Адаптер видеодисплея NCR 72С81 61 4.2.3. Контроллер последовательного и параллельного портов VL16С452 64 4.2.4. Контроллер дисковода WD37C65.....................................71 4.2.5. Интерфейс IDE ...................................................78 4.2.6. Игровой порт................................................... .79 4.2.7. Часы реального времени ..........................................80 Приложение А. Описание сигналов системы.............................81 Приложение В. Описание выводов основных микросхем .... 86 Приложение С. Аналоги применяемых микросхем ........................95 Зак. 2247 ТКЗ
КОМПЬЮТЕРЫ И ПЕРИФЕРИЯ ВЕДУЩИХ ФИРМ МИРА ПРИГЛАШАЕМ В НАШ ДЕМОНСТРАЦИОННЫЙ ЗАЛ. Москва, ул. Красикова, 32, (м. "Профсоюзная"). Тел.: (095) 129 3622. 129 3644. Факс (095) 129 3600.